CN100517756C - 半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000009413 insulation Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000012360 testing method Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 16
- 150000004706 metal oxides Chemical class 0.000 description 16
- 230000005684 electric field Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010062717 Increased upper airway secretion Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 208000026435 phlegm Diseases 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- Microelectronics & Electronic Packaging (AREA)
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- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种半导体结构。高压金属氧化物半导体装置用作该半导体结构，包括：第一高压阱区，形成于衬底上；第二高压阱区；具有与该第一及第二高压阱区相反导电类型的第三高压阱区，其中该高压P型阱区有至少一部分位于该第一高压N型阱区与该第二高压N型阱区之间；绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、及该高压P型阱区中；栅极介电层，覆盖该第一高压N型阱区，并延伸至该第二高压N型阱区；栅极，形成于该栅极介电层上；以及遮蔽图案，与该栅极电性绝缘，覆盖该绝缘区。进一步地，该栅极与该遮蔽图案间具有小于0.4微米的间距。该遮蔽图案还耦接小于该栅极应力电压的电压。本发明能够消除热偏压应力测试所引起的漏电流。
Description
技术领域
本发明涉及半导体装置，且特别涉及金属氧化物半导体(MOS)装置、以及特别涉及高压金属氧化物半导体(HVMOS)装置的结构及制造方法。
背景技术
高压金属氧化物半导体装置，广泛地使用于许多电子装置中，例如：中央处理单元的电源供应器、电源管理系统、交流/直流变流器等等。
高压金属氧化物半导体装置有许多类型。对称高压金属氧化物半导体装置的源极及漏极具有对称的结构。可将高压施用于源极和漏极两端。非对称高压金属氧化物半导体装置的源极及漏极具有非对称的结构。例如：仅源极和漏极两者其中之一，通常为漏极，设计用以承受高压。
当将高压施于栅极，以将该高压金属氧化物半导体装置于高温期间，该装置必须承受热偏压应力(biased-temperature stress，BTS)测试。对称高压金属氧化物半导体装置，在高栅极电压下进行应力测试时，漏极和源极间的漏电流，与热偏压应力测试前的漏电流相比，会显著地增加。关闭状态的漏电流可高于热偏压应力测试前三至五个等级。之后，即使除去热偏压应力测试所施加的电压后，仍维持高漏电流。
因此，需要用以消除热偏压应力测试影响的方法。
发明内容
有鉴于此，本发明提出一种半导体结构，包括：衬底；第一导电类型的第一高压阱区(HVW)，形成于该衬底上；第一导电类型的第二高压阱区，形成于该衬底上；第三高压阱区形成于该衬底上，其中该第三高压阱区为与该第一导电类型相反的第二导电类型，而其中该第三高压阱区有至少一部分位于该第一高压阱区与该第二高压阱区之间；绝缘区，位于该第一高压阱区、该第二高压阱区、以及该第三高压阱区中；栅极介电层，覆盖该第一高压阱区，并延伸至该第二高压阱区；栅极，形成于该栅极介电层上；遮蔽图案，覆盖该绝缘区，其中该遮蔽图案与该栅极电性绝缘，而其中该栅极与该遮蔽图案之间具有小于0.4微米的间距。
本发明揭示一种高压金属氧化物半导体装置，包括：第一高压阱区，形成于衬底上；第二高压阱区，形成于该衬底上；第三高压阱区，具有与该第一及第二高压阱区相反的导电类型，形成于该衬底上，其中，该高压P型阱区有至少一部分位于该第一高压N型阱区与该第二高压N型阱区之间；绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、以及该高压P型阱区中；栅极介电层，覆盖该第一高压N型阱区，并延伸至该第二高压N型阱区；栅极，形成于该栅极介电层上；及遮蔽图案，与该栅极电性绝缘，覆盖该绝缘区。
本发明还揭示，该栅极与该遮蔽图案之间具有小于0.4微米的间距。
本发明还揭示，上述间距可小于0.25微米。
本发明还揭示，上述间距可等于设计规则所定义的最小间距。
本发明另揭示，耦接该遮蔽图案的电压小于耦接该栅极的应力电压。
本发明还揭示，上述栅极与遮蔽图案的长度比大于0.2。
本发明揭示另一种高压金属氧化物半导体装置，包括：衬底；第一高压N型阱区(HVNW)及第二高压N型阱区，位于该衬底中，其中，该第一及第二高压N型阱区沿着第一方向；高压P型阱区(HVPW)，位于该衬底中，该高压P型阱区有至少一部分位于该第一高压N型阱区与该第二高压N型阱区之间；栅极介电层，覆盖该第一高压N型阱区，并延伸至该第二高压N型阱区，其中，该栅极介电层具有沿着该第一方向的边缘；栅极，形成于该栅极介电层上；绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、以及该高压P型阱区中，其中，该绝缘区的一部分从该栅极介电层边缘延伸，沿着与该第一方向垂直的第二方向；以及遮蔽图案，覆盖该绝缘区，其中该遮蔽图案与该栅极电性绝缘。进一步地，该栅极与该遮蔽图案之间具有小于0.4微米的间距。
本发明还揭示，上述间距k小于0.25微米。
本发明还揭示，上述栅极与额外遮蔽图案可用相同的材料来形成。
本发明还揭示，上述遮蔽图案与栅极的长度比大于0.2。
本发明还揭示，上述金属氧化物半导体装置还包括：额外绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、以及该高压P型阱区中，且该额外绝缘区，相较于该绝缘区，在该栅极的另一边；以及额外遮蔽图案，覆盖该额外绝缘区，其中，该额外遮蔽图案与该栅极电性绝缘，而其中该栅极与该额外遮蔽图案之间具有小于0.4微米的间距。
本发明还揭示，上述绝缘区的深度小于0.5微米。
本发明另外还揭示一种形成高压金属氧化物半导体装置的方法，包括：提供衬底；在衬底中形成第一高压阱区及第二高压阱区，其中，该第一及第二高压阱区为第一导电类型；在衬底中形成第三高压阱区，其中，该第三高压阱区为与该第一导电类型相反的第二导电类型，且其中该第三高压阱区有至少一部分位于该第一高压阱区与该第二高压阱区之间；形成绝缘区于该第一高压阱区、该第二高压阱区、以及该第三高压阱区中；形成栅极介电层覆盖于该第一高压阱区上，并延伸至该第二高压阱区，该栅极介电层具有连接该绝缘区的边缘；在该栅极介电层上形成栅极；形成遮蔽图案覆盖于该绝缘区上，其中，该遮蔽图案与该栅极电性绝缘，且其中，该栅极与该遮蔽图案之间具有小于0.4微米的间距。
本发明能够消除因热偏压应力测试而造成漏电流增加的问题。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，详细说明如下。
附图说明
图1A至图1C显示本发明的一较佳实施例；
图2A至图2C显示无遮蔽图案的高压金属氧化物半导体装置的俯视图及截面图；
图3A至图4C显示图1A至图1C所示本发明较佳实施例的制造过程中的阶段示意图；
图5A及图5B显示本发明较佳实施例的变化示意图；
图6显示与遮蔽图案及栅极的间距有关的常态漏电流的关系示意图；
图7显示与遮蔽图案及栅极长度比有关的常态漏电流的关系示意图；
图8显示由传统高压金属氧化物半导体装置所得的漏电流结果，其中，在热偏压应力测试后漏电流显著增加；
图9显示由具有遮蔽图案的高压金属氧化物半导体装置所得的漏电流结果，其中，可发现漏电流无实质增加。
其中，附图标记说明如下：
100～半导体基体； 30～绝缘区；
32～有源区； 34～有源区；
36～有源区 38～栅极；
42～遮蔽图案；
HVNW 24～高压N型阱区；
HVNW 26～高压N型阱区；
HVNW 28～高压N型阱区；
D～间距； W～宽度；
L1～长度； L2～长度；
40～栅极介电层； 20～衬底；
54～表面； 56～底部；
58～反转区。
具体实施方式
参考图1A至图1C，说明本发明的较佳实施例。接着说明产生本发明较佳实施例的过程。在本发明的实施例的说明及各种观点中，利用相似参考编号来标识相似的元件。每一附图的编号依字母A、B、或C排列，以显示各自的图形为从不同观点看去的相同结构。
图1A、图1B、及图1C显示本发明的一较佳实施例。图1A为俯视图。图1B是图1A沿X-X’线取的截面图。图1C是图1A沿Y-Y’线取的截面图。
参考图1A，半导体基体100包括：两个高压N型阱区24、26，以及环绕于高压N型阱区24、26周围的高压P型阱区28。图1B显示高压N型阱区24、26以及高压P型阱区28形成于该半导体基体100的顶部区，并且形成于衬底20的上方。绝缘区30，尽可能为浅沟槽隔离(STI)区，形成于高压N型阱区24及26、以及高压P型阱区28中。该绝缘区30尽可能地覆盖上述装置区域的重要部分，仅留下通过绝缘区30的开孔而暴露的有源区32、34、和36(同样参考图1A)。在一较佳实施例中，绝缘区30为单一区域，与所有子区域相连接，虽然在图1B及图1C的截面图中，显示绝缘区30包含数个隔离区。在其它实施例中，绝缘区30可包括更多个隔离区。
参考图1B，在该浅沟槽隔离区30及有源区34上方，形成栅极堆叠，包括栅极介电层40和栅极38。该栅极堆叠尽可能地覆盖有源区34，并且延伸至绝缘区30的环绕部分。掺杂有源区32及36，以形成各自表示为区域32及36的源极/漏极区。当将源极/漏极区32及36分别隔离于该栅极38的两边，所产生的该金属氧化物半导体装置便足以承受高压。
往回参考图1A，在绝缘区30上方且极接近于栅极38处形成两个遮蔽图案42。遮蔽图案42可用广为使用的导体材料形成，导体材料例如为多晶硅、金属、金属硅化物、金属氮化物等等。遮蔽图案42的宽度W可为设计规范允许的任意值，而尽可能少于8微米，并尽量等于设计规范所允许的最小值。例如，在0.18微米工艺中，宽度W约为0.25微米。在65纳米工艺中，宽度W约为0.12微米。在更小尺寸等级上，宽度W甚至小于0.12微米。遮蔽图案42及栅极38之间，尽可能地具有提供电性绝缘的小间距D。关于遮蔽图案42的长度L2及间隔D的较佳值，将在随后的段落中讨论细节。
遮蔽图案42例如通过触点和金属线(图中未示)，而尽可能地连接下方的高压P型阱区28(参考图1B)。或者，当执行热偏压应力测试及将应力电压Vg施于栅极38时，遮蔽图案42连接于另一特征，具有比该应力电压Vg更低的电压。在此情况下，遮蔽图案42与下方的高压P型阱区28(以及/或者衬底20)的电压差尽量小于该应力电压Vg的50％，且尽可能地小于25％。更尽可能地，假使高压P型阱区28(及衬底20)接地，遮蔽图案42为接地。在一示范实施例中，若使用40伏特的热偏压应力测试电压Vg，遮蔽图案42的电压尽可能地少于20伏特，且更尽可能少于10伏特，甚至最好为0伏特。遮蔽图案42的示例连接，包括但非限定性地是通过导线、或电阻(图中未示)直接连接遮蔽图案42及下方的高压P型阱区28(和/或衬底20)。
图1C显示图1A的实施例沿Y-Y’线的截面图。在该较佳实施例中，通过将高压Vg施于栅极38，以及将高压N型阱区24及26(和/或衬底20)接地，使得该特征间的电场具有不同的电压。箭头46、48、及50标示该示范电场。假使遮蔽图案42具有与下方高压P型阱区28相同的电压，则该电场48被降至0。
若将遮蔽图案42从该较佳实施例中除去，并将相同电压Vg施于栅极38，则对应的电场分布如图2B所示。各自的俯视图显示于图2A。当将高压Vg施于栅极38及衬底20时，在浅沟槽隔离30中产生一个大电场52。因此，如电子的负电荷被绝缘区30的上表面54所吸引，而如空穴的正电荷被排斥和/或接近绝缘区30的底部56。因为绝缘区30包括介电物质，即使在该应力电压施加后，仍维持此电荷分布。
图2C显示图2A实施例沿Z-Z’线的截面图，也假设除去遮蔽图案42(参考图1A)。值得注意的是，由于正电荷位于绝缘区30的底部56，在高压P型阱区28的负电荷，被靠近绝缘区30底部56的区域所吸引，因此形成反转区58。该反转区58在高压N型阱区24及高压N型阱区26间形成导电路径。因此，即使高压金属氧化物半导体装置为关闭状态，也存在漏电流ILEAK。
根据先前段落所提供的结论及分析，加入遮蔽图案42有利于该较佳实施例，这已在图1A及图1C显示。再次参考图1C，将遮蔽图案42接地或耦接低电压，将有效遮蔽栅极38与遮蔽图案42间区域中的大电场。当遮蔽图案42接地时，绝缘区30的电场48，至少被显著地降低(假使遮蔽图案42的电压介于接地电压与应力电压Vg间)，或被消除。如上所述，施加于遮蔽图案42的电压至少足以使该电场48(参考图1C)低至无电荷移动。
图3A至图4C显示本发明较佳实施例的示范形成流程。图3A显示包括高压P型阱区28、及高压N型阱区24及26的半导体衬底20俯视图。高压P型阱区28微掺杂P型杂质，如硼和/或铟，而高压N型阱区24及26微掺杂N型杂质，如锑和/或砷。该杂质浓度较佳介于1015/cm3与1018/cm3间，不过也可使用更高或更低浓度。
图3B显示图3A实施例沿X-X’线的截面图。高压P型阱区28、以及高压N型阱区24及26形成覆盖于衬底20上方，尽可能地包括如硅的半导体材料，不过也可使用其它半导体材料。衬底20尽可能为P型。或者，衬底可用N型杂质掺杂。
或者，N+型埋层(NBL)(图中未示)，尽可能具有与衬底20导电类型相反的导电类型，形成于衬底20的顶部区。该N+型埋层的掺杂浓度尽可能约在1016/cm3与1018/cm3间。并作为电性隔离区，隔离随后由衬底20形成并覆盖该N+型埋层的该高压N型阱区及高压P型阱区。假使形成该N+型埋层，则尽可能通过外延成长方式形成覆盖该N+型埋层的半导体层，即高压P型阱区28、以及高压N型阱区24及26，并注入适当的杂质。除此之外，可以简单注入杂质于衬底20的顶部区来形成高压P型阱区28、以及高压N型阱区24及26。图3A实施例沿X-X’线的截面图显示于图3B中，其中仅示出高压P型阱区。
参考图4A、4B、及4C，形成绝缘区30。图4A显示该产生架构的俯视图。绝缘区30(图4A以阴影清楚示出以便观看)覆盖整个图示区，除有源区32、34、及36外。在沿X-X’线的截面图中，显示形成于高压P型阱区28、及高压N型阱区24和26中的绝缘区30。绝缘区30尽可能具有小于0.5微米的深度。图4C显示沿图4A中Y-Y’线所取的截面图。
在该较佳实施例中，绝缘区30为浅沟槽隔离区。如所属技术领域中普通技术人员所知，可通过在衬底形成浅沟槽隔离，将介电材料例如高密度等离子体(DHP)氧化物填入该沟槽，以及化学机械磨平，来形成表面绝缘区30。在其它实施例中，绝缘区30为场氧化层。场氧化层30，最好通过形成如氮化硅的掩模层，在该掩模层形成开孔，以及进行局部氧化(LOCOS)来形成。接着除去该掩模层。
栅极堆叠包括：栅极38、下方的栅极介电层40、以及遮蔽图案42，然后形成，所产生的架构已于图1A、图1B、及图1C中显示。该栅极堆叠尽可能地覆盖有源区34，且尽量延伸至绝缘区30之上(参考图4A)。暴露的有源区32和36接着以N型杂质掺杂，浓度约为1018/cm3或更高，以形成源极/漏极区，也表示为区域32及36。
在该较佳实施例中，遮蔽图案42与该栅极38同时形成，且由相同材料形成。当溅镀下方介电层时，遮蔽图案42可能具有下方介电层，与栅极介电层40同时形成。然而，若栅极介电层40包括热氧化层，遮蔽图案42就将没有下方介电层。或者，遮蔽图案42可从该栅极38个别形成，因此遮蔽图案42与栅极38的材料可以是不同的，而遮蔽图案42可直接形成于绝缘区30上。
值得注意的是，遮蔽图案42不同于已知的测试图案(dummy patterns)，也可与栅极38同时形成，以减少图案负荷的影响。形成的测试图案尽可能远离栅极38。不然将无法改进图案密度的均匀性。例如：在0.25微米工艺中，设计规则要求栅极38及邻近测试图案的间距需大于0.5微米。不过，需要遮蔽图案42尽可能地靠近该栅极。同时测试图案浮接。而遮蔽图案42则需连接至其它特征，最好为衬底20，以具有遮蔽效应。
该较佳实施例具有多种变化。例如：图5A显示高压N型金属氧化物半导体(HVNMOS)具有绝缘区30，该绝缘区仅形成于该源极/漏极区32/36与该高压N型金属氧化物半导体装置的沟道区之间。或者，如图5B所示，该源极/漏极区32/36与该沟道区之间，并无绝缘区形成。
图6显示遮蔽图案42及栅极38的间距D与热偏压应力测试常态漏电流的关系示意图。可发现遮蔽图案42及栅极38的间距D(参考图1A)尽可能地少于0.4微米，更尽可能少于0.3微米，以及更尽可能少于0.25微米。在集成电路形成技术的设计规则允许下，间距D也尽可能地小。例如：在0.18微米工艺中，间距D的最小值约为0.25微米。在65纳米工艺中，间距D的最小值约为0.12微米。在更小尺寸等级上，间距D甚至小于0.12微米。
图7显示遮蔽图案42长度L2与栅极38长度L1(参考图1A)比、以及热偏压应力测试常态漏电流的关系示意图。可发现为有效减少漏电流，长度L2尽可能大于长度L1的20％，更尽可能大于40％，以及进一步尽可能等于长度L1。
通过利用上述这些较佳实施例，实质上消除了由热偏压应力测试所引起的漏电流。图8显示无遮蔽图案的高压金属氧化物半导体装置所得到的实验结果。曲线70显示热偏压应力测试前的漏电流，而曲线72显示热偏压应力测试后的漏电流。可发现漏电流曲线72比漏电流曲线70大超过千倍(三个等级)。对照图9，显示具有遮蔽图案的高压金属氧化物半导体装置所得到的实验结果。曲线80显示热偏压应力测试前的漏电流，而曲线82显示热偏压应力测试后的漏电流，实质上为重叠。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何所属领域技术人员，在不脱离本发明的精神和范围内，应当能够进行改动和修改，因此本发明的保护范围当视所附权利要求范围为准。
Claims (15)
1.一种半导体结构，包括：
衬底；
第一导电类型的第一高压阱区，形成于该衬底上；
第一导电类型的第二高压阱区，形成于该衬底上；
第三高压阱区形成于该衬底上，其中该第三高压阱区为与该第一导电类型相反的第二导电类型，而其中该第三高压阱区有至少一部分位于该第一高压阱区与该第二高压阱区之间；
绝缘区，位于该第一高压阱区、该第二高压阱区、以及该第三高压阱区中；
栅极介电层，覆盖该第三高压阱区，并延伸至该第一高压阱区及该第二高压阱区；
栅极，形成于该栅极介电层上；
遮蔽图案，形成于该绝缘区上，由一导体材料形成，其中该遮蔽图案与该栅极电性绝缘，而其中该栅极与该遮蔽图案之间具有小于0.4微米的间距。
2.如权利要求1所述的半导体结构，其中该间距小于0.25微米。
3.如权利要求1所述的半导体结构，其中，该间距等于该栅极及邻近该栅极的测试图案的最小间距。
4.如权利要求1所述的半导体结构，其中，该遮蔽图案耦接电压，该电压实质上小于耦接该栅极的应力电压。
5.如权利要求1所述的半导体结构，其中，该遮蔽图案与该衬底相连接。
6.如权利要求1所述的半导体结构，其中，该遮蔽图案与该栅极的长度比大于0.2。
7.如权利要求1所述的半导体结构，还包括：
额外绝缘区，位于该第一高压阱区、该第二高压阱区、以及该第三高压阱区中，且该额外绝缘区，相较于该绝缘区，在该栅极的另一边；以及
额外遮蔽图案，覆盖该额外绝缘区，其中，该额外遮蔽图案与该栅极电性绝缘，而其中该栅极与该额外遮蔽图案之间具有小于0.4微米的间距。
8.如权利要求1所述的半导体结构，其中，该栅极与该遮蔽图案由相同材料形成。
9.如权利要求1所述的半导体结构，其中，该第一导电类型为N型，而该第二导电类型为P型。
10.一种半导体结构，包括：
衬底；
第一高压N型阱区及第二高压N型阱区，位于该衬底中，该第一及第二高压N型阱区沿着第一方向；
高压P型阱区，位于该衬底中，该高压P型阱区有至少一部分位于该第一高压N型阱区与该第二高压N型阱区之间；
栅极介电层，覆盖该第高压P型阱区，并延伸至该第一高压N型阱区及该第二高压N型阱区；
栅极，形成于该栅极介电层上；
绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、以及该高压P型阱区中，其中该绝缘区的一部分从该栅极介电层边缘延伸，沿着与该第一方向垂直的第二方向；
遮蔽图案，形成于该绝缘区上，由一导体材料形成，其中该遮蔽图案与该栅极电性绝缘，且其中该栅极与该遮蔽图案之间具有小于0.4微米的间距。
11.如权利要求10所述的半导体结构，其中，该间距小于0.25微米。
12.如权利要求10所述的半导体结构，其中，该栅极与该遮蔽图案由相同材料形成。
13.如权利要求10所述的半导体结构，其中，该遮蔽图案与该栅极的长度比大于0.2。
14.如权利要求10所述的半导体结构，还包括：
额外绝缘区，位于该第一高压N型阱区、该第二高压N型阱区、以及该高压P型阱区中，且该额外绝缘区，相较于该绝缘区，在该栅极的另一边；以及
额外遮蔽图案，覆盖该额外绝缘区，其中，该额外遮蔽图案与该栅极电性绝缘，而其中该栅极与该额外遮蔽图案之间具有小于0.4微米的间距。
15.如权利要求10所述的半导体结构，其中，该绝缘区的深度小于0.5微米。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US81767606P | 2006-06-30 | 2006-06-30 | |
| US60/817,676 | 2006-06-30 | ||
| US11/593,424 | 2006-11-06 | ||
| US11/593,424 US7521741B2 (en) | 2006-06-30 | 2006-11-06 | Shielding structures for preventing leakages in high voltage MOS devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101097958A CN101097958A (zh) | 2008-01-02 |
| CN100517756C true CN100517756C (zh) | 2009-07-22 |
Family
ID=38875690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101088486A Expired - Fee Related CN100517756C (zh) | 2006-06-30 | 2007-06-05 | 半导体结构 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7521741B2 (zh) |
| JP (1) | JP2008016820A (zh) |
| KR (1) | KR100888425B1 (zh) |
| CN (1) | CN100517756C (zh) |
| TW (1) | TWI357156B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104659094A (zh) * | 2013-11-22 | 2015-05-27 | 立锜科技股份有限公司 | 横向双扩散金属氧化物半导体元件及其制造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5057850B2 (ja) * | 2007-06-04 | 2012-10-24 | 東芝メモリシステムズ株式会社 | 半導体装置 |
| US8258584B2 (en) * | 2010-07-29 | 2012-09-04 | Taiwan Semiconductor Manufacturing, Inc. | Offset gate semiconductor device |
| CN102169869B (zh) * | 2011-02-01 | 2012-10-10 | 北京大学 | 用于检测mos器件晶向相关性的可靠性测试结构及方法 |
| US9209098B2 (en) | 2011-05-19 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | HVMOS reliability evaluation using bulk resistances as indices |
| US9159802B2 (en) | 2012-05-14 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with mask layers and methods for forming the same |
| JP2015056472A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
| US9377502B2 (en) * | 2013-12-19 | 2016-06-28 | Infineon Technologies Ag | Testing of semiconductor devices and devices, and designs thereof |
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| US11068633B2 (en) | 2018-08-31 | 2021-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fault diagnostics |
| TWI698017B (zh) | 2019-09-17 | 2020-07-01 | 瑞昱半導體股份有限公司 | 高壓半導體裝置以及其製作方法 |
| US20230387103A1 (en) * | 2022-05-27 | 2023-11-30 | Vanguard International Semiconductor Corporation | Semiconductor structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0492449A (ja) * | 1990-08-07 | 1992-03-25 | Seiko Epson Corp | 半導体装置 |
| KR930011462B1 (ko) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | 다층배선의 단차를 완화시키는 방법 |
| JPH065697A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | 半導体装置 |
| JPH06120496A (ja) * | 1992-10-05 | 1994-04-28 | Toshiba Corp | Ｍｏｓ型高耐圧トランジスタ |
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| US5861698A (en) * | 1997-03-17 | 1999-01-19 | Westinghouse Electric Corporation | Generator rotor with ring key that reduces tooth top stress |
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-
2006
- 2006-11-06 US US11/593,424 patent/US7521741B2/en not_active Expired - Fee Related
-
2007
- 2007-04-17 JP JP2007108617A patent/JP2008016820A/ja active Pending
- 2007-05-17 TW TW096117558A patent/TWI357156B/zh not_active IP Right Cessation
- 2007-06-01 KR KR1020070053986A patent/KR100888425B1/ko active IP Right Grant
- 2007-06-05 CN CNB2007101088486A patent/CN100517756C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20080003213A (ko) | 2008-01-07 |
| JP2008016820A (ja) | 2008-01-24 |
| KR100888425B1 (ko) | 2009-03-11 |
| TWI357156B (en) | 2012-01-21 |
| US20080001189A1 (en) | 2008-01-03 |
| US7521741B2 (en) | 2009-04-21 |
| CN101097958A (zh) | 2008-01-02 |
| TW200802871A (en) | 2008-01-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090722 |