JP2005123593A - Ｌｄｍｏｓトランジスタ - Google Patents

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Abstract

【課題】 漏れ電流を回避する、新しいトランジスタ構造を有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、ドレイン領域９，ソース領域３４，ゲート電極４のトランジスタ構造を含む、第１伝導型の活性領域１と、第１伝導型の環形領域２０とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる。この構造により，ユニットセルの端部において空乏領域を終端し、空乏領域と欠陥中央部の接触を効果的に防止する。
【選択図】 図３

Description

本願は、ＬＤＭＯＳトランジスタ構造に関するものである。
ＬＤＭＯＳトランジスタ構造は、高電圧ＭＯＳ電界効果トランジスタのような様々な種類のトランジスタ用途（transistor applications）の半導体装置に幅広く使用されている。ＬＤＭＯＳトランジスタは、破壊電圧を高めるために軽くドープされたドレイン領域を備えている。図１は、２つのＭＯＳＦＥＴトランジスタを備える複合型トランジスタ構造（combined transistor structure）の平面図を示す。２つのトランジスタは、例えばｐドープされている活性領域１の範囲内に配置されている。この領域１は、いわゆるフィールド領域１１によって、周囲から絶縁されている。このトランジスタは、ｎ＋ドープされた領域９からなる共通のドレイン領域を共用している。この領域９は、ｎ−ドープされた領域８によって取り囲まれている。２つのソース領域６，７は、このドレイン領域８，９の左右に配置されている。したがって、２つのチャネルは、ドレイン領域８，９と、２つのソース領域６・７とによってそれぞれ規定されている。破線は、これらのチャネル上に配置されているゲート４及び５を示す。ソース領域６及び７の左側および右側にｐ＋シンカー（sinker）構造２及び３が配置されている。これらのシンカー構造は、基板の背面にソース接触部を形成するように、エピタキシャル層の表面から、基板の底部へ延びている。
活性領域１を、単一工程、つまり、技術的に知られているようなシリコンの局部酸化（LOCal Oxidation of Silicon; LOCOS）によって封止可能である（enclosed）。このプロセスは、いわゆる高応力フィールド酸化物の鳥の嘴形（bird’s beak）領域を形成する。この領域は、結果として、ｐ＋シンカー構造埋込部２及び３と組み合わさって、矢印１０で示すように、境界面応力（interface stress）に沿ったｎ＋ドレインとｐ＋シンカー構造との間の漏れ経路、および、埋込部損傷の生じた欠陥中央部となる可能性がある。
このような漏れを防止する従来の解決法は、漏れ電流を抑制するために、ｐ＋埋込部とｎ＋埋込部との間隔を鳥の嘴に対して広げることである。
しかしながら、このような測定（measurement）は、トランジスタ指（transistor fingers）の非機能性部分が増え、絶縁領域が減少するという欠点がある。
本発明の目的は、上記の欠点を鑑み、このような漏れ電流を回避する、新しいトランジスタ構造を有する半導体装置を提供することにある。
本発明の半導体装置は、トランジスタ構造を含む、第１伝導型の活性領域と、第１伝導型の環形領域（ring shaped region）とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいることを特徴としている。
トランジスタ構造は、ドレイン領域とソース領域とを備え、上記ドレイン領域及び上記ソース領域が、チャネルを規定し、上記チャネルの上には、ゲートが配置されており、第１伝導型のシンカー構造が、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていてもよい。また、上記環は、シンカー構造よりも低くドープされていてもよい。また、この装置は、さらに、半導体装置の背面に、金属層を備えていてもよい。また、上記トランジスタ構造は、共通ドレイン領域と、共通ドレイン領域の一方に配置された第１のソース領域と、共通ドレイン領域の第１のソース領域と反対側に配置された第２のソース領域とを備えた二型トランジスタ構造（two transistor structure）であって、上記第１及び第２のソース領域と、上記共通ドレイン領域とがそれぞれ、チャンネルを規定し、上記チャンネルの上には、第１及び第２のゲートが配置されており、第１伝導型において、第１及び第２のシンカー構造が、上記第１及び第２のソース領域それぞれに隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記第１及び第２のソース領域に沿って配置されていてもよい。ドレイン領域は、軽くドープされたドレイン領域を備えていてもよい。環は、１０１４〜１０１５／ｃｍ２の範囲内でドープされていてもよい。活性領域を、ＬＯＣＯＳ工程によって形成し、封止してもよい。活性領域は、基板と、上記基板の上部にあるエピタキシャル層とを備えていてもよい。第１伝導型は、ｐ型でも、ｎ型でもよい。環を、マスクしたイオン埋込みによって形成してもよい。硼素をドーパントとして使用してもよい。環は、長方形、円形、楕円形または多角形でもよい。環は、環の絶縁機能に実質上影響を及ぼさない少なくとも１つの裂け目を備えていてもよい。
また、他の実施形態によれば、半導体装置は、トランジスタ構造を含む、第１伝導型の活性領域と、第１伝導型の環形領域とを備え、上記トランジスタ構造が、第２伝導型のドレイン領域と、チャネルと、上記チャネル上に配置されたゲートとを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造を取り囲んでいることを特徴としている。
この装置は、さらに、ドレイン領域の一方側に沿って配置されている第２伝導型のソース領域と、第１伝道型のシンカー構造とを備え、上記第１伝道型のシンカー構造が、第２伝導型のソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていてもよい。また、この装置は、さらに、上記ドレイン領域の反対側に配置された第２のソース領域と、第１伝道型の第１及び第２のシンカー構造とを備え、上記ドレイン領域及びソース領域それぞれが、チャネルを規定し、上記チャネルの上には、第１及び第２のゲートが配置されており、第１伝道型の第１及び第２のシンカー構造が、上記ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていてもよい。また、同様に、このドレイン領域は、軽くドープされたドレイン領域を備えていてもよい。また、この装置は、半導体装置の背面に、金属層をさらに備えていてもよい。環は、シンカー構造よりも低くドープされていてもよく、１０１４〜１０１５／ｃｍ２の範囲内でドープされていてもよい。活性領域を、ＬＯＣＯＳ工程によって形成し、封止してもよい。活性領域は、基板と、上記基板の上部にあるエピタキシャル層とを備えていてもよい。第１伝導型は、ｐ型でも、ｎ型でもよい。環を、マスクしたイオン埋込みによって形成してもよい。硼素をドーパントとして使用してもよい。環は、長方形、円形、楕円形、多角形または一部が開いている形でもよい。環は、環の絶縁機能に実質上影響を及ぼさない少なくとも１つの裂け目をさらに備えていてもよい。
本発明の半導体装置の製造方法は、
半導体材料の範囲内に、第１伝導型の活性領域を形成する工程と、トランジスタ構造を形成する工程と、第１伝導型の環形領域を、上記活性領域の表面から活性領域内へ広がり、かつ、トランジスタ構造をほぼ取り囲むように形成する工程とを含むことを特徴としている。
上記トランジスタ構造を形成する工程が、第２伝導型のドレイン領域を形成する工程と、第２伝導型のソース領域を、ドレイン領域の一方側に沿って形成する工程と、第１伝導型のシンカー構造を、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って形成する工程とを含んでいてもよい。この方法は、さらに、上記ドレイン領域の反対側に、第２ソース領域を形成する工程と、各ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されるように、第１伝導型の第１及び第２のシンカー構造を形成する工程とを含んでいてもよい。このドレイン領域を、軽くドープされたドレイン領域を備えているように形成してもよい。この方法は、半導体装置の背面に、金属層を配置する工程をさらに含んでいてもよい。環を形成する工程は、環をシンカー構造よりも低くドープする工程を含んでいてもよい。この環は、１０１４〜１０１５／ｃｍ２の範囲内でドープされていてもよい。活性領域を、ＬＯＣＯＳ工程によって形成し、封止してもよい。環を、マスクしたイオン埋込みによって形成してもよい。硼素をドーパントとして使用してもよい。環は、長方形、円形、楕円形、多角形または一部が開いている形でもよい。
当業者には、以下の図、説明および請求項から本開示の他の技術的な利点が明らかとなるであろう。
本発明の半導体装置は、以上のように、トランジスタ構造を含む第１伝導型の活性領域と、第１伝導型の環形領域とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいるので、ユニットセルの端部において電場（空乏領域）を終わらせ、電場と欠陥中央部との接触を効果的に防止する。それゆえ、本発明の半導体装置は、漏れ電流を抑制する。
図面を参照して、本発明の一実施形態について説明する。図１に類似したトランジスタ構造を、図２に示す。この図は、ドレイン領域のみを示し、シンカー、ソース領域およびゲートを破線で示している。同様の構造および素子には、同様の番号が付されている。活性領域１の範囲内に、付加的なｐドープされた環構造２０が埋込まれている。この環構造２０は、図３に詳しく示すように、トランジスタ構造をさらに絶縁するために、活性領域１の表面からエピタキシャル層へ延びている。図２では、ｐドープされた環は、互いに平行である「垂直な」領域２２と互いに平行である「水平な」領域２１とを有する長方形の環構造として示されている。しかしながら、ｐドープされた環としては、円形、楕円形、六角形または他の多角形などの他の形を使用してもよい。このように形成された内部ユニットセルｐ環２０が、２つのトランジスタを完全に取り囲んでいる。マスクしたイオン埋込みによって、例えば硼素のドープ量が１０１４〜１０１５／ｃｍ２の範囲内であるｐ環形状を形成してもよい。こうすることで、内部ユニットセルｐ環は、ｐ＋シンカーよりも低いドープ量を有するように形成される。そして、この内部ユニットセルｐ環は、ユニットセルの端部において電場（空乏領域）を終わらせるために使用され、電場と欠陥中央部との接触を防止する。また、内部ユニットセルｐ環は、漏れ電流を制限し、漏れ電流遮断機能を提供する。より低いドープ量のｐ環設計は、埋込部損傷を低減し、ソース抵抗を改善し、スナップバック特性（snapback behavior）を抑制する。
従来の装置に対して、空乏縁部（edge）は、ドレイン指８，９の端部に沿って延びており、ドレインバイアス（drain bias）が上昇している。電場＞０である場合、空乏領域が応力および埋込部損傷の生じた欠陥中央部を覆い始めるときに、ドレインからソースへの漏れ経路が形成される可能性がある。上記のように、内部ユニットセルｐ環は、ユニットセルの端部において電場（空乏領域）を終わらせ、電場と欠陥中央部との接触を効果的に防止する。それゆえ、内部ユニットセルｐ環は、漏れ電流を抑制する。
図３は、図２の線３−３に沿った断面でのトランジスタ構造におけるＰ環形状を示す。しかしながら、この図には、一部だけが示されている、すなわち、左側のトランジスタだけが示されている。ウエハーは、例えばＬＯＣＯＳ工程によって形成された活性ｐ領域を備えている。この活性ｐ領域の表面には、それぞれドレイン領域およびソース領域を形成する、ｎ型領域８，９および３４が埋込まれている。基板の背面には、ウエハー背面金属層３０を備えている。このウエハー背面金属層３０は、金またはアルミニウムで作られていてもよい。ウエハー背面金属層３０は、接触を目的として使用される。領域１は、通常、シリコン酸化物のような絶縁層３１によって被覆されている。この絶縁層３１には、ポリシリコンゲート４０が、ドレイン領域８とソース領域３４との間のチャネル領域を被覆するように配置されている。この層の上部には、通常、保護層（passivation layer）（図３には示さず）がある。さらに、典型的な(exemplary)ＬＤＭＯＳトランジスタのソース３４は、適用技術に応じて、ｐドープされたウェル３５によって取り囲まれていてもよい。電極３３・３２は、金、アルミニウム、または、他の適切な金属からなる。電極３３・３２は、絶縁層３１を貫通する（reach through）。そして、ドレイン領域およびソース領域それぞれの伝線部（runner）間に各接続部が形成する。伝線部は、他の適切な手段（例えば、バイア（vias）または類似した連結構造）によって、ドレイン領域、ソース領域、およびゲート領域それぞれと接触していてもよい。フィードバック容量を一様に低減させるために、図３に示すように、ソース伝線部３３は、ゲート４を被覆するように延びている。このような、ゲート４上のいわゆるフィールドプレートは、ゲートとドレインとの間でゲートドレイン容量Ｃｇｄを効果的に（effectively）分断する。しかしながら、上記伝線部の他の実施形態も可能である。ｐ＋シンカー埋込部３６は、図１の従来技術の形態にて使用したものと類似している。そして、このｐ＋シンカー埋込部３６は、左トランジスタのソース３４の左側に示されている。このようなｐ＋シンカー３６を、イオン埋込みによって形成してもよい。このｐ＋シンカーは、ｐウェル領域３５と合流(merge with)し、ソース伝線部接触部３３から背面金属層３０へと到達するのが効果的である。ｐ＋シンカー３６とは対照的に、ｐ環２０は、トランジスタ構造を取り囲んでいるか、または、封止している。図３に示すように、ｐ環構造は、活性領域１の表面から下方へ延びている。さらに、ｐ環２０は、領域２２（図２参照）にて、ｐ＋シンカーとソース３４とに部分的に重なり合っている。なお、この領域２２は、ソース３４とｐ＋シンカー３６とが配置されている領域である。図２に示すように、これらの領域２２は、ドレイン領域８，９の左右に沿って延びている。それゆえ、図３のｐ環２０は、（図２に示すように）表面から領域２１・２２の活性領域に達し、複合型トランジスタを封止する。おなじく、ｐ＋シンカー３６は、活性領域１の境界上に達していてもよい。しかしながら、ｐ環２０は、活性領域１内に完全に位置している。図２にも示すように、ｐ環２０は、フィールド酸化物の右側と左側とに達していてもよい（ＬＯＣＯＳ縁部）。シンカー構造がない場合、このことは、左右から活性領域へ延びるように環を設計することにより行える。しかしながら、図２に示すように、ｐ＋シンカーを使用する場合、これは、ｐ環２０と合流し、ｐ環２０が、フィールド酸化物の縁部へと延びていてもよい。
本発明の特定の実施形態を示し、説明してきたが、本発明は、上記好ましい実施形態に制限されず、当業者には、添付の請求項およびその等価物のみによって確定される本発明の範囲に反することなく、様々な変更および補正を行ってもよいことが認識されている。示される実施形態として、例えば、複合型２重トランジスタ構造（combined dual transistor arrangement）について説明する。しかしながら、本願の絶縁環の概念を、３個以上のトランジスタを有する構造、または単一トランジスタ構造に適用してもよい。さらに、基板／エピタキシャル層は、ｐ型でもｎ型基板でもよい。それゆえ、ソース、ドレイン領域、ｐ環および他のドープされた領域は、その機能に応じて、ｎ型またはｐ型のどちらでもよい。
さらに、環構造は、図２に示すような長方形である必要はない。トランジスタ構造の形状に応じて、円形、楕円形、六角形および他の多角形などの他の適切な包囲するような形状を使用してもよい。図４Ａ〜Ｆは、様々な環形状の例を示す。例えば、図４Ａは、円形、図４Ｂは、多角形、図４Ｄは、楕円形を示している。主な機能は、電場を絶縁することである。したがって、トランジスタの構造に応じて、環は、遮蔽機能に本質的な影響を及ぼさない限り、開口部があってもよい。それゆえ、図４Ｃは、４つの構成要素４０によって形成されている他の長方形または四角形を示す。これらの構成要素４０は、その各端部において、連続的な長方形の環を形成するために融合していてもよいが、遮蔽機能を保持する限り、小さな裂け目があってもよい。図４Ｆは、環のあまり重要ではない領域に裂け目のある、４つの構成要素構造４２の例を示す。図４Ｅでは、ただ２つの構成要素４１が「水平な」領域に備えられている。これらの構成要素４１は、ｐ＋シンカー構造と融合し、それゆえ、絶縁環を形成する。他の環構造または構成要素の組み合わせでも、同じような結果を得られる。
本発明のＬＤＭＯＳトランジスタは、高電圧ＭＯＳ電界効果トランジスタのような様々な種類のトランジスタ用途の半導体装置に幅広く使用されている。
従来技術のＬＯＣＯＳ領域により封止された複合型トランジスタ構造の平面図である。 本発明の実施形態のＬＯＣＯＳ領域によって封止された複合型トランジスタ構造の平面図である。 線３−３に沿った図２の断面図である。 内部ユニットセル環の様々な可能な形を示す図である。

Claims (42)

  1. トランジスタ構造を含む、第１伝導型の活性領域と、
    第１伝導型の環形領域とを備え、
    上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる半導体装置。
  2. 上記トランジスタ構造が、ドレイン領域とソース領域とを備え、
    上記ドレイン領域及び上記ソース領域が、チャネルを規定し、
    上記チャネルの上には、ゲートが配置されており、
    第１伝導型のシンカー構造が、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていることを特徴とする請求項１に記載の装置。
  3. 上記環が、シンカー構造よりも低くドープされている、請求項２に記載の装置。
  4. 上記ドレイン領域が、軽くドープされたドレイン領域を備えている、請求項２に記載の装置。
  5. さらに、上記半導体装置の背面に、金属層を備えた、請求項４に記載の装置。
  6. 上記トランジスタ構造は、共通ドレイン領域と、共通ドレイン領域の一方に配置された第１のソース領域と、共通ドレイン領域の第１のソース領域とは反対側に配置された第２のソース領域とを備えた二型トランジスタ構造であって、
    上記第１及び第２のソース領域と、上記共通ドレイン領域とがそれぞれ、チャンネルを規定し、
    上記チャンネルの上には、第１及び第２のゲートが配置されており、
    第１伝導型において、第１及び第２のシンカー構造が、上記第１及び第２のソース領域それぞれに隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記第１及び第２のソース領域に沿って配置されていることを特徴とする請求項１に記載の装置。
  7. 上記ドレイン領域が、軽くドープされたドレイン領域を備えている、請求項６に記載の装置。
  8. さらに、上記半導体装置の背面には、金属層を備えた、請求項６に記載の装置。
  9. 上記環が、シンカー構造よりも低くドープされている、請求項６に記載の装置。
  10. 上記環が、１０１４〜１０１５／ｃｍ２の範囲内でドープされている、請求項１に記載の装置。
  11. 上記活性領域が、ＬＯＣＯＳ工程によって形成され、封止されている、請求項１に記載の装置。
  12. 上記活性領域が、基板と、基板上にあるエピタキシャル層とを備えている、請求項１１に記載の装置。
  13. 上記第１伝導型が、ｐ型である、請求項１に記載の装置。
  14. 上記環が、マスクしたイオン埋込みによって形成されている、請求項１に記載の装置。
  15. 硼素が、ドーパントとして使用されている、請求項１０に記載の装置。
  16. 上記環が、長方形、円形、楕円形または多角形の形状である、請求項１に記載の装置。
  17. 上記環が、その絶縁機能にほぼ影響しない少なくとも１つの裂け目を備えている、請求項１に記載の装置。
  18. トランジスタ構造を含む、第１伝導型の活性領域と、
    第１伝導型の環形領域とを備え、
    上記トランジスタ構造が、第２伝導型のドレイン領域と、チャネルと、上記チャネル上に配置されたゲートとを備え、
    上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造を取り囲んでいる半導体装置。
  19. さらに、ドレイン領域の一方側に沿って配置されている第２伝導型のソース領域と、
    第１伝導型のシンカー構造とを備え、
    上記第１伝道型のシンカー構造が、第２伝導型のソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていることを特徴とする請求項１８に記載の装置。
  20. さらに、上記ドレイン領域の反対側に配置された第２のソース領域と、
    第１伝道型の第１及び第２のシンカー構造とを備え、
    上記ドレイン領域及びソース領域それぞれが、チャネルを規定し、
    上記チャネルの上には、第１及び第２のゲートが配置されており、
    第１伝道型の第１及び第２のシンカー構造が、上記ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されていることを特徴とする請求項１９に記載の装置。
  21. 上記ドレイン領域が、軽くドープされたドレイン領域を備えている、請求項１８に記載の装置。
  22. さらに、上記半導体装置の背面に、金属層を備えた、請求項１９に記載の装置。
  23. 上記環が、上記シンカー構造よりも低くドープされている、請求項１９に記載の装置。
  24. 上記環が、１０１４〜１０１５／ｃｍ２の範囲内でドープされている、請求項１８に記載の装置。
  25. 上記活性領域が、ＬＯＣＯＳ工程によって形成され、封止されている、請求項１８に記載の装置。
  26. 上記活性領域が、基板と、上記基板の上部にあるエピタキシャル層とを備えている、請求項２５に記載の装置。
  27. 上記第１伝導型が、ｐ型である、請求項１８に記載の装置。
  28. 上記環が、マスクしたイオン埋込みによって形成されている、請求項１８に記載の装置。
  29. 硼素が、ドーパントとして使用されている、請求項２４に記載の装置。
  30. 上記環が、長方形、円形、楕円形、多角形、または一部が開いている形である、請求項１８に記載の装置。
  31. 上記環が、その絶縁機能にほぼ影響しない少なくとも１つの裂け目を備えている、請求項１８に記載の装置。
  32. 半導体装置の製造方法であって、
    半導体材料の範囲内に、第１伝導型の活性領域を形成する工程と、
    トランジスタ構造を形成する工程と、
    第１伝導型の環形領域を、上記活性領域の表面から活性領域内へ広がり、かつ、トランジスタ構造をほぼ取り囲むように形成する工程とを含む方法。
  33. 上記トランジスタ構造を形成する工程が、
    第２伝導型のドレイン領域を形成する工程と、
    第２伝導型のソース領域を、ドレイン領域の一方側に沿って形成する工程と、
    第１伝導型のシンカー構造を、ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って形成する工程とを含む、請求項３２に記載の方法。
  34. さらに、上記ドレイン領域の反対側に、第２ソース領域を形成する工程と、
    各ソース領域に隣接する活性領域の表面から活性領域の底部に達するとともに、ほぼ上記ソース領域に沿って配置されるように、第１伝導型の第１及び第２のシンカー構造を形成する工程とを含む、請求項３３に記載の方法。
  35. 上記ドレイン領域を、軽くドープされたドレイン領域を備えるように形成する、請求項３２に記載の方法。
  36. さらに、上記半導体装置の背面に、金属層を配置する工程を含む、請求項３３に記載の方法。
  37. 上記環を形成する工程が、環をシンカー構造よりも低くドープする工程を含んでいる、請求項３２に記載の装置。
  38. 上記環を、１０１４〜１０１５／ｃｍ２の範囲内でドープする、請求項３２に記載の方法。
  39. 上記活性領域を、ＬＯＣＯＳ工程によって形成し、封止する、請求項３２に記載の方法。
  40. 上記環が、マスクしたイオン埋込みによって形成されている、請求項３２に記載の方法。
  41. 硼素を、ドーパントとして使用する、請求項３２に記載の方法。
  42. 上記環が、長方形、円形、楕円形、多角形形状、または一部が開いている形状である、請求項３２に記載の方法。
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