TWI497691B - 超高壓金氧半導體電晶體元件 - Google Patents

Description

超高壓金氧半導體電晶體元件

本發明係關於一種超高壓金氧半導體電晶體元件，尤指一種超高壓橫向雙擴散金氧半導體(lateral double-diffused metal-oxide-semiconductor，以下簡稱為LDMOS)電晶體元件。

在具有高壓處理能力的功率元件中，雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件係持續受到重視。常見的DMOS電晶體元件有垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS電晶體元件主要的特徵為源極端所設置之低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，因此可使LDMOS電晶體元件獲得較高的崩潰電壓(breakdown voltage)。

請參閱第1圖，第1圖為一習知LDMOS電晶體元件之剖面示意圖。如第1圖所示，習知LDMOS電晶體元件10係設置於一半導體基底12上，具有一P型井20、設置於P型井20中的一源極14與一高濃度P型摻雜區22、一閘極16與一汲極18。汲極18亦為一高濃度之N型摻雜區，設置於一N型井30中。此一N型井30即前述之漂移區域，其摻雜濃度與長度影響了LDMOS電晶體元件10的崩潰電壓與導通電阻(ON-resistance，R_ON )。另外，習知LDMOS電晶體元件10另有於N型井30中加設一電性相反的P型摻雜區32的作法，用以提升LDMOS電晶體元件10的崩潰電壓。LDMOS電晶體元件10之閘極16係設置於一閘極介電層40上，且延伸至一場氧化層42上方。

請繼續參閱第1圖。LDMOS電晶體元件10係操作於高電壓環境中，當操作時產生於半導體基底12的感應電壓夠大時，半導體基底12與源極14間便發生順向偏壓，同時導通寄生雙載子接面電晶體(parasite bipolar junction transistor，以下簡稱為BJT)，降低汲極18的驟回電壓(snap back voltage)，使得由汲極18流向源極14的電流大增，即所謂的驟回現象，導致LDMOS電晶體元件10故障。

第二，位於N型井區30內的P型摻雜區32之設置是為了在橫向擴散漂移區域裡建立一完全空乏區，其在N型井30內建立電場以提高崩潰電壓。也就是說，為了要獲得高崩潰電壓的特性，必須在元件崩潰之前盡快完成完全空乏。因此業者曾有降低N型井區30的摻雜濃度等作法，惟該方法又造成導通電阻(R_ON )提高。

因此，如何設計出在高壓操作環境下能夠克服上述問題，並能實現高崩潰電壓、低導通電阻的LDMOS電晶體元件，實為業界一直關注的課題。

因此，本發明之一目的係在於提供一種可在高壓操作環境下克服寄生BJT效應與通道區電位線較大曲率的問題而能實現高崩潰電壓、低導通電阻的LDMOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種超高壓金氧半導體(MOS)電晶體元件，包含有一具有一第一導電型之基底、一具有一第二導電型且設置於該基底中之第一井區、一具有該第二導電型且設置於該第一井區中之汲極區域、一具有該第二導電型且設置於該基底中之源極區域、一設置於該第一井區之表面之絕緣層、一設置於該源極區域與該第一井區間之該基底上之閘極、以及一設置於該閘極下方之該基底內之凹入式(recessed)通道區域。

根據本發明所提供之申請專利範圍，另提供一種超高壓MOS電晶體元件，包含有一具有一第一導電型之基底、一具有一第二導電型且設置於該基底上之磊晶層、一具有該第二導電型且設置於該磊晶層中之第一井區、一具有該第二導電型且設置於該第一井區中之汲極區域、一具有該第一導電型且設置於該磊晶層中之第二井區、一具有該第二導電型且設置於該第二井區中之源極區域、一具有該第一導電型且設置於該第二井區底部之第一摻雜區、以及一設置於該源極區域與該第一井區間之該基底上的閘極。

根據本發明所提供之申請專利範圍，更提供一種超高壓MOS電晶體元件，包含有一具有一第一導電型之基底、一具有一第二導電型且設置於該基底中之第一井區、一具有該第二導電型且設置於該第一井區中之汲極區域、一具有該第二導電型且設置於該基底中之源極區域、一設置於該第一井區內之該基底中且深度介於1～4微米(micrometer，μm)間之第一凹槽、以及一設置於該第一凹槽內之絕緣層。

根據本發明所提供之超高壓MOS電晶體元件，係藉由凹入式通道區域改善通道區域電位線曲率過大的問題、藉由設置於第二井區與基底間之第一摻雜區避免寄生BJT效應的發生，更藉由第一井區內深度較大的第一凹槽改善第一井區內發生的完全空乏，因而提升崩潰電壓。

請參閱第2圖至第8圖，第2圖至第8圖係為本發明所提供之一超高壓MOS電晶體元件之一較佳實施例之製作流程剖面圖。在本較佳實施例中第一導電型係為P型，第二導電型為N型，但熟習該項技藝之人士應知第一導電型與第二導電型亦可分別為N型與P型，而不限於本較佳實施例所描述者。如第2圖所示，本發明所提供之超高壓MOS電晶體元件係製作於一具有第一導電型之半導體基底，如一P型基底202上，且藉由至少一場氧化層或一淺溝隔離(shallow trench isolation，STI)(圖未示)與其他元件電性隔離。接下來，利用離子佈植製程將P型摻雜質植入P型基底202中，隨後再於P型基底202上形成一具有第二導電型之磊晶層，如N型磊晶層204。由此，P型基底202與N型磊晶層204之間係形成有一P型重摻雜區206。

請參閱第3圖。於P型基底202中之二區域分別摻雜第一與第二導電型的離子，以分別形成N型井區210與P型井區212。如第3圖所示，P型重摻雜區206係形成於P型井區212與P型基底202之間或P型井區212與N型磊晶層204之間；值得注意的是，P型重摻雜區206之一摻雜濃度係大於P型井區212之一摻雜濃度。接下來於P型基底202上形成一氧化-氮化-氧化(oxide-nitride-oxide，ONO)複合層220，其依序包含一襯墊氧化(pad oxide)層222、一氮化層224與一氧化層226，隨後圖案化ONO複合層220而形成一開口228。

請參閱第4圖。接下來以圖案化ONO複合層220為遮罩，進行一蝕刻製程，透過開口228蝕刻P型基底202，以於N型井區210內的P型基底202中形成一第一凹槽230，第一凹槽230之深度約為1-4微米(micrometer，μm)。值得注意的是，第一凹槽230之側壁與P型基底202之表面具有一夾角232，且夾角232係介於30度與60度之間。隨後，進行另一離子佈植製程，於第一凹槽230底部的P型基底202內形成一被N型井區210包圍之P型摻雜區214。

請參閱第5圖。在移除氧化層226之後，係藉由另一圖案化步驟移除部分的ONO複合層220而形成另一開口234，用以定義一主動區域。另外，形成P型摻雜區214之步驟亦可在形成開口234定義主動區域後，利用一摻雜遮罩進行。隨後，係進行一LOCOS方法，於第一凹槽230中形成一第一絕緣層240；同時透過開口234於主動區域形成一第二絕緣層242。值得注意的是，由於LOCOS方法中氧化矽絕緣材料成長時會垂直與水平消耗P型基底202矽材料的特性，在第一絕緣層240成長的同時，會造成第一凹槽230的側壁與底部的角落處有角落圓化(corner rounding)的效果，使得第一凹槽230的側壁與底部角落處具有較為圓滑的輪廓，更減緩了高壓元件在操作中電場容易在轉角處密集的情況。

接下來請參閱第6圖。隨後移除第二絕緣層242、ONO複合層220剩餘的氮化層224與襯墊氧化層222。如前所述，由於以LOCOS方法成長第二絕緣層242時會水平、垂直消耗P型基底202矽材料之特性，在移除第二絕緣層242後，係於P型基底202表面，形成一如第6圖所示之第二凹槽236。

請參閱第7圖。接下來於P型基底202上形成一閘極介電層250，閘極介電層250之材料可與第一絕緣層240相同，因此在第7圖中，閘極介電層250與第一絕緣層240之介面係以虛線表示；然閘極介電層250之材料係可因製程與產品所需更換而不限於此。接下來於P型基底202表面形成一閘極252，閘極252即形成於閘極介電層250上，且如第7圖所示延伸覆蓋部分第一絕緣層240。值得注意的是，在形成閘極252時，係可同時於第一絕緣層240上形成複數個浮置(floating)的場電極(field plate)260，用來調整電位分佈與緩和電場分佈，以提升超高壓MOS電晶體元件的崩潰電壓。由於高壓操作時，P型摻雜區214與N型井區240交界處常發生電場集中的狀況，因此可調整電位分佈與緩和電場的場電極260係以設置於P型摻雜區214與N型井區210交界處上方為佳。雖然在本較佳實施例中場電極260皆為浮置狀態，但其亦不限於因產品設計或其他功能性的考量，與閘極電性連接而獲得一特定電壓；此外場電極260之數量、線寬與間距亦可依元件設計或產品需求調整，而不限於本較佳實施例所揭露者。

請參閱第8圖。接下來係進行一離子佈植製程，於N型井區210與P型井區212中分別形成一汲極區域254與一源極區域256；此外亦可藉由另一離子佈植製程於源極區域256旁形成一P型接觸摻雜區(圖未示)，至此完成超高壓MOS電晶體元件200之製作。

請繼續參閱第8圖。根據本較佳實施例所提供的超高壓MOS電晶體元件200，其包含有一P型基底202，其上形成一N型之磊晶層204。磊晶層204中分別設置一N型井區210與一P型井區212，P型井區212內係設置有源極區域256；而N型井區210中則設置有汲極區域254。N型井區210表面之P型基底202更形成有第一凹槽230，其內設置第一絕緣層240；第一絕緣層240下方之N型井區210中更形成有一鄰接於第一絕緣層240之P型摻雜區214。超高壓MOS電晶體元件200之閘極252係設置於第一絕緣層240與源極區域256中間，且延伸至覆蓋部分第一絕緣層240；第一絕緣層240上則設置複數個與閘極252同時形成的場電極260。

在本較佳實施例中，P型井區212底部與N型磊晶層204或P型基底202交界處係設置於有一P型重摻雜區206，用以改變N型源極區域256、P型井區212、N型磊晶層204與P型基底202間的p-n接面關係，因而防止寄生BJT效應與驟回現象的產生，同時避免超高壓MOS電晶體元件200在高壓操作時產生故障。

第二，在本較佳實施例中，第一絕緣層240係製作於一深度為1-4μm之間的第一凹槽230中，而P型摻雜區214係設置於第一凹槽230底部之N型井區210內，此設計可使P型摻雜區214與N型井區210間的完全空乏可在調高N型井區210的摻雜濃度以降低導通電阻(R_ON )的情形下完成，達到提高崩潰電壓的目的。另外，第一凹槽230之側壁係設計為與P型基底202具有30-60度之夾角，此設計配合LOCOS方法成長時消耗基底矽材料的特性，使得第一絕緣層240與N型井區210交界之處的轉角皆被圓化，更減緩了高壓元件在操作中電場容易在轉角處密集的情況。

最後，本發明更利用LOCOS方法成長時水平、垂直消耗P型基底202矽材料的特性獲得一凹入式通道(recessed channel)區域258，同時N型井區210靠近源極區域256的一端亦形成一不平整的下凹接面270。藉由凹入式通道區域258與下凹接面270的設計，可重新調整通道區域的電位線分佈，使其分佈曲率較小，故可增加其崩潰電壓值。

綜上所述，根據本發明所提供之超高壓MOS電晶體元件，係藉由凹入式通道區域改善通道區域電位線曲率過大的問題，故可增加崩潰電壓值。藉由設置於P型井區與P型基底或N型磊晶層間之P型重摻雜區避免寄生BJT效應的發生，故可避免超高壓MOS電晶體元件於高壓操作時發生故障。更藉由N型井區內深度較大的第一凹槽改善N型井區內發生的完全空乏，因而可於不增加導通電阻的前提下更提升崩潰電壓。也就說是，本發明係成功地提供了一種可在高壓操作環境下克服寄生BJT效應與通道區電位線較大曲率的問題，而能實現高崩潰電壓、低導通電阻的超高壓LDMOS電晶體元件。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．LDMOS電晶體元件

12．．．半導體基底

14．．．源極

16．．．閘極

18．．．汲極

20．．．P型井

22．．．P型摻雜區

30．．．N型井

32．．．P型摻雜區

40．．．閘極介電層

42．．．場氧化層

200．．．超高壓MOS電晶體元件

202．．．基底

204．．．N型磊晶層

206．．．P型重摻雜區

210．．．N型井區

212．．．P型井區

214．．．P型摻雜區

220．．．ONO複合層

222．．．襯墊氧化層

224．．．氮化層

226．．．氧化層

228．．．開口

230．．．第一凹槽

232．．．夾角

234．．．開口

240．．．第一絕緣層

242．．．第二絕緣層

250．．．閘極介電層

252．．．閘極

254．．．汲極區域

256．．．源極區域

258．．．凹入式通道區域

260．．．場電極

270．．．下凹接面

第1圖為一習知LDMOS電晶體元件之剖面示意圖。

第2圖至第8圖係為本發明所提供之一超高壓MOS電晶體元件之一較佳實施例之製作流程剖面圖。

200．．．超高壓MOS電晶體元件

202．．．基底

204．．．N型磊晶層

206．．．P型重摻雜區

210．．．N型井區

212．．．P型井區

214．．．P型摻雜區

230．．．第一凹槽

240．．．第一絕緣層

250．．．閘極介電層

252．．．閘極

254．．．汲極區域

256．．．源極區域

258．．．凹入式通道區域

260．．．場電極

270．．．下凹接面

Claims (25)

1. 一種超高壓金氧半導體(MOS)電晶體元件，包含有：一基底，具有一第一導電型；一第一井區，具有一第二導電型，且設置於該基底中；一汲極區域，具有該第二導電型，且設置於該第一井區中；一源極區域，具有該第二導電型，且設置於該基底中；一絕緣層，設置於該第一井區之表面；一閘極，設置於該源極區域與該第一井區間之該基底上；一凹槽，設置於該基底內，且該閘極係設置於該凹槽內並延伸至覆蓋部份該絕緣層；以及一凹入式(recessed)通道區域，設置於該閘極下方之該凹槽底部之該基底內。
2. 如申請專利範圍第1項所述之超高壓MOS電晶體元件，更包含：一第二井區，具有該第一導電型，該第二井區係設置於該基底並包圍該源極區域；以及一第一摻雜區，具有該第一導電型。
3. 如申請專利範圍第2項所述之超高壓MOS電晶體元件，其中該第一摻雜區之一摻雜濃度係大於該第二井區之一摻 雜濃度。
4. 如申請專利範圍第2項所述之超高壓MOS電晶體元件，更包含一具有該第二導電型之磊晶層，且該第一井區與該第二井區係形成於該磊晶層內。
5. 如申請專利範圍第4項所述之超高壓MOS電晶體元件，其中該第一摻雜區係形成於該第二井區與基底或該磊晶層之間。
6. 如申請專利範圍第1項所述之超高壓MOS電晶體元件，更包含一另一凹槽，形成於該第一井區內之該基底中，且該絕緣層係設置於該另一凹槽內。
7. 如申請專利範圍第6項所述之超高壓MOS電晶體元件，更包含一第二摻雜區，具有該第一導電型，設置於該另一凹槽底部之該基底內，且與該絕緣層鄰接。
8. 如申請專利範圍第6項所述之超高壓MOS電晶體元件，其中該凹槽設置於該源極區域與該另一凹槽間之該基底內。
9. 如申請專利範圍第1項所述之超高壓MOS電晶體元件，更包含複數個場電極(field plate)，設置於該絕緣層之上方。
10. 一種超高壓MOS電晶體元件，包含有：一基底，具有一第一導電型；一磊晶層，具有一第二導電型，且設置於該基底上；一第一井區，具有該第二導電型，且設置於該磊晶層中；一汲極區域，具有該第二導電型，且設置於該第一井區中；一第二井區，具有該第一導電型，且設置於該磊晶層中；一源極區域，具有該第二導電型，且設置於該第二井區中；一第一摻雜區，具有該第一導電型，且設置於該第二井區底部；一閘極，設置於該源極區域與該第一井區間之該基底上；以及一凹入式通道，設置於該閘極下方之該基底內，且該凹入式通道與該第一摻雜區重疊。
11. 如申請專利範圍第10項所述之超高壓MOS電晶體元件，其中該第一摻雜區之一摻雜濃度係大於該第二井區之一摻雜濃度。
12. 如申請專利範圍第10項所述之超高壓MOS電晶體元 件，其中該第一摻雜區係設置於該第二井區與該基底之間。
13. 如申請專利範圍第10項所述之超高壓MOS電晶體元件，其中該第一摻雜區係設置於該第二井區與該磊晶層之間。
14. 申請專利範圍第10項所述之超高壓MOS電晶體元件，更包含：一第一凹槽，形成於該第一井區內之基底中；以及一絕緣層，設置於該第一凹槽內。
15. 如申請專利範圍第14項所述之超高壓MOS電晶體元件，更包含一第二摻雜區，具有該第一導電型，設置於該第一凹槽底部之該基底內，且與該絕緣層鄰接。
16. 申請專利範圍第14項所述之超高壓MOS電晶體元件，更包含：一第二凹槽，設置於該源極區域與該第一凹槽區間之該基底內；以及該凹入式通道區域，設置於該第二凹槽底部之該基底內。
17. 如申請專利範圍第10項所述之超高壓MOS電晶體元件，更包含複數個場電極，設置於該絕緣層之上方。
18. 一種超高壓MOS電晶體元件，包含有：一基底，具有一第一導電型；一第一井區，具有一第二導電型，且設置於該基底中；一汲極區域，具有該第二導電型，且設置於該第一井區中；一源極區域，具有該第二導電型，且設置於該基底中；一第一凹槽，設置於該第一井區內之該基底中，且該第一凹槽之一深度係介於1~4微米(micrometer，μm)之間；一絕緣層，設置於該第一凹槽內；一第二凹槽，設置於該源極區域與該第一井區間之該基底內；一閘極，設置於該第二凹槽內並延伸至覆蓋部分該絕緣層；以及一凹入式通道區域，設置於該第二凹槽底部之該基底內。
19. 如申請專利範圍第18項所述之超高壓MOS電晶體元件，其中該第一凹槽之側壁與該基底之表面具有一夾角，且該夾角係介於30度與60度之間。
20. 如申請專利範圍第18項所述之超高壓MOS電晶體元件，更包含：一第二井區，具有該第一導電型，該第二井區係設置於 該基底並包圍該源極區域；以及一第一摻雜區，具有該第一導電型。
21. 如申請專利範圍第20項所述之超高壓MOS電晶體元件，其中該第一摻雜區之摻雜濃度係大於該第二井區之一摻雜濃度。
22. 如申請專利範圍第20項所述之超高壓MOS電晶體元件，更包含一具有該第二導電型之磊晶層，且該第一井區與該第二井區係形成於該磊晶層內。
23. 如申請專利範圍第22項所述之超高壓MOS電晶體元件，其中該第一摻雜區係形成於該第二井區與基底或該磊晶層之間。
24. 如申請專利範圍第18項所述之超高壓MOS電晶體元件，更包含一第二摻雜區，具有該第一導電型，設置於該第一凹槽底部之該基底內，且與該絕緣層鄰接。
25. 如申請專利範圍第18項所述之超高壓MOS電晶體元件，更包含複數個場電極，設置於該絕緣層之上方。