CN103887336A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法。该半导体结构包括一第一掺杂区、一第二掺杂区以及一栅极结构；第一掺杂区具有一第一导电型，第二掺杂区形成于第一掺杂区中，并具有相对于第一导电型的一第二导电型；栅极结构形成第一掺杂区和第二掺杂区上；栅极结构包括一第一栅极部分和一第二栅极部分，彼此是以一间隙(gap)分隔开。

Description

半导体结构及其制造方法
技术领域
本发明是有关于半导体结构及其制造方法，特别是有关于能承受较高的栅极电压应力的半导体结构及其制造方法。
背景技术
横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor；LDMOS)装置于晶圆的表面具有其源极及漏极，藉以导致一横向电流。在设计LDMOS装置上的两个重要参数为崩溃电压及导通电阻，具有一高崩溃电压及一低导通电阻是较佳的。
一般700V的LDMOS装置具有的HTGB(high temperature gate bias)为约20V，施加栅极电压超过20V时，可能会发生崩溃电压大幅下降的现象，使得装置无法运作。为了减少上述现象的发生，目前研究人员致力研究于提高高电压装置的HTGB。
发明内容
本发明是有关于半导体结构及其制造方法。通过半导体结构中的栅极结构的设计，使得半导体结构具有稳定的崩溃电压，能承受较高的栅极电压应力(gate voltage stress)。
根据本发明的一方面，提供一种半导体结构，该半导体结构包括一第一掺杂区、一第二掺杂区以及一栅极结构；第一掺杂区具有一第一导电型，第二掺杂区形成于第一掺杂区中，并具有相对于第一导电型的一第二导电型；栅极结构位于第一掺杂区和第二掺杂区上；栅极结构包括一第一栅极部分和一第二栅极部分，彼此是以一间隙(gap)分隔开。
根据本发明的另一方面，提供一种半导体结构的制造方法，半导体结构的制造方法包括以下步骤：形成一第一掺杂区，其中第一掺杂区具有一第一导电型；形成一第二掺杂区于第一掺杂区中，其中第二掺杂区具有相对于第一导电型的一第二导电型；形成栅极结构于第一掺杂区和第二掺杂区上，包括形成一第一栅极部分和一第二栅极部分，彼此是以一间隙分隔开。
下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1A绘示根据本发明一实施例的半导体结构的上视图。
图1B绘示图1A的半导体结构沿剖面线1B-1B’的剖视图。
图1C绘示图1A的半导体结构沿剖面线1C-1C’的剖视图。
图2A绘示根据本发明另一实施例的半导体结构的上视图。
图2B绘示图2A的半导体结构沿剖面线2B-2B’的剖视图。
图2C绘示图2A的半导体结构沿剖面线2C-2C’的剖视图。
图3至图5C绘示根据本发明一实施例的半导体结构的工艺。
图6A至图6C绘示根据本发明另一实施例的半导体结构的工艺。
图7为根据本发明一实施例的半导体结构的I-V曲线。
图8为根据本发明另一实施例的半导体结构的I-V曲线。
【主要元件符号说明】
100、200：半导体结构
110：衬底
120：第一掺杂区
130：第二掺杂区
135：第三掺杂区
140、240：栅极结构
140a、240a：间隙壁
141、241：第一栅极部分
141a、141b：第一栅极块
143、243：第二栅极部分
143a、143b、243a、243b：第二栅极块
150、250：间隙
151、153、155、157、251、253、255：间隙区段
160：绝缘结构
171：第一掺杂电极区
173：第二掺杂电极区
175：第三掺杂电极区
177：第四掺杂电极区
191a：顶掺杂区
191b：掺杂层
193：介电层
195a、195d、195d：导电层
1B-1B’、1C-1C’、2B-2B’、2C-2C’、5B-5B’、5C-5C’：剖面线
D1～D7：宽度
θ：特定角度
具体实施方式
以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。
请参照图1A～图1C，图1A绘示根据本发明一实施例的半导体结构的上视图，图1B绘示图1A的半导体结构沿剖面线1B-1B’的剖视图，图1C绘示图1A的半导体结构沿剖面线1C-1C’的剖视图。半导体结构100包括第一掺杂区120、第二掺杂区130与门极结构140。第一掺杂区120具有一第一导电型。第二掺杂区130形成于第一掺杂区120中，并具有相对于第一导电型的一第二导电型。栅极结构140位于第一掺杂区120和第二掺杂区130上，栅极结构140包括第一栅极部分141和第二栅极部分143，第一栅极部分141和第二栅极部分143彼此以一间隙(gap)150分隔开。此图案化的栅极结构140可以降低栅极结构140下的电场，且同时维持栅极结构140的作用，因此使半导体结构100能承受较高的栅极电压应力(gatevoltage stress)。
实施例中，如图1B所示，栅极结构140包括间隙壁(spacer)140a，间隙壁140a形成于栅极结构140的侧壁上。
实施例中，如图1A所示，第一栅极部分141包括具有C字形结构的第一栅极块141a和141b。实施例中，第一栅极部分141被电性连接至一电压源，可施加一固定偏压至第一栅极部分141。
实施例中，如图1A所示，第二栅极部分143包括至少二第二栅极块143a和143b，第二栅极块143a和143b具有C字形结构且彼此分隔开。实施例中，第二栅极部分143被电性连接至一接地端。换句话说，第二栅极部分143并非用以施加栅极电压，第二栅极部分143用以调整电场分布。
实施例中，间隙150包括至少二彼此分隔开的间隙区段(gap section)，且二间隙区段的宽度为相同或不同。如图1A所示，半导体结构100的间隙150包括四个间隙区段151、153、155和157，分别具有宽度D1～D4。实施例中，宽度D1～D4均相同，但宽度D1～D4并非仅具有单一种数值。
实施例中，半导体结构100更包括绝缘结构160，绝缘结构160位于第一掺杂区120上方。如图1B所示，栅极结构140(第一栅极部分141)延伸至绝缘结构160上。如图1C所示，半导体结构100沿剖面线1C-1C’的剖面上，间隙150(间隙区段151)位于第一掺杂区120和第二掺杂区130上，且延伸至绝缘结构160上。
如图1B～图1C所示，半导体结构100更包括衬底110、第三掺杂区135、顶掺杂区191a、掺杂层191b、第一掺杂电极区171、第二掺杂电极区173、第三掺杂电极区175及第四掺杂电极区177。第一掺杂区120和第三掺杂区135形成于衬底110中。第一掺杂电极区171形成于第一掺杂区120中，第二掺杂电极区173与第三掺杂电极区175形成于第二掺杂区130中，第四掺杂电极区177形成于第三掺杂区135中。顶掺杂区191a形成于第一掺杂区120中，掺杂层191b形成于顶掺杂区191a中。
如图1B～图1C所示，绝缘结构160位于掺杂层191b上，栅极结构140位于第一掺杂区120与第二掺杂电极区173之间的第二掺杂区130上。
实施例中，半导体结构100更包括介电层193、电性连接至第一掺杂电极区171的导电层195a、电性连接至栅极结构140、第二掺杂电极区173与第三掺杂电极区175的导电层195c、电性连接至第四掺杂电极区177的导电层195d。
实施例中，第一掺杂区120与掺杂层191b具有第一导电型例如N导电型，第一掺杂区120例如是高压N阱(HVNW)，掺杂层191b例如是N级掺杂(N-grade implant)。衬底110、第二掺杂区130、第三掺杂区135、第三掺杂电极区175、第四掺杂电极区177与顶掺杂区191a具有相对于第一导电型的第二导电型例如P导电型，衬底110例如是P型衬底或P型外延(P-epi)。
一实施例中，半导体结构100为金属氧化物半导体(MOS)装置。于此例中，第一掺杂电极区171与第二掺杂电极区173具有第一导电型例如N导电型。第一掺杂电极区171是用做漏极，第二掺杂电极区173是用作源极。
于另一实施例中，半导体结构100为绝缘栅双极性晶体管(IGBT)装置。于此例中，第一掺杂电极区171具有第二导电型例如P导电型，第二掺杂电极区173具有第一导电型例如N导电型。第一掺杂电极区171是用作阳极，第二掺杂电极区173是用作阴极。
请参照图2A～图2C，图2A绘示根据本发明另一实施例的半导体结构的上视图，图2B绘示图2A的半导体结构沿剖面线2B-2B’的剖视图，图2C绘示图2A的半导体结构沿剖面线2C-2C’的剖视图。本实施例的半导体结构200与图1A～图1C绘示的半导体结构100的差异在于栅极结构240和间隙250的设计，其余相同之处不再重复叙述。
实施例中，如图2A所示，栅极结构240包括第一栅极部分241和第二栅极部分243，第一栅极部分241和第二栅极部分243是以间隙250分隔开。第一栅极部分241具有环状结构。实施例中，第一栅极部分241被电性连接至一电压源，可施加一固定偏压至第一栅极部分241。第二栅极部分243包括至少二具有C字形结构且彼此分隔开的第二栅极块243a和243b。实施例中，第二栅极部分243被电性连接至一接地端，用以调整电场分布。
实施例中，间隙250包括二至少彼此相连接的间隙区段，此二间隙区段夹有一特定角度，且二间隙区段的宽度为相同或不同。如图2A所示，半导体结构200的栅极结构240以两个间隙250分隔开，间隙250包括三个间隙区段251、253和255，分别具有宽度D5～D7。实施例中，宽度D5与宽度D7为相同，此宽度(D5与D7)和宽度D6可以相同或是不同。此外，间隙区段251和间隙区段253夹有一特定角度θ，特定角度θ为小于180°。
实施例中，如图2B所示，半导体结构200沿剖面线2B-2B’的剖面上，栅极结构240的第一栅极部分241位于绝缘结构160上，间隙250(间隙区段251)位于第一掺杂区120和第二掺杂区130上。
实施例中，如图2C所示，半导体结构200沿剖面线2C-2C’的剖面上，栅极结构240的第一栅极部分241位于绝缘结构160上，栅极结构240的第二栅极部分243位于第一掺杂区120和第二掺杂区130上且延伸至绝缘结构160上，间隙250(间隙区段253)位于绝缘结构160上。如图2C所示，栅极结构240的间隙壁240a形成于外围侧壁上与间隙250(253)内。
请参照图3至图5C，图3至图5C绘示根据本发明一实施例的半导体结构的工艺。
如图3所示，提供衬底110例如块硅或绝缘体上硅(SOI)。形成第一掺杂区120于衬底110中。形成第二掺杂区130于第一掺杂区120中。形成第三掺杂区135于衬底110中。一实施例中，第一掺杂区120具有第一导电型例如N导电型，而皆具有第二导电型例如P导电型的第二掺杂区130与第三掺杂区135是利用同一掩模同时形成。接着，形成顶掺杂区191a于第一掺杂区120中，形成掺杂层191b于顶掺杂区191a中。实施例中，顶掺杂区191a和掺杂层191b是分别利用不同掩模形成。
如第4图所示，形成绝缘结构160于掺杂层191b上。绝缘结构160更可形成于第一掺杂区120上以及第二掺杂区130与第三掺杂区135之间。绝缘结构160并不限于如图4所示的场氧化物，也可包括浅沟道隔离或其他合适的介电结构。
接着，请参照图5A～图5C，图5B绘示图5A的半导体结构沿剖面线5B-5B’的剖视图，图5C绘示图5A的半导体结构沿剖面线5C-5C’的剖视图。形成栅极结构140于第一掺杂区120与第二掺杂区130上，并延伸至绝缘结构160上。亦形成间隙壁140a于栅极结构140的侧壁上。实施例中，栅极结构140可包括多晶硅与形成于多晶硅上的金属硅化物例如硅化钨，间隙壁140a可包括二氧化硅例如四乙氧基硅烷(Tetraethoxy silane；TEOS)。
实施例中，栅极结构140的制造方法例如包括以下步骤：形成多晶硅与金属硅化物层，以掩模蚀刻工艺对多晶硅与金属硅化物层进行图案化，以形成以间隙150分隔开的第一栅极部分141与第二栅极部分143，接着，形成间隙壁140a于侧壁上。至此形成如图5A～图5C所示的栅极结构140。第一栅极部分141具有C字形结构的第一栅极块且延伸至绝缘结构160上，第二栅极部分143包括至少二具有C字形结构且彼此分隔开的第二栅极块143a和143b，间隙区段151位于第一掺杂区120和第二掺杂区130上且延伸至绝缘结构160上。实施例中，上述栅极结构140的图案是在一次掩模蚀刻工艺中完成。
接着，请参照图1A～图1C，形成第一掺杂电极区171于第一掺杂区120中。形成第二掺杂电极区173和第三掺杂电极区175于第二掺杂区130中。形成第四掺杂电极区177于第三掺杂区135中。于实施例中，第一掺杂电极区171、第二掺杂电极区173、第三掺杂电极区175与第四掺杂电极区177是重掺杂的。
接着，请参照图1A～图1C，形成介电层193于衬底110上。利用导电材料填充介电层193的开口后图案化导电材料，以形成导电层195a～195d。导电层195a～195d包括金属例如钨、铜、铝等等。
图6A至图6C绘示根据本发明另一实施例的半导体结构的工艺。本实施例的半导体结构200的工艺与图3至图5C绘示的半导体结构100的工艺的差异在于形成的栅极结构240和间隙250的设计，其余相同之处不再重复叙述。
请参照图3～图4及图6A～图6C，形成第一掺杂区120和第三掺杂区135于衬底110中，形成第二掺杂区130于第一掺杂区120中，形成顶掺杂区191a于第一掺杂区120中，形成掺杂层191b于顶掺杂区191a中，形成绝缘结构160于掺杂层191b上。
接着，请参照图6A至图6C，图6B绘示图6A的半导体结构沿剖面线6B-6B’的剖视图，图6C绘示图6A的半导体结构沿剖面线6C-6C’的剖视图。形成栅极结构240于第一掺杂区120与第二掺杂区130上，并延伸至绝缘结构160上。亦形成间隙壁240a于栅极结构240的侧壁上。栅极结构240的材质的叙述和栅极结构140相同，在此不再赘述。
实施例中，栅极结构240的制造方法例如包括以下步骤：形成多晶硅与金属硅化物层，以掩模蚀刻工艺对多晶硅与金属硅化物层进行图案化，以形成以间隙250分隔开的第一栅极部分241与第二栅极部分243，接着，形成间隙壁240a于外围侧壁上与间隙250(253)内。至此形成如第6A～6C所示的栅极结构240。第一栅极部分241具有环状结构且延伸至绝缘结构160上，第二栅极部分243包括至少二具有C字形结构且彼此分隔开的第二栅极块243a和243b，间隙区段251和253位于第一掺杂区120和第二掺杂区130上。实施例中，上述栅极结构240的图案是在一次掩模蚀刻工艺中完成。
接着，请参照图2A～图2C，形成第一掺杂电极区171于第一掺杂区120中。形成第二掺杂电极区173和第三掺杂电极区175于第二掺杂区130中。形成第四掺杂电极区177于第三掺杂区135中。形成介电层193于衬底110上。形成导电层195a～195d于介电层193的开口中。
图7为根据本发明一实施例的半导体结构100的I-V曲线，图8为根据本发明另一实施例的半导体结构200的I-V曲线。实施例中，半导体结构可应用于高压、超高压(例如300V～1000V)的装置，例如MOS、IGBT与二极管。如图7～图8所示，半导体结构100经过HTGB(High TemperatureGate Bias)测试之后，崩溃电压是由785V仅小幅降至770V，半导体结构200经过HTGB测试后的崩溃电压是由775V仅小幅降至765V。实施例中半导体结构100和200的崩溃电压均维持在700V以上(765V)。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：
一第一掺杂区，具有一第一导电型；
一第二掺杂区，形成于该第一掺杂区中，并具有相对于该第一导电型的一第二导电型；以及
一栅极结构，位于该第一掺杂区和该第二掺杂区上，该栅极结构包括一第一栅极部分和一第二栅极部分，彼此是以一间隙(gap)分隔开。
2.根据权利要求1所述的半导体结构，其中该第一栅极部分包括一C字形结构和一环状结构的至少其中之一。
3.根据权利要求1所述的半导体结构，其中该第一栅极部分被电性连接至一电压源，可施加一偏压至该第一栅极部分。
4.根据权利要求1所述的半导体结构，其中该第二栅极部分包括至少二第二栅极块，该些第二栅极块具有C字形结构且彼此分隔开。
5.根据权利要求1所述的半导体结构，其中该第二栅极部分被电性连接至一接地端。
6.根据权利要求1所述的半导体结构，其中该间隙包括至少二间隙区段(gap section)，该二间隙区段是彼此分隔开，且该二间隙区段的宽度为相同或不同。
7.根据权利要求1所述的半导体结构，其中该间隙包括至少二间隙区段，该二间隙区段是彼此相连接并夹有一特定角度，且该二间隙区段的宽度为相同或不同。
8.根据权利要求1所述的半导体结构，更包括一绝缘结构位于该第一掺杂区上方，其中该栅极结构延伸至该绝缘结构上。
9.根据权利要求1所述的半导体结构，更包括：
一第一掺杂电极区，形成于该第一掺杂区中；以及
一第二掺杂电极区，形成于该第二掺杂区中，其中该第一掺杂电极区与该第二掺杂电极区分别具有该第一导电型和该第二导电型其中之一。
10.一种半导体结构的制造方法，包括：
形成一第一掺杂区，其中该第一掺杂区具有一第一导电型；
形成一第二掺杂区于该第一掺杂区中，其中该第二掺杂区具有相对于该第一导电型的一第二导电型；以及
形成栅极结构于该第一掺杂区和该第二掺杂区上，包括形成一第一栅极部分和一第二栅极部分，彼此是以一间隙分隔开。
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