TWI479653B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明係有關於半導體結構及其製造方法，特別係有關於能承受較高的閘極電壓應力的半導體結構及其製造方法。

橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor；LDMOS)裝置於晶圓之表面具有其源極及汲極，藉以導致一橫向電流。在設計LDMOS裝置上的兩個重要參數係為崩潰電壓及導通電阻，具有一高崩潰電壓及一低導通電阻是較佳的。

一般700V的LDMOS裝置具有的HTGB(high temperature gate bias)係為約20V，施加閘極電壓超過20V時，可能會發生崩潰電壓大幅下降的現象，使得裝置無法運作。為了減少上述現象的發生，目前研究人員致力研究於提高高電壓裝置的HTGB。

本揭露係有關於半導體結構及其製造方法。藉由半導體結構中之閘極結構的設計，使得半導體結構具有穩定的崩潰電壓，能承受較高的閘極電壓應力(gate voltage stress)。

根據本發明之一方面，提供一種半導體結構。半導體結構包括一第一摻雜區、一第二摻雜區以及一閘極結構。 第一摻雜區具有一第一導電型，第二摻雜區形成於第一摻雜區中，並具有相對於第一導電型的一第二導電型。閘極結構位於第一摻雜區和第二摻雜區上。閘極結構包括一第一閘極部分和一第二閘極部分，彼此係以一間隙(gap)分隔開。

根據本發明之另一方面，提供一種半導體結構的製造方法。半導體結構的製造方法包括以下步驟。形成一第一摻雜區，其中第一摻雜區具有一第一導電型。形成一第二摻雜區於第一摻雜區中，其中第二摻雜區具有相對於第一導電型的一第二導電型。形成閘極結構於第一摻雜區和第二摻雜區上，包括形成一第一閘極部分和一第二閘極部分，彼此係以一間隙分隔開。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

請參照第1A~1C圖，第1A圖繪示根據本揭露一實施例之半導體結構的上視圖，第1B圖繪示第1A圖之半導體結構沿剖面線1B-1B’的剖視圖，第1C圖繪示第1A圖之半導體結構沿剖面線1C-1C’之剖視圖。半導體結構100包 括第一摻雜區120、第二摻雜區130及閘極結構140。第一摻雜區120具有一第一導電型。第二摻雜區130形成於第一摻雜區120中，並具有相對於第一導電型的一第二導電型。閘極結構140位於第一摻雜區120和第二摻雜區130上，閘極結構140包括第一閘極部分141和第二閘極部分143，第一閘極部分141和第二閘極部分143彼此以一間隙(gap)150分隔開。此圖案化的閘極結構140可以降低閘極結構140下的電場，且同時維持閘極結構140的作用，因此使半導體結構100能承受較高的閘極電壓應力(gate voltage stress)。

實施例中，如第1B圖所示，閘極結構140包括間隙壁(spacer)140a，間隙壁140a形成於閘極結構140的側壁上。

實施例中，如第1A圖所示，第一閘極部分141包括具有C字形結構的第一閘極塊141a和141b。實施例中，第一閘極部分141係電性連接至一電壓源，可施加一固定偏壓至第一閘極部分141。

實施例中，如第1A圖所示，第二閘極部分143包括至少二第二閘極塊143a和143b，第二閘極塊143a和143b係具有C字形結構且彼此分隔開。實施例中，第二閘極部分143係電性連接至一接地端。換句話說，第二閘極部分143並非用以施加閘極電壓，第二閘極部分143用以調整電場分佈。

實施例中，間隙150包括至少二彼此分隔開的間隙區段(gap section)，且二間隙區段之寬度係為相同或不同。如 第1A圖所示，半導體結構100的間隙150包括四個間隙區段151、153、155和157，分別具有寬度D1~D4。實施例中，寬度D1~D4均相同，但寬度D1~D4並非僅具有單一種數值。

實施例中，半導體結構100更包括絕緣結構160，絕緣結構160位於第一摻雜區120上方。如第1B圖所示，閘極結構140(第一閘極部分141)延伸至絕緣結構160上。如第1C圖所示，半導體結構100沿剖面線1C-1C’之剖面上，間隙150(間隙區段151)位於第一摻雜區120和第二摻雜區130上，且延伸至絕緣結構160上。

如第1B~1C圖所示，半導體結構100更包括基底110、第三摻雜區135、頂摻雜區191a、摻雜層191b、第一摻雜電極區171、第二摻雜電極區173、第三摻雜電極區175及第四摻雜電極區177。第一摻雜區120和第三摻雜區135形成於基底110中。第一摻雜電極區171形成於第一摻雜區120中，第二摻雜電極區173與第三摻雜電極區175形成於第二摻雜區130中，第四摻雜電極區177形成於第三摻雜區135中。頂摻雜區191a形成於第一摻雜區120中，摻雜層191b形成於頂摻雜區191a中。

如第1B~1C圖所示，絕緣結構160位於摻雜層191b上，閘極結構140位於第一摻雜區120與第二摻雜電極區173之間的第二摻雜區130上。

實施例中，半導體結構100更包括介電層193、電性連接至第一摻雜電極區171的導電層195a、電性連接至閘極結構140、第二摻雜電極區173與第三摻雜電極區175 的導電層195c、電性連接至第四摻雜電極區177的導電層195d。

實施例中，第一摻雜區120與摻雜層191b具有第一導電型例如N導電型，第一摻雜區120例如是高壓N井(HVNW)，摻雜層191b例如是N級摻雜(N-grade implant)。基底110、第二摻雜區130、第三摻雜區135、第三摻雜電極區175、第四摻雜電極區177與頂摻雜區191a具有相對於第一導電型的第二導電型例如P導電型，基底110例如是P型基板或P型磊晶(P-epi)。

一實施例中，半導體結構100係為金屬氧化半導體(MOS)裝置。於此例中，第一摻雜電極區171與第二摻雜電極區173具有第一導電型例如N導電型。第一摻雜電極區171係用做汲極，第二摻雜電極區173係用作源極。

於另一實施例中，半導體結構100係為絕緣閘雙極性電晶體(IGBT)裝置。於此例中，第一摻雜電極區171具有第二導電型例如P導電型，第二摻雜電極區173具有第一導電型例如N導電型。第一摻雜電極區171係用作陽極，第二摻雜電極區173係用作陰極。

請參照第2A~2C圖，第2A圖繪示根據本揭露另一實施例之半導體結構的上視圖，第2B圖繪示第2A圖之半導體結構沿剖面線2B-2B’的剖視圖，第2C圖繪示第2A圖之半導體結構沿剖面線2C-2C’之剖視圖。本實施例之半導體結構200與第1A~1C圖繪示之半導體結構100的差異在於閘極結構240和間隙250之設計，其餘相同之處不再重複敘述。

實施例中，如第2A圖所示，閘極結構240包括第一閘極部分241和第二閘極部分243，第一閘極部分241和第二閘極部分243係以間隙250分隔開。第一閘極部分241具有環狀結構。實施例中，第一閘極部分241係電性連接至一電壓源，可施加一固定偏壓至第一閘極部分241。第二閘極部分243包括至少二具有C字形結構且彼此分隔開的第二閘極塊243a和243b。實施例中，第二閘極部分243係電性連接至一接地端，用以調整電場分佈。

實施例中，間隙250包括二至少彼此相連接的間隙區段，此二間隙區段夾有一特定角度，且二間隙區段之寬度係為相同或不同。如第2A圖所示，半導體結構200的閘極結構240以兩個間隙250分隔開，間隙250包括三個間隙區段251、253和255，分別具有寬度D5~D7。實施例中，寬度D5與寬度D7係為相同，此寬度(D5與D7)和寬度D6可以相同或是不同。此外，間隙區段251和間隙區段253夾有一特定角度θ，特定角度θ係為小於180°。

實施例中，如第2B圖所示，半導體結構200沿剖面線2B-2B’之剖面上，閘極結構240的第一閘極部分241位於絕緣結構160上，間隙250(間隙區段251)位於第一摻雜區120和第二摻雜區130上。

實施例中，如第2C圖所示，半導體結構200沿剖面線2C-2C’之剖面上，閘極結構240的第一閘極部分241位於絕緣結構160上，閘極結構240的第二閘極部分243位於第一摻雜區120和第二摻雜區130上且延伸至絕緣結構160上，間隙250(間隙區段253)位於絕緣結構160上。如 第2C圖所示，閘極結構240的間隙壁240a形成於外圍側壁上與間隙250(253)內。

請參照第3~5C圖，第3~5C圖繪示根據本揭露一實施例之半導體結構的製程。

如第3圖所示，提供基底110例如塊矽或絕緣層上覆矽(SOI)。形成第一摻雜區120於基底110中。形成第二摻雜區130於第一摻雜區120中。形成第三摻雜區135於基底110中。一實施例中，第一摻雜區120具有第一導電型例如N導電型，而皆具有第二導電型例如P導電型的第二摻雜區130與第三摻雜區135係利用同一光罩同時形成。接著，形成頂摻雜區191a於第一摻雜區120中，形成摻雜層191b於頂摻雜區191a中。實施例中，頂摻雜區191a和摻雜層191b係分別利用不同光罩形成。

如第4圖所示，形成絕緣結構160於摻雜層191b上。絕緣結構160更可形成於第一摻雜區120上以及第二摻雜區130與第三摻雜區135之間。絕緣結構160並不限於如第4圖所示的場氧化物，也可包括淺溝槽隔離或其他合適的介電結構。

接著，請參照第5A~5C圖，第5B圖繪示第5A圖之半導體結構沿剖面線5B-5B’的剖視圖，第5C圖繪示第5A圖之半導體結構沿剖面線5C-5C’的剖視圖。形成閘極結構140於第一摻雜區120與第二摻雜區130上，並延伸至絕緣結構160上。亦形成間隙壁140a於閘極結構140的側壁上。實施例中，閘極結構140可包括多晶矽與形成於多 晶矽上的金屬矽化物例如矽化鎢，間隙壁140a可包括二氧化矽例如四乙氧基矽烷(Tetraethoxy silane；TEOS)。

實施例中，閘極結構140的製造方法例如包括以下步驟：形成多晶矽與金屬矽化物層，以光罩蝕刻製程對多晶矽與金屬矽化物層進行圖案化，以形成以間隙150分隔開的第一閘極部分141與第二閘極部分143，接著，形成間隙壁140a於側壁上。至此形成如第5A~5C所示之閘極結構140。第一閘極部分141具有C字形結構的第一閘極塊且延伸至絕緣結構160上，第二閘極部分143包括至少二具有C字形結構且彼此分隔開的第二閘極塊143a和143b，間隙區段151位於第一摻雜區120和第二摻雜區130上且延伸至絕緣結構160上。實施例中，上述閘極結構140的圖案是在一次光罩蝕刻製程中完成。

接著，請參照第1A~1C圖，形成第一摻雜電極區171於第一摻雜區120中。形成第二摻雜電極區173和第三摻雜電極區175於第二摻雜區130中。形成第四摻雜電極區177於第三摻雜區135中。於實施例中，第一摻雜電極區171、第二摻雜電極區173、第三摻雜電極區175與第四摻雜電極區177係重摻雜的。

接著，請參照第1A~1C圖，形成介電層193於基底110上。利用導電材料填充介電層193的開口後圖案化導電材料，以形成導電層195a~195d。導電層195a~195d包括金屬例如鎢、銅、鋁等等。

第6A~6C圖繪示根據本揭露另一實施例之半導體結 構的製程。本實施例之半導體結構200的製程與第3~5C圖繪示之半導體結構100的製程的差異在於形成之閘極結構240和間隙250之設計，其餘相同之處不再重複敘述。

請參照第3~4及6A~6C圖，形成第一摻雜區120和第三摻雜區135於基底110中，形成第二摻雜區130於第一摻雜區120中，形成頂摻雜區191a於第一摻雜區120中，形成摻雜層191b於頂摻雜區191a中，形成絕緣結構160於摻雜層191b上。

接著，請參照第6A~6C圖，第6B圖繪示第6A圖之半導體結構沿剖面線6B-6B’的剖視圖，第6C圖繪示第6A圖之半導體結構沿剖面線6C-6C’的剖視圖。形成閘極結構240於第一摻雜區120與第二摻雜區130上，並延伸至絕緣結構160上。亦形成間隙壁240a於閘極結構240的側壁上。閘極結構240的材質之敘述和閘極結構140相同，在此不再贅述。

實施例中，閘極結構240的製造方法例如包括以下步驟：形成多晶矽與金屬矽化物層，以光罩蝕刻製程對多晶矽與金屬矽化物層進行圖案化，以形成以間隙250分隔開的第一閘極部分241與第二閘極部分243，接著，形成間隙壁240a於外圍側壁上與間隙250(253)內。至此形成如第6A~6C所示之閘極結構240。第一閘極部分241具有環狀結構且延伸至絕緣結構160上，第二閘極部分243包括至少二具有C字形結構且彼此分隔開的第二閘極塊243a和243b，間隙區段251和253位於第一摻雜區120和第二摻雜區130上。實施例中，上述閘極結構240的圖案是在一 次光罩蝕刻製程中完成。

接著，請參照第2A~2C圖，形成第一摻雜電極區171於第一摻雜區120中。形成第二摻雜電極區173和第三摻雜電極區175於第二摻雜區130中。形成第四摻雜電極區177於第三摻雜區135中。形成介電層193於基底110上。形成導電層195a~195d於介電層193的開口中。

第7圖為根據本揭露一實施例之半導體結構100的I-V曲線，第8圖為根據本揭露另一實施例之半導體結構200的I-V曲線。實施例中，半導體結構可應用於高壓、超高壓(例如300V~1000V)的裝置，例如MOS、IGBT與二極體。如第7~8圖所示，半導體結構100經過HTGB(High Temperature Gate Bias)測試之後，崩潰電壓係由785V僅小幅降至770V，半導體結構200經過HTGB測試後的崩潰電壓係由775V僅小幅降至765V。實施例中半導體結構100和200的崩潰電壓均維持在700V以上(765V)。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200‧‧‧半導體結構

110‧‧‧基底

120‧‧‧第一摻雜區

130‧‧‧第二摻雜區

135‧‧‧第三摻雜區

140、240‧‧‧閘極結構

140a、240a‧‧‧間隙壁

141、241‧‧‧第一閘極部分

141a、141b‧‧‧第一閘極塊

143、243‧‧‧第二閘極部分

143a、143b、243a、243b‧‧‧第二閘極塊

150、250‧‧‧間隙

151、153、155、157、251、253、255‧‧‧間隙區段

160‧‧‧絕緣結構

171‧‧‧第一摻雜電極區

173‧‧‧第二摻雜電極區

175‧‧‧第三摻雜電極區

177‧‧‧第四摻雜電極區

191a‧‧‧頂摻雜區

191b‧‧‧摻雜層

193‧‧‧介電層

195a、195d、195d‧‧‧導電層

1B-1B’、1C-1C’、2B-2B’、2C-2C’、5B-5B’、5C-5C’‧‧‧剖面線

D1~D7‧‧‧寬度

θ‧‧‧特定角度

第1A圖繪示根據本揭露一實施例之半導體結構的上視圖。

第1B圖繪示第1A圖之半導體結構沿剖面線1B-1B’的剖視圖。

第1C圖繪示第1A圖之半導體結構沿剖面線1C-1C’之剖視圖。

第2A圖繪示根據本揭露另一實施例之半導體結構的上視圖。

第2B圖繪示第2A圖之半導體結構沿剖面線2B-2B’的剖視圖。

第2C圖繪示第2A圖之半導體結構沿剖面線2C-2C’之剖視圖。

第3~5C圖繪示根據本揭露一實施例之半導體結構的製程。

第6A~6C圖繪示根據本揭露另一實施例之半導體結構的製程。

第7圖為根據本揭露一實施例之半導體結構的I-V曲線。

第8圖為根據本揭露另一實施例之半導體結構的I-V曲線。

100‧‧‧半導體結構

140‧‧‧閘極結構

141‧‧‧第一閘極部分

141a、141b‧‧‧第一閘極塊

143‧‧‧第二閘極部分

143a、143b‧‧‧第二閘極塊

150‧‧‧間隙

151、153、155、157‧‧‧間隙區段

160‧‧‧絕緣結構

171‧‧‧第一摻雜電極區

173‧‧‧第二摻雜電極區

177‧‧‧第四摻雜電極區

1B-1B’、1C-1C’‧‧‧剖面線

D1~D4‧‧‧寬度

Claims (10)

1. 一種半導體結構，包括：一第一摻雜區，具有一第一導電型；一第二摻雜區，形成於該第一摻雜區中，並具有相對於該第一導電型的一第二導電型；一第一摻雜電極區，形成於該第一摻雜區中；一第二摻雜電極區，形成於該第二摻雜區中；一第三摻雜電極區，形成於該第二摻雜區中；以及一閘極結構，位於該第一摻雜區和該第二摻雜區上，該閘極結構包括一第一閘極部分和一第二閘極部分，彼此係以一間隙(gap)分隔開。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一閘極部分包括一C字形結構和一環狀結構之至少其中之一。
3. 如申請專利範圍第1項所述之半導體結構，其中該第二閘極部分包括至少二第二閘極塊，該些第二閘極塊係具有C字形結構且彼此分隔開。
4. 如申請專利範圍第1項所述之半導體結構，其中該第二閘極部分係電性連接至一接地端。
5. 如申請專利範圍第1項所述之半導體結構，其中該間隙包括至少二間隙區段(gap section)，該二間隙區段係彼此分隔開或彼此相連接並夾有一特定角度。
6. 一種半導體結構的製造方法，包括：形成一第一摻雜區，其中該第一摻雜區具有一第一導電型； 形成一第二摻雜區於該第一摻雜區中，其中該第二摻雜區具有相對於該第一導電型的一第二導電型；形成一第一摻雜電極區於該第一摻雜區中；形成一第二摻雜電極區於該第二摻雜區中；形成一第三摻雜電極區於該第二摻雜區中；以及形成閘極結構於該第一摻雜區和該第二摻雜區上，包括形成一第一閘極部分和一第二閘極部分，彼此係以一間隙分隔開。
7. 如申請專利範圍第6項所述之半導體結構的製造方法，其中該第一閘極部分包括一C字形結構和一環狀結構之至少其中之一。
8. 如申請專利範圍第6項所述之半導體結構的製造方法，其中形成該第二閘極部分之步驟包括：形成至少二第二閘極塊，其中該些第二閘極塊係具有C字形結構且彼此分隔開。
9. 如申請專利範圍第6項所述之半導體結構的製造方法，其中該第二閘極部分係電性連接至一接地端。
10. 如申請專利範圍第6項所述之半導體結構的製造方法，其中該間隙包括至少二間隙區段，該二間隙區段係彼此分隔開或彼此相連接並夾有一特定角度。