TWI436481B

TWI436481B - 高電壓半導體元件

Info

Publication number: TWI436481B
Application number: TW99144578A
Authority: TW
Inventors: Hsueh I Huang; yin fu Huang; Shih Chin Lien
Original assignee: Macronix Int Co Ltd
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2014-05-01
Also published as: TW201227961A

Description

高電壓半導體元件

以下實施例是有關於一種高電壓金屬氧化物半導體(HV MOS)元件，且特別是有關於一種橫向雙擴散金屬氧化物半導體(LD MOS)元件，用於增加安全操作區域。

運用一種雙極性-CMOS(互補金屬氧化物半導體)-DMOS(雙擴散金屬氧化物半導體)(以下簡稱“BCD”)的製程，功率積體電路可作為高電壓、高功率和高積體密度之應用。在BCD製程中，一種高電壓N型MOS(HV NMOS)，例如橫向雙擴散N型MOS(LDNMOS)或擴展汲極N型MOS(EDNMOS)，於量測安全操作區域(SOA)之燒壞測試(burn-out test)方面係不佳。

請參照第1圖，其繪示先前技術之HV LDNMOS元件10的剖面視圖。HV LDNMOS元件10包括兩個LDNMOS電晶體10A和10B。在以下的描述將針對LDNMOS電晶體10A和10B其中之一作說明，但其敘述係適用於說明兩者而可互相參照。

LDNMOS電晶體10A包括工作件20。工作件20包括P型矽基板21、N型埋層(NBL)區22、磊晶生長矽層23、摻雜高電壓N型井(HVNW)區24以及場氧化層(FOX)隔離區251和252。P型矽基板21係提供為被NBL區22覆蓋，NBL區22係由常見的方法所形成。在NBL區22形成之後，磊晶生長矽層23沉積在NBL區22與P型矽基板21之上，用以形成各種摻雜區域。例如，在磊晶生長矽層23形成之後，進行離子佈植來形成摻雜HV NW區24，以及進行LOCOS製程來形成FOX隔離區251和252。

進行後續常見的製程於工作件20當中形成摻雜NW區31、P型基極區15、N+汲極區32、N+源極區16、P+基極接觸區17以及P+基板主體區33。此外，閘極結構18以及金屬接觸351和352，係形成於工作件20之一上表面201之上。

請參照第2圖，其繪示第1圖中HV LDNMOS元件10的上視圖。第1圖中的剖面視圖係由第2圖中位於剖切線A-A’之剖面而得。如第2圖所示，金屬接觸351包括多個部分3511、3512、3513、……、3514，金屬接觸351連接N+源極區16至P+基極接觸區17用以形成源極端。金屬接觸352包括多個部分3521、3522、……、3523，金屬接觸352連接至N+汲極區32用以形成汲極端。P+基極接觸區17設置於兩個N+源極區16之間。閘極結構18設置於工作件20上。

請參照第3圖和第4圖，其分別繪示第1圖中HV LDNMOS元件10之第一電晶體性能和第二電晶體性能。第3圖表示在閘極-源極電壓Vgs的範圍從2伏特至20伏特以電壓間距為1.6364伏特逐步改變的情況下，在汲極-源極電壓Vds範圍從0至47伏特(x軸)下所測試得的汲極-源極電流Idd(單位為安培)(y軸)之圖形，其中HV LDNMOS元件10係配置為一電路包括LDNMOS電晶體10A和10B以並聯連接。

第4圖表示在閘極-源極電壓Vgs的範圍從2伏特至20伏特以電壓間距為1.6364伏特逐步改變的情況下，在汲極-源極電壓Vds範圍從0至48伏特(x軸)下所測試得的汲極-源極電流Idd(單位為安培)(y軸)之圖形，其中HV LDNMOS元件10相同於第3圖之HV LDNMOS元件10。HV LDNMOS元件10在閘極-源極電壓Vgs和汲極-源極電壓Vds分別等於13.1伏特和48伏特之操作點下燒壞。以第3圖和第4圖來看，HV LDNMOS元件10的SOA具有以下特性：閘極-源極電壓Vgs的安全操作範圍為0至20伏特，汲極-源極電壓Vds的安全操作範圍為0至47伏特。

HV LDNMOS元件10具有其他特性：在閘極-源極電壓Vgs和汲極-源極電壓Vds分別等於5伏特和0.2伏特之操作點下，接通電阻Ron為98 mΩ-mm² 。臨界電壓為1.39伏特。零閘極電壓汲極電流Ioff為27 pA。在閘極-源極電壓Vgs和汲極電流Idd分別等於0和1 μA之操作點下，汲極-源極電壓其崩潰電壓Vbd為58.7伏特。在閘極-源極電壓Vgs和汲極-源極電壓Vds分別等於20伏特和40伏特之操作點下，飽和汲極電流Idsat為18 mA。

HV LDNMOS元件10可用於功率電子應用，例如LCD驅動器、功率轉換以及消費性音響。高電壓應力和高電流應力經常發生於此些應用之切換電路中。因此，必須進一步改善HV LDNMOS元件10的SOA。

實施例係有關於藉由降低寄生雙載子接面電晶體之基極電阻以及熱電洞電流聚集，來加寬HV LDNMOS元件之SOA。

根據實施例之一方面，提出一種半導體元件。該半導體元件包括一摻雜源基極區、一N+源極區、一P+源極區和一閘極結構。該摻雜源基極區係P型。該N+源極區向下延伸入該摻雜源基極區。該P+源極區係鄰近該N+源極區，並向下延伸入該摻雜源基極區，且相較於該摻雜源基極區係具較重摻雜。該閘極結構耦接至該N+源極區且鄰近該P+源極區。

根據實施例之另一方面，提出一種半導體元件。該半導體元件包括一摻雜源基極區、一N+源極區、一P+源極區和一閘極結構。該摻雜源基極區係P型。該N+源極區設置於該摻雜源基極區中。該P+源極區係鄰近該N+源極區，並設置於該摻雜源基極區中，且相較於該摻雜源基極區係具較重摻雜。該閘極結構係鄰近該P+源極區。

根據實施例之再一方面，提出一種半導體元件。該半導體元件包括一摻雜源基極區、一P+源極區、一N+源極區和一閘極結構。該摻雜源基極區係N型。該P+源極區設置於該摻雜源基極區中。該N+源極區係鄰近該P+源極區，並設置於該摻雜源基極區中，且相較於該摻雜源基極區係具較重摻雜。該閘極結構係鄰近該N+源極區。

為了對實施例之上述及其他方面有更佳的瞭解，下文特舉較佳實施例子，並配合所附圖式，作詳細說明如下：

實施例將參照以下的例子作更具體地描述。需注意的是，以下在此提出之較佳實施例的描述僅為了舉例和描述，並非詳盡無遺，或限制於所揭露的具體形式。

以下將描述實施例關於較佳例子的詳細內容，亦即一種高電壓雙擴散MOS(HV DMOS)元件。然而，實施例也可應用於其他電晶體結構和其製造方法。雖然各圖中所示為兩個電晶體，可以有許多個電晶體同時形成於單一半導體工作件之上(未標示)。根據此些實施例，雖然此處係描述N通道半導體元件，藉由將N通道半導體元件的N型和P型分別取代為P型和N型，可應用為P通道半導體元件。

請參照第5圖、第6圖和第7圖。第5圖繪示根據第一實施例之半導體元件40的上視圖。第6圖和第7圖分別繪示第5圖中半導體元件40的第一剖面視圖和第二剖面視圖。第6圖中的第一剖面視圖係由第5圖中位於剖切線B-B’之剖面而得，第7圖中的第二剖面視圖係由第5圖中位於剖切線C-C’之剖面而得。如第5圖、第6圖和第7圖所示，半導體元件40包括兩個半導體元件40A和40B，例如兩個電晶體。在以下的描述將針對兩半導體元40A和40B其中之一作說明，但其敘述係適用於說明兩者而可互相參照。

在一實施例中，半導體元件40A包括摻雜源基極區45、N+源極區46、P+源極區47以及閘極結構48。例如，半導體元件40A和40B分別包括N型電晶體40A1和40B1。N型電晶體40A1包括摻雜源基極區45、N+源極區46、P+源極區47以及閘極結構48。摻雜源基極區45為P型。N+源極區46設置於摻雜源基極區45中。P+源極區47係鄰近於N+源極區46，P+源極區47設置於摻雜源基極區45中，且相較於摻雜源基極區45係具較重摻雜。閘極結構48鄰近P+源極區47。

在一實施例中，半導體元件40A包括摻雜源基極區45、N+源極區46、P+源極區47以及閘極結構48。摻雜源基極區45為P型。N+源極區46向下延伸入摻雜源基極區45。P+源極區47係鄰近於N+源極區46，P+源極區47向下延伸入摻雜源基極區45，且相較於摻雜源基極區45係具較重摻雜。閘極結構48耦接至N+源極區46並且鄰近P+源極區47。

在一實施例中，半導體元件40A包括工作件50其具有上表面501。工作件50更包括半導體基板51、摻雜區52、磊晶半導體層53、漂流區54以及隔離區551和552。半導體基板51具有P型及一表面511。摻雜區52為N型，且自表面511向下延伸。例如，摻雜區52為N摻雜埋層521。磊晶半導體層53具有P型及一上表面501，並自表面511向上延伸。

漂流區54具有N型，並自上表面501向下延伸入磊晶半導體層53。例如，漂流區54可為高電壓N井。例如，摻雜源基極區45自上表面501向下延伸入漂流區54，且可為雙擴散區。例如，摻雜源基極區45自上表面501向下延伸入磊晶半導體層53，且鄰接於漂流區54。N+源極區46和P+源極區47自上表面501向下延伸入摻雜源基極區45。隔離區551和552設置於工作件50中。

在一實施例中，半導體元件40A更包括摻雜區61、N+汲極區62、基板主體區63、通道區64以及金屬接觸651和652。摻雜區61具有N型，且自上表面501向下延伸入漂流區54。例如，摻雜區61可為N井。N+汲極區62自上表面501向下延伸入摻雜區61，且相較於摻雜區61係具較重摻雜。基板主體區63為P型，且自上表面501向下延伸入磊晶半導體層53，且相較於磊晶半導體層53係具較重摻雜。通道區64設置於摻雜源基極區45中，在閘極結構48之下，且在N+源極區46和N+汲極區62之間。金屬接觸651包括多個部分6511、6512、6513、……、6514，金屬接觸651連接N+源極區46至P+源極區47用以形成源極端。金屬接觸652包括多個部分6521、6522、……、6523，金屬接觸652連接至N+汲極區62用以形成汲極端。

隔離區551設置於漂流區54中，且位於閘極結構48和N+汲極區62之間。隔離區551包括一場氧化層區5511和一淺溝渠隔離區之其中之一(未標示)。閘極結構48設置於上表面501上，且覆蓋通道區64。N型電晶體40A1包括閘極結構48、源極41以及汲極42。源極41可包括N+源極區46和P+源極區47。例如，P+源極區47可用於與摻雜源基極區45有佳的接觸。汲極42可包括摻雜區61和N+汲極區62。N型電晶體40A1可自一群組選出其中之一，該群組包括橫向雙擴散MOS電晶體元件、擴展汲極MOS電晶體元件、雙擴散汲極MOS電晶體元件以及低電壓MOS電晶體元件。例如，低電壓MOS電晶體元件之汲極-源極操作電壓係小於12伏特。

在一實施例中，閘極結構48包括閘介電層481、閘電極層482和介電質間隔物483。閘介電層481設置於上表面501上。閘電極層482覆蓋閘介電層481，其中閘介電層481和閘電極層482具有一側壁446。介電質間隔物483形成於側壁446上，且耦接至N+源極區46和鄰近P+源極區47。例如，閘電極層482可包括一複晶矽材料。在一實施例中，閘極結構48覆蓋N+源極區46的一部分和P+源極區47的一部分之至少其中之一。例如，介電質間隔物483覆蓋N+源極區46的該部分和P+源極區47的該部分之至少其中之一。在一實施例中，閘極結構48鄰接N+源極區46的一部分和P+源極區47的一部分之至少其中之一。例如，介電質間隔物483鄰接N+源極區46的該部分和P+源極區47的該部分之至少其中之一。

在一實施例中，閘介電層481形成之後，形成閘電極層482。閘電極層482形成之後，形成N+源極區46。N+源極區46形成之後，形成P+源極區47。P+源極區47形成之後，形成介電質間隔物483。在一實施例中，半導體元件40A中的N型導電型和P型導電型可各自被P型導電型和N型導電型所取代，以形成P型半導體電晶體元件。

在一實施例中，半導體元件40A更包括一輕摻雜區67。輕摻雜區67自上表面501向下延伸入摻雜源基極區45，且支撐閘極結構48。例如，輕摻雜區67可包括一N型輕摻雜汲極(NLDD)區。例如，輕摻雜區67可包括一P型輕摻雜汲極(PLDD)區。例如，輕摻雜區67可包括一PLDD區和一NLDD區。在一實施例中，輕摻雜區67鄰接介電質間隔物483。N+源極區46和P+源極區47延伸穿越輕摻雜區67，且相較於輕摻雜區67係具較重摻雜。

在一實施例中，閘介電層481形成之後，形成閘電極層482。閘電極層482形成之後，形成輕摻雜區67。輕摻雜區67形成之後，形成介電質間隔物483。介電質間隔物483形成之後，形成N+源極區46。N+源極區46形成之後，形成P+源極區47。

在一實施例中，輕摻雜區67具有深度D1，N+源極區46具有深度D2，以及P+源極區47具有深度D3。例如，各深度D2和D3係大於深度D1。例如，深度D3可大於或匹配於深度D2。在一實施例中，半導體基板51、摻雜區52、漂流區54、摻雜源基極區45、摻雜區61、N+源極區46和P+源極區47之劑量可分別為10¹² 、10¹³ ~10¹⁴ 、10¹¹ ~10¹² 、10¹³ 、10¹² ~10¹³ 、10¹⁵ 和10¹⁵ (ions/cm³ )的等級。

如第5圖、第6圖和第7圖所示，N+源極區46包括多個源極子區域461、462、463和464。P+源極區47包括基底子區域471和多個突出的子區域472、473、474、475和476自基底子區域471橫向地排列。各多個源極子區域461、462、463和464設置於多個突出的子區域472、473、474、475和476其中兩個之間。在一實施例中，閘極結構48具有一邊緣487橫越N+源極區46和P+源極區47。例如，介電質間隔物483具有邊緣487。

在半導體元件40A中，N+源極區46、摻雜源基極區45和漂流區54形成一NPN寄生雙載子接面電晶體(BJT)Q1，其具有一基極，且在金屬接觸651和NPN寄生BJT Q1之間具有一基極電阻Rb。基極電阻Rb可由P+源極區47和摻雜源基極區45所形成。在第1圖和第2圖中，P+基極接觸區17設置於兩個N+源極區16之間。在第5圖、第6圖和第7圖中，閘極結構48耦接至N+源極區46並且鄰近P+源極區47。與第1圖之LDNMOS電晶體10A相比，第5圖之半導體元件40A的基極電阻Rb可被減少以用來降低NPN寄生BJT Q1之觸發能力(triggering capability)，並藉由使用擴大的P+源極區47去鄰近閘極結構48，以釋放摻雜源基極區45中的熱電洞之電流聚集(current crowing)。透過橫向地延伸P+源極區47去鄰近閘極結構48，可使半導體元件40A的SOA相較於LDNMOS電晶體10A的SOA更寬。

請參考第8圖，其繪示第5圖中半導體元件40之電晶體性能。第8圖表示在閘極-源極電壓Vgs的範圍從2伏特至20伏特以電壓間距為1.6364伏特逐步改變的情況下，在汲極-源極電壓Vds範圍從0至60伏特(x軸)下所測試得的汲極-源極電流Idd(單位為安培)(y軸)之圖形，其中半導體元件40係配置為一電路包括半導體元件40A和40B以並聯連接。以第8圖來看，半導體元件40的SOA具有以下特性：閘極-源極電壓Vgs的安全操作範圍為0至20伏特，汲極-源極電壓Vds的安全操作範圍為0至60伏特。將半導體元件40的SOA與LDNMOS電晶體10A的SOA(Vgs=0~20V,Vds=0~47V)相比較，可見半導體元件40的SOA在沒有增加額外的光罩之下，比起LDNMOS電晶體10A的SOA更寬。

半導體元件40具有其他的特性：在閘極-源極電壓Vgs和汲極-源極電壓Vds分別等於5伏特和0.2伏特之操作點下，接通電阻Ron為185 mΩ-mm² 。臨界電壓Vth為1.41伏特。零閘極電壓汲極電流Ioff為29 pA。在閘極-源極電壓Vgs和汲極電流Idd分別等於0和1 μA之操作點下，汲極-源極電壓其崩潰電壓Vbd為58.6伏特。在閘極-源極電壓Vgs和汲極-源極電壓Vds分別等於20伏特和40伏特之操作點下，飽和汲極電流Idsat為7.93 mA。

請參考第9圖，其繪示根據第二實施例之半導體元件70的上視圖。如圖所示，半導體元件70包括兩個半導體元件70A和70B。比較第9圖的實施例與第5圖的實施例，大部分的元件之結構皆相同或相似，因此省略相同或相似結構之部分的描述。在第9圖中，半導體元件70A包括摻雜源基極區45、N+源極區46、P+源極區47以及閘極結構48。閘極結構48具有邊緣487橫越N+源極區46和P+源極區47。N+源極區46包括多個源極子區域761、762、763、764和765於邊緣487的方向依序排列，這些複數個源極子區域761、762、763、764和765形成至少一個間隔871、872、873和874於其間。P+源極區47包括至少一個子區域771、772、773和774設置於各自至少一個間隔871、872、873和874中。

第5圖之半導體元件40A和第9圖之半導體元件70A可用於BCD製程中來構成LDNMOS元件或EDNMOS元件。一般而言，半導體元件40A或70A作為一HV NMOS元件。用於HV NMOS元件之半導體元件40A的P+源極區47A可變成HV PMOS元件之N+源極區，其具有與P+源極區47A相同的形狀。在第5圖或第9圖中的結構並非限於形成LDNMOS元件或EDNMOS元件(其具有一LOCOS結構或一淺溝渠隔離(STI)結構)，亦可應用至雙擴散汲極MOS元件或低電壓MOS元件，用來改善其崩潰電壓(on-breakdown voltage)且加寬其SOA。

綜上所述，雖然實施例已以較佳例子揭露如上，然其並非用以限定實施例。發明所屬技術領域中具有通常知識者，在不脫離實施例之精神和範圍內，當可作各種之更動與潤飾。因此，保護範圍當視後附之申請專利範圍所界定者為準。

10．．．HV LDNMOS元件

10A、10B．．．LDNMOS電晶體

15．．．P型基極區

16．．．N+源極區

17．．．P+基極接觸區

18．．．閘極結構

20、50．．．工作件

201、501．．．上表面

21．．．P型矽基板

22．．．N型埋層(NBL)區

23．．．磊晶生長矽層

24．．．摻雜高電壓N型井(HV NW)區

251、252．．．場氧化層(FOX)隔離區

31．．．摻雜NW區

32、62．．．N+汲極區

33．．．P+基板主體區

351、352、651、652．．．金屬接觸

3511、3512、3513、……、3514．．．金屬接觸351的多個部分

3521、3522、……、3523．．．金屬接觸352的多個部分

40、40A、40B、70、70A、70B．．．半導體元件

40A1、40B1．．．N型電晶體

41．．．源極

42．．．汲極

446．．．側壁

45．．．摻雜源基極區

46．．．N+源極區

461、462、463、464、761、762、763、764、765．．．N+源極區之源極子區域

47．．．P+源極區

471．．．P+源極區之基底子區域

472、473、474、475、476、771、772、773、774．．．P+源極區之子區域

48．．．閘極結構

481．．．閘介電層

482．．．閘電極層

483．．．介電質間隔物

487．．．閘極結構之邊緣

51．．．半導體基板

511．．．表面

52、61．．．摻雜區

53．．．磊晶半導體層

54．．．漂流區

551、552．．．隔離區

63．．．基板主體區

64．．．通道區

6511、6512、6513、……、6514．．．金屬接觸651的多個部分

6521、6522、……、6523‧‧‧金屬接觸652的多個部分

67‧‧‧輕摻雜區

871、872、873、874‧‧‧間隔

D1‧‧‧輕摻雜區67的深度

D2‧‧‧N+源極區46的深度

D3‧‧‧P+源極區47的深度

Idd‧‧‧汲極-源極電流

Q1‧‧‧NPN寄生BJT

Rb‧‧‧基極電阻

Vds‧‧‧汲極-源極電壓

Vgs‧‧‧閘極-源極電壓

第1圖繪示先前技術之HV LDNMOS元件的剖面視圖。

第2圖繪示第1圖中HV LDNMOS元件10的上視圖。

第3圖和第4圖分別繪示第1圖中HV LDNMOS元件之第一電晶體性能和第二電晶體性能。

第5圖繪示根據第一實施例之半導體元件的上視圖。

第6圖和第7圖分別繪示第5圖中半導體元件的第一剖面視圖和第二剖面視圖。

第8圖繪示第5圖中半導體元件之電晶體性能。

第9圖繪示根據第二實施例之半導體元件的上視圖。

40、40A、40B．．．半導體元件

40A1、40B1．．．N型電晶體

41．．．源極

42．．．汲極

446．．．側壁

45．．．摻雜源基極區

46．．．N+源極區

47．．．P+源極區

48．．．閘極結構

50．．．工作件

501．．．上表面

51．．．半導體基板

511．．．表面

52、61．．．摻雜區

53．．．磊晶半導體層

54．．．漂流區

551、552．．．隔離區

62．．．N+汲極區

63．．．基板主體區

64．．．通道區

651、652．．．金屬接觸

Q1．．．NPN寄生BJT

Rb．．．基極電阻

D2．．．N+源極區46的深度

Claims

一種半導體元件，包括：一摻雜源基極區，係P型；一N+源極區，向下延伸入該摻雜源基極區；一P+源極區，係鄰近該N+源極區，並向下延伸入該摻雜源基極區，且相較於該摻雜源基極區係具較重摻雜；以及一閘極結構，該閘極結構具有一邊緣橫越該N+源極區和該P+源極區。
如申請專利範圍第1項所述之半導體元件，更包括：一工作件，具有一上表面；一第一摻雜區，係N型，自該上表面向下延伸；一N+汲極區，自該上表面向下延伸入該第一摻雜區，且相較於該第一摻雜區係具較重摻雜；以及一金屬接觸，係連接該N+源極區至該P+源極區；其中各該摻雜源基極區、該P+源極區和該N+源極區係自該上表面向下延伸；以及該閘極結構係設置於該上表面之上。
如申請專利範圍第2項所述之半導體元件，其中該工作件更包括：一半導體基板，係P型，具有一第一表面；一第二摻雜區，係N型，自該第一表面向下延伸；一磊晶半導體層，係P型，具有該上表面，自該第一表面向上延伸；一漂流區，係N型，自該上表面向下延伸入該磊晶半導體層；以及一隔離區，設置於該漂流區中，並位於該閘極結構和該N+汲極區之間。
如申請專利範圍第3項所述之半導體元件，其中該隔離區包括一場氧化層區和一淺溝渠隔離區之其中之一。
如申請專利範圍第3項所述之半導體元件，其中該第一摻雜區係設置於該漂流區內，該摻雜源基極區係設置於該漂流區和該磊晶半導體層之其中之一。
如申請專利範圍第2項所述之半導體元件，其中該閘極結構包括：一閘介電層，設置於該上表面之上；一閘電極層，覆蓋該閘介電層，其中該閘介電層和該閘電極層具有一側壁；以及一介電質間隔物，形成於該側壁上，耦接至該N+源極區，且鄰近該P+源極區。
如申請專利範圍第2項所述之半導體元件，更包括：一通道區，設置於該摻雜源基極區中，並位於該N+源極區和該N+汲極區之間；以及一輕摻雜區，自該上表面向下延伸入該摻雜源基極區，且支撐該閘極結構，其中該N+源極區和該P+源極區延伸穿越該輕摻雜區，且相較於該輕摻雜區係皆具較重摻雜。
如申請專利範圍第1項所述之半導體元件，其中該半導體元件包括選自一群組之一，該群組包括一橫向雙擴散NMOS元件、一擴展汲極NMOS元件、一雙擴散汲極NMOS元件以及一低電壓NMOS元件。
如申請專利範圍第1項所述之半導體元件，其中，該N+源極區包括複數個源極子區域；該P+源極區包括一基底子區域和複數個突出的子區域自該基底子區域橫向地排列；以及各該些複數個源極子區域係設置於該些複數個突出的子區域其中兩個之間。
如申請專利範圍第1項所述之半導體元件，其中：該N+源極區包括複數個源極子區域於該邊緣的方向依序排列，該些複數個源極子區域形成至少一個間隔於其間；以及該P+源極區包括至少一個子區域設置於各自至少一個間隔中。
一半導體元件，包括：一摻雜源基極區，係P型；一N+源極區，設置於該摻雜源基極區中；一P+源極區，係鄰近該N+源極區，並設置於該摻雜源基極區中，且相較於該摻雜源基極區係具較重摻雜；以及一閘極結構，該閘極結構具有一邊緣橫越該N+源極區和該P+源極區。
如申請專利範圍第11項所述之半導體元件，更包括：一工作件，具有一上表面；一第一摻雜區，係N型，自該上表面向下延伸；一N+汲極區，自該上表面向下延伸入該第一摻雜區，且相較於該第一摻雜區係具較重摻雜；以及一金屬接觸，連接該N+源極區至該P+源極區。
如申請專利範圍第12項所述之半導體元件，其中：該摻雜源基極區自該上表面向下延伸；該閘極結構係設置於該上表面之上；該N+源極區具有一部分，且自該上表面向下延伸入該摻雜源基極區；該P+源極區具有一部分，且自該上表面向下延伸入該摻雜源基極區。
如申請專利範圍第12項所述之半導體元件，其中該閘極結構包括：一閘介電層，設置於該上表面之上；一閘電極層，覆蓋該閘介電層，其中該閘介電層和該閘電極層具有一側壁；以及一介電質間隔物，形成於該側壁上，耦接至該N+源極區且鄰近該P+源極區。
一半導體元件，包括：一摻雜源基極區，係N型；一P+源極區，設置於該摻雜源基極區中；一N+源極區，係鄰近該P+源極區，並設置於該摻雜源基極區中，且相較於該摻雜源基極區係具較重摻雜；以及一閘極結構，該閘極結構具有一邊緣橫越該N+源極區和該P+源極區。
如申請專利範圍第15項所述之半導體元件，更包括：一工作件，具有一上表面；一第一摻雜區，係P型，自該上表面向下延伸；一P+汲極區，自該上表面向下延伸入該第一摻雜區，且相較於該第一摻雜區係具較重摻雜；以及一金屬接觸，連接該P+源極區至該N+源極區。
如申請專利範圍第16項所述之半導體元件，其中：該摻雜源基極區自該上表面向下延伸；該閘極結構係設置於該上表面之上；該P+源極區具有一部分，且自該上表面向下延伸入該摻雜源基極區；該N+源極區具有一部分，且自該上表面向下延伸入該摻雜源基極區。
如申請專利範圍第16項所述之半導體元件，其中該閘極結構包括：一閘介電層，設置於該上表面之上；一閘電極層，覆蓋該閘介電層，其中該閘介電層和該閘電極層具有一側壁；以及一介電質間隔物，形成於該側壁上，耦接至該P+源極區且鄰近該N+源極區。
如申請專利範圍第15項所述之半導體元件，其中該半導體元件包括選自一群組之一，該群組包括一橫向雙擴散PMOS元件、一擴展汲極PMOS元件、一雙擴散汲極PMOS元件以及一低電壓PMOS元件。