TWI738198B

TWI738198B - 半導體元件及其製造方法

Info

Publication number: TWI738198B
Application number: TW109102927A
Authority: TW
Inventors: 蕭逸璿
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-01-30
Filing date: 2020-01-30
Publication date: 2021-09-01
Also published as: TW202129718A

Abstract

本發明提供一種半導體元件，包括:基底，具有第一導電型；第一井區，設置於所述基底中且具有第二導電型；第二井區，設置於所述基底中且具有所述第一導電型；源極區與汲極區，具有所述第二導電型，分別設置於所述第二井區與所述第一井區中；隔離結構，設置於所述源極區與所述汲極區之間；閘極結構，設置於所述源極區與所述汲極區之間的所述基底上，其中所述閘極結構覆蓋部分的所述隔離結構；第一頂摻雜區，設置於所述源極區下方的所述第二井區中且具有所述第一導電型；以及第二頂摻雜區，設置於所述隔離結構下方的所述第一井區中且具有所述第一導電型。本發明另提供一種半導體元件的製造方法。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種超高壓半導體元件及其製造方法。

超高壓半導體元件在操作時必須具備較高的崩潰電壓（breakdown voltage）以及較低的導通電阻（on-state resistance）。目前的超高壓半導體元件由於基底的阻值較高，以致崩潰電壓無法有效提升。

本發明提供一種半導體元件及其製造方法，可以降低電流路徑的阻值，提升半導體元件的崩潰電壓。

本發明的半導體元件包括:基底，具有第一導電型；第一井區，設置於所述基底中且具有第二導電型；第二井區，設置於所述基底中且具有所述第一導電型；源極區與汲極區，設置於所述基底中且具有所述第二導電型，所述汲極區位於所述第一井區中，所述源極區位於所述第二井區中；隔離結構，設置於所述源極區與所述汲極區之間；閘極結構，設置於所述源極區與所述汲極區之間的所述基底上，其中所述閘極結構覆蓋部分的所述隔離結構；第一頂摻雜區，設置於所述源極區下方的所述第二井區中且具有所述第一導電型；以及第二頂摻雜區，設置於所述隔離結構下方的所述第一井區中且具有所述第一導電型。

本發明的半導體元件的製造方法包括以下步驟。於具有第一導電型的基底中形成第一井區，所述第一井區具有第二導電型；於所述基底中形成第二井區，所述第二井區具有第一導電型；於所述第二井區中形成第一頂摻雜區，並於所述第一井區中形成第二頂摻雜區，所述第一頂摻雜區與所述第二頂摻雜區具有所述第一導電型；於所述基底上形成隔離結構，其中所述第二頂摻雜區位於所述隔離結構下方；於所述基底上形成閘極結構，其中所述閘極結構覆蓋部分的所述隔離結構；以及在所述閘極結構的一側與所述隔離結構的一側的所述基底中分別形成具有所述第二導電型的源極區與汲極區，其中所述源極區位於所述第一頂摻雜區上且與所述閘極結構相鄰，所述汲極區與所述隔離結構相鄰。

基於上述，由於本發明的半導體元件在源極區下方增加頂摻雜區可降低電流路徑的阻值，提升半導體元件的崩潰電壓。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下的實施例中，第一導電型為P型，而第二導電型為N型；然而，本發明並不以此為限。在其他實施例中，第一導電型可以為P型，且第二導電型可以為N型。P型摻雜例如是硼，且N型摻雜例如是磷或砷。

本文的示意圖僅是用以示意本發明部分的實施例。因此，示意圖中所示之各個元件的形狀、數量及比例大小不應被用來限制本發明。

圖1A為本發明的實施例的半導體元件的俯視示意圖。圖1B為本發明的實施例的半導體元件之頂摻雜區與其他構件的俯視示意圖。圖2H為依據圖1A的半導體元件的剖面示意圖。在此需說明的是，圖2H是對應於圖1A的剖線A-A’的剖面示意圖。

請同時參照圖1A、圖1B以及圖2H，本實施例的半導體元件10例如是一種超高壓元件，其操作電壓例如是300V至1000V。在一實施例中，半導體元件10包括基底100、第一井區110、頂摻雜區120、隔離結構200、閘極結構300、源極區130以及汲極區140。在本實施例中，於源極區130與汲極區140之間形成多個指狀區域MF，因此，本實施例的半導體元件10也可稱為指狀超高壓元件。詳細地說，源極區130與汲極區140之間例如包括多個直線區域L以及多個轉彎區域R。兩個彼此平行的直線區域L與將所述兩個直線區域L相連的一個轉彎區域R可構成一個指狀區域，因此，多個直線區域L與多個轉彎區域R彼此相連而形成多個指狀區域MF。各個轉彎區域R例如為呈C字型、U字型或是跑道型轉彎區域。

基底100例如為具有第一導電型的半導體基底。舉例來說，在本實施例中，基底100為P型基底，且基底100的材料可例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。在另一實施例中，基底100也可為覆矽絕緣（SOI）基底。在又一實施例中，基底100可為P型磊晶（P-epi）晶圓。

第一井區110設置於基底100中且具有第二導電型。第一井區110例如為N型井區，且例如為高壓N型井區（HVNW）。

在本實施例中，半導體元件10可更包括第二井區112。第二井區112具有第一導電型。第二井區112例如為P型井區。在本實施例中，第二井區112形成於基底100中，且其側壁延伸至第一井區110中。第二井區112例如做為半導體元件10的源極井區。

源極區130以及汲極區140例如設置於基底100中且具有第二導電型。源極區130以及汲極區140例如為N型摻雜區。在本實施例中，源極區130位於第二井區112中，而汲極區140位於第一井區110中。在圖1A中，源極區130位於多個指狀區域MF的外圍區域OR之中，而汲極區140位於多個指狀區域MF所圍的內圍區域IR之中。

在本實施例中，半導體元件10可更包括摻雜區132以及134。摻雜區132以及134具有第一導電型，例如為P型摻雜區。摻雜區132又稱為塊狀摻雜區，其位於第二井區112中且與源極區130相鄰。摻雜區134位於基底100中。

隔離結構200位於基底100上且位於源極區130以及汲極區140之間。在本實施例中，隔離結構200包括第一隔離結構200a、第二隔離結構200b、第三隔離結構200c以及第四隔離結構200d。第一隔離結構200a位於基底100上，且與摻雜區134相鄰。第二隔離結構200b位於摻雜區134與摻雜區132之間，且覆蓋部分的第二井區112。第三隔離結構200c位於第一井區110上，且位於源極區130與汲極區140之間。在圖1A中，第三隔離結構200c設置於源極區130與汲極區140之間的多個指狀區域MF上。第四隔離結構200d位於第一井區110上，與汲極區140相鄰。換言之，源極區130位於第二隔離結構200b與第三隔離結構200c之間，而汲極區140位於第三隔離結構200c與第四隔離結構200d之間。在本實施例中，隔離結構200例如是場氧化物（field oxide）層。亦即，隔離結構200的材料例如為絕緣材料，且例如為未摻雜的氧化矽、氮化矽或其組合。

閘極結構300例如設置於源極區130與汲極區140之間的基底100以及第三隔離結構200c上。從另一個角度來看，閘極結構300覆蓋部分的第一井區110以及第二井區112，與源極區130相鄰，並且覆蓋部分的第三隔離結構200c。在本實施例中，閘極結構300包括閘氧化層302、閘極304以及間隙壁306。閘氧化層302例如設置於基底100上，且位於源極區130與第三隔離結構200c之間。閘極304例如設置於閘氧化層302與第三隔離結構200c上。間隙壁306例如設置於閘極304的側壁上。閘氧化層302與間隙壁306的材料例如是氧化矽、氮化矽或其組合。閘極304的材料例如是金屬或其合金、多晶矽或其組合。

在本發明的實施例中，頂摻雜區120包括頂摻雜區120a以及頂摻雜區120b。頂摻雜區120具有第一導電型，例如為P型。頂摻雜區120a設置於源極區130以及摻雜區134下方。在一些實施例中，頂摻雜區120a在第二井區112之中，且向下延伸至基底100中，使得頂摻雜區120a的底表面與基底100的頂表面之間的距離D1大於第二井區112的底表面與基底100的頂表面之間的距離D2。頂摻雜區120b設置於第三隔離結構200c下方的第一井區110中（如圖2H所述）。在另一些實施例中，頂摻雜區120a設置於第二井區112之中，且頂摻雜區120a的底表面與基底100的頂表面之間的距離D1小於第二井區112的底表面與基底100的頂表面之間的距離D2（未示出）。

在圖1A中，源極區130位於多個指狀區域MF外圍的外圍區域OR中，頂摻雜區120a位於源極區130下方。頂摻雜區120b設置在多個指狀區域MF之中的第三隔離結構200c的下方。為了清楚起見，在圖1B中，未繪示出源極區130以及第三隔離結構200c，以清楚地示出頂摻雜區120a、120b所在的位置。在圖1B中，頂摻雜區120a位於多個指狀區域MF外圍的外圍區域OR中，而頂摻雜區120b設置多個指狀區域MF之中。

圖3的曲線S100以及S200分別為圖2H中剖線B-B’以及C-C’之頂摻雜區120a以及120b之摻雜輪廓。請參照圖1B、圖2H以及圖3，在一些實施例中，頂摻雜區120a的摻雜輪廓的曲線S200的峰值，比頂摻雜區120b的摻雜輪廓的曲線S100的峰值接近基底100的表面。亦即，頂摻雜區120b的峰值比頂摻雜區120a的峰值的深度深。

請參照圖1A、圖2H，在本實施例中，半導體元件10可更包括梯區122。梯區122包括梯區122a與122b。梯區122具有第二導電型，例如為N型。梯區122a設置於第二井區112之中，位於源極區130、摻雜區134與頂摻雜區120a之間。梯區122b位於第三隔離結構200c與頂摻雜區120b之間。梯區122與頂摻雜區120可以具有相同或是相似的形狀。

在本實施例的半導體元件10中，在源極區130以及摻雜區132下方增加了梯區122a以及頂摻雜區120a，可以降低汲極區140至摻雜區132之間的電流路徑的電阻，以允許更大的電流可以通過電流路徑，再經由摻雜區130與132流出。因此，藉由梯區122a以及頂摻雜區120a可以提高元件的崩潰電壓，提升元件的效能。

圖2A~圖2H為本發明的一實施例的半導體元件的製造方法的剖面示意圖。在此必須說明的是，在此實施例中省略了部分上述的相同技術內容的說明。關於省略部分的說明可參考上述實施例的描述與效果，下述實施例不再重複贅述。

請參照圖2A，提供具有第一導電型的基底100。接著於基底100中形成具有第二導電型的第一井區110。在本實施例中，基底100為P型基底，且第一井區110為N型高壓井區。於基底100中形成第一井區110的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層102。接著，藉由進行離子植入製程104，以在基底100中植入摻雜。上述離子植入製程104所植入的摻雜例如是磷或砷，摻雜的劑量例如是2E12 cm ^-2至5E12 cm ^-2。在移除上述的圖案化的罩幕層102之後，可以再進行熱處理製程，以形成第一井區110。

請參照圖2B，於第一井區110中形成具有第一導電型的第二井區112。在本實施例中，第二井區112為P型井區。形成第二井區112的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層106。接著，藉由圖案化的罩幕層106進行離子植入製程108。上述的離子植入製程108所植入的摻雜例如是硼，摻雜的劑量例如是8E12 cm ^-2至1.2E13 cm ^-2。之後，移除上述的圖案化的罩幕層106且進行熱處理製程，以於第一井區110中形成第二井區112。

請參照圖2C，於第二井區112中形成頂摻雜區120a，並於第一井區110中形成頂摻雜區120b。在本實施例中，頂摻雜區120的導電型為P型。頂摻雜區120a、120b可以在同一步驟中同時形成。在一些實施例中，形成頂摻雜區120a、120b的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層114。接著，以圖案化的罩幕層114為罩幕，進行離子植入製程116，以於第二井區112中形成頂摻雜區120a，並於第一井區110中形成頂摻雜區120b。上述離子植入製程116所植入的摻雜例如是硼，摻雜的劑量例如是5E12 cm ^-2至1E13 cm ^-2。之後，移除上述的圖案化的罩幕層114。形成後的頂摻雜區120a自第二井區112的頂部表面向下延伸。形成後的頂摻雜區120b自第一井區110的頂部表面向下延伸。

請參照圖2D，於第二井區112中形成具有第二導電型的梯區122a，並於第一井區110中形成具有第二導電型的梯區122b。在本實施例中，梯區122a、122b的導電型為N型。梯區122a、122b可以在同一步驟中同時形成。在一些實施例中，於第一井區110中形成梯區122a、122b例如包括以下步驟。藉由圖案化的罩幕層114為罩幕，進行離子植入製程118。上述離子植入製程118所植入的摻雜例如是磷或砷，摻雜的劑量例如是1E12 cm ^-2至5E12 cm ^-2。之後，移除上述的圖案化的罩幕層114。在移除上述的圖案化的罩幕層114之後，進行熱處理製程，以頂摻雜區120a、120b以及梯區122a、122b中的摻雜擴散至預定的寬度以及深度，使頂摻雜區120a、120b以及梯區122a、122b具有所需的輪廓。上述熱處理製程的溫度例如為1000°C。

形成後的梯區122a自第二井區112的頂部表面向下延伸。形成後的梯區122b自第一井區110的頂部表面向下延伸。梯區122在基底100中的深度小於頂摻雜區120在基底100中的深度。換言之，梯區122a位於頂摻雜區120a上方，而梯區122b位於頂摻雜區120b上方。

請參照圖2E，於基底100上形成隔離結構200。隔離結構200的形成方法可例如是局部氧化隔離法或淺溝渠隔離法。在本實施例中，隔離結構200的形成方法為局部區域氧化法。隔離結構200包括第一隔離結構200a、第二隔離結構200b、第三隔離結構200c以及第四隔離結構200d。

請參照圖2F，於基底100上形成閘極結構300，且形成的閘極結構300覆蓋部分的第三隔離結構200c。在本實施例中，閘極結構300包括閘氧化層302、閘極304以及間隙壁306。於基底100上形成閘極結構300的方法例如包括以下步驟。首先，藉由熱氧化法（或化學氣相沉積法）於基底100上形成閘氧化材料層以及閘極材料層。之後，藉由微影與蝕刻製程將閘極材料層以及閘氧化材料層圖案化，以形成閘極304以及閘氧化層302。之後，藉由熱氧化法或化學氣相沉積法形成間隙壁材料層，再對間隙壁材料層進行非等向性蝕刻製程，以於閘極304的側壁上形成間隙壁306。形成的閘氧化層302例如與第三隔離結構200c相鄰且位於第二隔離結構200b與第三隔離結構200c之間。形成的閘極304例如位於閘氧化層302與第三隔離結構200c上。

請參照圖2G，在閘極結構300的一側與第三隔離結構200c的一側的基底100中分別形成源極區130與汲極區140。在本實施例中，源極區130與汲極區140具有第二導電型，例如為為N型。形成源極區130與汲極區140例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層（未繪示）。接著，藉由圖案化的罩幕層進行離子植入製程。離子植入製程所植入的摻雜例如是磷或砷，摻雜的劑量例如是1E15 cm ^-2至5E15 cm ^-2。之後，移除上述的圖案化的罩幕層，並進行熱處理製程，以於基底100中分別形成源極區130與汲極區140。形成後的源極區130例如位於第二井區112中並與閘極結構300相鄰，且位於第二隔離結構200b與第三隔離結構200c之間。形成後的汲極區140例如位於第一井區110中且位於第三隔離結構200c與第四隔離結構200d之間。

請參照圖2H，於基底100與第二井區112中分別形成摻雜區132與134。在本實施例中，摻雜區132與134具有第一導電型，例如為P型。於基底100與第二井區112中分別形成摻雜區132與134的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層（未繪示）。接著，藉由圖案化的罩幕層進行離子植入製程。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1E15 cm ^-2至5E15 cm ^-2。之後，移除上述的圖案化的罩幕層且進行熱處理製程，以於基底100與第二井區112中分別形成摻雜區132與134。形成後的摻雜區134第一隔離結構200a與第二隔離結構200b之間。形成後的摻雜區132位於第二隔離結構200b與源極區130之間。

請同時參照圖1A、圖1B以及圖2H，在本發明的實施例中，梯區122a、122b以及頂摻雜區120a、120b所需的圖案化罩幕層可以經由同一道光罩製程來形成，因此，可以不增加製程成本，而降低電流路徑電阻，並提升元件效能。

請參照圖4，在一些實施例中，半導體元件為超高壓元件，其在關閉狀態的崩潰電壓為500伏特，藉由在源極區下方增加梯區以及頂摻雜區，可以使其開啟狀態（閘極電壓施加電壓為7.5伏特）的崩潰電壓從375伏特（如曲線S10所示）提升至398伏特（如曲線S20所示）。因此，本發明在源極區以及摻雜區下方增加梯區以及頂摻雜區可以提升超高壓元件之效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:半導體元件 100:基底 102、106、114:圖案化的罩幕層 104、108、116、118:離子植入製程 110:第一井區 112:第二井區 120、120a、120b:頂摻雜區 122、122a、122b:梯區 130:源極區 132、134:摻雜區 140:汲極區 200:隔離結構 200a:第一隔離結構 200b:第二隔離結構 200c:第三隔離結構 200d:第四隔離結構 300:閘極結構 302:閘氧化層 304:閘極 306:間隙壁 A-A’、B-B’、C-C’:剖線 D1、D2:距離 IR:內圍區域 L:直線區域 MF:多個指狀區域 R:轉彎區域 OR:外圍區域 S10、S20、S100、S200:曲線

圖1A為本發明的實施例的半導體元件的俯視示意圖。圖1B為本發明的實施例的半導體元件之頂摻雜區與其他構件的俯視示意圖。圖2A~圖2H為本發明的實施例的半導體元件的製造方法的剖面示意圖，其中圖2H為依據圖1A的半導體元件的剖線A-A’的剖面示意圖。圖3為頂摻雜區之摻雜輪廓。圖4為本發明的實施例之超高壓半導體的電性圖。

10:半導體元件 100:基底 110:第一井區 112:第二井區 120、120a、120b:頂摻雜區 122、122a、122b:梯區 130:源極區 132、134:摻雜區 140:汲極區 200:隔離結構 200a:第一隔離結構 200b:第二隔離結構 200c:第三隔離結構 200d:第四隔離結構 300:閘極結構 302:閘氧化層 304:閘極 306:間隙壁 B-B’、C-C’:剖線 D1、D2:距離

Claims

一種半導體元件，包括：基底，具有第一導電型；第一井區，設置於所述基底中且具有第二導電型；第二井區，設置於所述基底中且具有所述第一導電型；源極區與汲極區，設置於所述基底中且具有所述第二導電型，所述汲極區位於所述第一井區中，所述源極區位於所述第二井區中；隔離結構，設置於所述源極區與所述汲極區之間；閘極結構，設置於所述源極區與所述汲極區之間的所述基底上，其中所述閘極結構覆蓋部分的所述隔離結構；第一頂摻雜區，設置於所述源極區下方的所述第二井區中且具有所述第一導電型；以及第二頂摻雜區，設置於所述隔離結構下方的所述第一井區中且具有所述第一導電型。
如申請專利範圍第1項所述的半導體元件，更包括具有所述第一導電型的摻雜區，位於所述第二井區中，且位於第一頂摻雜區上方，與所述源極區相鄰。
如申請專利範圍第2項所述的半導體元件，更包括具有第一導電型的第一梯區與第二梯區，所述第一梯區位於所述摻雜區、所述源極區以及所述第一頂摻雜區之間，所述第二梯區位於所述隔離結構與所述第二頂摻雜區之間。
如申請專利範圍第3項所述的半導體元件，其中所述源極區與所述汲極區之間包括多個直線區域以及多個轉彎區域形成的多個指狀區域，所述隔離結構形成在所述多個指狀區域上。
如申請專利範圍第4項所述的半導體元件，其中所述第一頂摻雜區與所述第一梯區位於所述多個指狀區域外圍的外圍區域中；所述第一頂摻雜區與所述第一梯區位於所述多個指狀區域中。
一種半導體元件的製造方法，包括：於具有第一導電型的基底中形成第一井區，所述第一井區具有第二導電型；於所述基底中形成第二井區，所述第二井區具有第一導電型；於所述第二井區中形成第一頂摻雜區，並於所述第一井區中形成第二頂摻雜區，所述第一頂摻雜區與所述第二頂摻雜區具有所述第一導電型；於所述基底上形成隔離結構，其中所述第二頂摻雜區位於所述隔離結構下方；於所述基底上形成閘極結構，其中所述閘極結構覆蓋部分的所述隔離結構；以及在所述閘極結構的一側與所述隔離結構的一側的所述基底中分別形成具有所述第二導電型的源極區與汲極區，其中所述源極區位於所述第一頂摻雜區上且與所述閘極結構相鄰，所述汲極區與所述隔離結構相鄰。
如申請專利範圍第6項所述的半導體元件的製造方法，更包括形成具有所述第一導電型的摻雜區，位於所述第二井區中，且位於第一頂摻雜區上方，與所述源極區相鄰。
如申請專利範圍第7項所述的半導體元件的製造方法，更包括形成具有第一導電型的第一梯區與第二梯區，所述第一梯區位於所述摻雜區、所述源極區以及所述第一頂摻雜區之間，所述第二梯區位於所述隔離結構與所述第二頂摻雜區之間。
如申請專利範圍第8項所述的半導體元件的製造方法，其中所述源極區與所述汲極區之間包括多個直線區域以及多個轉彎區域形成的多個指狀區域，所述隔離結構形成在所述多個指狀區域上。
如申請專利範圍第9項所述的半導體元件的製造方法，其中所述第一頂摻雜區與所述第一梯區形成於所述多個指狀區域外圍的外圍區域中；所述第一頂摻雜區與所述第一梯區形成於所述多個指狀區域中。