CN113224159A - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体元件及其制造方法，该半导体元件包括:衬底，具有第一导电型；第一阱区，设置于所述衬底中且具有第二导电型；第二阱区，设置于所述衬底中且具有所述第一导电型；源极区与漏极区，具有所述第二导电型，分别设置于所述第二阱区与所述第一阱区中；隔离结构，设置于所述源极区与所述漏极区之间；栅极结构，设置于所述源极区与所述漏极区之间的所述衬底上，其中所述栅极结构覆盖部分的所述隔离结构；第一顶掺杂区，设置于所述源极区下方的所述第二阱区中且具有所述第一导电型；以及第二顶掺杂区，设置于所述隔离结构下方的所述第一阱区中且具有所述第一导电型。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种超高压半导体元件及其制造方法。
背景技术
超高压半导体元件在操作时必须具备较高的击穿电压(breakdown voltage)以及较低的导通电阻(on-state resistance)。目前的超高压半导体元件由于衬底的阻值较高，以致击穿电压无法有效提升。
发明内容
本发明提供一种半导体元件及其制造方法，可以降低电流路径的阻值，提升半导体元件的击穿电压。
本发明的半导体元件包括:衬底，具有第一导电型；第一阱区，设置于所述衬底中且具有第二导电型；第二阱区，设置于所述衬底中且具有所述第一导电型；源极区与漏极区，设置于所述衬底中且具有所述第二导电型，所述漏极区位于所述第一阱区中，所述源极区位于所述第二阱区中；隔离结构，设置于所述源极区与所述漏极区之间；栅极结构，设置于所述源极区与所述漏极区之间的所述衬底上，其中所述栅极结构覆盖部分的所述隔离结构；第一顶掺杂区，设置于所述源极区下方的所述第二阱区中且具有所述第一导电型；以及第二顶掺杂区，设置于所述隔离结构下方的所述第一阱区中且具有所述第一导电型。
本发明的半导体元件的制造方法包括以下步骤。在具有第一导电型的衬底中形成第一阱区，所述第一阱区具有第二导电型；在所述衬底中形成第二阱区，所述第二阱区具有第一导电型；在所述第二阱区中形成第一顶掺杂区，并在所述第一阱区中形成第二顶掺杂区，所述第一顶掺杂区与所述第二顶掺杂区具有所述第一导电型；在所述衬底上形成隔离结构，其中所述第二顶掺杂区位于所述隔离结构下方；在所述衬底上形成栅极结构，其中所述栅极结构覆盖部分的所述隔离结构；以及在所述栅极结构的一侧与所述隔离结构的一侧的所述衬底中分别形成具有所述第二导电型的源极区与漏极区，其中所述源极区位于所述第一顶掺杂区上且与所述栅极结构相邻，所述漏极区与所述隔离结构相邻。
基于上述，由于本发明的半导体元件在源极区下方增加顶掺杂区可降低电流路径的阻值，提升半导体元件的击穿电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为本发明的实施例的半导体元件的俯视示意图。
图1B为本发明的实施例的半导体元件的顶掺杂区与其他构件的俯视示意图。
图2A～图2H为本发明的实施例的半导体元件的制造方法的剖面示意图，其中图2H为依据图1A的半导体元件的剖线A-A＇的剖面示意图。
图3为顶掺杂区的掺杂轮廓。
图4为本发明的实施例的超高压半导体的电性图。
【符号说明】
10:半导体元件
100:衬底
102、106、114:图案化的掩模层
104、108、116、118:离子注入工艺
110:第一阱区
112:第二阱区
120、120a、120b:顶掺杂区
122、122a、122b:梯区
130:源极区
132、134:掺杂区
140:漏极区
200:隔离结构
200a:第一隔离结构
200b:第二隔离结构
200c:第三隔离结构
200d:第四隔离结构
300:栅极结构
302:栅氧化层
304:栅极
306:间隙壁
A-A＇、B-B＇、C-C＇:剖线
D1、D2:距离
IR:内围区域
L:直线区域
MF:多个指状区域
R:转弯区域
OR:外围区域
S10、S20、S100、S200:曲线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在以下的实施例中，第一导电型为P型，而第二导电型为N型；然而，本发明并不以此为限。在其他实施例中，第一导电型可以为P型，且第二导电型可以为N型。P型掺杂例如是硼，且N型掺杂例如是磷或砷。
本文的示意图仅是用以示意本发明部分的实施例。因此，示意图中所示的各个元件的形状、数量及比例大小不应被用来限制本发明。
图1A为本发明的实施例的半导体元件的俯视示意图。图1B为本发明的实施例的半导体元件的顶掺杂区与其他构件的俯视示意图。图2H为依据图1A的半导体元件的剖面示意图。在此需说明的是，图2H是对应于图1A的剖线A-A＇的剖面示意图。
请同时参照图1A、图1B以及图2H，本实施例的半导体元件10例如是一种超高压元件，其操作电压例如是300V至1000V。在一实施例中，半导体元件10包括衬底100、第一阱区110、顶掺杂区120、隔离结构200、栅极结构300、源极区130以及漏极区140。在本实施例中，在源极区130与漏极区140之间形成多个指状区域MF，因此，本实施例的半导体元件10也可称为指状超高压元件。详细地说，源极区130与漏极区140之间例如包括多个直线区域L以及多个转弯区域R。两个彼此平行的直线区域L与将所述两个直线区域L相连的一个转弯区域R可构成一个指状区域，因此，多个直线区域L与多个转弯区域R彼此相连而形成多个指状区域MF。各个转弯区域R例如为呈C字型、U字型或是跑道型转弯区域。
衬底100例如为具有第一导电型的半导体衬底。举例来说，在本实施例中，衬底100为P型衬底，且衬底100的材料可例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。在另一实施例中，衬底100也可为绝缘体上硅(SOI)衬底。在又一实施例中，衬底100可为P型外延(P-epi)晶圆。
第一阱区110设置于衬底100中且具有第二导电型。第一阱区110例如为N型阱区，且例如为高压N型阱区(HVNW)。
在本实施例中，半导体元件10可还包括第二阱区112。第二阱区112具有第一导电型。第二阱区112例如为P型阱区。在本实施例中，第二阱区112形成于衬底100中，且其侧壁延伸至第一阱区110中。第二阱区112例如做为半导体元件10的源极阱区。
源极区130以及漏极区140例如设置于衬底100中且具有第二导电型。源极区130以及漏极区140例如为N型掺杂区。在本实施例中，源极区130位于第二阱区112中，而漏极区140位于第一阱区110中。在图1A中，源极区130位于多个指状区域MF的外围区域OR之中，而漏极区140位于多个指状区域MF所围的内围区域IR之中。
在本实施例中，半导体元件10可还包括掺杂区132以及134。掺杂区132以及134具有第一导电型，例如为P型掺杂区。掺杂区132又称为块状掺杂区，其位于第二阱区112中且与源极区130相邻。掺杂区134位于衬底100中。
隔离结构200位于衬底100上且位于源极区130以及漏极区140之间。在本实施例中，隔离结构200包括第一隔离结构200a、第二隔离结构200b、第三隔离结构200c以及第四隔离结构200d。第一隔离结构200a位于衬底100上，且与掺杂区134相邻。第二隔离结构200b位于掺杂区134与掺杂区132之间，且覆盖部分的第二阱区112。第三隔离结构200c位于第一阱区110上，且位于源极区130与漏极区140之间。在图1A中，第三隔离结构200c设置于源极区130与漏极区140之间的多个指状区域MF上。第四隔离结构200d位于第一阱区110上，与漏极区140相邻。换言之，源极区130位于第二隔离结构200b与第三隔离结构200c之间，而漏极区140位于第三隔离结构200c与第四隔离结构200d之间。在本实施例中，隔离结构200例如是场氧化物(field oxide)层。亦即，隔离结构200的材料例如为绝缘材料，且例如为未掺杂的氧化硅、氮化硅或其组合。
栅极结构300例如设置于源极区130与漏极区140之间的衬底100以及第三隔离结构200c上。从另一个角度来看，栅极结构300覆盖部分的第一阱区110以及第二阱区112，与源极区130相邻，并且覆盖部分的第三隔离结构200c。在本实施例中，栅极结构300包括栅氧化层302、栅极304以及间隙壁306。栅氧化层302例如设置于衬底100上，且位于源极区130与第三隔离结构200c之间。栅极304例如设置于栅氧化层302与第三隔离结构200c上。间隙壁306例如设置于栅极304的侧壁上。栅氧化层302与间隙壁306的材料例如是氧化硅、氮化硅或其组合。栅极304的材料例如是金属或其合金、多晶硅或其组合。
在本发明的实施例中，顶掺杂区120包括顶掺杂区120a以及顶掺杂区120b。顶掺杂区120具有第一导电型，例如为P型。顶掺杂区120a设置于源极区130以及掺杂区134下方。在一些实施例中，顶掺杂区120a在第二阱区112之中，且向下延伸至衬底100中，使得顶掺杂区120a的底表面与衬底100的顶表面之间的距离D1大于第二阱区112的底表面与衬底100的顶表面之间的距离D2。顶掺杂区120b设置于第三隔离结构200c下方的第一阱区110中(如图2H所述)。在另一些实施例中，顶掺杂区120a设置于第二阱区112之中，且顶掺杂区120a的底表面与衬底100的顶表面之间的距离D1小于第二阱区112的底表面与衬底100的顶表面之间的距离D2(未示出)。
在图1A中，源极区130位于多个指状区域MF外围的外围区域OR中，顶掺杂区120a位于源极区130下方。顶掺杂区120b设置在多个指状区域MF之中的第三隔离结构200c的下方。为了清楚起见，在图1B中，未绘示出源极区130以及第三隔离结构200c，以清楚地示出顶掺杂区120a、120b所在的位置。在图1B中，顶掺杂区120a位于多个指状区域MF外围的外围区域OR中，而顶掺杂区120b设置多个指状区域MF之中。
图3的曲线S100以及S200分别为图2H中剖线B-B＇以及C-C＇的顶掺杂区120a以及120b的掺杂轮廓。请参照图1B、图2H以及图3，在一些实施例中，顶掺杂区120a的掺杂轮廓的曲线S200的峰值，比顶掺杂区120b的掺杂轮廓的曲线S100的峰值接近衬底100的表面。亦即，顶掺杂区120b的峰值比顶掺杂区120a的峰值的深度深。
请参照图1A、图2H，在本实施例中，半导体元件10可还包括梯区122。梯区122包括梯区122a与122b。梯区122具有第二导电型，例如为N型。梯区122a设置于第二阱区112之中，位于源极区130、掺杂区134与顶掺杂区120a之间。梯区122b位于第三隔离结构200c与顶掺杂区120b之间。梯区122与顶掺杂区120可以具有相同或是相似的形状。
在本实施例的半导体元件10中，在源极区130以及掺杂区132下方增加了梯区122a以及顶掺杂区120a，可以降低漏极区140至掺杂区132之间的电流路径的电阻，以允许更大的电流可以通过电流路径，再经由掺杂区130与132流出。因此，通过梯区122a以及顶掺杂区120a可以提高元件的击穿电压，提升元件的效能。
图2A～图2H为本发明的一实施例的半导体元件的制造方法的剖面示意图。在此必须说明的是，在此实施例中省略了部分上述的相同技术内容的说明。关于省略部分的说明可参考上述实施例的描述与效果，下述实施例不再重复赘述。
请参照图2A，提供具有第一导电型的衬底100。接着在衬底100中形成具有第二导电型的第一阱区110。在本实施例中，衬底100为P型衬底，且第一阱区110为N型高压阱区。在衬底100中形成第一阱区110的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层102。接着，通过进行离子注入工艺104，以在衬底100中注入掺杂。上述离子注入工艺104所注入的掺杂例如是磷或砷，掺杂的剂量例如是2×E12cm-2至5×E12cm-2。在移除上述的图案化的掩模层102之后，可以再进行热处理工艺，以形成第一阱区110。
请参照图2B，在第一阱区110中形成具有第一导电型的第二阱区112。在本实施例中，第二阱区112为P型阱区。形成第二阱区112的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层106。接着，通过图案化的掩模层106进行离子注入工艺108。上述的离子注入工艺108所注入的掺杂例如是硼，掺杂的剂量例如是8×E12cm-2至1.2×E13cm-2。之后，移除上述的图案化的掩模层106且进行热处理工艺，以在第一阱区110中形成第二阱区112。
请参照图2C，在第二阱区112中形成顶掺杂区120a，并在第一阱区110中形成顶掺杂区120b。在本实施例中，顶掺杂区120的导电型为P型。顶掺杂区120a、120b可以在同一步骤中同时形成。在一些实施例中，形成顶掺杂区120a、120b的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层114。接着，以图案化的掩模层114为掩模，进行离子注入工艺116，以在第二阱区112中形成顶掺杂区120a，并在第一阱区110中形成顶掺杂区120b。上述离子注入工艺116所注入的掺杂例如是硼，掺杂的剂量例如是5×E12cm-2至1×E13cm-2。之后，移除上述的图案化的掩模层114。形成后的顶掺杂区120a自第二阱区112的顶部表面向下延伸。形成后的顶掺杂区120b自第一阱区110的顶部表面向下延伸。
请参照图2D，在第二阱区112中形成具有第二导电型的梯区122a，并在第一阱区110中形成具有第二导电型的梯区122b。在本实施例中，梯区122a、122b的导电型为N型。梯区122a、122b可以在同一步骤中同时形成。在一些实施例中，在第一阱区110中形成梯区122a、122b例如包括以下步骤。通过图案化的掩模层114为掩模，进行离子注入工艺118。上述离子注入工艺118所注入的掺杂例如是磷或砷，掺杂的剂量例如是1×E12cm-2至5×E12cm-2。之后，移除上述的图案化的掩模层114。在移除上述的图案化的掩模层114之后，进行热处理工艺，以顶掺杂区120a、120b以及梯区122a、122b中的掺杂扩散至预定的宽度以及深度，使顶掺杂区120a、120b以及梯区122a、122b具有所需的轮廓。上述热处理工艺的温度例如为1000℃。
形成后的梯区122a自第二阱区112的顶部表面向下延伸。形成后的梯区122b自第一阱区110的顶部表面向下延伸。梯区122在衬底100中的深度小于顶掺杂区120在衬底100中的深度。换言之，梯区122a位于顶掺杂区120a上方，而梯区122b位于顶掺杂区120b上方。
请参照图2E，在衬底100上形成隔离结构200。隔离结构200的形成方法可例如是局部氧化隔离法或浅沟道隔离法。在本实施例中，隔离结构200的形成方法为局部区域氧化法。隔离结构200包括第一隔离结构200a、第二隔离结构200b、第三隔离结构200c以及第四隔离结构200d。
请参照图2F，在衬底100上形成栅极结构300，且形成的栅极结构300覆盖部分的第三隔离结构200c。在本实施例中，栅极结构300包括栅氧化层302、栅极304以及间隙壁306。在衬底100上形成栅极结构300的方法例如包括以下步骤。首先，通过热氧化法(或化学气相沉积法)在衬底100上形成栅氧化材料层以与栅极材料层。之后，通过光刻与刻蚀工艺将栅极材料层以与栅氧化材料层图案化，以形成栅极304以与栅氧化层302。之后，通过热氧化法或化学气相沉积法形成间隙壁材料层，再对间隙壁材料层进行非等向性刻蚀工艺，以在栅极304的侧壁上形成间隙壁306。形成的栅氧化层302例如与第三隔离结构200c相邻且位于第二隔离结构200b与第三隔离结构200c之间。形成的栅极304例如位于栅氧化层302与第三隔离结构200c上。
请参照图2G，在栅极结构300的一侧与第三隔离结构200c的一侧的衬底100中分别形成源极区130与漏极区140。在本实施例中，源极区130与漏极区140具有第二导电型，例如为为N型。形成源极区130与漏极区140例如包括以下步骤。首先，在衬底100上形成图案化的掩模层(未绘示)。接着，通过图案化的掩模层进行离子注入工艺。离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是1×E15cm-2至5×E15cm-2。之后，移除上述的图案化的掩模层，并进行热处理工艺，以在衬底100中分别形成源极区130与漏极区140。形成后的源极区130例如位于第二阱区112中并与栅极结构300相邻，且位于第二隔离结构200b与第三隔离结构200c之间。形成后的漏极区140例如位于第一阱区110中且位于第三隔离结构200c与第四隔离结构200d之间。
请参照图2H，在衬底100与第二阱区112中分别形成掺杂区132与134。在本实施例中，掺杂区132与134具有第一导电型，例如为P型。在衬底100与第二阱区112中分别形成掺杂区132与134的方法例如包括以下步骤。首先，在衬底100上形成图案化的掩模层(未绘示)。接着，通过图案化的掩模层进行离子注入工艺。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×E15cm-2至5×E15cm-2。之后，移除上述的图案化的掩模层且进行热处理工艺，以在衬底100与第二阱区112中分别形成掺杂区132与134。形成后的掺杂区134第一隔离结构200a与第二隔离结构200b之间。形成后的掺杂区132位于第二隔离结构200b与源极区130之间。
请同时参照图1A、图1B以及图2H，在本发明的实施例中，梯区122a、122b以及顶掺杂区120a、120b所需的图案化掩模层可以经由同一道掩模工艺来形成，因此，可以不增加工艺成本，而降低电流路径电阻，并提升元件效能。
请参照图4，在一些实施例中，半导体元件为超高压元件，其在关闭状态的击穿电压为500伏特，通过在源极区下方增加梯区以及顶掺杂区，可以使其开启状态(栅极电压施加电压为7.5伏特)的击穿电压从375伏特(如曲线S10所示)提升至398伏特(如曲线S20所示)。因此，本发明在源极区以及掺杂区下方增加梯区以及顶掺杂区可以提升超高压元件的效能。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体元件，包括:
衬底，具有第一导电型；
第一阱区，设置于所述衬底中且具有第二导电型；
第二阱区，设置于所述衬底中且具有所述第一导电型；
源极区与漏极区，设置于所述衬底中且具有所述第二导电型，所述漏极区位于所述第一阱区中，所述源极区位于所述第二阱区中；
隔离结构，设置于所述源极区与所述漏极区之间；
栅极结构，设置于所述源极区与所述漏极区之间的所述衬底上，其中所述栅极结构覆盖部分的所述隔离结构；
第一顶掺杂区，设置于所述源极区下方的所述第二阱区中且具有所述第一导电型；以及
第二顶掺杂区，设置于所述隔离结构下方的所述第一阱区中且具有所述第一导电型。
2.根据权利要求1所述的半导体元件，还包括具有所述第一导电型的掺杂区，位于所述第二阱区中，且位于第一顶掺杂区上方，与所述源极区相邻。
3.根据权利要求2所述的半导体元件，还包括具有第一导电型的第一梯区与第二梯区，所述第一梯区位于所述掺杂区以及所述源极区之间，所述第二梯区位于所述隔离结构与所述第二顶掺杂区之间。
4.根据权利要求3所述的半导体元件，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域形成的多个指状区域，所述隔离结构形成在所述多个指状区域上。
5.根据权利要求4所述的半导体元件，其中所述第一顶掺杂区与所述第一梯区位于所述多个指状区域外围的外围区域中；所述第一顶掺杂区与所述第一梯区位于所述多个指状区域中。
6.一种半导体元件的制造方法，包括:
在具有第一导电型的衬底中形成第一阱区，所述第一阱区具有第二导电型；
在所述衬底中形成第二阱区，所述第二阱区具有第一导电型；
在所述第二阱区中形成第一顶掺杂区，并在所述第一阱区中形成第二顶掺杂区，所述第一顶掺杂区与所述第二顶掺杂区具有所述第一导电型；
在所述衬底上形成隔离结构，其中所述第二顶掺杂区位于所述隔离结构下方；
在所述衬底上形成栅极结构，其中所述栅极结构覆盖部分的所述隔离结构；以及
在所述栅极结构的一侧与所述隔离结构的一侧的所述衬底中分别形成具有所述第二导电型的源极区与漏极区，其中所述源极区位于所述第一顶掺杂区上且与所述栅极结构相邻，所述漏极区与所述隔离结构相邻。
7.根据权利要求6所述的半导体元件的制造方法，还包括形成具有所述第一导电型的掺杂区，位于所述第二阱区中，且位于第一顶掺杂区上方，与所述源极区相邻。
8.根据权利要求7所述的半导体元件的制造方法，还包括形成具有第一导电型的第一梯区与第二梯区，所述第一梯区位于所述掺杂区以及所述源极区之间，所述第二梯区位于所述隔离结构与所述第二顶掺杂区之间。
9.根据权利要求8所述的半导体元件的制造方法，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域形成的多个指状区域，所述隔离结构形成在所述多个指状区域上。
10.根据权利要求9所述的半导体元件的制造方法，其中所述第一顶掺杂区与所述第一梯区形成于所述多个指状区域外围的外围区域中；所述第一顶掺杂区与所述第一梯区形成于所述多个指状区域中。
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| CN202010080361.7A CN113224159A (zh) | 2020-02-05 | 2020-02-05 | 半导体元件及其制造方法 |
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| CN113224159A true CN113224159A (zh) | 2021-08-06 |
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