TWI683438B - 半導體元件 - Google Patents

Abstract

一種半導體元件，其包括基底、第一摻雜區、第二摻雜區、隔離結構及閘極結構。基底包括第一區及與第一區相連的第二區。第一摻雜區具有第一導電型，位於基底中且包括第一螺旋狀區域及塊狀區域。第二摻雜區具有第一導電型，位於基底中且包括第二螺旋狀區域及外圍區域。隔離結構設置於第一摻雜區與第二摻雜區之間。閘極結構設置於第一摻雜區與第二摻雜區之間且覆蓋部分的基底及部分的隔離結構。

Description

半導體元件

本發明是有關於一種半導體元件。

超高壓元件在操作時必須具有高崩潰電壓（breakdown voltage）以及低的開啟電阻（on-state resistance），以減少功率損耗。具有高崩潰電壓以及低開啟電阻的超高壓元件在應用時可具有較低的功率損耗，且較低的開啟電阻則可以使得電晶體在飽和狀態時具有較高的汲極電流藉以增加超高壓元件的操作速度。在目前的超高壓元件中，經常發現在源極端會有非常大的電流聚集效應，因而成為崩潰點，導致元件的崩潰電壓下降，而且漏電流的情況非常嚴重。

基於此，目前極需一種具有高崩潰電壓及/或低開啟電阻的超高壓元件，以提升超高壓元件的應用性。

本發明的實施例提供一種具有高崩潰電壓以及低開啟電阻的半導體元件。

本發明提供一種半導體元件，其包括基底、第一摻雜區、第二摻雜區、隔離結構及閘極結構。基底包括第一區及與第一區相連的第二區。第一摻雜區具有第一導電型，位於基底中且包括第一螺旋狀區域及塊狀區域。第一螺旋狀區域在第一區中。塊狀區域在第二區中且與第一螺旋狀區域連接。第二摻雜區具有第一導電型，位於基底中且包括第二螺旋狀區域及外圍區域。第二螺旋狀區域在第一區中且夾於第一螺旋狀區域之中。外圍區域在第一區以及第二區的邊緣且環繞第一螺旋狀區域與塊狀區域，並且與第二螺旋狀區域連接。隔離結構設置於第一摻雜區與第二摻雜區之間。閘極結構設置於第一摻雜區與第二摻雜區之間且覆蓋部分的基底及部分的隔離結構。

在本發明的一些實施例中，上述的第一螺旋狀區域以及第二螺旋狀區域的形狀各自為方形螺旋狀區域、圓形螺旋狀區域或橢圓形螺旋狀區域。

在本發明的一些實施例中，上述的第一螺旋狀區域包括彼此相連的多個第一直線區域及多個第一彎曲區域，且第二螺旋狀區域包括彼此相連的多個第二直線區域及多個第二彎曲區域。第一直線區域與第二直線區域交替設置，且第一彎曲區域與第二彎曲區域交替設置。

在本發明的一些實施例中，上述的第一螺旋狀區域中最接近第一區邊緣的第一直線區域與塊狀區域連接，且第二螺旋狀區域中最接近第一區與第二區交界面的第二直線區域與外圍區域連接。

在本發明的一些實施例中，上述的第一螺旋狀區域的第一起始部與第二螺旋狀區域的第二起始部彼此相扣。

在本發明的一些實施例中，上述的第一螺旋狀區域的第一起始部呈U型與倒U型其中之一，且第二螺旋狀區域的第二起始部呈U型與倒U型其中之另一。

在本發明的一些實施例中，在第一區中的隔離結構包括中心區、雙螺旋區及連接區，且在第二區中的隔離結構包括環繞區。中心區呈S型且位於第一螺旋狀區域的第一起始部與第二螺旋狀區域的第二起始部之間。雙螺旋區環繞在中心區的外圍。連接區呈L型且連接中心區與雙螺旋區。連接區的第一端連接中心區的第一端。連接區的第二端連接雙螺旋區的第二起始端。雙螺旋區的第一起始端連接中心區的第二端。環繞區環繞塊狀區域。環繞區的第一端連接雙螺旋區的第一末端，且環繞區的第二端連接雙螺旋區的第二末端。

在本發明的一些實施例中，上述的半導體元件更包括導體層。導體層設置於閘極結構的上方且與第二摻雜區電性連接。導體層至少自第二摻雜區的上方延伸至部分隔離結構的上方。設置於第二摻雜區的第二彎曲區域上的導體層的寬度大於設置於第二摻雜區的第二直線區域上的導體層的寬度。

在本發明的一些實施例中，上述的半導體元件更包括第一井區、第二井區、第三井區、第三摻雜區及第四摻雜區。第一井區具有第二導電型且設置於基底中，其中第二摻雜區設置於第一井區中且閘極結構覆蓋部分的第一井區。第二井區具有第一導電型且設置於基底中，其中第一井區與第一摻雜區設置於第二井區中。第三井區具有第一導電型且設置於基底中。第三井區與第二井區相鄰。第三摻雜區具有第二導電型且設置於第一井區中。第三摻雜區與第二摻雜區相鄰。第四摻雜區具有第二導電型且設置於第三井區中。

在本發明的一些實施例中，上述的半導體元件更包括頂層及梯層。頂層具有第二導電型且設置於隔離結構下方的基底中。梯層具有第一導電型且設置於隔離結構與頂層之間。

基於上述，本發明藉由將設置於基底的第一區中的第二摻雜區佈局成由多個第二直線區域及多個第二彎曲區域所構成的螺旋狀區域，因此可提升半導體元件的崩潰電壓及降低其開啟電阻，從而在有限的半導體元件的尺寸下提升半導體元件的電流。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依據本發明實施例之一種半導體元件的上視圖。圖2A及圖2B為圖1之切線I-I’以及II-II’的剖面圖。

以下，將以第一導電型為N型以及第二導電型為P型作為例子來說明，但本發明並不以此為限。本領域具有通常知識者應了解，亦可以將第一導電型置換成P型，將第二導電型置換成N型。在一些實施例中，P型摻質例如是硼；N型摻雜例如是磷或砷。

請參照圖1、圖2A及圖2B，本發明之半導體元件100可以是一種高壓元件、超高壓元件（操作電壓300V至1000V）、功率元件、側向擴散金氧半導體（LDMOS）或絕緣閘雙極電晶體（IGBT）。在本實施例中，半導體元件100包括基底10、第一摻雜區12、第二摻雜區14、隔離結構16a~16d以及閘極結構18。

基底10例如是具有第二導電型的半導體基底。舉例來說，基底10為P型基底。半導體基底的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底10也可例如是覆矽絕緣（SOI）基底。基底10可以是具有第二導電型的磊晶晶圓，例如P型磊晶（P-epi）晶圓。在一些實施例中，基底10包括第一區10a以及第二區10b，且第二區10b與第一區10a相連。在一些實施例中，基底10的第一區10a的大於基底10的第二區10b。基底10的第一區10a及第二區10b的形狀例如是矩形、圓形、橢圓形或其組合。在本實施例中，基底10的第一區10a及第二區10b的形狀為矩形。第一區10a的一邊與第二區10b的一邊切齊，使得第一區10a與第二區10b呈階梯狀。

第一摻雜區12具有第一導電型且位於基底10中。第一摻雜區12例如是N型汲極區（N+）。第一摻雜區12的摻雜濃度例如是1x10¹⁴ /cm² 至9x10¹⁶ /cm² 。第一摻雜區12例如是先藉由於基底10上形成圖案化的罩幕層（未繪示）後再進行離子植入製程來形成。在一些實施例中，第一摻雜區12包括第一螺旋狀區域12a及塊狀區域12b。

第一螺旋狀區域12a在第一區10a中。在本實施例中，在第一區10a中的第一螺旋狀區域12a為由內而外繞的螺旋狀區域。在本實施例中，在第一區10a中的第一螺旋狀區域12a為以順時針方向旋轉的螺旋狀區域，但本發明不以此為限。舉例來說，在第一區10a中的第一螺旋狀區域12a也可以是以逆時針方向旋轉的螺旋狀區域。第一螺旋狀區域12a可例如是方形螺旋狀區域、圓形螺旋狀區域或橢圓形螺旋狀區域等。在本實施例中，第一螺旋狀區域12a為方形螺旋狀區域。

在一實施例中，第一螺旋狀區域12a可以包括第一起始部12a_1、第一中間部12a_2與第一末端部12a_3。第一起始部12a_1例如在第一區10a的中心處。第一起始部12a_1例如是呈U型或是倒U型。第一中間部12a_2連接第一起始部12a_1及第一末端部12a_3。第一中間部12a_2例如是呈勾狀、倒的阿拉伯數字7或阿拉伯數字7的形狀。第一末端部12a_3與位於第二區10b中的塊狀區域12b連接。在一實施例中，第一末端部12a_3呈倒的L型或L型。在本實施例的圖1中，第一起始部12a_1呈倒U型；第一中間部12a_2呈倒的阿拉伯數字7的形狀；第一末端部12a_3呈倒的L型。

塊狀區域12b在第二區10b中，且與第一螺旋狀區域12a連接。塊狀區域12b可以呈矩形、圓形、橢圓形或其組合。另外，設置於第二區10b中的塊狀區域12b上可形成接觸窗，以連接高電壓，因此，在本實施例中，設置於第二區10b中的塊狀區域12b的寬度WD2會大於設置於第一區10a中的第一螺旋狀區域12a的寬度WD1。

第二摻雜區14中具有摻質，其摻質的導電型與第一摻雜區12中摻質的導電型相同。在一些實施例中，第二摻雜區14具有第一導電型且位於基底10中，其中第二摻雜區14例如是N型源極區（N+）。第二摻雜區14的摻雜濃度例如是1x10¹⁴ /cm² 至9x10¹⁶ /cm² 。第二摻雜區14例如是先藉由於基底10上形成圖案化的罩幕層（未繪示）後再進行離子植入製程來形成。在一些實施例中，第二摻雜區14包括第二螺旋狀區域14a及外圍區域14b。

第二摻雜區14的第二螺旋狀區域14a在第一區10a中且夾於第一螺旋狀區域之中12a。在本實施例中，在第一區10a中的第二螺旋狀區域14a為由內而外繞的螺旋狀區域。在本實施例中，在第一區10a中的第二螺旋狀區域14a為以順時針方向旋轉的螺旋狀區域，但本發明不以此為限。在第一區10a中的第二螺旋狀區域14a也可以是以逆時針方向旋轉的螺旋狀區域。在第一區10a中的第二螺旋狀區域14a的旋轉方向與在第一區10a中的第一螺旋狀區域12a的旋轉方向相同。第二螺旋狀區域14a可例如是方形螺旋狀區域、圓形螺旋狀區域或橢圓形螺旋狀區域等。在本實施例中，第二螺旋狀區域14a為方形螺旋狀區域。

在一實施例中，第二螺旋狀區域14a可以包括第二起始部14a_1、第二中間部14a_2與第二末端部14a_3。第二起始部14a_1例如在第一區10a的中心處。第二起始部14a_1例如是呈倒U型或是U型。在一些實施例中，第一摻雜區12的第一起始部12a_1與第二摻雜區14的第二起始部14a_1例如是彼此相扣。換言之，在一些實施例中，第一起始部12a_1例如是呈U型；第二起始部14a_1例如是呈與U型相扣的倒U型。在另一些實施例中，第一起始部12a_1例如是倒U型；第二起始部14a_1例如是呈與倒U型相扣的U型。在第一起始部12a_1與第二起始部14a_1的相扣處的第一起始部12a_1的末端及第二起始部14a_1的末端例如是呈圓形狀。第二中間部14a_2連接第二起始部14a_1及第二末端部14a_3。第二中間部14a_2例如是呈勾狀、數字7或倒的阿拉伯數字7的形狀。第二末端部14a_3與外圍區域14b連接。在一實施例中，第二末端部14a_3具有“一”字的形狀。在本實施例的圖1中，第二起始部14a_1呈倒U型；第二中間部14a_2呈阿拉伯數字7的形狀；第二末端部14a_3呈“一”字狀。

第二摻雜區14的外圍區域14b在第一區10a以及第二區10b的邊緣且環繞第一螺旋狀區域12a與塊狀區域12b，並且與第二螺旋狀區域14a的第一末端部14a_3連接。

從另一方面來說，在一些實施例中，第一螺旋狀區域12a包括彼此相連的多個第一直線區域L1及多個第一彎曲區域C1，且第二螺旋狀區域14a包括彼此相連的多個第二直線區域L2及多個第二彎曲區域C2。在本實施例中，第一螺旋狀區域12a中最接近第一區10a邊緣的沿著第一方向D1延伸的第一直線區域L1與塊狀區域12b連接，且第二螺旋狀區域14a中最接近第一區10a與第二區10b交界面的沿著第二方向D2延伸的第二直線區域L2（ 即第一末端部14a_3）與外圍區域14b連接。在一些實施例中，第一方向D1與第二方向D2正交。第一直線區域L1例如是與第二直線區域L2交替設置且第一彎曲區域C1例如是與第二彎曲區域C2交替設置。詳細地說，第一直線區域L1位於兩個直線區域L2之間（抑或第二直線區域L2位於兩個第一直線區域L1之間）；或者第一彎曲區域C1位於兩個第二彎曲區域C2之間（抑或第二彎曲區域C2位於兩個第一彎曲區域C1之間）。在一些實施例中，多個第一直線區域L1的面積的總和大於多個第一彎曲區域C1的面積的總和，且多個第二直線區域L2的面積的總和大於多個第二彎曲區域C2的面積的總和。詳細地說，多個第一直線區域L1於第一螺旋狀區域12a中所占的比例大於多個第一彎曲區域C1於第一螺旋狀區域12a中所占的比例，且多個第二直線區域L2於第二螺旋狀區域14a中所占的比例大於多個第二彎曲區域C2於第二螺旋狀區域14a中所占的比例。與習知的半導體元件中的佈局方式相比，本發明藉由上述的佈局方式可使具有高電場的第二摻雜區14的第二彎曲區域C2占整個第二摻雜區14的比例降低，以提升半導體元件100崩潰電壓及降低其開啟電阻，從而在有限的半導體元件100的尺寸下提升半導體元件100的電流。

隔離結構16c設置於第一摻雜區12與第二摻雜區14之間。在一些實施例中，隔離結構16c包括場氧化層結構或淺溝渠隔離結構。隔離結構16c包括絕緣材料。絕緣材料例如是未摻雜的氧化矽、氮化矽或其組合。隔離結構16c例如是利用場氧化隔離法或淺溝渠隔離法而形成。在一實施例中，在第一區10a中的隔離結構16c由內而外包括中心區16c1、連接區16c2及雙螺旋區16c3。在第二區10b中的隔離結構16c包括環繞區16c4。

在第一區10a中，隔離結構16c的中心區16c1位於第一螺旋狀區域12a的第一起始部12a_1與第二螺旋狀區域14a的第二起始部14a_1之間。換言之，在第一摻雜區12的第一起始部12a_1與第二摻雜區14的第二起始部14a_1例如是彼此相扣的U型與倒U型的實施例中，中心區16c1例如呈S型，其夾於U型與倒U型之間。中心區16c1例如包括第一端16c1_1及第二端16c1_2。

在第一摻雜區12的連接區16c2連接中心區16c1與雙螺旋區16c3。更具體地說，連接區16c2的第一端16c2_1連接中心區16c1的第一端16c1_1；連接區16c2的第二端16c2_2連接雙螺旋區16c3。連接區16c2例如是呈L型。雙螺旋區16c3環繞在中心區16c1的外圍。在第一摻雜區12的雙螺旋區16c3例如包括兩條相分開且同心環繞的螺旋，將第一摻雜區12的第一螺旋狀區域12a的一部分夾置於其中。雙螺旋區16c3具有第一起始端16c3_s1、第二起始端16c3_s2、第一末端16c3_t1及第二末端16c3_t2。雙螺旋區16c3的第一起始端16c3_s1連接中心區16c1的第二端16c1_2；而雙螺旋區16c3的第二起始端16c3_s2連接連接區16c2的第二端16c2_2。雙螺旋區16c3的第一末端16c3_t1及第二末端16c3_t2與第二區10b中的隔離結構16c連接。更具體地說，雙螺旋區16c3的第一末端16c3_t1及第二末端16c3_t2與第二區10b的環繞區16c4連接。

在一實施例中，在第二區10b中的隔離結構16c包括環繞區16c4。環繞區16c4環繞塊狀區域12b。環繞區16c4的第一端16c4_1連接雙螺旋區16c3的第一末端16c3_t1，且環繞區16c4的第二端16c4_2連接雙螺旋區16c3的第二末端16c3_t2。

從另一方面來說，在一些實施例中，隔離結構16c包括彼此相連的多個第三直線區域L3及多個第三彎曲區域C3。第三直線區域L3例如是設置於第一直線區域L1與第二直線區域L2之間，且第三彎曲區域C3例如是設置於第一彎曲區域C1與第二彎曲區域C2之間。在一些實施例中，多個第三直線區域L3的面積的總和大於多個第三彎曲區域C3的面積的總和。

總的來說，半導體元件100可例如是由多個直線區域L及多個彎曲區域C所構成。直線區域L包括多個第一直線區域L1、多個第二直線區域L2及多個第三直線區域L3，且彎曲區域L包括多個第一彎曲區域C1、多個第二彎曲區域C2及多個第三彎曲區域C3。

閘極結構18設置於第一摻雜區12與第二摻雜區14之間且覆蓋部分的基底10及部分的隔離結構16c。在一些實施例中，閘極結構18包括閘介電層18a以及閘極導體層18b。閘介電層18a位於基底10上，其材料例如是低介電常數材料或是高介電常數材料。低介電常數材料是指介電常數低於4的介電材料，其例如是氧化矽或氮氧化矽。高介電常數材料是指介電常數高於4的介電材料，其例如是HfAlO、HfO₂ 、Al₂ O₃ 或Si₃ N₄ 。閘介電層18a例如是藉由熱氧化法或化學氣相沉積法形成。閘極導體層18b位於閘介電層18a以及部分的隔離結構16c上，其材料例如是多晶矽、金屬、金屬矽化物或其組合等。閘極導體層18b例如是藉由化學氣相沈積法形成。在一些實施例中，閘極結構18的側壁上設置有間隙壁20。間隙壁20的材料例如是氧化矽、氮化矽或其組合。間隙壁20例如是藉由先形成間隙壁材料層後，再藉由對間隙壁材料層進行非等向性蝕刻以形成。

請繼續參照圖1、圖2A及圖2B，本發明之半導體元件100還可更包括第一井區42、第二井區44、第三井區46、第三摻雜區48、第四摻雜區50、頂層52、梯層54以及導體層30a。

第一井區42例如具有第二導電型且位於基底10中。在一些實施例中，第二摻雜區14設置於第一井區42中，且閘極結構18覆蓋部分的第一井區42。第二井區44例如具有第一導電型且位於基底10中。第二井區44例如是N井。在一些實施例中，第二井區44為高壓N井（HVNW）。在一些實施例中，第一井區42與第一摻雜區12設置於第二井區44中。第三井區46例如具有第二導電型。在一些實施例中，第三井區46位於基底10中與第二井區44相鄰。第三井區46例如是P井。

第三摻雜區48及第四摻雜區50具有第二導電型，第三摻雜區48及第四摻雜區50例如是P型濃摻雜區（P+）。第三摻雜區48位於隔離結構16b與第二摻雜區14之間的第一井區42中。第四摻雜區50位於第三井區46之中。第三摻雜區48及第四摻雜區50的摻雜濃度例如是1x10¹⁴ /cm² 至9 x 10¹⁶ /cm² 。另外，隔離結構16a覆蓋部分的第三井區46。隔離結構16b覆蓋另一部分的第三井區46，並延伸覆蓋部分第一井區42以及第二井區44。隔離結構16c與隔離結構16d位於第二井區44一側的部分第一井區42上。隔離結構16c位於第二井區44與隔離結構16d之間。

頂層52具有第二導電型，頂層52例如是P型頂層（P-Top）。頂層52位於隔離結構16c下方的第二井區44中，用以提升崩潰電壓。梯層54具有第一導電型，梯層54例如是N型梯層（N-grade）。梯層54位於頂層52與隔離結構16c之間，用以降低導通電阻。在一些實施例中，梯層54的摻雜濃度不小於井區42的摻雜濃度。頂層52的摻雜濃度例如是1x10¹¹ /cm² 至9x10¹³ /cm² 。梯層54的摻雜濃度例如是1x10¹¹ /cm² 至9x10¹³ /cm² 。頂層52及梯層54例如是藉由離子植入製程形成。

導體層30a設置於閘極結構18的上方且與第二摻雜區14電性連接。在一些實施例中，導體層30a為金屬內連線40所包含的構件。詳細地說，金屬內連線40包括介電層22、接觸窗24a~24e、導體層26a~26d、介電層28、介層窗32a、32b以及導體層30a、30b，但不以此為限。介電層22設置於基底10上。接觸窗24a~24e設置於介電層22中。導體層26a~26d設置於介電層22上。導體層26a藉由接觸窗24a而與第四摻雜區50電性連接。導體層26b藉由接觸窗24b而與第三摻雜區48電性連接，並且導體層26b藉由接觸窗24c而與第二摻雜區14電性連接。導體層26c藉由接觸窗24d與閘極導體層18b電性連接。導體層26d藉由接觸窗24e與第一摻雜區12電性連接。介電層28設置於介電層22上。介層窗32a、32b設置於介電層28中。

導體層30a、30b設置於介電層28上。換句話說，導體層30a、30b可為金屬內連線40的最上層金屬層。導體層30a及導體層30b各自藉由介層窗32a及介層窗32b而與導體層26b及導體層26d電性連接。導體層30a的寬度至少自第二摻雜區14（或自隔離結構16b）上方延伸至部分隔離結構16c上方，且藉由介層窗32a、導體層26b及接觸窗24c以電性連接第二摻雜區14。導體層30b至少自部分隔離結構16c上方延伸到部分隔離結構16d上方，且藉由介層窗32b、導體層26d及接觸窗24e以電性連接第一摻雜區12。

請同時參照圖1、圖2A及圖2B，在不同位置上的導體層30a的寬度可以相同或是不同。舉例來說，請參照圖1與2A，設置於第二摻雜區14的第二直線區域L2上之覆蓋隔離結構16c的部分的導體層30a的寬度WC1為導體層30a對應隔離結構16c的端點OP1之處至導體層30a之邊緣（鄰近導體層30b）的距離。設置於第二摻雜區14的第二彎曲區域C2上之覆蓋隔離結構16c的導體層30a的部分的寬度WC2為導體層30a對應隔離結構16c的端點OP2之處至導體層30a之邊緣（鄰近導體層50b）的距離。上述的端點OP1、OP2為隔離結構16c的末端接觸閘極介電層18a的點。在本實施例中，設置於第二彎曲區域C2上的覆蓋隔離結構16c的部分的導體層30b的寬度WC2大於設置於第二直線區域L2上的覆蓋隔離結構16c的部分的導體層30a的寬度WC1（即WC2＞WC1）。在一些實施例中，寬度WC2為寬度WC1的1倍至5倍。

詳細地說，從圖1的上視圖來看，第二摻雜區14的輪廓的曲率自第二直線區域L2至第二彎曲區域C2遞增，因此，覆蓋第二摻雜區14的導體層30a的寬度自第二直線區域L2至第二彎曲區域C2也逐漸平滑地遞增，藉此使導體層30a具有平滑的輪廓，從而可有效地均勻分散於第二摻雜區14的第二彎曲區域C1中的高電場。

綜上所述，本發明藉由將設置於基底的第一區中的第二摻雜區（源極區）佈局成由多個第二直線區域及多個第二彎曲區域所構成的螺旋狀區域，因此可減少具有高電場的第二摻雜區的第二彎曲區域占整個第二摻雜區的比例，以提升半導體元件的崩潰電壓及降低其開啟電阻，從而在有限的半導體元件的尺寸下提升半導體元件的電流。再者，藉由使導體層的寬度隨著第二摻雜區的第二彎曲區域的曲率增加而增加，可有效地均勻分散於第二摻雜區的第二彎曲區域中的高電場，藉此可使半導體元件具有高崩潰電壓、低漏電流以及高靜電放電保護的特性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧半導體元件10‧‧‧基底10a‧‧‧第一區10b‧‧‧第二區12‧‧‧第一摻雜區12a‧‧‧第一螺旋狀區域12a_1‧‧‧第一起始部12a_2‧‧‧第一中間部12a_3‧‧‧第一末端部12b‧‧‧塊狀區域14‧‧‧第二摻雜區14a‧‧‧第二螺旋狀區域14a_1‧‧‧第一起始部14a_2‧‧‧第一中間部14a_3‧‧‧第一末端部14b‧‧‧外圍區域16a、16b、16c、16d‧‧‧隔離結構16c1‧‧‧中心區16c1_1‧‧‧第一端16c1_2‧‧‧第二端16c2‧‧‧連接區16c2_1‧‧‧第一端16c2_2‧‧‧第二端16c3‧‧‧雙螺旋區16c3_s1‧‧‧第一起始端16c3_s2‧‧‧第二起始端16c3_t1‧‧‧第一末端16c3_t2‧‧‧第二末端16c4‧‧‧環繞區16c4_1‧‧‧第一端16c4_2‧‧‧第二端18‧‧‧閘極結構18a‧‧‧閘介電層18b‧‧‧閘極導體層20‧‧‧間隙壁22、28‧‧‧介電層24a、24b、24c、24d、24e‧‧‧接觸窗26a、26b、26c、26d、30a、30b‧‧‧導體層32a、32b‧‧‧介層窗40‧‧‧金屬內連線42‧‧‧第一井區44‧‧‧第二井區46‧‧‧第三井區48‧‧‧第三摻雜區50‧‧‧第四摻雜區52‧‧‧頂層54‧‧‧梯層L‧‧‧直線區域L1‧‧‧第一直線區域L2‧‧‧第二直線區域L3‧‧‧第三直線區域C‧‧‧彎曲區域C1‧‧‧第一彎曲區域C2‧‧‧第二彎曲區域C3‧‧‧第三彎曲區域D1‧‧‧第一方向D2‧‧‧第二方向WC1、WC2、WD1、WD2‧‧‧寬度OP1、OP2‧‧‧端點I-I’、II-II’‧‧‧線

圖1是依據本發明實施例之一種半導體元件的上視圖。 圖2A及圖2B為圖1之切線I-I’以及II-II’的剖面圖。

100‧‧‧半導體元件

10a‧‧‧第一區

10b‧‧‧第二區

12‧‧‧第一摻雜區

12a‧‧‧第一螺旋狀區域

12a_1‧‧‧第一起始部

12a_2‧‧‧第一中間部

12a_3‧‧‧第一末端部

12b‧‧‧塊狀區域

14‧‧‧第二摻雜區

14a‧‧‧第二螺旋狀區域

14a_1‧‧‧第一起始部

14a_2‧‧‧第一中間部

14a_3‧‧‧第一末端部

14b‧‧‧外圍區域

16c‧‧‧隔離結構

16c1‧‧‧中心區

16c1_1‧‧‧第一端

16c1_2‧‧‧第二端

16c2‧‧‧連接區

16c2_1‧‧‧第一端

16c2_2‧‧‧第二端

16c3‧‧‧雙螺旋區

16c3_s1‧‧‧第一起始端

16c3_s2‧‧‧第二起始端

16c3_t1‧‧‧第一末端

16c3_t2‧‧‧第二末端

16c4‧‧‧環繞區

16c4_1‧‧‧第一端

16c4_2‧‧‧第二端

18‧‧‧閘極結構

L‧‧‧直線區域

L1‧‧‧第一直線區域

L2‧‧‧第二直線區域

L3‧‧‧第三直線區域

C‧‧‧彎曲區域

C1‧‧‧第一彎曲區域

C2‧‧‧第二彎曲區域

C3‧‧‧第三彎曲區域

D1‧‧‧第一方向

D2‧‧‧第二方向

WD1、WD2‧‧‧寬度

I-I’、II-II’‧‧‧線

Claims (10)

1. 一種半導體元件，包括： 基底，包括第一區以及與所述第一區相連的第二區； 第一摻雜區，具有第一導電型，位於所述基底中，包括： 第一螺旋狀區域，在所述第一區中； 塊狀區域，在所述第二區中，與所述第一螺旋狀區域連接； 第二摻雜區，具有所述第一導電型，位於所述基底中，包括： 第二螺旋狀區域，在所述第一區中，夾於所述第一螺旋狀區域之中； 外圍區域，在所述第一區以及所述第二區的邊緣，環繞所述第一螺旋狀區域與所述塊狀區域，且與所述第二螺旋狀區域連接； 隔離結構，設置於所述第一摻雜區與所述第二摻雜區之間；以及 閘極結構，設置於所述第一摻雜區與所述第二摻雜區之間且覆蓋部分的所述基底及部分的所述隔離結構。
2. 如申請專利範圍第1項所述的半導體元件，其中所述第一螺旋狀區域以及所述第二螺旋狀區域的形狀各自為方形螺旋狀區域、圓形螺旋狀區域或橢圓形螺旋狀區域。
3. 如申請專利範圍第1項所述的半導體元件，其中： 所述第一螺旋狀區域包括彼此相連的多個第一直線區域及多個第一彎曲區域；以及 所述第二螺旋狀區域包括彼此相連的多個第二直線區域及多個第二彎曲區域， 其中所述多個第一直線區域與所述多個第二直線區域交替設置；所述多個第一彎曲區域與所述多個第二彎曲區域交替設置。
4. 如申請專利範圍第3項所述的半導體元件，其中： 所述第一螺旋狀區域中最接近所述第一區邊緣的所述第一直線區域與所述塊狀區域連接；以及 所述第二螺旋狀區域中最接近所述第一區與所述第二區交界面的所述第二直線區域與所述外圍區域連接。
5. 如申請專利範圍第3項所述的半導體元件，其中所述第一螺旋狀區域的第一起始部與所述第二螺旋狀區域的第二起始部彼此相扣。
6. 如申請專利範圍第5項所述的半導體元件，其中所述第一螺旋狀區域的所述第一起始部呈U型與倒U型其中之一；所述第二螺旋狀區域的所述第二起始部呈U型與倒U型其中之另一。
7. 如申請專利範圍第5項所述的半導體元件，其中： 在所述第一區中的所述隔離結構包括： 中心區，呈S型，位於所述第一螺旋狀區域的所述第一起始部與所述第二螺旋狀區域的所述第二起始部之間； 雙螺旋區，環繞在所述中心區的外圍；以及 連接區，呈L型，連接所述中心區與所述雙螺旋區， 其中所述連接區的第一端連接所述中心區的第一端，所述連接區的第二端連接所述雙螺旋區的第二起始端，所述雙螺旋區的第一起始端連接所述中心區的第二端；以及 在所述第二區中的所述隔離結構包括： 環繞區，環繞所述塊狀區域，所述環繞區的第一端連接所述雙螺旋區的第一末端，所述環繞區的第二端連接所述雙螺旋區的第二末端。
8. 如申請專利範圍第3項所述的半導體元件，更包括導體層，設置於所述閘極結構的上方且與所述第二摻雜區電性連接，其中所述導體層至少自所述第二摻雜區的上方延伸至部分所述隔離結構的上方，其中設置於所述第二摻雜區的所述第二彎曲區域上的所述導體層的寬度大於設置於所述第二摻雜區的所述第二直線區域上的所述導體層的寬度。
9. 如申請專利範圍第1項所述的半導體元件，更包括： 第一井區，具有第二導電型，設置於所述基底中，其中所述第二摻雜區設置於所述第一井區中，且所述閘極結構覆蓋部分的所述第一井區； 第二井區，具有所述第一導電型，設置於所述基底中，其中所述第一井區與所述第一摻雜區設置於所述第二井區中； 第三井區，具有所述第一導電型，設置於所述基底中且與所述第二井區相鄰； 第三摻雜區，具有所述第二導電型，設置於所述第一井區中且與所述第二摻雜區相鄰；以及 第四摻雜區，具有所述第二導電型，設置於所述第三井區中。
10. 如申請專利範圍第1項所述的半導體元件，更包括： 頂層，具有第二導電型，設置於所述隔離結構下方的所述基底中；以及 梯層，具有所述第一導電型，設置於所述隔離結構與所述頂層之間。

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