TWI727688B - 半導體元件及其製造方法 - Google Patents

Abstract

本發明提供一種半導體元件，包括：基底，具有第一導電型；井區，具有第二導電型，設置於所述基底中；源極區與汲極區，具有所述第二導電型，分別位於所述基底與所述井區中，其中所述源極區與所述汲極區之間包括多個直線區域以及多個轉彎區域；閘極結構，設置於所述源極區與所述汲極區之間的所述基底上；多個第一頂摻雜區，具有所述第一導電型，設置於每一所述多個直線區域中；以及多個第二頂摻雜區，具有所述第一導電型，設置於每一所述多個轉彎區域中且與所述每一轉彎區域共形。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種超高壓半導體元件及其製造方法。

超高壓半導體元件在操作時必須具備較高的崩潰電壓（breakdown voltage）以及較低的導通電阻（on-state resistance）。目前發現超高壓半導體元件的崩潰電壓對於基底的阻值的敏感度較高，使得超高壓半導體元件的崩潰電壓易受基底的阻值影響而下降。

本發明提供一種半導體元件及其製造方法，可以降低半導體元件的崩潰電壓對於基底的阻值的敏感度，從避免所形成的半導體元件的崩潰電壓受基底的阻值的影響而降低。

本發明的半導體元件包括：基底，具有第一導電型；井區，具有第二導電型，設置於所述基底中；源極區與汲極區，具有所述第二導電型，所述汲極區位於所述基底中，所述汲極區位於所述井區中，其中所述源極區與所述汲極區之間包括多個直線區域以及多個轉彎區域；閘極結構，設置於所述源極區與所述汲極區之間的所述基底上；多個第一頂摻雜區，具有所述第一導電型，設置於每一所述多個直線區域中；以及多個第二頂摻雜區，具有所述第一導電型，設置於每一所述多個轉彎區域中且與所述每一轉彎區域共形。

本發明的半導體元件的製造方法包括以下步驟。於具有第一導電型的基底中形成井區，所述井區具有第二導電型；於所述井區中形成具有所述第一導電型的多個頂摻雜區；於所述基底上形成隔離結構，其中所述多個頂摻雜區位於所述隔離結構下方；於所述基底上形成閘極結構，其中所述閘極結構覆蓋部分的所述隔離結構；以及在所述閘極結構的一側與所述隔離結構的一側的所述基底中分別形成具有所述第二導電型的源極區與汲極區，其中所述源極區與所述閘極結構相鄰，所述汲極區與所述隔離結構相鄰。所述源極區與所述汲極區之間包括多個直線區域以及多個轉彎區域，在每一轉彎區域中的所述多個頂摻雜區與所述每一轉彎區域共形。

基於上述，本發明在半導體元件將轉彎區域中設置與其共形的多個頂摻雜區可以降低半導體元件的崩潰電壓對於基底的阻值的敏感度，從避免所形成的半導體元件的崩潰電壓受基底的阻值的影響而降低。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下的實施例中，第一導電型為P型，而第二導電型為N型；然而，本發明並不以此為限。在其他實施例中，第一導電型可以為P型，且第二導電型可以為N型。P型摻雜例如是硼，且N型摻雜例如是磷或砷。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文的示意圖僅是用以示意本發明部分的實施例。因此，示意圖中所示之各個元件的形狀、數量及比例大小不應被用來限制本發明。

圖1A為本發明的實施例的半導體元件的俯視示意圖。圖1B為圖1A的區域Z的放大圖。圖2H為依據圖1A的半導體元件的剖面示意圖。在此需說明的是，圖2H是對應於圖1A線A-A’ 的剖面示意圖。

請同時參照圖1A、圖1B以及圖2H，本實施例的半導體元件10例如是一種超高壓元件，其操作電壓例如是300V至1000V。在一實施例中，半導體元件10包括基底100、第一井區110、頂摻雜區120、隔離結構200、閘極結構300、源極區130以及汲極區140。在本實施例中，於源極區130與汲極區140之間形成多個指狀區域MF，因此，本實施例的半導體元件10也可稱為指狀超高壓元件。詳細地說，源極區130與汲極區140之間例如包括多個直線區域L以及多個轉彎區域C。兩個彼此平行的直線區域L與將所述兩個直線區域L相連的一個轉彎區域C可構成一個指狀區域，因此，多個直線區域L與多個轉彎區域C彼此相連而形成多個指狀區域MF。各個轉彎區域C例如為呈C字型、U字型或是跑道型轉彎區域。

基底100例如為具有第一導電型的半導體基底。舉例來說，在本實施例中，基底100為P型基底，且基底100的材料可例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。在另一實施例中，基底100也可為覆矽絕緣（SOI）基底。在又一實施例中，基底100可為P型磊晶（P-epi）晶圓。

第一井區110具有第二導電型且設置於基底100中。第一井區110例如為N型井區，且例如為高壓N型井區（HVNW）。

在本實施例中，半導體元件10可更包括第二井區112。第二井區112具有第一導電型。第二井區112例如為P型井區。在本實施例中，第二井區112形成於基底100中，且其側壁延伸至第一井區110中。第二井區112例如做為半導體元件10的源極井區。

源極區130以及汲極區140例如具有第二導電型且設置於基底100中。源極區130以及汲極區140例如為N型摻雜區。在本實施例中，源極區130位於第二井區112中，而汲極區140位於第一井區110中。在圖1A中，源極區130位於多個指狀區域MF的外圍區域OR之中，而汲極區140位於多個指狀區域MF所圍的內圍區域IR之中。

在本實施例中，半導體元件10可更包括摻雜區132以及134。摻雜區132以及134具有第一導電型，例如為P型摻雜區。摻雜區132又稱為塊狀摻雜區，其位於第二井區112中且與源極區130相鄰。摻雜區134位於基底100中。

隔離結構200位於基底100上且位於源極區130以及汲極區140之間。在本實施例中，隔離結構200包括第一隔離結構200a、第二隔離結構200b、第三隔離結構200c以及第四隔離結構200d。第一隔離結構200a位於基底100上，且與摻雜區134相鄰。第二隔離結構200b位於摻雜區134與摻雜區132之間，且覆蓋部分的第二井區112。第三隔離結構200c位於第一井區110上，且位於源極區130與汲極區140之間。

第三隔離結構200c設置於源極區130與汲極區140之間的多個指狀區域MF上。第四隔離結構200d位於第一井區110上，與汲極區140相鄰。換言之，源極區130位於第二隔離結構200b與第三隔離結構200c之間，而汲極區140位於第三隔離結構200c與第四隔離結構200d之間。在本實施例中，隔離結構200例如是場氧化物（field oxide）層。亦即，隔離結構200的材料例如為絕緣材料，且例如為未摻雜的氧化矽、氮化矽或其組合。

閘極結構300例如設置於源極區130與汲極區140之間的基底100以及第三隔離結構200c上。從另一個角度來看，閘極結構300覆蓋部分的第一井區110、第二井區112且與源極區130相鄰且閘極結構300覆蓋部分的第三隔離結構200c。在本實施例中，閘極結構300包括閘氧化層302、閘極304以及間隙壁306。閘氧化層302例如設置於基底100上，且位於源極區130與第三隔離結構200c之間。閘極304例如設置於閘氧化層302與第三隔離結構200c上。間隙壁306例如設置於閘極304的側壁上。閘氧化層302與間隙壁306的材料例如是氧化矽、氮化矽或其組合。閘極304的材料例如是金屬或其合金、多晶矽或其組合。

在本發明的實施例中，頂摻雜區120具有第一導電型，例如為P型。頂摻雜區120設置於第三隔離結構200c下方的第一井區110中。

請參照圖1A與圖2H，第三隔離結構200c設置在多個指狀區域MF中。雖然，頂摻雜區120位於第三隔離結構200c的下方，但為了清楚起見，在圖1A中，仍將頂摻雜區120所在的位置繪示出來。頂摻雜區120例如設置於源極區130與汲極區140之間的多個直線區域L以及多個轉彎區域C所形成的多個指狀區域MF中。

頂摻雜區120包括多個頂摻雜區120a與多個頂摻雜區120b。頂摻雜區120a又可稱為第一頂摻雜區；頂摻雜區120b又可稱為第二頂摻雜區。多個頂摻雜區120a設置於直線區域L中；多個頂摻雜區120b設置於轉彎區域C中。多個頂摻雜區120a的形狀與多個頂摻雜區120b的形狀不同。

請參照圖1B，舉例來說，設置於直線區域L中的多個頂摻雜區120a彼此分隔。各個頂摻雜區120a呈長條狀，其延伸方向D1與直線區域L的延伸方向D2不同。方向D1與D2大致垂直。在一些實施例中，多個頂摻雜區120a可以具有實質上相同的形狀與尺寸，但本發明不以此為限。設置於直線區域L中的頂摻雜區120a的與基底100的表面平行的截面呈矩形。呈矩形的多個頂摻雜區120a可以具有實質上相等的長度L _L，實質上相等的寬度W _L，實質上相等的間隙寬度G _L，及/或實質上相等的間距P _L，但不以此為限。長度L _L例如小於或等於80μm，根據不同的電壓需求，會調整長度L _L，寬度W _L例如小於或等於5μm，間隙寬度G _L例如小於或等於7μm，間距P _L例如小於或等於7μm，但本發明不以此為限。寬度W _L與間隙寬度G _L的比例範圍例如是0.6~1.4。

相對地，設置於轉彎區域C中的頂摻雜區120b彼此分隔。在一實施方式中，多個頂摻雜區120b與轉彎區域C共形，例如是呈跑道形、C字型或U字型。在一些實施例中，多個頂摻雜區120a可以具有實質上相似形狀，但相異的長度。詳細地說，多個頂摻雜區120b的與基底100的表面平行的截面均跑道形、呈C字型或均呈U字型，但具有不同的長度L _C。

在一些實施例中，轉彎區域C可以包括區域C1、C2、C3。區域C3靠近汲極區140，區域C1遠離汲極區140，區域C2位於區域C1與區域C3之間。在本實施例中，轉彎區域C分為三區。然而，並不以此為限。在其他實施例中，轉彎區域C可以區分為更多區域，或更少區域。

在轉彎區域C之中的頂摻雜區120b的內徑d自區域C1至區域C3逐漸增加。在區域C1之中的頂摻雜區120b ₁的內徑d ₁小於在直線區域L之間的源極區130的寬度W _S。在區域C2之中的頂摻雜區120b ₂的內徑d ₂大於在區域C1之中的頂摻雜區120b ₁的內徑d ₁，且大於在直線區域L之間的源極區130的寬度W _S。在區域C3之中的頂摻雜區120b ₃的內徑d ₃大於在區域C2之中的頂摻雜區120b ₂的內徑d ₂。即，d ₁>W _S>d ₂>d ₃。

在區域C1之中的頂摻雜區120b ₁的兩個末端E ₁、E ₁’與閘極結構300重疊。在區域C2之中的各個頂摻雜區120b ₂的兩個末端未E ₂、E ₂’以及在區域C3之中的各個頂摻雜區120b ₃的兩個末端E ₃、E ₃’未與閘極結構300重疊，且分別與直線區域L之中的最頂端的頂摻雜區120a的一側相鄰。在一些實施例中，這一些頂摻雜區120b ₃、120b ₂的末端E ₂、E ₂’以及E ₃、E ₃’與相鄰的頂摻雜區120a之間實質上具有相同的距離，但不以此為限。

在區域C3之中的任一頂摻雜區120b ₃的高度H _C3與長度L _C3大於在區域C2之中的任一頂摻雜區120b ₂的高度H _C2與長度L _C2，在區域C2之中的任一頂摻雜區120b ₂的高度H _C2與長度L _C2大於在區域C1之中的任一頂摻雜區120b ₁的高度H _C1與長度L _C1。在一些實施例中，從最靠近汲極區140的頂摻雜區120b ₃至最遠離汲極區140的頂摻雜區120b ₁，頂摻雜區120b的長度L _C從長度L _C3梯度減少至長度L _C1，頂摻雜區120b的高度H _C從高度H _C3梯度減少至高度H _C1。

在本實例中，每個頂摻雜區120b具有實質上單一的寬度W _C。在一些實施例中，多個頂摻雜區120b具有實質上相等的寬度W _C。在另一些實施例中，在區域C3之中的多個頂摻雜區120b ₃的寬度W _C3相同，在區域C2之中的多個頂摻雜區120b ₂的寬度W _C2相同，且在區域C1之中的多個頂摻雜區120b ₁的寬度W _C1相同。然而，在區域C3之中的頂摻雜區120b ₃的寬度W _C3與在區域C2之中的頂摻雜區120b ₂的寬度W _C2不同，且與在區域C1之中的頂摻雜區120b ₁的寬度W _C1不同。舉例來說，在區域C3之中的任一頂摻雜區120b ₃的寬度W _C3大於在區域C2之中的任一頂摻雜區120b ₂的寬度W _C2，在區域C2之中的任一頂摻雜區120b ₂的寬度W _C2大於在區域C1之中的任一頂摻雜區120b ₁的寬度W _C1。在一些實施例中，自最靠近汲極區140的頂摻雜區120b ₃至最遠離汲極區140的頂摻雜區120b ₁，頂摻雜區120b的寬度W _C從寬度W _C3梯度減少至寬度W _C1。

此外，在一些實施例中，多個頂摻雜區120b之間可以具有實質上相等的間距P _C。在另一些實施例中，在區域C3之中的頂摻雜區120b ₃之間的間距P _C3相同，在區域C2之中的頂摻雜區120b ₂之間的間距P _C2相同，且在區域C1之中的頂摻雜區120b ₁之間的間距P _C1相同。然而，在區域C3之中的頂摻雜區120b ₃之間的間距P _C3，與在區域C2之中的頂摻雜區120b ₂之間的間距P _C2不同，且與在區域C1之中的頂摻雜區120b ₁之間的間距P _C1不同。舉例來說，在區域C3之中的頂摻雜區120b ₃之間的間距P _C3大於在區域C2之中的頂摻雜區120b ₂之間的間距P _C2，在區域C2之中的頂摻雜區120b ₂之間的間距P _C2大於在區域C1之中的頂摻雜區120b ₁之間的間距P _C1。在一些實施例中，自最靠近汲極區140的頂摻雜區120b ₃至最遠離汲極區140的頂摻雜區120b ₁，頂摻雜區120b之間的間距P _C從間距P _C3梯度減少至間距P _C1。

此外，在一些實施例中，多個頂摻雜區120b之間可以具有實質上相等的間隙寬度G _C。在另一些實施例中，在區域C3之中的頂摻雜區120b ₃之間的間隙寬度G _C3相同，在區域C2之中的頂摻雜區120b ₂之間的間隙寬度G _C2相同，且在區域C1之中的頂摻雜區120b ₁之間的間隙寬度G _C1相同。然而，在區域C3之中的頂摻雜區120b ₃之間的間隙寬度G _C3，與在區域C2之中的頂摻雜區120b ₂之間的間隙寬度G _C2不同，且與在區域C1之中的頂摻雜區120b ₁之間的間隙寬度G _C1不同。舉例來說，在區域C3之中的頂摻雜區120b ₃之間的間隙寬度G _C3大於在區域C2之中的頂摻雜區120b ₂之間的間隙寬度G _C2，在區域C2之中的頂摻雜區120b ₂之間的間隙寬度G _C2大於在區域C1之中的頂摻雜區120b ₁之間的間隙寬度G _C1。在一些實施例中，自最靠近汲極區140的頂摻雜區120b ₃至最遠離汲極區140的頂摻雜區120b ₁，頂摻雜區120b之間的間隙寬度G _C從間隙寬度G _C3梯度減少至間隙寬度G _C1。

在區域C1中的多個頂摻雜區120b ₁之間的間隙寬度G _C1與頂摻雜區120b ₁的寬度W _C1之間的G _C1/W _C1的比例範圍，與在區域C2中的多個頂摻雜區120b ₂之間的間隙寬度G _C2與頂摻雜區120b ₂的寬度W _C2之間的G _C2/W _C2的比例範圍不同，且與在區域C3中的多個頂摻雜區120b ₃之間的間隙寬度G _C3與頂摻雜區120b ₃的寬度W _C3之間的G _C3/W _C3的比例範圍不同。在一些實施例中，在區域C1中的多個頂摻雜區120b ₁之間的間隙寬度G _C1與頂摻雜區120b ₁的寬度W _C1之間的G _C1/W _C1的比例範圍例如是0.8~1.2。在區域C2中的多個頂摻雜區120b ₂之間的間隙寬度G _C2與頂摻雜區120b ₂的寬度W _C2之間的G _C2/W _C2的比例範圍例如是1.0~1.4。在區域C3中的多個頂摻雜區120b ₃之間的間隙寬度G _C3與頂摻雜區120b ₃的寬度W _C3之間的G _C3/W _C3的比例範圍例如是1.0~2.0。

在一些實施例中，多個頂摻雜區120b還包括頂摻雜區120b ₀。頂摻雜區120b ₀被頂摻雜區120b ₁圍繞。頂摻雜區120b ₀例如是設置在頂摻雜區120b ₁的中線上。頂摻雜區120b ₀的形狀與頂摻雜區120b ₁以及頂摻雜區120b ₂不同。頂摻雜區120b ₀的與基底100的表面平行的截面例如是呈矩形。呈矩形的頂摻雜區120b ₀的末端與閘極結構300重疊。呈矩形的頂摻雜區120b ₀的高度H ₀小於頂摻雜區120b ₁的高度H _{1 。}呈矩形的頂摻雜區120b ₀的寬度W _C0與頂摻雜區120b ₁的寬度W _C1實質上相等或相異。在一實施例中，頂摻雜區120b ₀的寬度W _C0、頂摻雜區120b ₁的寬度W _C1以及頂摻雜區120b ₂的寬度W _C2例如1.2μm~3.6μm。

在本實施例中，半導體元件10可更包括梯區122。梯區122具有第二導電型例如為N型。梯區122位於第三隔離結構200c與頂摻雜區120之間。梯區122與頂摻雜區120可以具有相同或是相似的形狀。

圖2A~圖2H為本發明的一實施例的半導體元件的製造方法的剖面示意圖。在此必須說明的是，在此實施例中省略了部分上述的相同技術內容的說明。關於省略部分的說明可參考上述實施例的描述與效果，下述實施例不再重複贅述。

請參照圖2A，提供具有第一導電型的基底100。接著於基底100中形成具有第二導電型的第一井區110。在本實施例中，基底100為P型基底，且第一井區110為N型高壓井區。於基底100中形成第一井區110的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層102。接著，藉由進行離子植入製程104，以在基底100中植入摻雜。上述離子植入製程104所植入的摻雜例如是磷或砷，摻雜的劑量例如是2E12 cm ^-2至5E12 cm ^-2。在移除上述的圖案化的罩幕層102之後，可以再進行熱處理製程，以形成第一井區110。

請參照圖2B，於第一井區110中形成具有第一導電型的第二井區112。在本實施例中，第二井區112為P型井區。形成第二井區112的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層106。接著，藉由圖案化的罩幕層106進行離子植入製程108。上述的離子植入製程108所植入的摻雜例如是硼，摻雜的劑量例如是8E12 cm ^-2至1.2E13 cm ^-2。之後，移除上述的圖案化的罩幕層106且進行熱處理製程，以於第一井區110中形成第二井區112。

請參照圖2C，於第一井區110中形成頂摻雜區120。在本實施例中，頂摻雜區120的導電型為P型。在一些實施例中，形成頂摻雜區120的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層114。接著，以圖案化的罩幕層114為罩幕，進行離子植入製程116，以於第一井區110中形成頂摻雜區120。上述離子植入製程116所植入的摻雜例如是硼，摻雜的劑量例如是5E12 cm ^-2至1E13 cm ^-2。之後，移除上述的圖案化的罩幕層114。形成後的頂摻雜區120自第一井區110的頂部表面向下延伸。

請參照圖2D，於第一井區110中形成具有第二導電型的梯區122。在本實施例中，梯區122的導電型為N型。梯區122可以在同一步驟中同時形成。在一些實施例中，於第一井區110中形成梯區122例如包括以下步驟。藉由圖案化的罩幕層114為罩幕，進行離子植入製程118。上述離子植入製程118所植入的摻雜例如是磷或砷，摻雜的劑量例如是1E12 cm ^-2至5E12 cm ^-2。之後，移除上述的圖案化的罩幕層114。在移除上述的圖案化的罩幕層114之後，進行熱處理製程，以頂摻雜區120以及梯區122中的摻雜擴散至預定的寬度以及深度，使頂摻雜區120以及梯區122具有所需的輪廓。上述熱處理製程的溫度例如為1000°C。

形成後的梯區122自第一井區110的頂部表面向下延伸。梯區122在基底100中的深度小於頂摻雜區120在基底100中的深度。換言之，梯區122位於頂摻雜區120上方。

請參照圖2E，於基底100上形成隔離結構200。隔離結構200的形成方法可例如是局部氧化隔離法或淺溝渠隔離法。在本實施例中，隔離結構200的形成方法為局部區域氧化法。隔離結構200包括第一隔離結構200a、第二隔離結構200b、第三隔離結構200c以及第四隔離結構200d。

請參照圖2F，於基底100上形成閘極結構300，且形成的閘極結構300覆蓋部分的第三隔離結構200c。在本實施例中，閘極結構300包括閘氧化層302、閘極304以及間隙壁306。於基底100上形成閘極結構300的方法例如包括以下步驟。首先，藉由熱氧化法或化學氣相沉積法於基底100上形成閘氧化材料層以及閘極材料層。之後，藉由微影與蝕刻製程將閘極材料層以及閘氧化材料層圖案化，以形成閘極304以及閘氧化層302。之後，藉由熱氧化法或化學氣相沉積法形成間隙壁材料層，再對間隙壁材料層進行非等向性蝕刻製程，以於閘極304的側壁上形成間隙壁306。形成的閘氧化層302例如與第三隔離結構200c相鄰且位於第二隔離結構200b與第三隔離結構200c之間。形成的閘極304例如位於閘氧化層302與第三隔離結構200c上。

請參照圖2G，在閘極結構300的一側與第三隔離結構200c的一側的基底100中分別形成源極區130與汲極區140。在本實施例中，源極區130與汲極區140具有第二導電型，例如為為N型。形成源極區130與汲極區140例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層（未繪示）。接著，藉由圖案化的罩幕層進行離子植入製程。離子植入製程所植入的摻雜例如是磷或砷，摻雜的劑量例如是1E15 cm ^-2至5E15 cm ^-2。之後，移除上述的圖案化的罩幕層，並進行熱處理製程，以於基底100中分別形成源極區130與汲極區140。形成後的源極區130例如位於第二井區112中並與閘極結構300相鄰，且位於第二隔離結構200b與第三隔離結構200c之間。形成後的汲極區140例如位於第一井區110中且位於第三隔離結構200c與第四隔離結構200d之間。

請參照圖2H，於基底100與第二井區112中分別形成摻雜區132與134。在本實施例中，摻雜區132與134具有第一導電型，例如為P型。於基底100與第二井區112中分別形成摻雜區132與134的方法例如包括以下步驟。首先，於基底100上形成圖案化的罩幕層（未繪示）。接著，藉由圖案化的罩幕層進行離子植入製程。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1E15 cm ^-2至5E15 cm ^-2。之後，移除上述的圖案化的罩幕層且進行熱處理製程，以於基底100與第二井區112中分別形成摻雜區132與134。形成後的摻雜區134第一隔離結構200a與第二隔離結構200b之間。形成後的摻雜區132位於第二隔離結構200b與源極區130之間。

請同時參照圖1A、圖1B以及圖2H，在本發明的實施例中，轉彎區域C的各區域中的頂摻雜區120b具有實質上相等的寬度W _C，頂摻雜區120b之間具有直實質上相等的間隙寬度G _C，因此，當相鄰的兩個頂摻雜區120b之中的摻雜擴散，其彼此之間的間隙會有實質上均勻分布的摻雜濃度。因此可降低半導體元件的崩潰電壓對於基底的阻值的敏感度，從避免所形成的半導體元件的崩潰電壓受基底的阻值的影響而降低。另一方面，由於本發明之製程方法可降低半導體元件的崩潰電壓對於基底的阻值的敏感度，因此，可以增加製程的裕度（process window）。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:半導體元件 100:基底 102、106、114:圖案化的罩幕層 104、108、116、118:離子植入製程 110:第一井區 112:第二井區 120、120a、120b、120b ₀、120b ₁、120b ₂、120b ₃:頂摻雜區 122:梯區 130:源極區 132、134:摻雜區 140:汲極區 200:隔離結構 200a:第一隔離結構 200b:第二隔離結構 200c:第三隔離結構 200d:第四隔離結構 300:閘極結構 302:閘氧化層 304:閘極 306:間隙壁 A-A’:剖線 C:轉彎區域 C1、C2、C3:區域 d1、d2、d3:內徑 D1、D2:方向 E ₁、E ₁’、E ₂、E ₂’、E ₃、E ₃’:末端 G _L、G _C、G _C0、G _C1、G _C2、G _C3:間隙寬度 H _C、H _C0:高度 H _C1、H _C2、H _C3:高度 IR:內圍區域 L:直線區域 L _L:長度 L _C、L _C0、L _C1、L _C2、L _C3:長度 MF:多個指狀區域 OR:外圍區域 P _L、P _C、P _C1、P _C2、P _C3:間距 W _L、W _C、W _C0、W _C1、W _C2、W _C3:寬度 Z:區域

圖1A為本發明的實施例的半導體元件的俯視示意圖。 圖1B為圖1A的區域Z的放大圖。 圖2A~圖2H為本發明的實施例的半導體元件的製造方法的剖面示意圖，其中圖2H為依據圖1A的半導體元件的線A-A’的剖面示意圖。

10:半導體元件

110:第一井區

120、120a、120b:頂摻雜區

130:源極區

140:汲極區

200c:第三隔離結構

300:閘極結構

A-A’:剖線

C:轉彎區域

L:直線區域

Z:區域

IR:內圍區域

MF:多個指狀區域

OR:外圍區域

D1、D2:方向

Claims (8)

1. 一種半導體元件，包括：基底，具有第一導電型；井區，具有第二導電型，設置於所述基底中；源極區與汲極區，具有所述第二導電型，所述汲極區位於所述基底中，所述汲極區位於所述井區中，其中所述源極區與所述汲極區之間包括多個直線區域以及多個轉彎區域；閘極結構，設置於所述源極區與所述汲極區之間的所述基底上；多個第一頂摻雜區，具有所述第一導電型，設置於每一所述多個直線區域中；以及多個第二頂摻雜區，具有所述第一導電型，設置於每一所述多個轉彎區域中且與所述每一轉彎區域共形，其中所述每一轉彎區域包括第一區域、第二區域與第三區域，所述第二區域位於所述第一區域與所述第三區域之間，且所述第三區域比所述第一區域接近所述汲極區，在所述第一區域的所述多個第二頂摻雜區之間的間隙寬度與所述多個第二頂摻雜區的寬度具有第一比例範圍，在所述第二區域的所述多個第二頂摻雜區之間的間隙寬度與所述多個第二頂摻雜區的寬度具有第二比例範圍，在所述第三區域的所述多個第二頂摻雜區之間的間隙寬度與所述多個第二頂摻雜區的寬度具有第三比例範圍，所述第一比例範圍與所述第二比例範圍不同，且與所述第三比例範圍不同。
2. 如申請專利範圍第1項所述的半導體元件，其中所述多個第二頂摻雜區的與所述基底的表面平行的截面的形狀包括跑道形、C字型或U字型。
3. 如申請專利範圍第1項所述的半導體元件，其中所述多個第二頂摻雜區具有實質上相同的寬度，且各個第二頂摻雜區具有實質上單一的寬度。
4. 如申請專利範圍第1項所述的半導體元件，其中所述所述第一比例範圍為0.8~1.2；所述第二比例範圍為1.0~1.4；所述第三比例範圍為1.0~2.0。
5. 一種半導體元件的製造方法，包括：於具有第一導電型的基底中形成井區，所述井區具有第二導電型；於所述井區中形成具有所述第一導電型的多個頂摻雜區；於所述基底上形成隔離結構，其中所述多個頂摻雜區位於所述隔離結構下方；於所述基底上形成閘極結構，其中所述閘極結構覆蓋部分的所述隔離結構；以及在所述閘極結構的一側與所述隔離結構的一側的所述基底中分別形成具有所述第二導電型的源極區與汲極區，其中所述源極區與所述閘極結構相鄰，所述汲極區與所述隔離結構相鄰；在每一轉彎區域中的所述多個頂摻雜區與所述每一轉彎區域共形，其中所述每一轉彎區域包括第一區域、第二區域與第三區 域，所述第二區域位於所述第一區域與所述第三區域之間，且所述第三區域比所述第一區域接近所述汲極區，在所述第一區域的所述多個頂摻雜區之間的間隙寬度與所述多個頂摻雜區的寬度具有第一比例範圍，在所述第二區域的所述多個頂摻雜區之間的間隙寬度與所述多個頂摻雜區的寬度具有第二比例範圍，在所述第三區域的所述多個頂摻雜區之間的間隙寬度與所述多個頂摻雜區的寬度具有第三比例範圍，所述第一比例範圍與所述第二比例範圍不同，且與所述第三比例範圍不同。
6. 如申請專利範圍第5項所述的半導體元件的製造方法，其中在所述每一轉彎區域中的所述多個頂摻雜區的與所述基底的表面平行的截面的形狀包括跑道形、C字型或U字型。
7. 如申請專利範圍第5項所述的半導體元件的製造方法，其中所述多個頂摻雜區具有實質上相同的寬度，且各個頂摻雜區具有實質上單一的寬度。
8. 如申請專利範圍第5項所述的半導體元件的製造方法，其中所述所述第一比例範圍為0.8~1.2；所述第二比例範圍為1.0~1.4；所述第三比例範圍為1.0~2.0。

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