KR20130040383A - 고전압 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 고전압 트랜지스터의 제조에 있어서, 고전압 트랜지스터의 게이트 전극 하단부의 드리프트 영역에 P형 불순물 레이어와 N형 불순물 레이어를 교번적으로 형성하여 PN 슈퍼 정션 구조를 형성시킴으로써 드레인에 바이어스 전압이 인가되는 경우 각 레이어별로 역방향 바이어스에 의한 풀 디플리션이 발생되어 소자의 크기를 증가시키는 것 없이도, 브레이크다운 전압을 높일 수 있도록 한다.

Description

고전압 트랜지스터 및 그의 제조방법{HIGH VOLTAGE TRANSISTOR AND METHOD THEREOF}
본 발명은 고전압 트랜지스터(high voltage transistor)의 제조 방법에 관한 것으로, 특히 고전압 트랜지스터의 게이트 전극(gate electrode) 하단부의 드리프트 영역(drift region)에 P형 불순물 레이어(layer)와 N형 불순물 레이어를 교번적으로 형성하여 PN 슈퍼 정션(super junction) 구조를 형성시킴으로써 드레인(drain)에 바이어스(bias) 전압이 인가되는 경우 각 레이어별로 역방향 바이어스(reverse bias)에 의한 풀 디플리션(full depletion)이 발생되어 소자의 크기(size)를 증가시키는 것 없이도, 브레이크다운 전압(breakdown voltage : BV)을 높일 수 있도록 하는 고전압 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 고전압 트랜지스터(high voltage transistor)는 게이트와 게이트의 하부에 형성되어 있는 채널 및 채널의 양측에 형성되어 있는 소오스/드레인(source/drain) 영역을 포함하고, 소자 구동 시 소오스/드레인 영역에 걸리는 전계를 분산시키기 위한 드리프트 영역(drift region)을 가진다.
이때, 위와 같은 드리프트 영역은 트랜지스터 등의 반도체 소자의 구동 시 소오스/드레인 영역에 걸리는 전계(electric field)를 분산시키기 위해 드리프트 영역의 경계선이 인접하는 소오스/드레인 영역의 경계선과 소정 거리를 유지하면서, 소오스/드레인 영역을 둘러싸고 있다. 이에 따라 소자 구동시 소오스/드레인 영역에 걸리는 전계를 드리프트 영역으로 분산시켜 전계 집중에 의한 브레이크다운 전압 특성을 강화시킨다.
그러나, 위와 같은 고전압 트랜지스터의 드리프트 영역은 트랜지스터의 전압 용량을 높이고자 하는 경우 폭(width)이 증가하게 되어 트랜지스터 소자의 크기가 증가하는 문제점이 있었다.
대한민국 등록특허번호 10-0317337호 등록일자 2001년 12월 22일에는 높은 항복 전압 및 집적도를 향상시키도록 하는 고전압 트랜지스터의 제조방법에 관한 기술이 개시되어 있다.
도 1은 종래 고전압 트랜지스터의 구조를 도시한 것으로, 고전압 트랜지스터는 도 1에서 보여지는 바와 같이 게이트 전극(100)에서 드레인(102)이 상당한 거리만큼 이격되어 형성되는 것을 알 수 있다.
이와 같은 드레인 연장(extended) 구조에서 드레인(102)에 높은 바이어스 전압이 인가되는 경우, 전위(electric potential) 분포 특성을 도시한 도 2에서 보여지는 바와 같이 드리프트 영역의 경계면(104)에 전계(electric field)가 집중되어 브레이크다운(break down)(200)이 발생하게 되는 문제점이 있었다.
따라서, 본 발명은 고전압 트랜지스터의 게이트 전극 하단부의 드리프트 영역에 P형 불순물 레이어와 N형 불순물 레이어를 교번적으로 형성하여 PN 슈퍼 정션 구조를 형성시킴으로써 드레인에 바이어스 전압이 인가되는 경우 각 레이어별로 역방향 바이어스에 의한 풀 디플리션이 발생되어 소자의 크기를 증가시키는 것 없이도, 브레이크다운 전압을 높일 수 있도록 하는 고전압 트랜지스터 및 그 제조방법을 제공하고자 한다.
상술한 본 발명은 고전압 트랜지스터로서, 반도체 기판상 형성되는 게이트 전극과, 상기 게이트 전극의 일측 반도체 기판상 형성되는 소오스/드레인 영역과, 상기 게이트 전극 하단의 드리프트 영역의 경계면에 형성되는 슈퍼 정션 구조의 불순물 레이어를 포함한다.
또한, 상기 불순물 레이어는, n형과 p형 불순물이 서로 교번적으로 이온주입되어 형성되는 것을 특징으로 한다.
또한, 상기 불순물 레이어는, n형과 p형 불순물이 상기 드리프트 영역의 경계면에 수평방향으로 적층되어 형성되는 것을 특징으로 한다.
또한, 상기 불순물 레이어는, 제1 n형 불순물 레이와 p형 불순물 레이어와 제2 n형 불순물 레이어가 순차적으로 적층된 형태로 형성되는 것을 특징으로 한다.
또한, 상기 각 불순물 레이어는, 0.5~1.5μm 범위의 두께로 형성되는 것을 특징으로 한다.
또한, 본 발명은 고전압 트랜지스터를 제조하는 방법으로서, 반도체 기판의 표면내에 선택적으로 불순물을 이온주입하여 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역의 경계면에 n형과 p형의 불순물을 교번적으로 이온주입하여 슈퍼 정션 구조의 불순물 레이어를 형성시키는 단계와, 상기 반도체 기판에 소자 영역을 한정하는 필드 산화막을 형성하는 단계와, 상기 드리프트 영역 사이의 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극의 양측의 반도체 기판 표면에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
또한, 상기 불순물 레이어는, n형과 p형 불순물이 상기 드리프트 영역의 경계면에 수평방향으로 적층되어 형성되는 것을 특징으로 한다.
또한, 상기 불순물 레이어를 형성시키는 단계는, 상기 드리프트 영역의 경계면에 n형 불순물을 이온주입하여 제1 n형 불순물 레이어를 형성시키는 단계와, 상기 제1 n형 불순물 레이어의 상부에 p형 불순물을 이온주입하여 p형 불순물 레이어를 형성시키는 단계와, 상기 p형 불순물 레이어의 상부에 다시 n형 불순물을 이온주입하여 제2 n형 불순물 레이어를 형성시키는 단계를 포함하는 것을 특징으로 한다.
본 발명은 고전압 트랜지스터의 제조에 있어서, 고전압 트랜지스터의 게이트 전극 하단부의 드리프트 영역(drift region)에 P형 불순물 레이어와 N형 불순물 레이어를 교번적으로 형성하여 PN 슈퍼 정션(super junction) 구조를 형성시킴으로써 드레인에 바이어스 전압이 인가되는 경우 각 레이어별로 역방향 바이어스에 의한 풀 디플리션이 발생되어 소자의 사이즈를 증가시키는 것 없이도, 브레이크다운 전압을 높일 수 있도록 한다.
도 1은 종래 고전압 트랜지스터의 구조 예시도,
도 2는 종래 고전압 트랜지스터의 드레인과 드리프트 영역간 경계면에서 브레이크다운 발생 예시도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 고전압 트랜지스터의 공정수순도,
도 4는 본 발명의 실시예에 따른 슈퍼 정션 구조의 상세 구조 예시도,
도 5는 일반적인 슈퍼 정션 구조에서의 수평방향 디플리션 발생 개념도,
도 6는 본 발명의 실시예에 따른 고전압 트랜지스터의 드레인 단에서 전압 대 전류 특성 그래프,
도 7은 본 발명의 실시예에 따른 전위의 분포 특성 그래프.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 고전압 트랜지스터의 형성방법을 설명하기 위한 공정 순서도를 도시한 것이다. 이하, 이들 도면을 참조하여 본 발명의 실시예에 따른 고전압 트랜지스터 형성 공정에 대해 상세히 설명하기로 한다.
먼저, 도 3a에서와 같이 P형 반도체 기판(P-epi)(300)상에 포토레지스트(photo resist)를 도포한 후, 사진 식각공정(photo-lithography)을 통해 포토레지스트를 패터닝(patterning)하여 드리프트 형성 영역을 정의하는 포토레지스트 마스크(302)를 형성한다.
이어, 패터닝된 포토레지스트 마스크(302)를 이용하여 반도체 기판(300)의 드리프트 형성 영역에 n형 불순물을 이온주입(ion implant) 공정을 통해 주입한 후, 열확산 공정을 통해 n형 불순물 이온을 확산시켜 반도체 기판(300) 상 드리프트 영역(Nwell)(304)을 형성한다.
그리고, 도 3b에서와 같이 반도체 기판(300) 전면에 다시 포토레지스트를 도포한 후, 사진 식각 공정을 통해 포토레지스트를 패터닝하여 포토레지스트 마스크(306)를 형성한다.
이어, 포토레지스트 마스크(306)를 이용하여 반도체 기판(300)상 드리프트 영역(304)의 경계면에 n형 불순물과 p형 불순물 n형 불순물을 순차적으로 이온주입하여 제2 n형 불순물 레이어(N-layer2)(308)와 p형 불순물 레이어(P-layer)(310), 제1 n형 불순물 레이어(N-layer1)(312)를 형성시킨다. 이에 따라 반도체 기판(300)상 드리프트 영역(304)의 경계면에 수직방향으로 PN 슈퍼 정션 구조(S1)가 형성됨으로써 드레인(drain)에 바이어스(bias) 전압이 인가되는 경우 각 레이어별로 역방향 바이어스(reverse bias)에 의한 풀 디플리션(full depletion)이 발생하게 되어 디플리션 영역이 최대로 형성된다.
이어, 도 3c에서와 같이 반도체 기판(300)상 필드 산화막(field oxidation layer)(314)을 형성시킨 후, 드레인이 형성될 위치에 활성영역(316)을 형성하고, 반도체 기판(300) 전면에 폴리 실리콘막(poly silicon layer)을 형성시킨다. 그런 후, 폴리 실리콘막을 패터닝하여 게이트 전극(gate electrode)(318)을 형성시킨다.
그리고, 도 3d에서와 같이 게이트 전극(318)의 양측 반도체 기판(300)상 소오스와 드레인 영역에 저농도의 불순물을 이온 주입시켜 LDD 영역(320)을 형성시킨 후, 반도체 기판(300) 상부에 나이트라이드막(nitride)을 형성한 다음, 전면 식각하여 게이트 전극(318)의 측벽(sidewall)에 나이트라이드막 스페이서(spacer)(322)를 형성시킨다.
이어, 도 3e에서와 같이 트랜지스터 등의 반도체 소자가 형성된 반도체 기판(300) 상부 전면에 PMD(pre-metal dielectric) 라이너(liner)막을 증착시킨 후, 반도체 기판(300)상 전면에 미리 설정된 일정 두께로 PSG막을 증착시켜 PMD막(324)을 형성시킨다.
그런 후, PMD막(324) 상부에 포토레지스트를 도포한 후, 포토레지스트를 사진 식각공정을 통해 패터닝하여 포토레지스트 마스크(photo-resist mask)(326)로 형성시킨다.
이어, 도 3f에서 보여지는 바와 같이, 포토레지스트 마스크(326)를 이용하여 하부의 PMD막(324)을 RIE(reactive ion etch) 공정을 통해 식각한 후, 식각을 통해 오픈된 영역에 텅스텐(W)을 갭필시켜 콘택(contact)(328)을 형성하고, 콘택(328) 상부에 금속배선(metal line)(330)을 연결시켜 고전압 트랜지스터 소자를 완성시키게 된다.
도 4는 본 발명의 실시예에 따른 고전압 트랜지스터 소자의 드리프트 영역의 경계면에 대한 단면 구조를 도시한 것이다.
도 4를 참조하면, 본 발명에서는 앞서 설명한 도 3b의 공정을 통해 반도체 기판(300)상 드리프트 영역(304)의 경계면상 게이트 전극(318)과 필드 산화막(314)이 적층된 하부에 n형 불순물 레이어(308), p형 불순물 레이어(310), n형 불순물 레이어(312)가 교번적으로 형성됨을 알 수 있다.
위와 같은 게이트 전극(318) 하단부의 정션 구성은 도 5에 도시된 슈퍼 정션 구조와 비교하여 정션이 이루는 방향을 수평 방향으로 형성한 것으로 동일한 구조의 P/N/P/N 구조를 가지는 것을 알 수 있다.
이에 따라, 드레인에 +바이어스가 걸리는 경우 각 불순물 레이어별로 역방향 바이어스(reverse bias)가 걸리게 되어 전체 불순물 레이어 영역이 디플리션 영역으로 됨으로써 드레인의 브레이크다운 전압을 증가시킬 수 있게 된다.
또한, 드레인과 드리프트 경계면이 늘어나게 되어 종래 특정 지점으로 전계(electric field)가 집중되는 것을 방지시킴으로 브레이크다운 전압이 증가하게 된다.
도 6은 본 발명의 실시예에 따른 고전압 트랜지스터의 드레인 단에서 전압 대 전류 특성 그래프를 도시한 것이다.
도 6을 참조하면, 본 발명에서는 고전압 트랜지스터의 드리프트 영역의 경계면에 슈퍼 정션 구조와 동일한 형태의 P/N/P/N 구조의 불순물 레이어를 형성시킴으로써, 종래 일반적인 고전압 트랜지스터 드레인 단에서의 전압/전류 특성 곡선 a와 본 발명의 전압/전류 특성 곡선 b를 비교하는 경우 드레인의 브레이크 다운전압이 증가하고, 전류 특성이 향상된 것을 알 수 있다.
도 7은 본 발명의 실시예에 따른 전위(electric potential) 분포 특성 그래프를 도시한 것이다.
도 7을 참조하면, 종래 고전압 트랜지스터 소자의 드리프트 영역에서의 전위 특성 그래프를 도시한 도 7의 (a)에서는 드리프트 영역의 경계면에 전계가 조밀하게 형성되어 전계가 특정한 지점으로 집중되는 것을 볼 수 있으며, 이와 같은 전계의 집중 현상으로 인해 브레이크다운 전압이 낮아지게 되는 문제점이 있었음은 전술한 바와 같다.
도 7의 (b)는 본 발명의 실시예에 따른 슈퍼정션 구조를 가지는 고전압 트랜지스터 소자의 드리프트 영역에서의 전위 분포 특성 그래프를 도시한 것으로, 도 7의 (a)와는 달리 드리프트 영역의 경계면에서 전계의 간격이 상대적으로 넓게 형성되어 특정 지점으로 전계가 집중되는 현상이 크게 완화된 것을 볼 수 있다. 이에 따라, 드레인의 브레이크다운 전압이 증가하여 소자의 특성이 향상되는 것을 알 수 있다.
상기한 바와 같이, 본 발명은 고전압 트랜지스터의 제조에 있어서, 고전압 트랜지스터의 게이트 전극 하단부의 드리프트 영역에 P형 불순물 레이어와 N형 불순물 레이어를 교번적으로 형성하여 PN 슈퍼 정션 구조를 형성시킴으로써 드레인에 바이어스 전압이 인가되는 경우 각 레이어별로 역방향 바이어스에 의한 풀 디플리션이 발생되어 소자의 크기를 증가시키는 것 없이도, 브레이크다운 전압을 높일 수 있도록 한다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
300 : 반도체 기판 304 : 드리프트 영역
308 : 제2 n형 불순물 레이어 310 : p형 불순물 레이어
312 : 제1 n형 불순물 레이어 314 : 필드 산화막
318 : 게이트 전극 322 : 스페이서
328 : 콘택 330 : 금속배선

Claims (8)

  1. 고전압 트랜지스터로서,
    반도체 기판상 형성되는 게이트 전극과,
    상기 게이트 전극의 일측 반도체 기판상 형성되는 소오스/드레인 영역과,
    상기 게이트 전극 하단의 드리프트 영역의 경계면에 형성되는 슈퍼 정션 구조의 불순물 레이어
    를 포함하는 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 불순물 레이어는,
    n형과 p형 불순물이 서로 교번적으로 이온주입되어 형성되는 것을 특징으로 하는 고전압 트랜지스터.
  3. 제 2 항에 있어서,
    상기 불순물 레이어는,
    n형과 p형 불순물이 상기 드리프트 영역의 경계면에 수평방향으로 적층되어 형성되는 것을 특징으로 하는 고전압 트랜지스터.
  4. 제 1 항에 있어서,
    상기 불순물 레이어는,
    제1 n형 불순물 레이와 p형 불순물 레이어와 제2 n형 불순물 레이어가 순차적으로 적층된 형태로 형성되는 것을 특징으로 하는 고전압 트랜지스터.
  5. 제 4 항에 있어서,
    상기 각 불순물 레이어는,
    0.5~1.5μm 범위의 두께로 형성되는 것을 특징으로 하는 고전압 트랜지스터.
  6. 고전압 트랜지스터를 제조하는 방법으로서,
    반도체 기판의 표면내에 선택적으로 불순물을 이온주입하여 드리프트 영역을 형성하는 단계와,
    상기 드리프트 영역의 경계면에 n형과 p형의 불순물을 교번적으로 이온주입하여 슈퍼 정션 구조의 불순물 레이어를 형성시키는 단계와,
    상기 반도체 기판에 소자 영역을 한정하는 필드 산화막을 형성하는 단계와,
    상기 드리프트 영역 사이의 반도체 기판 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와,
    상기 게이트 전극의 양측의 반도체 기판 표면에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계
    를 포함하는 고전압 트랜지스터 제조 방법.
  7. 제 6 항에 있어서,
    상기 불순물 레이어는,
    n형과 p형 불순물이 상기 드리프트 영역의 경계면에 수평방향으로 적층되어 형성되는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
  8. 제 6 항에 있어서,
    상기 불순물 레이어를 형성시키는 단계는,
    상기 드리프트 영역의 경계면에 n형 불순물을 이온주입하여 제1 n형 불순물 레이어를 형성시키는 단계와,
    상기 제1 n형 불순물 레이어의 상부에 p형 불순물을 이온주입하여 p형 불순물 레이어를 형성시키는 단계와,
    상기 p형 불순물 레이어의 상부에 다시 n형 불순물을 이온주입하여 제2 n형 불순물 레이어를 형성시키는 단계
    를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.


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