KR100937658B1 - 고전압 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 수직 드리프트 영역(vertical drift region)을 갖는 고전압 소자(symmetric high voltage device)를 형성할 시, 게이트를 평탄화하여 소스와 드레인 간의 이격에 따른 영역을 줄이고자 하는 것이다.
이에, 트랜치 영역에 형성된 게이트를 식각할 시, 산화막 스페이서 보다 낮은 높이로 에칭하여 형성함으로써 소스와 드레인 간의 격리를 위한 영역을 줄이고, 웨이퍼의 단차를 줄임으로써 패터닝 단계에서 초점이 흐려지는 것을 방지할 수 있다.
반도체 소자, 트랜치 영역, 산화막 스페이서, 게이트, 고전압

Description

고전압 소자의 제조 방법{Fabrication Method of High Voltage Device}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 더욱 상세하게는 수직 드리프트 영역(vertical drift region)을 갖는 고전압 소자(symmetric high voltage device)의 제조 방법에 관한 것이다.
고전압 소자는 고전압의 내압을 갖도록 하기 위하여 드레인에 저농도 드리프트 영역을 필요로 하는데, 이 드리프트 영역이 고전압 소자의 면적에서 가장 큰 부분을 차지하고 있다. 고전압 소자에서 필요로 하는 내압이 클수록 수평 방향으로 더 큰 드리프트 영역이 필요하게 된다.
또한, 고전압의 내압을 가지려면 소스와 드레인 간의 펀치쓰루(punch throuh)현상을 방지하기 위해 채널 영역(channel region)의 길이 역시 길게 구현해야 한다. 이 채널 길이 역시 드리프트 영역 다음으로 고전압 소장의 면적에 큰 부분을 차지한다.
이하, 도면을 참조하여 종래 기술에 따른 고전압 소자를 설명한다.
도 1을 참조하면, P형 반도체 기판(10)의 소정 영역에 저농도의 드리프트 영역(11)이 형성된다. 반도체 기판(10)의 표면에는 게이트 산화막(12)이 형성되고, 드리프트 영역(11) 일부의 반도체 기판(11) 표면에는 필드 플레이트(field plate)용 필드 산화막(13)이 형성된다. 게이트 산화막(12)과 필드 플레이트(13)의 위에는 게이트(14)가 형성된다. 고농도 N형 불순물 영역인 소스(15)와 드레인(16)은 게이트(14)의 양쪽으로 반도체 기판(410)에 형성된다. 이때, 소스(15)는 드리프트 영역(11)과 떨어져 형성되며, 드레인(16)은 드리프트 영역(11) 안에 형성된다. 채널 영역(17)은 소스(15)와 드리프트 영역(11) 사이에서 게이트(14) 하부의 기판(10)에 형성된다.
이와 같이 종래의 고전압 소자는 드리프트 영역(11)이 수평 구조를 가지므로 내압 특성을 향상시키려면 드리프트 여역(11)의 수평 방향 길이를 증가시켜야 한다. 이는 반도체 소자의 고집적화, 소형화 추세에 반하므로 바람직하지 않다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고전압 소자와 동일한 수준 이상의 내압을 유지하면서 소자의 면적을 감소시키고, 웨이퍼 단차를 낮추어 패터닝 단계에서 초점이 흐려지는 것을 최소화하고자 하는 고전압 소자의 제조 방법을 제공함에 있다.
전술한 본 발명의 목적을 달성하기 위한 고전압 소자의 제조 방법은, 반도체 기판에 수평 방향으로 서로 이격되어 대칭을 이루는 한 쌍의 드리프트 영역을 수직 방향으로 형성하는 단계와, 반도체 기판 표면에 한 쌍의 드리프트 영역에 일부 겹 쳐지도록 산화막을 형성하는 단계와, 한 쌍의 드리프트 영역 사이로 반도체 기판에 트렌치 영역을 형성하는 단계와, 트렌치 영역의 양쪽 측벽에 산화막 스페이서를 형성하는 단계와, 트렌치 영역의 내부와 산화막의 상부에 게이트를 형성하는 단계 및 게이트를 에칭하여 표면을 평탄화한 후, 한 쌍의 드리프트 영역에 각각 소스와 드레인을 형성하는 단계를 포함한다.
이때, 게이트는 CMP(Chemlcal Mechanical Polishing)공정을 이용하여 에칭하는 것을 특징으로 한다.
여기서, 게이트는 산화막 스페이서 보다 낮은 높이를 갖도록 에칭하는 것을 특징으로 한다.
위와 같이 설명된 본 발명에 따르면, 수직 구조의 드리프트 영역을 대칭형으로 형성함으로써 드리프트 영역과 채널 영역의 길이를 종래의 구조보다 짧게 만들 수 있어 고전압 소자의 면적을 감소시키는 효과가 있다.
또한, 게이트 전극 형성시 트랜치 영역에 형성된 게이트를 산화막 스페이서 보다 낮은 높이로 에칭하여 형성함으로써 소스와 드레인 간의 격리를 위한 영역을 줄이고, 웨이퍼의 단차를 줄임으로써 패터닝 단계에서 초첨이 흐려지는 것을 방지하는 효과가 있다.
이하, 본 발명의 일실시예에 따른 고전압 소자의 제조 방법에 대해 첨부한 도면을 상세하게 설명한다.
도 2a 내지 2f는 본 발명의 일실시예에 따른 고전압 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, P형 반도체 기판(20)에 서로 대칭인 한 쌍의 드리프트 영역(21)을 형성한다. 드리프트 영역(21)끼리는 수평 방향으로 소정의 거리만큼 떨어지도록 한다.
여기서, 드리프트 영역(21)의 형성 방법은, 반도체 기판(20)상에 드리프트 영역 마스크 패턴을 형성한 후, 저농도 N형 불순물을 이온 주입한다. 그리고, 이온 주입된 불순물을 드라이브-인(drive-in)한다.
이후, 도 2b에 도시된 바와 같이, 반도체 기판(20)의 표면에 산화막(22)을 형성한다.
이때, 산화막(22)은 양쪽 드리프트 영역(21)에 일부 겹쳐지도록 한다. 즉, 산화막(22)의 길이는 드리프트 영역(21) 사이의 거리보다 크도록 한다.
여기서, 산화막(22)의 형성 방법은, 반도체 기판(20) 상에 산화막 마스크 패턴을 형성하고, 반도체 기판(20)을 소정의 깊이로 식각한다.
이후, 산화막(22)을 전면 증착하고, 산화막(22)을 평탄화한다.
계속해서, 도 2c에 도시된 바와 같이, 양쪽 드리프트 영역(21)의 사이로 반도체 기판(20)에 트렌치 영역(23, trench region)을 형성한다. 트렌치 영역(23)은 그 깊이가 드리프트 영역(21)의 깊이보다 크지 않고 그 폭이 산화막(22)의 길이보다 크지 않도록 한다.
여기서, 트렌치 영역(23)의 형성 방법은, 트렌치 영역 마스크 패턴을 형성하 고, 반도체 기판(20)을 소정의 깊이로 식각한다.
이어서, 도 2d에 도시된 바와 같이, 트렌치 영역(23)의 양쪽 측벽에 산화막 스페이서(24, oxide spacer)를 형성한다.
이때, 산화막 스페이서(24)는 고전압 소자의 필드 플레이트(field plate)용으로 사용된다.
여기서, 산화막 스페이서(24)의 형성 방법은, 산화막을 반도체 기판(20)에 전면 증착하고, 증착된 산화막을 이방성 건식 식각을 이용하여 식각한다.
이후, 도 2e에 도시된 바와 같이, 트렌치 영역(23)의 내부와 산화막(22)의 상부에 게이트(25)를 형성한다.
여기서, 게이트(25) 형성 방법은, 트렌치 영역(23)의 내부를 모두 odn도록 게이트 도전막을 증착한다. 그리고 게이트 마스크 패턴을 형성한 후, 게이트 도전막을 에칭한다.
여기서, 게이트를 에칭하여 표면을 평탄화하는 단계는 CMP(Chemlcal Mechanical Polishing)공정을 이용하여 실리콘 표면 위로 볼록하게 올라와 있는 게이트 도전막을 평탄하게 에칭한다.
이때, 게이트 도전막을 에칭하는 단계는 도 2f에 도시된 바와 같이, 산화막 스페이서 보다 낮은 높이를 갖도록 에칭한다. 이에, 게이트 도전막과 소스/드레인 간의 이격을 위한 영역을 줄여 소자의 형성에 따른 최대한 면적을 줄이고, CMP 공정을 이용하여 게이트를 식각함으로써 웨이퍼의 단차를 줄여 이후에 실시되는 패터닝 공정에서 초점이 흐려지는 것을 방지할 수 있게 된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형실시가 가능한 것을 물론이고, 그와 같은 변경은 기재된 청구범위 내에 있게 된다.
도 1은 종래 기술에 따른 고전압 소자의 단면도,
도 2a 내지 2f는 본 발명의 일실시예에 따른 고전압 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 드리프트 영역
22 : 게이트 산화막 23 : 트렌치
24 : 산화막 스페이서 25 : 게이트
27 : 소스 28 : 드레인

Claims (3)

  1. 반도체 기판에 수평 방향으로 서로 이격되어 대칭을 이루는 한 쌍의 드리프트 영역을 수직 방향으로 형성하는 단계와;
    상기 반도체 기판 표면에 상기 한 쌍의 드리프트 영역에 일부 겹쳐지도록 산화막을 형성하는 단계와;
    상기 한 쌍의 드리프트 영역 사이로 상기 반도체 기판에 트렌치 영역을 형성하는 단계와;
    상기 트렌치 영역의 양쪽 측벽에 산화막 스페이서를 형성하는 단계와;
    상기 트렌치 영역의 내부와 상기 산화막의 상부에 게이트를 형성하는 단계; 및
    상기 게이트를 에칭하여 표면을 평탄화한 후, 상기 한 쌍의 드리프트 영역에 각각 소스와 드레인을 형성하는 단계를 포함하며,
    상기 게이트는 상기 산화막 스페이서 보다 낮은 높이를 갖도록 에칭하는 것을 특징으로 하는 고전압 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트는 CMP(Chemlcal Mechanical Polishing)공정을 이용하여 에칭하는 것을 특징으로 하는 고전압 소자의 제조 방법.
  3. 삭제
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