CN110690267A - 高压元件及其制造方法 - Google Patents

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Abstract

本发明提出一种高压元件及其制造方法。高压元件为N型元件，其包含：半导体层、阱区、浮接区、偏压区、本体区、本体极、栅极以及源极与漏极。其中，浮接区与偏压区具有P型导电型，且都形成于阱区的漂移区中，并接触于上表面；其中，偏压区用以电连接至预设偏压，且浮接区为电气浮接，分别用以提高崩溃防护电压与抑制寄生晶体管导通。

Description

高压元件及其制造方法
技术领域
本发明涉及一种高压元件及其制造方法，特别是指一种能够提高崩溃防护电压与抑制寄生晶体管导通的高压元件及其制造方法。
背景技术
图1A与1B分别显示一种已知的高压元件100的俯视示意图与剖视示意图。所谓的高压元件，是指于正常操作时，施加于漏极的电压高于5V的半导体元件。一般而言，高压元件100的漏极19与栅极17间，具有漂移区12a(如图1B中虚线范围所示意)，将漏极19与栅极17分隔，以作为高压元件100导通时的漂移电流通道，且漂移区12a在通道方向(如图1A与1B中虚线箭号所示意)的长度根据高压元件100正常操作时所承受的操作电压而调整。如图1A与1B所示，高压元件100包含：阱区12、绝缘结构13、漂移氧化区14、本体区16、本体极16’、栅极17、源极18、与漏极19。其中，阱区12的导电型为N型，形成于基板11上，绝缘结构13为区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围如图1A中，粗黑虚线框所示意。栅极17覆盖部分漂移氧化区14。高压元件100操作时，因高电场而产生的热载子中的空穴，会经由本体区16注入本体极16’，此热载子电流会造成本体区16与源极18间的顺向电压提高，将使由本体区16、源极18与阱区12所形成的寄生晶体管导通，而限制了安全操作区域(safe operationarea，SOA)，其中安全操作区域的定义，为本领域技术人员所熟知，在此不予赘述。此外，本体区16与阱区12间的PN接面所形成的电容太大，于高压元件100操作时的瞬时响应，也会在源极18与本体区16间造成位移电流，也会使得寄生晶体管导通。另外，当高压元件100于不导通操作时，漂移区12a中会形成高电场，限制了高压元件100的崩溃防护电压，因而限制了高压元件的应用范围。
有鉴于此，本发明提出一种能够在导通操作时，抑制寄生晶体管导通，又可以在不导通操作时，提高崩溃防护电压，进而提高元件的安全操作区域与应用范围的高压元件及其制造方法。
发明内容
就其中一观点言，本发明提供了一种高压元件，包含：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；一阱区，具有一N型导电型，形成于该上表面下并连接于该上表面；一浮接区，具有一P型导电型，形成于该上表面下并连接于该上表面的该阱区中，该浮接区具有一第一杂质浓度；一偏压区，具有该P型导电型，形成于该上表面下并连接于该上表面的该阱区中，该偏压区具有一第二杂质浓度；一本体区，具有该P型导电型，形成于该上表面下并连接于该上表面，并于一通道方向上接触该阱区，该本体区具有一第三杂质浓度，其中该第三杂质浓度高于该第一杂质浓度与该第二杂质浓度；一本体极，具有该P型导电型，形成于该上表面下并连接于该上表面的该本体区中，用以作为该本体区的一电气接点；一栅极，形成于该上表面上，且部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及一源极与一漏极，具有该N型导电型，于该垂直方向上，该源极与该漏极分别形成于该上表面下并连接于该上表面，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；其中，于一通道方向上，在该本体区与该漏极之间，连接该上表面的部分该阱区，用以作为该高压元件在该导通操作中的一漂移区；其中，该浮接区与该偏压区都位于该漂移区中；其中，该偏压区用以电连接至一预设偏压，且该浮接区为电气浮接。
就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；形成一阱区于该上表面下方并连接于该上表面，该阱区具有一N型导电型；形成一浮接区于该上表面下并连接于该上表面的该阱区中，该浮接区具有一P型导电型及一第一杂质浓度；形成一偏压区于该上表面下并连接于该上表面的该阱区中，该偏压区具有该P型导电型及一第二杂质浓度；形成一本体区于该上表面下方并连接于该上表面，并于一通道方向上接触该阱区，该本体区具有该P型导电型及一第三杂质浓度，其中该第三杂质浓度高于该第一杂质浓度与该第二杂质浓度；形成一本体极于该上表面下方并连接于该上表面的该本体区中，该本体区具有该P型导电型，用以作为该本体区的一电气接点；形成一栅极于该上表面上，且部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及形成一源极与一漏极于该上表面下并连接于该上表面，该源极与该漏极具有该N型导电型，且分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；其中，于一通道方向上，在该本体区与该漏极之间，连接该上表面的部分该阱区，用以作为该高压元件在该导通操作中的一漂移区；其中，该浮接区与该偏压区都位于该漂移区中；其中，该偏压区用以电连接至一预设偏压，且该浮接区为电气浮接。
在一种较佳的实施型态中，该高压元件还包含一漂移氧化区，形成于该上表面上并连接于该上表面的部分该漂移区的正上方，且该浮接区与该偏压区位于该漂移氧化区正下方并接触该漂移氧化区。
在一种较佳的实施型态中，该漂移氧化区包括一区域氧化(local oxidation ofsilicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemical vapor deposition，CVD)氧化区。
在一种较佳的实施型态中，该高压元件还包含一导电栓，其于该垂直方向上贯穿该漂移氧化区而与该偏压区电连接，用以作为该偏压区的电气接点。
在一种较佳的实施型态中，部分该栅极位于该浮接区或该偏压区的正上方。
在一种较佳的实施型态中，该偏压区与该本体极电连接。
在一种较佳的实施型态中，该浮接区与该偏压区彼此不接触，且该浮接区与该偏压区于该通道方向上，由该阱区隔开。
在一种较佳的实施型态中，该高压元件还包含一埋层，具有该N型导电型，于该垂直方向上，形成于该本体区下方且与该本体区连接，且该埋层完全覆盖该本体区。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A与1B分别显示一种现有技术高压元件100的俯视示意图与剖视示意图。
图2显示本发明的第一个实施例。
图3显示本发明的第二个实施例。
图4显示本发明的第三个实施例。
图5显示本发明的第四个实施例。
图6显示本发明的第五个实施例。
图7显示本发明的第六个实施例。
图8显示本发明的第七个实施例。
图9显示本发明的第八个实施例。
图10A-10H显示本发明的第九个实施例。
图中符号说明
100，200，300，400，500，600，700，800，900 高压元件
11，21，31，41，51，61，71，81，91 基板
11’，21’，31’，41’，51’，61’，71’，81’，91’ 半导体层
11a，21a，31a，41a，51a，61a，71a，81a，91a 上表面
11b，21b，31b，41b，51b，61b，71b，81b，91b 下表面
12，22，32，42，52，62，72，76，82，86，92阱区
12a，22a，32a，42a，52a，62a，72a，82a，92a 漂移区
13，23，33，43，53，63，73，83，93 绝缘结构
13a，23a，33a，43a，53a，63a，73a，83a，93a 操作区
14，24，34，44，74，84 漂移氧化区
15a，25a，35a，45a，55a，65a，75a，85a，95a 浮接区
15b，25b，35b，45b，55b，65b，75b，85b，95b 偏压区
16，26，36，46，56，66，96 本体区
16’，26’，36’，46’，56’，66’，96’ 本体极
17，27，37，47，57，67，77，87，97 栅极
18，28，38，48，58，68，78，88，98 源极
19，29，39，49，59，69，79，89，99 漏极
26”，28’，251，261 光阻层
71”，81” 埋层
76’，86’ 阱区接点
56，66，76，86 通道阱区
271 介电层
272 导电层
273 间隔层
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2，其显示本发明的第一个实施例。图2显示高压元件200的剖视示意图。如图2所示，高压元件200包含：半导体层21’、阱区22、绝缘结构23、漂移氧化区24、浮接区25a、偏压区25b、本体区26、本体极26’、栅极27、源极28以及漏极29。半导体层21’形成于基板21上，半导体层21’于垂直方向(如图2中的实线箭号方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以部分基板21作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2，其中，绝缘结构23形成于上表面21a上并连接于上表面21a，用以定义操作区23a。绝缘结构23并不限于如图2所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区24形成于该上表面21a上并连接于上表面21a，且位于操作区23a中的部分漂移区22a(如图2中虚线框所示意)的正上方，并连接于漂移区22a。漂移氧化区24例如可以利用与绝缘结构23相同的工艺步骤形成而同时完成。如图所示，浮接区25a与偏压区25b位于漂移氧化区24正下方并接触漂移氧化区24。
阱区22具有N型导电型，形成于半导体层21’的操作区23a中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。浮接区25a具有P型导电型，形成于上表面21a下并连接于上表面21a的阱区22中。浮接区25a具有第一杂质浓度。第一杂质浓度是指在浮接区25a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区25b具有P型导电型，形成于上表面21a下并连接于上表面21a的阱区22中，偏压区25b具有第二杂质浓度。其中，浮接区25a与偏压区25b都位于漂移区22a中。偏压区25b用以电连接至预设偏压，例如但不限于电连接至本体极26’，且浮接区25a为电气浮接。在一种较佳的实施例中，高压元件200还包含导电栓251b与导线252b。其中，导电栓251b于垂直方向上，贯穿漂移氧化区24而与偏压区25b电连接，用以作为偏压区25b的电气接点。且导电栓251b经由导线252b，电连接本体极26’，以使偏压区25b与本体极26’电连接。
本体区26具有P型导电型，形成于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a，本体区26于通道方向上(如图中虚线箭号所示意，下同)接触阱区22，本体区26具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。本体极26’具有P型导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。栅极27形成于半导体层21’的上表面21a上的操作区23a中，且于垂直方向上，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转区。
请继续参阅图2，源极28与漏极29具有N型导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。在一种较佳的实施例中，如图2所示，浮接区25a与偏压区25b彼此不接触，且浮接区25a与偏压区25b于通道方向上，由阱区22隔开。
需说明的是，所谓反转区是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，介于源极28与漂移区22a之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面，如图2中粗黑折线所示意。在本实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，就具有下陷的部分。
需说明的是，栅极27包括与上表面连接的介电层271、具有导电性的导电层272、以及具有电绝缘特性的间隔层273，此为本领域技术人员所熟知，在此不予赘述。
此外，需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区26与漏极29的通道方向距离(漂移区22a长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2所示的实施例为例，高压元件200操作时，因高电场而产生的热载子(例如但不限于N型高压元件200中的空穴)，会经由偏压区25b所提供的热载子吸收通道而吸收，以抑制由本体区26、源极28与阱区22所形成的寄生晶体管导通。前述热载子电流因为偏压区25b所提供的热载子吸收通道而降低或不产生，而提高了安全操作区域(safe operation area，SOA)的范围，增加高压元件200的应用范围。在一种较佳的实施例中，偏压区25b与本体极26’电连接，如此一来，无论高压元件200作为电源转换电路的上桥元件或是下桥元件，都可以提供前述的热载子吸收通道。此外，浮接区25a在高压元件200不导通操作时，P型浮接区25a与阱区22间的耗尽区，可降低阱区22中的高电场，而提高高压元件200的不导通操作时的崩溃防护电压，以增加高压元件200的应用范围。
请参考图3，其显示本发明的第二个实施例。图3显示高压元件300的剖线剖视示意图。如图3所示，高压元件300包含：半导体层31’、阱区32、绝缘结构33、漂移氧化区34、浮接区35a、偏压区35b、本体区36、本体极36’、栅极37、源极38以及漏极39。半导体层31’形成于基板31上，半导体层31’于垂直方向(如图3中的实线箭号方向所示意，下同)上，具有相对的上表面31a与下表面31b。基板31例如但不限于为一P型或N型的半导体硅基板。半导体层31’例如以外延的步骤，形成于基板31上，或是以部分基板31作为半导体层31’。形成半导体层31’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图3，其中，绝缘结构33形成于上表面31a上并连接于上表面31a，用以定义操作区33a。绝缘结构33并不限于如图3所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区34形成于该上表面31a上并连接于上表面31a，且位于操作区33a中的部分漂移区32a(如图3中虚线框所示意)的正上方，并连接于漂移区32a。漂移氧化区34例如可以利用与绝缘结构23相同的工艺步骤形成而同时完成。如图所示，浮接区35a与偏压区35b位于漂移氧化区34正下方并接触漂移氧化区34。
阱区32具有N型导电型，形成于半导体层31’的操作区33a中，且于垂直方向上，阱区32位于上表面31a下并连接于上表面31a。浮接区35a具有P型导电型，形成于上表面31a下并连接于上表面31a的阱区32中。浮接区35a具有第一杂质浓度。第一杂质浓度是指在浮接区35a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区35b具有P型导电型，形成于上表面31a下并连接于上表面31a的阱区32中，偏压区35b具有第二杂质浓度。其中，浮接区35a与偏压区35b都位于漂移区32a中。偏压区35b用以电连接至预设偏压，例如但不限于电连接至本体极36’，且浮接区35a为电气浮接。在一种较佳的实施例中，高压元件300还包含导电栓351b与导线352b。其中，导电栓351b于垂直方向上，贯穿漂移氧化区34而与偏压区35b电连接，用以作为偏压区35b的电气接点。且导电栓351b经由导线352b，电连接本体极36’，以使偏压区35b与本体极36’电连接。
本体区36具有P型导电型，形成于操作区33a的阱区32中，且于垂直方向上，本体区36位于上表面31a下并连接于上表面31a，本体区36于通道方向上(如图中虚线箭号所示意，下同)接触阱区32，本体区36具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。本体极36’具有P型导电型，用以作为本体区36的电气接点，于垂直方向上，本体极36’形成于上表面31a下并连接于上表面31a的本体区36中。栅极37形成于半导体层31’的上表面31a上的操作区33a中，且于垂直方向上，部分本体区36位于栅极37正下方并连接于栅极37，以提供高压元件300在导通操作中的反转区。
请继续参阅图3，源极38与漏极39具有N型导电型，于垂直方向上，源极38与漏极39形成于上表面31a下并连接于上表面31a的操作区33a中，且源极38与漏极39分别位于栅极37在通道方向的外部下方的本体区36中与远离本体区36侧的阱区32中，且于通道方向上，漂移区32a位于漏极39与本体区36之间，靠近上表面31a的阱区32中，用以作为高压元件300在导通操作中的漂移电流通道。在一种较佳的实施例中，如图3所示，浮接区35a与偏压区35b彼此不接触，且浮接区35a与偏压区35b于通道方向上，由阱区32隔开。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区34为化学气相沉积(chemical vapordeposition，CVD)氧化区。CVD氧化区由CVD工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图4，其显示本发明的第三个实施例。图4显示高压元件400的剖视示意图。如图4所示，高压元件400包含：半导体层41’、阱区42、绝缘结构43、漂移氧化区44、浮接区45a、偏压区45b、本体区46、本体极46’、栅极47、源极48以及漏极49。半导体层41’形成于基板41上，半导体层41’于垂直方向(如图4中的实线箭号方向所示意，下同)上，具有相对的上表面41a与下表面41b。基板41例如但不限于为一P型或N型的半导体硅基板。半导体层41’例如以外延的步骤，形成于基板41上，或是以部分基板41作为半导体层41’。形成半导体层41’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图4，其中，绝缘结构43形成于上表面41a上并连接于上表面41a，用以定义操作区43a。绝缘结构43并不限于如图4所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区44形成于该上表面41a上并连接于上表面41a，且位于操作区43a中的部分漂移区42a(如图4中虚线框所示意)的正上方，并连接于漂移区42a。漂移氧化区44例如可以利用与绝缘结构43相同的工艺步骤形成而同时完成(例如漂移氧化区44与绝缘结构43都为STI结构)。如图所示，浮接区45a与偏压区45b位于漂移氧化区44正下方并接触漂移氧化区44。
阱区42具有N型导电型，形成于半导体层41’的操作区43a中，且于垂直方向上，阱区42位于上表面41a下并连接于上表面41a。浮接区45a具有P型导电型，形成于上表面41a下并连接于上表面41a的阱区42中。浮接区45a具有第一杂质浓度。第一杂质浓度是指在浮接区45a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区45b具有P型导电型，形成于上表面41a下并连接于上表面41a的阱区42中，偏压区45b具有第二杂质浓度。其中，浮接区45a与偏压区45b都位于漂移区42a中。偏压区45b用以电连接至预设偏压，例如但不限于电连接至本体极46’，且浮接区45a为电气浮接。在一种较佳的实施例中，高压元件400还包含导电栓451b与导线452b。其中，导电栓451b于垂直方向上，贯穿漂移氧化区44而与偏压区45b电连接，用以作为偏压区45b的电气接点。且导电栓451b经由导线452b，电连接本体极46’，以使偏压区45b与本体极46’电连接。
本体区46具有P型导电型，形成于操作区43a的阱区42中，且于垂直方向上，本体区46位于上表面41a下并连接于上表面41a，本体区46于通道方向上(如图中虚线箭号所示意，下同)接触阱区42，本体区46具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。本体极46’具有P型导电型，用以作为本体区46的电气接点，于垂直方向上，本体极46’形成于上表面41a下并连接于上表面41a的本体区46中。栅极47形成于半导体层41’的上表面41a上的操作区43a中，且于垂直方向上，部分本体区46位于栅极47正下方并连接于栅极47，以提供高压元件400在导通操作中的反转区。
请继续参阅图4，源极48与漏极49具有N型导电型，于垂直方向上，源极48与漏极49形成于上表面41a下并连接于上表面41a的操作区43a中，且源极48与漏极49分别位于栅极47在通道方向的外部下方的本体区46中与远离本体区46侧的阱区42中，且于通道方向上，漂移区42a位于漏极49与本体区46之间，靠近上表面41a的阱区42中，用以作为高压元件400在导通操作中的漂移电流通道。在一种较佳的实施例中，如图4所示，浮接区45a与偏压区45b彼此不接触，且浮接区45a与偏压区45b于通道方向上，由阱区42隔开。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区44为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述。
请参考图5，其显示本发明的第四个实施例。图5显示高压元件500的剖视示意图。如图5所示，高压元件500包含：半导体层51’、阱区52、绝缘结构53、浮接区55a、偏压区55b、本体区56、本体极56’、栅极57、源极58以及漏极59。半导体层51’形成于基板51上，半导体层51’于垂直方向(如图5中的实线箭号方向所示意，下同)上，具有相对的上表面51a与下表面51b。基板51例如但不限于为一P型或N型的半导体硅基板。半导体层51’例如以外延的步骤，形成于基板51上，或是以部分基板51作为半导体层51’。形成半导体层51’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图5，其中，绝缘结构53形成于上表面51a上并连接于上表面51a，用以定义操作区53a。绝缘结构53并不限于如图5所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。
阱区52具有N型导电型，形成于半导体层51’的操作区53a中，且于垂直方向上，阱区52位于上表面51a下并连接于上表面51a。浮接区55a具有P型导电型，形成于上表面51a下并连接于上表面51a的阱区52中。浮接区55a具有第一杂质浓度。第一杂质浓度是指在浮接区55a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区55b具有P型导电型，形成于上表面51a下并连接于上表面51a的阱区52中，偏压区55b具有第二杂质浓度。其中，浮接区55a与偏压区55b都位于漂移区52a中。偏压区55b用以电连接至预设偏压，例如但不限于电连接至本体极56’，且浮接区55a为电气浮接。在一种较佳的实施例中，高压元件500还包含导线552b，用以电连接本体极56’与偏压区55b。
本体区56具有P型导电型，形成于操作区53a的阱区52中，且于垂直方向上，本体区56位于上表面51a下并连接于上表面51a，本体区56于通道方向上(如图中虚线箭号所示意，下同)接触阱区52，本体区56具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。本体极56’具有P型导电型，用以作为本体区56的电气接点，于垂直方向上，本体极56’形成于上表面51a下并连接于上表面51a的本体区56中。栅极57形成于半导体层51’的上表面51a上的操作区53a中，且于垂直方向上，部分本体区56位于栅极57正下方并连接于栅极57，以提供高压元件500在导通操作中的反转区。
请继续参阅图5，源极58与漏极59具有N型导电型，于垂直方向上，源极58与漏极59形成于上表面51a下并连接于上表面51a的操作区53a中，且源极58与漏极59分别位于栅极57在通道方向的外部下方的本体区56中与远离本体区56侧的阱区52中，且于通道方向上，漂移区52a位于漏极59与本体区56之间，靠近上表面51a的阱区52中，用以作为高压元件500在导通操作中的漂移电流通道。在一种较佳的实施例中，如图5所示，浮接区55a与偏压区55b彼此不接触，且浮接区55a与偏压区55b于通道方向上，由阱区52隔开。
请参考图6，其显示本发明的第五个实施例。图6显示高压元件600的剖视示意图。如图6所示，高压元件600包含：半导体层61’、阱区62、绝缘结构63、浮接区65a、偏压区65b、本体区66、本体极66’、栅极67、源极68以及漏极69。半导体层61’形成于基板61上，半导体层61’于垂直方向(如图6中的实线箭号方向所示意，下同)上，具有相对的上表面61a与下表面61b。基板61例如但不限于为一P型或N型的半导体硅基板。半导体层61’例如以外延的步骤，形成于基板61上，或是以部分基板61作为半导体层61’。形成半导体层61’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图6，其中，绝缘结构63形成于上表面61a上并连接于上表面61a，用以定义操作区63a。绝缘结构63并不限于如图6所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。
阱区62具有N型导电型，形成于半导体层61’的操作区63a中，且于垂直方向上，阱区62位于上表面61a下并连接于上表面61a。浮接区65a具有P型导电型，形成于上表面61a下并连接于上表面61a的阱区62中。浮接区65a具有第一杂质浓度。第一杂质浓度是指在浮接区65a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区65b具有P型导电型，形成于上表面61a下并连接于上表面61a的阱区62中，偏压区65b具有第二杂质浓度。其中，浮接区65a与偏压区65b都位于漂移区62a中。偏压区65b用以电连接至预设偏压，例如但不限于电连接至本体极66’，且浮接区65a为电气浮接。在一种较佳的实施例中，高压元件600还包含导线652b，用以电连接本体极66’与偏压区65b。
本体区66具有P型导电型，形成于操作区63a的阱区62中，且于垂直方向上，本体区66位于上表面61a下并连接于上表面61a，本体区66于通道方向上(如图中虚线箭号所示意，下同)接触阱区62，本体区66具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。本体极66’具有P型导电型，用以作为本体区66的电气接点，于垂直方向上，本体极66’形成于上表面61a下并连接于上表面61a的本体区66中。栅极67形成于半导体层61’的上表面61a上的操作区63a中，且于垂直方向上，部分本体区66位于栅极67正下方并连接于栅极67，以提供高压元件600在导通操作中的反转区。
请继续参阅图6，源极68与漏极69具有N型导电型，于垂直方向上，源极68与漏极69形成于上表面61a下并连接于上表面61a的操作区63a中，且源极68与漏极69分别位于栅极67在通道方向的外部下方的本体区66中与远离本体区66侧的阱区62中，且于通道方向上，漂移区62a位于漏极69与本体区66之间，靠近上表面61a的阱区62中，用以作为高压元件600在导通操作中的漂移电流通道。在一种较佳的实施例中，如图6所示，浮接区65a与偏压区65b彼此不接触，且浮接区65a与偏压区65b于通道方向上，由阱区62隔开。
本实施例与第四个实施例不同之处，在于，在第四个实施例中，浮接区55a与偏压区55b都不在栅极57的正下方；而在本实施例中，至少部分浮接区65a位于栅极67的正下方，也就是说，部分栅极67位于浮接区65a的正上方。根据本发明，在一种实施例中，部分栅极位于浮接区或偏压区的正上方。
请参考图7，其显示本发明的第六个实施例。图7显示高压元件700的剖视示意图。如图7所示，高压元件700包含：半导体层71’、埋层71”、阱区72、绝缘结构73、漂移氧化区74、浮接区75a、偏压区75b、阱区76、阱区接点76’、栅极77、源极78以及漏极79。半导体层71’形成于基板71上，半导体层71’于垂直方向(如图7中的实线箭号方向所示意，下同)上，具有相对的上表面71a与下表面71b。基板71例如但不限于为一P型或N型的半导体硅基板。半导体层71’例如以外延的步骤，形成于基板71上，或是以部分基板71作为半导体层71’。形成半导体层71’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图7，其中，绝缘结构73形成于上表面71a上并连接于上表面71a，用以定义操作区73a。绝缘结构73并不限于如图7所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区74形成于该上表面71a上并连接于上表面71a，且位于操作区73a中的部分漂移区72a(如图7中虚线框所示意)的正上方，并连接于漂移区72a。漂移氧化区74例如可以利用与绝缘结构73相同的工艺步骤形成而同时完成。如图所示，浮接区75a与偏压区75b位于漂移氧化区74正下方并接触漂移氧化区74。
阱区72具有N型导电型，形成于半导体层71’的操作区73a中，且于垂直方向上，阱区72位于上表面71a下并连接于上表面71a。浮接区75a具有P型导电型，形成于上表面71a下并连接于上表面71a的阱区72中。浮接区75a具有第一杂质浓度。第一杂质浓度是指在浮接区75a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区75b具有P型导电型，形成于上表面71a下并连接于上表面71a的阱区72中，偏压区75b具有第二杂质浓度。其中，浮接区75a与偏压区75b都位于漂移区72a中。偏压区75b用以电连接至预设偏压，例如但不限于电连接至阱区接点76’，且浮接区75a为电气浮接。在一种较佳的实施例中，高压元件700还包含导电栓751b与导线752b。其中，导电栓751b于垂直方向上，贯穿漂移氧化区74而与偏压区75b电连接，用以作为偏压区75b的电气接点。且导电栓751b经由导线752b，电连接阱区接点76’，以使偏压区75b与阱区接点76’电连接。
阱区76对应第一个实施例到第五个实施例中的本体区26、36、46、56、与66，但本实施例中的阱区76与第一个实施例到第五个实施例中的本体区26、36、46、56、与66不同之处，在于：阱区76与基板71间的接面，由埋层71”隔开。且在通道方向上与阱区62仅有邻接关系，而在垂直方向上并不邻接。阱区76具有P型导电型，形成于操作区73a的阱区72中，且于垂直方向上，阱区76位于上表面71a下并连接于上表面71a，阱区76于通道方向上(如图中虚线箭号所示意，下同)接触阱区72，阱区76具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。阱区接点76’具有P型导电型，用以作为阱区76的电气接点，于垂直方向上，阱区接点76’形成于上表面71a下并连接于上表面71a的阱区76中。栅极77形成于半导体层71’的上表面71a上的操作区73a中，且于垂直方向上，部分阱区76位于栅极77正下方并连接于栅极77，以提供高压元件700在导通操作中的反转区。
请继续参阅图7，源极78与漏极79具有N型导电型，于垂直方向上，源极78与漏极79形成于上表面71a下并连接于上表面71a的操作区73a中，且源极78与漏极79分别位于栅极77在通道方向的外部下方的阱区76中与远离阱区76侧的阱区72中，且于通道方向上，漂移区72a位于漏极79与阱区76之间，靠近上表面71a的阱区72中，用以作为高压元件700在导通操作中的漂移电流通道。在一种较佳的实施例中，如图7所示，浮接区75a与偏压区75b彼此不接触，且浮接区7a与偏压区75b于通道方向上，由阱区72隔开。
请参考图8，其显示本发明的第七个实施例。图8显示高压元件800的剖视示意图。如图8所示，高压元件800包含：半导体层81’、埋层81”、阱区82、绝缘结构83、漂移氧化区84、浮接区85a、偏压区85b、阱区86、阱区接点86’、栅极87、源极88以及漏极89。半导体层81’形成于基板81上，半导体层81’于垂直方向(如图8中的实线箭号方向所示意，下同)上，具有相对的上表面81a与下表面81b。基板81例如但不限于为一P型或N型的半导体硅基板。半导体层81’例如以外延的步骤，形成于基板81上，或是以部分基板81作为半导体层81’。形成半导体层81’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图8，其中，绝缘结构83形成于上表面81a上并连接于上表面81a，用以定义操作区83a。绝缘结构83并不限于如图8所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区84形成于该上表面81a上并连接于上表面81a，且位于操作区83a中的部分漂移区82a(如图8中虚线框所示意)的正上方，并连接于漂移区82a。漂移氧化区84例如可以利用与绝缘结构83相同的工艺步骤形成而同时完成。如图所示，浮接区85a与偏压区85b位于漂移氧化区84正下方并接触漂移氧化区84。
阱区82具有N型导电型，形成于半导体层81’的操作区83a中，且于垂直方向上，阱区82位于上表面81a下并连接于上表面81a。浮接区85a具有P型导电型，形成于上表面81a下并连接于上表面81a的阱区82中。浮接区85a具有第一杂质浓度。第一杂质浓度是指在浮接区85a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区85b具有P型导电型，形成于上表面81a下并连接于上表面81a的阱区82中，偏压区85b具有第二杂质浓度。其中，浮接区85a与偏压区85b都位于漂移区82a中。偏压区85b用以电连接至预设偏压，例如但不限于电连接至阱区接点86’，且浮接区85a为电气浮接。在一种较佳的实施例中，高压元件800还包含导电栓851b与导线852b。其中，导电栓851b于垂直方向上，贯穿漂移氧化区84而与偏压区85b电连接，用以作为偏压区85b的电气接点。且导电栓851b经由导线852b，电连接阱区接点86’，以使偏压区85b与阱区接点86’电连接。
阱区86对应第一个实施例到第五个实施例中的本体区26、36、46、56、与66，但本实施例中的阱区86与第一个实施例到第五个实施例中的本体区26、36、46、56、与66不同之处，在于：阱区86与基板81间的接面，由埋层81”隔开。且在通道方向上与阱区62仅有邻接关系，而在垂直方向上并不邻接。阱区86具有P型导电型，形成于操作区83a的阱区82中，且于垂直方向上，阱区86位于上表面81a下并连接于上表面81a，阱区86于通道方向上(如图中虚线箭号所示意，下同)接触阱区82，阱区86具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。阱区接点86’具有P型导电型，用以作为阱区86的电气接点，于垂直方向上，阱区接点86’形成于上表面81a下并连接于上表面81a的阱区86中。栅极87形成于半导体层81’的上表面81a上的操作区83a中，且于垂直方向上，部分阱区86位于栅极87正下方并连接于栅极87，以提供高压元件800在导通操作中的反转区。
请继续参阅图8，源极88与漏极89具有N型导电型，于垂直方向上，源极88与漏极89形成于上表面81a下并连接于上表面81a的操作区83a中，且源极88与漏极89分别位于栅极87在通道方向的外部下方的阱区86中与远离阱区86侧的阱区82中，且于通道方向上，漂移区82a位于漏极89与阱区86之间，靠近上表面81a的阱区82中，用以作为高压元件800在导通操作中的漂移电流通道。在一种较佳的实施例中，如图8所示，浮接区85a与偏压区85b彼此不接触，且浮接区8a与偏压区85b于通道方向上，由阱区82隔开。
本实施例与第六个实施例不同之处，在于：在第六个实施例中，漂移氧化区74为LOCOS结构，而在本实施例中，漂移氧化区84为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述；另外，在本实施例中，浮接区85a并非单一个区域，而是两个区域，当然也可以为其他数量的多个区域，而偏压区85b也可以为多个区域，并不限于单一区域。
请参考图9，其显示本发明的第四个实施例。图9显示高压元件900的剖视示意图。如图9所示，高压元件900包含：半导体层91’、阱区92、绝缘结构93、浮接区95a、偏压区95b、本体区96、本体极96’、栅极97、源极98以及漏极99。半导体层91’形成于基板91上，半导体层91’于垂直方向(如图9中的实线箭号方向所示意，下同)上，具有相对的上表面91a与下表面91b。基板91例如但不限于为一P型或N型的半导体硅基板。半导体层91’例如以外延的步骤，形成于基板91上，或是以部分基板91作为半导体层91’。形成半导体层91’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图9，其中，绝缘结构93形成于上表面91a上并连接于上表面91a，用以定义操作区93a。绝缘结构93并不限于如图9所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。
阱区92具有N型导电型，形成于半导体层91’的操作区93a中，且于垂直方向上，阱区92位于上表面91a下并连接于上表面91a。浮接区95a具有P型导电型，形成于上表面91a下并连接于上表面91a的阱区92中。浮接区95a具有第一杂质浓度。第一杂质浓度是指在浮接区95a中，P型杂质净浓度，即P型杂质总浓度扣除N型杂质的总浓度之后的P型杂质浓度(其他区域的浓度也以此类推)。偏压区95b具有P型导电型，形成于上表面91a下并连接于上表面91a的阱区92中，偏压区95b具有第二杂质浓度。其中，浮接区95a与偏压区95b都位于漂移区92a中。偏压区95b用以电连接至预设偏压，例如但不限于电连接至本体极96’，且浮接区95a为电气浮接。在一种较佳的实施例中，高压元件900还包含导线952b，用以电连接本体极96’与偏压区95b。
本体区96具有P型导电型，形成于操作区93a的阱区92中，且于垂直方向上，本体区96位于上表面91a下并连接于上表面91a，本体区96于通道方向上(如图中虚线箭号所示意，下同)接触阱区92，本体区96具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。本体极96’具有P型导电型，用以作为本体区96的电气接点，于垂直方向上，本体极96’形成于上表面91a下并连接于上表面91a的本体区96中。栅极97形成于半导体层91’的上表面91a上的操作区93a中，且于垂直方向上，部分本体区96位于栅极97正下方并连接于栅极97，以提供高压元件900在导通操作中的反转区。
请继续参阅图9，源极98与漏极99具有N型导电型，于垂直方向上，源极98与漏极99形成于上表面91a下并连接于上表面91a的操作区93a中，且源极98与漏极99分别位于栅极97在通道方向的外部下方的本体区96中与远离本体区96侧的阱区92中，且于通道方向上，漂移区92a位于漏极99与本体区96之间，靠近上表面91a的阱区92中，用以作为高压元件900在导通操作中的漂移电流通道。在一种较佳的实施例中，如图9所示，浮接区95a与偏压区95b彼此不接触，且浮接区95a与偏压区95b于通道方向上，由阱区92隔开。
本实施例与第四个实施例不同之处，在于，在本实施例中，偏压区95b相较于浮接区95a，在通道方向上，比较靠近源极98；而在第四个实施例中，浮接区55a相较于偏压区55b，在通道方向上，比较靠近源极58。
请参考图10A-10H，其显示本发明的第九个实施例。图10A-10H显示高压元件200制造方法的剖视示意图。如图10A所示，首先形成半导体层21’于基板21上，半导体层21’于垂直方向(如图10A中的实线箭号方向所示意，下同)上，具有相对的上表面21a与下表面21b。此时绝缘结构23与漂移氧化区24尚未形成，上表面21a也就尚未完全定义出来，如图中虚折线所示意。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图10A，接着，例如但不限于利用由微影工艺步骤形成光阻层251为屏蔽，将P型杂质掺杂至半导体层21’中，以形成浮接区25a与偏压区25b于后续步骤所形成的阱区22中。其中，本实施例可利用例如但不限于离子注入工艺步骤，将P型杂质，以加速离子的形式，注入半导体层21’中，以形成浮接区25a与偏压区25b，使浮接区25a具有第一杂质浓度，而偏压区25b具有第二杂质浓度。在本实施例中，浮接区25a与偏压区25b例如以同一离子注入工艺步骤形成，第一杂质浓度等于第二杂质浓度，当然，也可以用不同的光阻层与不同的离子注入工艺形成浮接区25a与偏压区25b，使得第一杂质浓度不等于第二杂质浓度。
接着，请参阅图10B，形成绝缘结构23与漂移氧化区24于上表面21a上并连接于上表面21a。绝缘结构23用以定义操作区23a。绝缘结构23并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区24位于操作区23a中的漂移区22a上并连接于漂移区22a。
接着，请参阅图10C，形成阱区22于半导体层21’的操作区23a中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。阱区22具有N型导电型，例如但不限于以离子注入工艺步骤，将N型杂质，以加速离子的形式，如图10C中虚线箭号所示意，注入操作区23a中，以形成阱区22。
接着，请参阅图10D，形成本体区26于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体区26具有P型导电型，形成本体区26的步骤，例如但不限于利用由微影工艺步骤形成光阻层261为屏蔽，将P型杂质掺杂至阱区22中，以形成本体区26。其中，本实施例可利用例如但不限于离子注入工艺步骤，将P型杂质，以加速离子的形式，注入阱区22中，以形成本体区26。本体区26于通道方向上(如图中虚线箭号所示意，下同)接触阱区22，本体区26具有第三杂质浓度，其中第三杂质浓度高于第一杂质浓度与第二杂质浓度。
接着，请参阅图10E，形成栅极27的介电层271与导电层272于半导体层21’的上表面21a上的操作区23a中，于垂直方向(如图10E中的实线箭号方向所示意，下同)上，部分本体区26位于栅极27的介电层271与导电层272正下方并连接于栅极27的介电层271，以提供高压元件200在导通操作中的反转区。
请继续参阅图10E，例如在形成栅极27的介电层271与导电层272后，形成轻掺杂区281，以避免高压元件200于导通操作时，间隔层273下方的本体区26无法形成反转电流通道。形成轻掺杂区281的方法，例如将N型杂质掺杂至本体区26中，以形成轻掺杂区281。其中，本实施例可利用例如但不限于离子注入工艺步骤，将N型杂质，以加速离子的形式，注入本体区26中，以形成轻掺杂区281。
接着，请参阅图10F，形成间隔层273于导电层272侧面之外，以形成栅极27。接着，形成源极28与漏极29于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道，且于垂直方向上，源极28与漏极29位于上表面21a下并连接于上表面21a。源极28与漏极29具有N型导电型，形成源极28与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层28’为屏蔽，将N型杂质分别掺杂至本体区26中与阱区22中，以形成源极28与漏极29。其中，本实施例可利用例如但不限于离子注入工艺步骤，将N型杂质，以加速离子的形式，注入本体区26中与阱区22中，以形成源极28与漏极29。
接着，请参阅图10G。如图10G所示，形成本体极26’于本体区26中。本体极26’具有P型导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。形成本体极26’的步骤，例如但不限于利用由微影工艺步骤形成光阻层26”为屏蔽，将P型杂质掺杂至本体区26中，以形成本体极26’。其中，本实施例可利用例如但不限于离子注入工艺步骤，将P型杂质，以加速离子的形式，注入本体区26中，以形成本体极26’。
接着，请参阅图10H。如图10H所示，形成导电栓251b与导线252b。其中，导电栓251b于垂直方向上，贯穿漂移氧化区24而与偏压区25b电连接，用以作为偏压区25b的电气接点。且导电栓251b经由导线252b，电连接本体极26’，以使偏压区25b与本体极26’电连接。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必需实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (16)

1.一种高压元件，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一阱区，具有一N型导电型，形成于该上表面下并连接于该上表面；
一浮接区，具有一P型导电型，形成于该上表面下并连接于该上表面的该阱区中，该浮接区具有一第一杂质浓度；
一偏压区，具有该P型导电型，形成于该上表面下并连接于该上表面的该阱区中，该偏压区具有一第二杂质浓度；
一本体区，具有该P型导电型，形成于该上表面下并连接于该上表面，并于一通道方向上接触该阱区，该本体区具有一第三杂质浓度，其中该第三杂质浓度高于该第一杂质浓度与该第二杂质浓度；
一本体极，具有该P型导电型，形成于该上表面下并连接于该上表面的该本体区中，用以作为该本体区的一电气接点；
一栅极，形成于该上表面上，且部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及
一源极与一漏极，具有该N型导电型，于该垂直方向上，该源极与该漏极分别形成于该上表面下并连接于该上表面，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；
其中，于一通道方向上，在该本体区与该漏极之间，连接该上表面的部分该阱区，用以作为该高压元件在该导通操作中的一漂移区；
其中，该浮接区与该偏压区都位于该漂移区中；
其中，该偏压区用以电连接至一预设偏压，且该浮接区为电气浮接。
2.如权利要求1所述的高压元件，还包含一漂移氧化区，形成于该上表面上并连接于该上表面的部分该漂移区的正上方，且该浮接区与该偏压区位于该漂移氧化区正下方并接触该漂移氧化区。
3.如权利要求2所述的高压元件，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
4.如权利要求2所述的高压元件，还包含一导电栓，其于该垂直方向上贯穿该漂移氧化区而与该偏压区电连接，用以作为该偏压区的电气接点。
5.如权利要求1所述的高压元件，其中部分该栅极位于该浮接区或该偏压区的正上方。
6.如权利要求1所述的高压元件，其中该偏压区与该本体极电连接。
7.如权利要求1所述的高压元件，其中该浮接区与该偏压区彼此不接触，且该浮接区与该偏压区于该通道方向上，由该阱区隔开。
8.如权利要求1所述的高压元件，还包含一埋层，具有该N型导电型，于该垂直方向上，形成于该本体区下方且与该本体区连接，且该埋层完全覆盖该本体区。
9.一种高压元件制造方法，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一阱区于该上表面下方并连接于该上表面，该阱区具有一N型导电型；
形成一浮接区于该上表面下并连接于该上表面的该阱区中，该浮接区具有一P型导电型及一第一杂质浓度；
形成一偏压区于该上表面下并连接于该上表面的该阱区中，该偏压区具有该P型导电型及一第二杂质浓度；
形成一本体区于该上表面下方并连接于该上表面，并于一通道方向上接触该阱区，该本体区具有该P型导电型及一第三杂质浓度，其中该第三杂质浓度高于该第一杂质浓度与该第二杂质浓度；
形成一本体极于该上表面下方并连接于该上表面的该本体区中，该本体区具有该P型导电型，用以作为该本体区的一电气接点；
形成一栅极于该上表面上，且部分该本体区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及
形成一源极与一漏极于该上表面下并连接于该上表面，该源极与该漏极具有该N型导电型，且分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；
其中，于一通道方向上，在该本体区与该漏极之间，连接该上表面的部分该阱区，用以作为该高压元件在该导通操作中的一漂移区；
其中，该浮接区与该偏压区都位于该漂移区中；
其中，该偏压区用以电连接至一预设偏压，且该浮接区为电气浮接。
10.如权利要求9所述的高压元件制造方法，还包含：形成一漂移氧化区于该上表面上并连接于该上表面的部分该漂移区的正上方，且该浮接区与该偏压区位于该漂移氧化区正下方并接触该漂移氧化区。
11.如权利要求10所述的高压元件制造方法，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
12.如权利要求10所述的高压元件制造方法，还包含形成一导电栓，其于该垂直方向上贯穿该漂移氧化区而与该偏压区电连接，用以作为该偏压区的电气接点。
13.如权利要求9所述的高压元件制造方法，其中部分该栅极位于该浮接区或该偏压区的正上方。
14.如权利要求9所述的高压元件制造方法，其中该偏压区与该本体极电连接，且该浮接区为浮接。
15.如权利要求9所述的高压元件制造方法，其中该浮接区与该偏压区彼此不接触，且该浮接区与该偏压区于该通道方向上，由该阱区隔开。
16.如权利要求9所述的高压元件制造方法，还包含形成一埋层于该本体区下方且与该本体区连接，且该埋层完全覆盖该本体区，其中该埋层具有该N型导电型。
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