CN110634949B - 高压元件及其制造方法 - Google Patents

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Abstract

本发明提出一种高压元件及其制造方法。高压元件包含：半导体层、绝缘结构、漂移氧化区、阱区、本体区、本体极、缓冲区、栅极以及源极与漏极。其中，本体极用以作为该本体区的电气接点，本体极包括一主本体极以及至少一子本体极。其中，主本体极与源极相邻接，并分别大致上为沿着宽度方向上而延伸的长方形，且源极介于主本体极与栅极之间。子本体极自部分主本体极在通道方向上，向栅极延伸，接触到反转电流通道。其中，缓冲区于半导体层中的上表面下，包覆所有本体区的外围，且缓冲区的杂质浓度低于本体区的杂质浓度。

Description

高压元件及其制造方法
技术领域
本发明涉及一种高压元件及其制造方法，特别是指一种能够抑制寄生晶体管导通的高压元件及其制造方法。
背景技术
图1A与1B分别显示一种公知高压元件100的俯视示意图与剖视示意图。所谓的高压元件，是指于正常操作时，施加于漏极的电压高于5V。一般而言，高压元件100的漏极19与栅极17间，具有漂移区12a(如图1B中虚线范围所示意)，将漏极19与栅极17分隔，且漂移区23a在通道方向(如图1A与1B中虚线箭头所示意)的长度根据高压元件100正常操作时所承受的操作电压而调整。如图1A与1B所示，高压元件100包含：阱区12、绝缘结构13、漂移氧化区14、本体区16、本体极16’、栅极17、源极18、与漏极19。其中，阱区12的导电型为N型，形成于基板11上，绝缘结构13为区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围如图1A中，粗黑虚线框所示意。栅极17覆盖部分漂移氧化区14。高压元件100操作时，因高电场而产生的热载子中的空穴，会经由本体区16注入本体极16’，此热载子电流会造成本体区16与源极18间的顺向电压提高，将使由本体区16、源极18与阱区12所形成的寄生晶体管导通，而限制了安全操作区域(safe operation area，SOA)，其中安全操作区域的定义，为本领域技术人员所熟知，在此不予赘述。此外，本体区16与阱区12间的PN结所形成的电容太大，于高压元件100操作时的瞬时响应，也会在源极18与本体区16间造成位移电流，也会使得寄生晶体管导通。
有鉴于此，本发明提出一种能够在高压元件操作时，抑制寄生晶体管导通，提高安全操作区域的高压元件及其制造方法。
发明内容
为实现上述发明目的，就其中一观点言，本发明提供了一种高压元件，包含：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；一阱区，具有一第一导电型，形成于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；一本体区，具有一第二导电型，形成于该操作区的该阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面，该本体区具有一第一杂质浓度；一本体极，具有该第二导电型，用以作为该本体区的一电气接点，于该垂直方向上，该本体极形成于该上表面下并连接于该上表面的该本体区中，该本体极包括一主本体极以及至少一子本体极；一缓冲区，具有该第二导电型，形成于该操作区的该阱区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该本体区的外围，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；一栅极，形成于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区与该缓冲区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；以及一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区之间，连接该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；其中，由俯视图视之，该主本体极与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主本体极与该栅极之间，该子本体极自部分该主本体极在该通道方向上，向该栅极延伸，接触到该反转电流通道。
就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；形成一阱区于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；形成一本体区于该操作区的该阱区中，且于该垂直方向上，该本体区位于上表面下方并连接于该上表面，该本体区具有一第二导电型，该本体区具有一第一杂质浓度；形成一本体极于该本体区中，于该垂直方向上，该本体极位于该上表面下并连接于该上表面，该本体极包括一主本体极以及至少一子本体极，该本体极具有该第二导电型，用以作为该本体区的一电气接点；形成一缓冲区于该操作区的该阱区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该本体区的外围，该缓冲区具有该第二导电型，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区与该缓冲区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；以及于该垂直方向上，形成一源极与一漏极于该上表面下并连接于该上表面的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区间，连接该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；其中，由俯视图视之，该主本体极与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主本体极与该栅极之间，该子本体极自部分该主本体极在该通道方向上，向该栅极延伸，接触到该反转电流通道。
就另一观点言，本发明提供了一种高压元件，包含：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；一漂移阱区，具有一第一导电型，形成于该上表面下的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面；一通道阱区，具有该第二导电型，且于该垂直方向上，形成于该上表面下的该操作区中，且该通道阱区具有一第一杂质浓度；一通道阱区接点，具有该第二导电型，用以作为该通道阱区的一电气接点，于该垂直方向上，该通道阱区接点形成于该上表面下并连接于该上表面的该通道阱区中，该通道阱区接点包括一主通道阱区接点以及至少一子通道阱区接点；一缓冲区，具有该第二导电型，形成于该操作区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该通道阱区的外围，该缓冲区与该漂移阱区在一通道方向上邻接，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；一埋层，具有一第一导电型，于该垂直方向上，形成于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区；一栅极，于该垂直方向上，形成于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区与该缓冲区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；以及一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；其中，由俯视图视之，该主通道阱区接点与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主通道阱区接点与该栅极之间，该子通道阱区接点自部分该主通道阱区接点在该通道方向上，向该栅极延伸，接触到该反转电流通道。
就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；形成一漂移阱区于该上表面下的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面，该漂移阱区具有一第一导电型；于该垂直方向上，形成一通道阱区于该上表面下的该操作区中，该通道阱区具有该第二导电型，且该通道阱区具有一第一杂质浓度；于该垂直方向上，形成一通道阱区接点于该上表面下并连接于该上表面的该通道阱区中，该通道阱区接点包括一主通道阱区接点以及至少一子通道阱区接点，该通道阱区接点具有该第二导电型，用以作为该通道阱区的一电气接点；形成一缓冲区于该操作区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该通道阱区的外围，该缓冲区与该漂移阱区在一通道方向上邻接，该缓冲区具有该第二导电型，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；于该垂直方向上，形成一埋层于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区，该埋层具有一第一导电型；于该垂直方向上，形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区与该缓冲区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；以及于该垂直方向上，形成一源极与一漏极于该上表面下的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；其中，由俯视图视之，该主通道阱区接点与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主通道阱区接点与该栅极之间，该子通道阱区接点自部分该主通道阱区接点在该通道方向上，向该栅极延伸，接触到该反转电流通道。
在一种较佳的实施型态中，该漂移氧化区包括一区域氧化(local oxidation ofsilicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemical vapor deposition，CVD)氧化区。
在一种较佳的实施型态中，该本体极包括多个该子本体极，且该多个子本体极不彼此连接。
在一种较佳的实施型态中，该源极、该本体区及该缓冲区、以及该阱区组成一寄生晶体管，且该子本体极提供一热载子吸收通道，以抑制该寄生晶体管导通。
在一种较佳的实施型态中，该缓冲区于该高压元件的一瞬时操作中，降低该本体区与该阱区间的电容。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A与1B分别显示一种现有技术高压元件100的俯视示意图与剖视示意图；
图2A-2C显示本发明的第一个实施例；
图3A-3C显示本发明的第二个实施例；
图4A-4C显示本发明的第三个实施例；
图5A-5C显示本发明的第四个实施例；
图6A-6C显示本发明的第五个实施例；
图7A-7C显示本发明的第六个实施例；
图8A-8O显示本发明的第七个实施例；
图9A-9L显示本发明的第八个实施例；
图10A-10C显示本发明的第九个实施例。
图中符号说明
100，200，300，400，500，600，700，800高压元件
11，21，31，41，51，61，71，81基板
11’，21’，31’，41’，51’，61’，71’，81’半导体层
11a，21a，31a，41a，51a，61a，71a，81a上表面
11b，21b，31b，41b，51b，61b，71b，81b下表面
12，22，32，42阱区
12a，22a，32a，42a，52a，62a，72a，82a漂移区
13，23，33，43，53，63，73，83绝缘结构
13a，23a，33a，43a，53a，63a，73a，83a操作区
14，24，34，44，54，64，74，84漂移氧化区
15，25，35，45，55，65，75，85缓冲区
16，26，36，46本体区
16’，26’，36’，46’本体极
17，27，37，47，57，67，77，87栅极
18，28，38，48，58，68，78，88源极
19，29，39，49，59，69，79，89漏极
25’，26”，28’，52’，55’，56”，58’，263，281’，563光阻层
51”，61”，71”，81”埋层
56’，66’，76’，86’通道阱区接点
52，62，72，82漂移阱区
56，66，76，86通道阱区
271 介电层
272 导电层
273 间隔层
AA’，BB’剖线
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2A-2C，其显示本发明的第一个实施例。图2A、2B与2C分别显示高压元件200的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图2A-2C所示，高压元件200包含：半导体层21’、阱区22、绝缘结构23、漂移氧化区24、缓冲区25、本体区26、本体极26’、栅极27、源极28以及漏极29。半导体层21’形成于基板21上，半导体层21’于垂直方向(如图2B与2C中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2A-2C，其中，绝缘结构23形成于上表面21a上并连接于上表面21a，用以定义操作区23a(如图2A中虚线框所示意)。绝缘结构23并不限于如图2B与2C所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区24形成于该上表面21a上并连接于上表面21a，且位于操作区23a中的漂移区22a(如图2B与2C中虚线框所示意)上并连接于漂移区22a。
阱区22具有第一导电型，形成于半导体层21’的操作区23a中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。本体区26具有第二导电型，形成于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a，本体区26的第二导电型的杂质浓度为第一杂质浓度。本体极26’具有第二导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。如图2A下方的局部俯视图所示，本体极26’包括主本体极261’以及至少一子本体极262’。由俯视图图2A下方的局部俯视图视之，主本体极261’与源极28相邻接，并分别大致上为沿着宽度方向(如图2A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极28介于主本体极261’与栅极27之间。子本体极262’自部分主本体极261’在通道方向(如图2A-2C中的虚线箭头方向所示意，下同)上，向栅极27延伸，接触到反转电流通道。缓冲区25具有第二导电型，形成于操作区23a的阱区22中，且于垂直方向上，缓冲区25位于上表面21a下并连接于上表面21a，缓冲区25于半导体层21’中的上表面21a下，包覆所有本体区26的外围，且缓冲区25的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。栅极27形成于半导体层21’的上表面21a上的操作区23a中，由俯视图视之，栅极27大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分本体区26与缓冲区25位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。
请继续参阅图2A-2C，源极28与漏极29具有第一导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与缓冲区25之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。且于垂直方向上，源极28与漏极29位于上表面21a下并连接于上表面21a。
需说明的是，所谓反转电流通道是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，介于源极28与漂移电流通道之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面。在本实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，就具有下陷的部分。
需说明的是，栅极27包括与上表面连接的介电层271、具有导电性的导电层272、以及具有电绝缘特性的间隔层273，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“第一导电型”与“第二导电型”是指于高压元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为N型，而第二导电型为P型，或反之也可)。
此外需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且缓冲区25与漏极29的横向距离(漂移区长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2A-2C所示的实施例为例，高压元件200操作时，因高电场而产生的热载子(例如但不限于N型高压元件中的空穴)，会经由子本体极262’所提供的热载子吸收通道而吸收，以抑制由本体区26及缓冲区25、源极28与阱区22所形成的寄生晶体管导通。前述热载子电流因为子本体极262’所提供的热载子吸收通道而降低或不产生，而提高了安全操作区域(safeoperation area，SOA)的范围，增加高压元件200的应用范围。此外，缓冲区25于高压元件200的瞬时操作中，降低本体区26与阱区22间的电容，因而提高了瞬时操作的反应速度，改善高压元件200的瞬时操作表现。
在一种较佳的实施例中，如图2A所示，源极28会因为子本体极262’在通道方向上的延伸至反转电流通道，而被分开为彼此不连接的子源极282与284，如图2A所示。
请参考图3A-3C，其显示本发明的第二个实施例。图3A、3B与3C分别显示高压元件300的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图3A-3C所示，高压元件300包含：半导体层31’、阱区32、绝缘结构33、漂移氧化区34、缓冲区35、本体区36、本体极36’、栅极37、源极38以及漏极39。半导体层31’形成于基板31上，半导体层31’于垂直方向(如图3B与3C中的实线箭头方向所示意，下同)上，具有相对的上表面31a与下表面31b。基板31例如但不限于为一P型或N型的半导体硅基板。半导体层31’例如以外延的步骤，形成于基板31上，或是以基板31的部分，作为半导体层31’。形成半导体层31’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图3A-3C，其中，绝缘结构33形成于上表面31a上并连接于上表面31a，用以定义操作区33a(如图3A中虚线框所示意)。绝缘结构33并不限于如图3B与3C所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区34形成于该上表面31a上并连接于上表面31a，且位于操作区33a中的漂移区32a(如图3B与3C中虚线框所示意)上并连接于漂移区32a。
阱区32具有第一导电型，形成于半导体层31’的操作区33a中，且于垂直方向上，阱区32位于上表面31a下并连接于上表面31a。本体区36具有第二导电型，形成于操作区33a的阱区32中，且于垂直方向上，本体区36位于上表面31a下并连接于上表面31a，本体区36的第二导电型的杂质浓度为第一杂质浓度。本体极36’具有第二导电型，用以作为本体区36的电气接点，于垂直方向上，本体极36’形成于上表面31a下并连接于上表面31a的本体区36中。请同时参阅图2A下方的局部俯视图所示，本体极36’包括主本体极以及至少一子本体极。由俯视图视之，主本体极与源极38相邻接，并分别大致上为沿着宽度方向(如图3A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极38介于主本体极与栅极37之间。子本体极自部分主本体极在通道方向(如图3A-3C中的虚线箭头方向所示意，下同)上，向栅极37延伸，接触到反转电流通道。缓冲区35具有第二导电型，形成于操作区33a的阱区32中，且于垂直方向上，缓冲区35位于上表面31a下并连接于上表面31a，缓冲区35于半导体层31’中的上表面31a下，包覆所有本体区36的外围，且缓冲区35的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。栅极37形成于半导体层31’的上表面31a上的操作区33a中，由俯视图视之，栅极37大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分本体区36与缓冲区35位于栅极37正下方并连接于栅极37，以提供高压元件300在导通操作中的反转电流通道。
请继续参阅图3A-3C，源极38与漏极39具有第一导电型，于垂直方向上，源极38与漏极39形成于上表面31a下并连接于上表面31a的操作区33a中，且源极38与漏极39分别位于栅极37在通道方向的外部下方的本体区36中与远离本体区36侧的阱区32中，且于通道方向上，漂移区32a位于漏极39与本体区36之间，靠近上表面31a的阱区32中，用以作为高压元件300在导通操作中的漂移电流通道，且于垂直方向上，源极38与漏极39位于上表面31a下并连接于上表面31a。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区34为化学气相沉积(chemical vapordeposition，CVD)氧化区。CVD氧化区由CVD工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图4A-4C，其显示本发明的第三个实施例。图4A、4B与4C分别显示高压元件400的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图4A-4C所示，高压元件400包含：半导体层41’、阱区42、绝缘结构43、漂移氧化区44、缓冲区45、本体区46、本体极46’、栅极47、源极48以及漏极49。半导体层41’形成于基板41上，半导体层41’于垂直方向(如图4B与4C中的实线箭头方向所示意，下同)上，具有相对的上表面41a与下表面41b。基板41例如但不限于为一P型或N型的半导体硅基板。半导体层41’例如以外延的步骤，形成于基板41上，或是以基板41的部分，作为半导体层41’。形成半导体层41’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图4A-4C，其中，绝缘结构43形成于上表面41a上并连接于上表面41a，用以定义操作区43a(如图4B中虚线框所示意)。绝缘结构43并不限于如图4B与4C所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区44形成于该上表面41a上并连接于上表面41a，且位于操作区43a中的漂移区42a(如图4B与4C中虚线框所示意)上并连接于漂移区42a。
阱区42具有第一导电型，形成于半导体层41’的操作区43a中，且于垂直方向上，阱区42位于上表面41a下并连接于上表面41a。本体区46具有第二导电型，形成于操作区43a的阱区42中，且于垂直方向上，本体区46位于上表面41a下并连接于上表面41a，本体区46的第二导电型的杂质浓度为第一杂质浓度。本体极46’具有第二导电型，用以作为本体区46的电气接点，于垂直方向上，本体极46’形成于上表面41a下并连接于上表面41a的本体区46中。请同时参阅图2A下方的局部俯视图所示，本体极46’包括主本体极以及至少一子本体极。由俯视图视之，主本体极与源极48相邻接，并分别大致上为沿着宽度方向(如图4A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极48介于主本体极与栅极37之间。子本体极自部分主本体极在通道方向(如图4A-4C中的虚线箭头方向所示意，下同)上，向栅极47延伸，接触到反转电流通道。缓冲区45具有第二导电型，形成于操作区43a的阱区42中，且于垂直方向上，缓冲区45位于上表面41a下并连接于上表面41a，缓冲区45于半导体层41’中的上表面41a下，包覆所有本体区46的外围，且缓冲区45的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。栅极47形成于半导体层41’的上表面41a上的操作区43a中，由俯视图视之，栅极47大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分本体区46与缓冲区45位于栅极47正下方并连接于栅极47，以提供高压元件400在导通操作中的反转电流通道。
请继续参阅图4A-4C，源极48与漏极49具有第一导电型，于垂直方向上，源极48与漏极49形成于上表面41a下并连接于上表面41a的操作区43a中，且源极48与漏极49分别位于栅极47在通道方向的外部下方的本体区46中与远离本体区46侧的阱区42中，且于通道方向上，漂移区42a位于漏极49与本体区46之间，靠近上表面41a的阱区42中，用以作为高压元件400在导通操作中的漂移电流通道，且于垂直方向上，源极48与漏极49位于上表面41a下并连接于上表面41a。
本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为LOCOS结构，而在本实施例中，漂移氧化区44为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述。
请参考图5A-5C，其显示本发明的第四个实施例。图5A、5B与5C分别显示高压元件500的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图5A-5C所示，高压元件500包含：半导体层51’、埋层51”、漂移阱区52、绝缘结构53、漂移氧化区54、缓冲区55、通道阱区56、通道阱区接点56’、栅极57、源极58以及漏极59。半导体层51’形成于基板51上，半导体层51’于垂直方向(如图5B与5C中的实线箭头方向所示意，下同)上，具有相对的上表面51a与下表面51b。基板51例如但不限于为一P型或N型的半导体硅基板。半导体层51’例如以外延的步骤，形成于基板51上，或是以基板51的部分，作为半导体层51’。形成半导体层51’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图5A-5C，其中，绝缘结构53形成于上表面51a上并连接于上表面51a，用以定义操作区53a(如图5A中虚线框所示意)。绝缘结构53并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区54形成于该上表面51a上并连接于上表面51a，且位于操作区53a中的漂移区52a(如图5B与5C中虚线框所示意)上并连接于漂移区52a。
漂移阱区52具有第一导电型，形成于半导体层51’的操作区53a中，且于垂直方向上，漂移阱区52位于上表面51a下并连接于上表面51a。通道阱区56具有第二导电型，形成于上表面51a下的操作区53a中，且于垂直方向上，通道阱区56位于上表面51a下并连接于上表面51a，通道阱区56的第二导电型的杂质浓度为第一杂质浓度。通道阱区接点56’具有第二导电型，用以作为通道阱区56的电气接点，于垂直方向上，通道阱区接点56’形成于上表面51a下并连接于上表面51a的通道阱区56中。请同时参阅图2A下方的局部俯视图所示，通道阱区接点56’包括主通道阱区接点以及至少一子通道阱区接点。由俯视图视之，主通道阱区接点与源极58相邻接，并分别大致上为沿着宽度方向(如图5A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极58介于主通道阱区接点与栅极57之间。子通道阱区接点自部分主通道阱区接点在通道方向(如图5A-5C中的虚线箭头方向所示意，下同)上，向栅极57延伸，接触到反转电流通道。缓冲区55具有第二导电型，形成于操作区53a中，且于垂直方向上，缓冲区55位于上表面51a下并连接于上表面51a，缓冲区55于半导体层51’中的上表面51a下，包覆所有通道阱区56的外围，且缓冲区55的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。缓冲区55与漂移阱区52在通道方向上邻接。栅极57形成于半导体层51’的上表面51a上的操作区53a中，由俯视图视之，栅极57大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分通道阱区56与缓冲区55位于栅极57正下方并连接于栅极57，以提供高压元件500在导通操作中的反转电流通道。
请继续参阅图5A-5C，源极58与漏极59具有第一导电型，于垂直方向上，源极58与漏极59形成于上表面51a下并连接于上表面51a的操作区53a中，且源极58与漏极59分别位于栅极57在通道方向的外部下方的通道阱区56中与远离通道阱区56侧的漂移阱区52中，且于通道方向上，漂移区52a位于漏极59与缓冲区55之间，靠近上表面51a的漂移阱区52中，用以作为高压元件500在导通操作中的漂移电流通道，且于垂直方向上，源极58与漏极59位于上表面51a下并连接于上表面51a。埋层51”具有第一导电型，于垂直方向上，形成于通道阱区56下方且与通道阱区56连接，且埋层51”于操作区53a内，完全覆盖通道阱区56下方。在垂直方向上，埋层51”例如形成于基板51与半导体层51’接面两侧，部分埋层51”位于基板51中，且部分埋层51”位于半导体层51’中。
请参考图6A-6C，其显示本发明的第五个实施例。图6A、6B与6C分别显示高压元件600的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图6A-6C所示，高压元件600包含：半导体层61’、埋层61”、漂移阱区62、绝缘结构63、漂移氧化区64、缓冲区65、通道阱区66、通道阱区接点66’、栅极67、源极68以及漏极69。半导体层61’形成于基板61上，半导体层61’于垂直方向(如图6B与6C中的实线箭头方向所示意，下同)上，具有相对的上表面61a与下表面61b。基板61例如但不限于为一P型或N型的半导体硅基板。半导体层61’例如以外延的步骤，形成于基板61上，或是以基板61的部分，作为半导体层61’。形成半导体层61’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图6A-6C，其中，绝缘结构63形成于上表面61a上并连接于上表面61a，用以定义操作区63a(如图6A中虚线框所示意)。绝缘结构63并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区64形成于该上表面61a上并连接于上表面61a，且位于操作区63a中的漂移区62a(如图6B与6C中虚线框所示意)上并连接于漂移区62a。
漂移阱区62具有第一导电型，形成于半导体层61’的操作区63a中，且于垂直方向上，漂移阱区62位于上表面61a下并连接于上表面61a。通道阱区66具有第二导电型，形成于上表面61a下的操作区63a中，且于垂直方向上，通道阱区66位于上表面61a下并连接于上表面61a，通道阱区66的第二导电型的杂质浓度为第一杂质浓度。通道阱区接点66’具有第二导电型，用以作为通道阱区66的电气接点，于垂直方向上，通道阱区接点66’形成于上表面61a下并连接于上表面61a的通道阱区66中。请同时参阅图2A下方的局部俯视图所示，通道阱区接点66’包括主通道阱区接点以及至少一子通道阱区接点。由俯视图视之，主通道阱区接点与源极68相邻接，并分别大致上为沿着宽度方向(如图6A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极68介于主通道阱区接点与栅极67之间。子通道阱区接点自部分主通道阱区接点在通道方向(如图6A-6C中的虚线箭头方向所示意，下同)上，向栅极67延伸，接触到反转电流通道。缓冲区65具有第二导电型，形成于操作区63a中，且于垂直方向上，缓冲区65位于上表面61a下并连接于上表面61a，缓冲区65于半导体层61’中的上表面61a下，包覆所有通道阱区66的外围，且缓冲区65的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。缓冲区65与漂移阱区62在通道方向上邻接。栅极67形成于半导体层61’的上表面61a上的操作区63a中，由俯视图视之，栅极67大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分通道阱区66与缓冲区65位于栅极67正下方并连接于栅极67，以提供高压元件600在导通操作中的反转电流通道。
请继续参阅图6A-6C，源极68与漏极69具有第一导电型，于垂直方向上，源极68与漏极69形成于上表面61a下并连接于上表面61a的操作区63a中，且源极68与漏极69分别位于栅极67在通道方向的外部下方的通道阱区66中与远离通道阱区66侧的漂移阱区62中，且于通道方向上，漂移区62a位于漏极69与缓冲区65之间，靠近上表面61a的漂移阱区62中，用以作为高压元件600在导通操作中的漂移电流通道，且于垂直方向上，源极68与漏极69位于上表面61a下并连接于上表面61a。埋层61”具有第一导电型，于垂直方向上，形成于通道阱区66下方且与通道阱区66连接，且埋层61”于操作区63a内，完全覆盖通道阱区66下方。在垂直方向上，埋层61”例如形成于基板61与半导体层61’接面两侧，部分埋层61”位于基板61中，且部分埋层61”位于半导体层61’中。
本实施例与第四个实施例不同之处，在于，在第四个实施例中，漂移氧化区54为LOCOS结构，而在本实施例中，漂移氧化区64为化学气相沉积(chemical vapordeposition，CVD)氧化区。CVD氧化区由CVD工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。
请参考图7A-7C，其显示本发明的第六个实施例。图7A、7B与7C分别显示高压元件700的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图7A-7C所示，高压元件700包含：半导体层71’、埋层71”、漂移阱区72、绝缘结构73、漂移氧化区74、缓冲区75、通道阱区76、通道阱区接点76’、栅极77、源极78以及漏极79。半导体层71’形成于基板71上，半导体层71’于垂直方向(如图7B与7C中的实线箭头方向所示意，下同)上，具有相对的上表面71a与下表面71b。基板71例如但不限于为一P型或N型的半导体硅基板。半导体层71’例如以外延的步骤，形成于基板71上，或是以基板71的部分，作为半导体层71’。形成半导体层71’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图7A-7C，其中，绝缘结构73形成于上表面71a上并连接于上表面71a，用以定义操作区73a(如图7A中虚线框所示意)。绝缘结构73并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。漂移氧化区74形成于该上表面71a上并连接于上表面71a，且位于操作区73a中的漂移区72a(如图7B与7C中虚线框所示意)上并连接于漂移区72a。
漂移阱区72具有第一导电型，形成于半导体层71’的操作区73a中，且于垂直方向上，漂移阱区72位于上表面71a下并连接于上表面71a。通道阱区76具有第二导电型，形成于上表面71a下的操作区73a中，且于垂直方向上，通道阱区76位于上表面71a下并连接于上表面71a，通道阱区76的第二导电型的杂质浓度为第一杂质浓度。通道阱区接点76’具有第二导电型，用以作为通道阱区76的电气接点，于垂直方向上，通道阱区接点76’形成于上表面71a下并连接于上表面71a的通道阱区76中。请同时参阅图2A下方的局部俯视图所示，通道阱区接点76’包括主通道阱区接点以及至少一子通道阱区接点。由俯视图视之，主通道阱区接点与源极78相邻接，并分别大致上为沿着宽度方向(如图7A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极78介于主通道阱区接点与栅极77之间。子通道阱区接点自部分主通道阱区接点在通道方向(如图7A-7C中的虚线箭头方向所示意，下同)上，向栅极77延伸，接触到反转电流通道。缓冲区75具有第二导电型，形成于操作区73a中，且于垂直方向上，缓冲区75位于上表面71a下并连接于上表面71a，缓冲区75于半导体层71’中的上表面71a下，包覆所有通道阱区76的外围，且缓冲区75的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。缓冲区75与漂移阱区72在通道方向上邻接。栅极77形成于半导体层71’的上表面71a上的操作区73a中，由俯视图视之，栅极77大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分通道阱区76与缓冲区75位于栅极77正下方并连接于栅极77，以提供高压元件700在导通操作中的反转电流通道。
请继续参阅图7A-7C，源极78与漏极79具有第一导电型，于垂直方向上，源极78与漏极79形成于上表面71a下并连接于上表面71a的操作区73a中，且源极78与漏极79分别位于栅极77在通道方向的外部下方的通道阱区76中与远离通道阱区76侧的漂移阱区72中，且于通道方向上，漂移区72a位于漏极79与通道阱区76之间，靠近上表面71a的漂移阱区72中，用以作为高压元件700在导通操作中的漂移电流通道，且于垂直方向上，源极78与漏极79位于上表面71a下并连接于上表面71a。埋层71”具有第一导电型，于垂直方向上，形成于通道阱区76下方且与通道阱区76连接，且埋层71”于操作区73a内，完全覆盖通道阱区76下方。在垂直方向上，埋层71”例如形成于基板71与半导体层71’接面两侧，部分埋层71”位于基板71中，且部分埋层71”位于半导体层71’中。
本实施例与第四个实施例不同之处，在于，在第四个实施例中，漂移氧化区74为LOCOS结构，而在本实施例中，漂移氧化区74为浅沟槽绝缘(shallow trench isolation，STI)结构。STI结构为本领域技术人员所熟知，在此不予赘述。
请参考图8A-8O，其显示本发明的第七个实施例。图8A-8O显示高压元件200制造方法的剖视示意图(图8B-8G、8I-8M与8O)或俯视示意图(图8A、8H、8K与8N)。图8B显示图8A中AA’剖线剖视示意图。如图8A与8B所示，首先形成半导体层21’于基板21上，半导体层21’于垂直方向(如图8B中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图8A与8B，接着，形成绝缘结构23与漂移氧化区24于上表面21a上并连接于上表面21a。绝缘结构23用以定义操作区23a(如图8A中虚线框所示意)。绝缘结构23并不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区24位于操作区23a中的漂移区22a上并连接于漂移区22a。
接着，请参阅图8C，形成阱区22于半导体层21’的操作区23a中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。阱区22具有第一导电型，例如可利用例如但不限于离子注入制成步骤，将第一导电型杂质，以加速离子的形式，如图8C中虚线箭头所示意，注入操作区23a中，以形成阱区22。
接着，请参阅图8D，形成缓冲区25于操作区23a的阱区22中，且于垂直方向上，缓冲区25位于上表面21a下并连接于上表面21a。缓冲区25具有第二导电型，形成缓冲区25的步骤，例如但不限于利用由微影工艺步骤形成光阻层25’为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成缓冲区25。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入阱区22中，以形成缓冲区25。
接着，请参阅图8E，形成本体区26于操作区23a的阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体区26具有第二导电型，形成本体区26的步骤，例如但不限于利用由微影工艺步骤形成光阻层263为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成本体区26。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入阱区22中，以形成本体区26。缓冲区25于半导体层21’中的上表面21a下，包覆所有本体区26的外围，且缓冲区25的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。
接着，请参阅图8F，形成栅极27的介电层271与导电层272于半导体层21’的上表面21a上的操作区23a中，由俯视图图2A视之，栅极27大致为沿着宽度方向(如图2A中的实线箭头方向所示意，下同)上而延伸的长方形，且于垂直方向(如图8F中的实线箭头方向所示意，下同)上，部分本体区26与缓冲区25位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。
请继续参阅图8F，例如在形成栅极27的介电层271与导电层272后，形成轻掺杂区281，以避免高压元件200于导通操作时，间隔层273下方的本体区26无法形成反转电流通道。形成轻掺杂区281的方法，例如将第一导电型杂质掺杂至本体区26中，以形成轻掺杂区281。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入本体区26中，以形成轻掺杂区281。
接着，请参阅图8G，形成间隔层273于导电层272侧面之外，以形成栅极27。接着，请参阅图8H、8I与8J，其中，图8I与8J分别显示图8H中AA’剖线的剖视示意图与BB’剖线的剖视示意图。在垂直方向上，形成源极28与漏极29于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与缓冲区25之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道，且于垂直方向上，源极28与漏极29位于上表面21a下并连接于上表面21a。源极28与漏极29具有第一导电型，形成源极28与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层28’为屏蔽，将第一导电型杂质分别掺杂至本体区26中与阱区22中，以形成源极28与漏极29。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入本体区26中与阱区22中，以形成源极28与漏极29。需说明的是，光阻层28’须屏蔽子本体极262’区域，以避免形成源极28的离子注入工艺步骤，将第一导电型杂质，注入子本体极262’所定义的区域中，如图8H与BB’剖线示意图图8J所示意。
接着，请参阅图8K、8L与8M，其中，图8L与8M分别显示图8K中AA’剖线的剖视示意图与BB’剖线的剖视示意图。如图8K、8L与8M所示，形成本体极26’于本体区26中。本体极26’具有第二导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。请同时参阅图2A下方的局部俯视图所示，本体极26’包括主本体极261’以及至少一子本体极262’。由俯视图图2A下方的局部俯视图视之，主本体极261’与源极28相邻接，并分别大致上为沿着宽度方向上而延伸的长方形，且源极28介于主本体极261’与栅极27之间。子本体极262’自部分主本体极261’在通道方向上，向栅极27延伸，接触到反转电流通道。形成本体极26’的步骤，例如但不限于利用由微影工艺步骤形成光阻层26”为屏蔽，将第二导电型杂质掺杂至本体区26中，以形成本体极26’。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入本体区26中，以形成本体极26’。
接着，请参阅图8N与8O，其中，图8O显示图8N中AA’剖线的剖视示意图。如图8N与8O所示，移除光阻层26”以形成高压元件200。
请参考图9A-9L，其显示本发明的第八个实施例。图9A-9L显示高压元件500制造方法的俯视视意图与剖视示意图。如图9A与9B所示，首先形成半导体层51’于基板51上，半导体层51’于垂直方向(如图9B中的实线箭头方向所示意，下同)上，具有相对的上表面51a与下表面51b。基板51例如但不限于为一P型或N型的半导体硅基板。半导体层51’例如以外延的步骤，形成于基板51上，或是以基板51的部分，作为半导体层51’。形成半导体层51’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图9A与9B，接着，形成绝缘结构53于上表面51a上并连接于上表面51a，用以定义操作区53a。绝缘结构53并不限于如图所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。形成绝缘结构53的同时，例如以相同的工艺步骤形成漂移氧化区54于该上表面51a上并连接于上表面51a，且漂移氧化区54位于操作区53a中的漂移区52a(如图9A中虚线框所示意)上并连接于漂移区52a。接着，请同时参阅图5A-5C，于垂直方向上，形成埋层51”于通道阱区56下方且与通道阱区56连接，且埋层51”于操作区53a内，完全覆盖通道阱区56下方。在垂直方向上，埋层51”例如形成于基板51与半导体层51’接面两侧，部分埋层51”位于基板51中，且部分埋层51”位于半导体层51’中。埋层51”具有第一导电型，例如可利用例如但不限于离子注入制成步骤，将第一导电型杂质，以加速离子的形式，注入基板51中，以形成埋层51”。
接着，请参阅图9C，形成漂移阱区52于半导体层51’的操作区53a中，且于垂直方向上，漂移阱区52位于上表面51a(如图中粗黑实线所示意)下并连接于上表面51a。漂移阱区52具有第一导电型，形成漂移阱区52的步骤，例如但不限于利用由微影工艺步骤形成光阻层52’为屏蔽，将第一导电型杂质掺杂至半导体层51’中，以形成漂移阱区52。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层51’中，以形成漂移阱区52。
接着，请参阅图9D，形成缓冲区55于上表面51a下的操作区53a中，且于垂直方向上，缓冲区55位于上表面51a下并连接于上表面51a。缓冲区55与漂移阱区52在通道方向(如图9D中的虚线箭头方向所示意，下同)上邻接。缓冲区55具有第二导电型，形成缓冲区55的步骤，例如但不限于利用由微影工艺步骤形成光阻层55’为屏蔽，将第二导电型杂质掺杂至半导体层51’中，以形成缓冲区55。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入半导体层51’中，以形成缓冲区55。
接着，请参阅图9E，形成通道阱区56于上表面51a下的操作区53a中，且于垂直方向上，通道阱区56位于上表面51a下并连接于上表面51a。通道阱区56具有第二导电型，形成通道阱区56的步骤，例如但不限于利用由微影工艺步骤形成光阻层563为屏蔽，将第二导电型杂质掺杂至半导体层51’中，以形成通道阱区56。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入半导体层51’中，以形成通道阱区56。
接着，请参阅图9F，形成栅极57的介电层与导电层于半导体层51’的上表面51a上的操作区53a中，由俯视图视之，栅极57大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分通道阱区56与缓冲区55位于栅极57正下方并连接于栅极57，以提供高压元件500在导通操作中的反转电流通道。
请继续参阅图9F，例如在形成栅极57的介电层与导电层后，形成轻掺杂区581，以避免高压元件500于导通操作时，间隔层下方的本体区56无法形成反转电流通道。形成轻掺杂区581的方法，例如将第一导电型杂质掺杂至本体区56中，以形成轻掺杂区581。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入本体区56中，以形成轻掺杂区581。
接着，请参阅图9G-9I，其中，图9H与9I分别显示图9G中AA’剖线的剖视示意图与BB’剖线的剖视示意图。形成间隔层于导电层侧面之外，以形成栅极57。接着，于垂直方向上，形成具有第一导电型的源极58与漏极59，源极58与漏极59于上表面51a下并连接于上表面51a的操作区53a中，且源极58与漏极59分别位于栅极57在通道方向的外部下方的通道阱区56中与远离通道阱区56侧的漂移阱区52中，且于通道方向上，漂移区52a位于漏极59与通道阱区56之间，靠近上表面51a的漂移阱区52中，用以作为高压元件500在导通操作中的漂移电流通道，源极58与漏极59位于上表面51a下并连接于上表面51a。源极58与漏极59具有第一导电型，形成源极58与漏极59的步骤，例如但不限于利用由微影工艺步骤形成光阻层58’为屏蔽，将第一导电型杂质分别掺杂至通道阱区56中与漂移阱区52中，以形成源极58与漏极59。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入通道阱区56中与漂移阱区52中，以形成源极58与漏极59。需说明的是，光阻层58’须屏蔽子本体极区域，以避免形成源极58的离子注入工艺步骤，将第一导电型杂质，注入子本体极所定义的区域中，如图9G与BB’剖线示意图图9I所示意。
接着，请参阅图9J、9K与9L，其中，图9K与9L分别显示图9J中AA’剖线的剖视示意图与BB’剖线的剖视示意图。如图9J、9K与9L所示，形成通道阱区接点56’于通道阱区56中。通道阱区接点56’具有第二导电型，用以作为通道阱区56的电气接点，于垂直方向上，通道阱区接点56’形成于上表面51a下并连接于上表面51a的通道阱区56中。请同时参阅图2A下方的局部俯视图所示，通道阱区接点56’包括主通道阱区接点以及至少一子通道阱区接点。由俯视图图2A下方的局部俯视图视之，主通道阱区接点与源极58相邻接，并分别大致上为沿着宽度方向上而延伸的长方形，且源极58介于主通道阱区接点与栅极57之间。子通道阱区接点自部分主通道阱区接点在通道方向上，向栅极57延伸，接触到反转电流通道。形成通道阱区接点56’的步骤，例如但不限于利用由微影工艺步骤形成光阻层56”为屏蔽，将第二导电型杂质掺杂至通道阱区56中，以形成通道阱区接点56’。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入通道阱区56中，以形成通道阱区接点56’。
请参考图10A-10C，其显示本发明的第九个实施例。图10A、10B与10C分别显示高压元件800的俯视示意图、AA’剖线剖视示意图与BB’剖线剖视示意图。如图10A-10C所示，高压元件800包含：半导体层81’、阱区82、绝缘结构83、漂移氧化区84、缓冲区85、本体区86、本体极86’、栅极87、源极88以及漏极89。半导体层81’形成于基板81上，半导体层81’于垂直方向(如图10B与10C中的实线箭头方向所示意，下同)上，具有相对的上表面81a与下表面81b。基板81例如但不限于为一P型或N型的半导体硅基板。半导体层81’例如以外延的步骤，形成于基板81上，或是以基板81的部分，作为半导体层81’。形成半导体层81’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图10A-10C，其中，绝缘结构83形成于上表面81a上并连接于上表面81a，用以定义操作区83a(如图10A中虚线框所示意)。绝缘结构83并不限于如图10B与10C所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallowtrench isolation，STI)结构。漂移氧化区84形成于该上表面81a上并连接于上表面81a，且位于操作区83a中的漂移区82a(如图10B与10C中虚线框所示意)上并连接于漂移区82a。
阱区82具有第一导电型，形成于半导体层81’的操作区83a中，且于垂直方向上，阱区82位于上表面81a下并连接于上表面81a。本体区86具有第二导电型，形成于操作区83a的阱区82中，且于垂直方向上，本体区86位于上表面81a下并连接于上表面81a，本体区86的第二导电型的杂质浓度为第一杂质浓度。本体极86’具有第二导电型，用以作为本体区86的电气接点，于垂直方向上，本体极86’形成于上表面81a下并连接于上表面81a的本体区86中。如图10A下方的局部俯视图所示，本体极86’包括主本体极以及至少一子本体极。由俯视图图10A下方的局部俯视图视之，主本体极与源极88相邻接，并分别大致上为沿着宽度方向(如图10A中的实线箭头方向所示意，下同)上而延伸的长方形，且源极88介于主本体极与栅极87之间。子本体极自部分主本体极在通道方向(如图10A-10C中的虚线箭头方向所示意，下同)上，向栅极87延伸，接触到反转电流通道。缓冲区85具有第二导电型，形成于操作区83a的阱区82中，且于垂直方向上，缓冲区85位于上表面81a下并连接于上表面81a，缓冲区85于半导体层81’中的上表面81a下，包覆所有本体区86的外围，且缓冲区85的第二导电型的杂质浓度为第二杂质浓度，其低于第一杂质浓度。栅极87形成于半导体层81’的上表面81a上的操作区83a中，由俯视图视之，栅极87大致为沿着宽度方向上而延伸的长方形，且于垂直方向上，部分本体区86与缓冲区85位于栅极87正下方并连接于栅极87，以提供高压元件800在导通操作中的反转电流通道。
请继续参阅图10A-10C，源极88与漏极89具有第一导电型，于垂直方向上，源极88与漏极89形成于上表面81a下并连接于上表面81a的操作区83a中，且源极88与漏极89分别位于栅极87在通道方向的外部下方的本体区86中与远离本体区86侧的阱区82中，且于通道方向上，漂移区82a位于漏极89与缓冲区85之间，靠近上表面81a的阱区82中，用以作为高压元件800在导通操作中的漂移电流通道。且于垂直方向上，源极88与漏极89位于上表面81a下并连接于上表面81a。
本实施例与第一个实施例不同之处，在于本实施例的本体极86’包括多个子本体极，多个子本体极于宽度方向上平行排列，且彼此不连接，并将源极88分割为多个于宽度方向上平行排列，且彼此不连接的区域。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (16)

1.一种高压元件，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；
一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
一阱区，具有一第一导电型，形成于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；
一本体区，具有一第二导电型，形成于该操作区的该阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面，该本体区具有一第一杂质浓度；
一本体极，具有该第二导电型，用以作为该本体区的一电气接点，于该垂直方向上，该本体极形成于该上表面下并连接于该上表面的该本体区中，该本体极包括一主本体极以及至少一子本体极；
一缓冲区，具有该第二导电型，形成于该操作区的该阱区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该本体区的外围，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；
一栅极，形成于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区与该缓冲区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；以及
一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区之间，连接该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；
其中，由俯视图视之，该主本体极与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主本体极与该栅极之间，该子本体极自部分该主本体极在该通道方向上，向该栅极延伸，接触到该反转电流通道；
其中，该源极、该本体区及该缓冲区、以及该阱区组成一寄生晶体管，且该子本体极提供一热载子吸收通道，以抑制该寄生晶体管导通。
2.权利要求1所述的高压元件，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
3.权利要求1所述的高压元件，其中该本体极包括多个该子本体极，且该多个子本体极不彼此连接。
4.权利要求1所述的高压元件，其中该缓冲区于该高压元件的一瞬时操作中，降低该本体区与该阱区间的电容。
5.一种高压元件制造方法，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；
形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
形成一阱区于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；
形成一本体区于该操作区的该阱区中，且于该垂直方向上，该本体区位于上表面下方并连接于该上表面，该本体区具有一第二导电型，该本体区具有一第一杂质浓度；
形成一本体极于该本体区中，于该垂直方向上，该本体极位于该上表面下并连接于该上表面，该本体极包括一主本体极以及至少一子本体极，该本体极具有该第二导电型，用以作为该本体区的一电气接点；
形成一缓冲区于该操作区的该阱区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该本体区的外围，该缓冲区具有该第二导电型，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；
形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该本体区与该缓冲区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转电流通道；以及
于该垂直方向上，形成一源极与一漏极于该上表面下并连接于该上表面的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区间，连接该上表面的该阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；
其中，由俯视图视之，该主本体极与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主本体极与该栅极之间，该子本体极自部分该主本体极在该通道方向上，向该栅极延伸，接触到该反转电流通道；
其中，该源极、该本体区及该缓冲区、以及该阱区组成一寄生晶体管，且该子本体极提供一热载子吸收通道，以抑制该寄生晶体管导通。
6.权利要求5所述的高压元件制造方法，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
7.权利要求5所述的高压元件制造方法，其中该本体极包括多个该子本体极，且该多个子本体极不彼此连接。
8.权利要求5所述的高压元件制造方法，其中该缓冲区于该高压元件的一瞬时操作中，降低该本体区与该阱区间的电容。
9.一种高压元件，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；
一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
一漂移阱区，具有一第一导电型，形成于该上表面下的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面；
一通道阱区，具有一第二导电型，且于该垂直方向上，形成于该上表面下的该操作区中，且该通道阱区具有一第一杂质浓度；
一通道阱区接点，具有该第二导电型，用以作为该通道阱区的一电气接点，于该垂直方向上，该通道阱区接点形成于该上表面下并连接于该上表面的该通道阱区中，该通道阱区接点包括一主通道阱区接点以及至少一子通道阱区接点；
一缓冲区，具有该第二导电型，形成于该操作区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该通道阱区的外围，该缓冲区与该漂移阱区在一通道方向上邻接，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；
一埋层，具有一第一导电型，于该垂直方向上，形成于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区；
一栅极，于该垂直方向上，形成于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区与该缓冲区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；以及
一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；
其中，由俯视图视之，该主通道阱区接点与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主通道阱区接点与该栅极之间，该子通道阱区接点自部分该主通道阱区接点在该通道方向上，向该栅极延伸，接触到该反转电流通道，
其中，该源极、该通道阱区及该缓冲区、以及该漂移阱区组成一寄生晶体管，且该子通道阱区接点提供一热载子吸收通道，以抑制该寄生晶体管导通。
10.权利要求9所述的高压元件，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
11.权利要求9所述的高压元件，其中该通道阱区接点包括多个该子通道阱区接点，且该多个子通道阱区接点不彼此连接。
12.权利要求9所述的高压元件，其中该缓冲区于该高压元件的一瞬时操作中，降低该通道阱区与该漂移阱区间的电容。
13.一种高压元件制造方法，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；
形成一漂移氧化区于该上表面上并连接于该上表面，且位于该操作区中的一漂移区上并连接于该漂移区；
形成一漂移阱区于该上表面下的该操作区中，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面，该漂移阱区具有一第一导电型；
于该垂直方向上，形成一通道阱区于该上表面下的该操作区中，该通道阱区具有一第二导电型，且该通道阱区具有一第一杂质浓度；
于该垂直方向上，形成一通道阱区接点于该上表面下并连接于该上表面的该通道阱区中，该通道阱区接点包括一主通道阱区接点以及至少一子通道阱区接点，该通道阱区接点具有该第二导电型，用以作为该通道阱区的一电气接点；
形成一缓冲区于该操作区中，且于该垂直方向上，该缓冲区位于该上表面下并连接于该上表面，该缓冲区于该半导体层中的该上表面下，包覆所有该通道阱区的外围，该缓冲区与该漂移阱区在一通道方向上邻接，该缓冲区具有该第二导电型，且该缓冲区的一第二杂质浓度低于该第一杂质浓度；
于该垂直方向上，形成一埋层于该通道阱区下方且与该通道阱区连接，且该埋层于该操作区内，完全覆盖该通道阱区，该埋层具有一第一导电型；
于该垂直方向上，形成一栅极于该半导体层的该上表面上的该操作区中，由俯视图视之，该栅极大致为沿着一宽度方向上而延伸的长方形，且于该垂直方向上，部分该通道阱区与该缓冲区位于该栅极正下方，用以提供该高压元件在一导通操作中的一反转电流通道；以及
于该垂直方向上，形成一源极与一漏极于该上表面下的该操作区中，该源极与该漏极具有该第一导电型，且分别位于该栅极的外部下方的该通道阱区中与远离该通道阱区侧的该漂移阱区中，且于一通道方向上，该漂移区位于该漏极与该缓冲区之间，靠近该上表面的该漂移阱区中，用以作为该高压元件在该导通操作中的一漂移电流通道，且于该垂直方向上，该源极与该漏极位于该上表面下并连接于该上表面；
其中，由俯视图视之，该主通道阱区接点与该源极相邻接，并分别大致上为沿着该宽度方向上而延伸的长方形，且该源极介于该主通道阱区接点与该栅极之间，该子通道阱区接点自部分该主通道阱区接点在该通道方向上，向该栅极延伸，接触到该反转电流通道；
其中，该源极、该通道阱区及该缓冲区、以及该漂移阱区组成一寄生晶体管，且该子通道阱区接点提供一热载子吸收通道，以抑制该寄生晶体管导通。
14.权利要求13所述的高压元件制造方法，其中该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
15.权利要求13所述的高压元件制造方法，其中该通道阱区接点包括多个该子通道阱区接点，且该多个子通道阱区接点不彼此连接。
16.权利要求13所述的高压元件制造方法，其中该缓冲区于该高压元件的一瞬时操作中，降低该通道阱区与该漂移阱区间的电容。
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