CN111162115B - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体元件，其包括基底、第一阱区、源极区、漏极区、隔离结构、栅极结构以及顶掺杂区。第一阱区设置于基底中。源极区与漏极区设置于基底中，且漏极区位于所述第一阱区中。隔离结构设置于源极区与漏极区之间。栅极结构设置于源极区与漏极区之间的基底上，且栅极结构覆盖部分的隔离结构。顶掺杂区设置于隔离结构下方的第一阱区中。源极区与漏极区之间包括多个直线区域以及多个转弯区域。在多个转弯区域中，顶掺杂区的与基底的表面相对的截面包括多个特定宽度。多个特定宽度的最大宽度小于或等于6μm。本发明另外提供一种半导体元件的制造方法。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，且特别涉及一种超高压半导体元件及其制造方法。
背景技术
超高压半导体元件在操作时必须具备较高的击穿电压(breakdown voltage)以及较低的导通电阻(on-state resistance)。目前发现超高压半导体元件的击穿电压对于基底的阻值的敏感度较高，使得超高压半导体元件的击穿电压易受基底的阻值影响而下降。
发明内容
本发明提供一种半导体元件及其制造方法，制造出的半导体元件的击穿电压对于基底的阻值的敏感度较低。
本发明的半导体元件包括基底、第一阱区、源极区、漏极区、隔离结构、栅极结构以及顶掺杂区。基底具有第一导电型。第一阱区设置于基底中且具有第二导电型。源极区与漏极区设置于基底中且具有第二导电型，且漏极区位于所述第一阱区中。隔离结构设置于源极区与漏极区之间。源极区与漏极区之间包括多个直线区域以及多个转弯区域。栅极结构设置于源极区与漏极区之间的基底上，且栅极结构覆盖部分的隔离结构。顶掺杂区设置于隔离结构下方的第一阱区中且具有第一导电型。在多个转弯区域中，顶掺杂区的与基底的表面相对的截面包括多个特定宽度。多个特定宽度的最大宽度小于或等于6μm。
在本发明的一实施例中，在多个转弯区域中，顶掺杂区的与基底的表面相对的截面包括梯形。
在本发明的一实施例中，多个特定宽度沿着多个转弯区域的曲率减小的方向增大。
在本发明的一实施例中，在多个直线区域中，顶掺杂区的与基底的表面相对的截面的宽度实质上相等。
在本发明的一实施例中，多个转弯区域包括C字形转弯区域。
在本发明的一实施例中，上述的半导体元件更包括具有第二导电型的梯区，梯区设置于顶掺杂区与隔离结构之间。
在本发明的一实施例中，上述的半导体元件更包括第二阱区以及块状阱区。第二阱区设置于第一阱区中且具有第一导电型。源极区位于第二阱区中，且栅极结构覆盖部分的第二阱区。块状阱区设置于第二阱区中且具有第一导电型。块状阱区与源极区相邻。
本发明的半导体元件的制造方法包括以下步骤。于具有第一导电型的基底中形成第一阱区，且第一阱区具有第二导电型。于第一阱区中形成顶掺杂区，且顶掺杂区具有第一导电型。于基底上形成隔离结构，且顶掺杂区位于隔离结构下方。于基底上形成栅极结构，且栅极结构覆盖部分的隔离结构。在栅极结构的一侧与隔离结构的一侧的基底中分别形成源极区与漏极区，源极区与栅极结构相邻，且漏极区与隔离结构相邻，源极区与漏极区具有第二导电型。源极区与漏极区之间包括多个直线区域以及多个转弯区域。在多个转弯区域中，顶掺杂区的与基底的表面相对的截面包括多个特定宽度。多个特定宽度的最大宽度小于或等于6μm。
在本发明的一实施例中，在多个转弯区域中，顶掺杂区的与基底的表面相对的截面包括梯形。
在本发明的一实施例中，多个特定宽度沿着多个转弯区域的曲率减小的方向增大。
在本发明的一实施例中，在多个直线区域中，顶掺杂区的与基底的表面相对的截面的宽度实质上相等。
在本发明的一实施例中，于第一阱区中形成顶掺杂区包括以下步骤。通过掩模于第一阱区中形成初步顶掺杂区。对初步顶掺杂区进行热处理工艺。
在本发明的一实施例中，掩模包括多个图案，且相邻的图案之间的间距小于或等于6μm。
在本发明的一实施例中，于第一阱区中形成顶掺杂区后形成梯区，梯区设置于顶掺杂区与隔离结构之间，且梯区具有第二导电型。
在本发明的一实施例中，于第一阱区中形成顶掺杂区之前，更于第一阱区中形成第二阱区，第二阱区具有第二导电型。
在本发明的一实施例中，于基底中分别形成源极区与漏极区之后，更于第二阱区中形成块状阱区，块状阱区与源极区相邻且具有第一导电型。
基于上述，由于本发明的半导体元件的位于转弯区域的顶掺杂区的多个特定宽度小于或等于6μm，因此可降低半导体元件的击穿电压对于基底的阻值的敏感度，从而形成的半导体元件的击穿电压可避免受基底的阻值的影响而降低。
为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为本发明的一实施方式的半导体元件的俯视示意图。
图1B为图1A的放大区域R的俯视示意图。
图2A～图2I为本发明的一实施方式的半导体元件的制造方法的剖面示意图，其中图2I为依据图1A的半导体元件的剖面示意图。
【符号说明】
10：半导体元件
100：基底
110：第一阱区
112：第二阱区
120、120a、120b：顶掺杂区
122：梯区
130：源极区
132：块状阱区
140：漏极区
200：隔离结构
200a：第一隔离结构
200b：第二隔离结构
200c：第三隔离结构
300：栅极结构
302：栅氧化层
304：栅极
306：间隙壁
400：掩模
A-A’：剖线
C：转弯区域
L：直线区域
R：放大区域
W：特定宽度
WL、Wc1、Wc2：宽度
具体实施方式
在以下的实施方式中，第一导电型为P型，且第二导电型为N型；然而，本发明并不以此为限。在其他实施方式中，第一导电型可以为P型，且第二导电型可以为N型。P型掺杂例如是硼，且N型掺杂例如是磷或砷。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
本文的示意图仅是用以示意本发明部分的实施例。因此，示意图中所示之各个元件的形状、数量及比例大小不应被用来限制本发明。
图1A为本发明的一实施方式的半导体元件的俯视示意图。图1B为图1A的放大区域R的俯视示意图。图2I为依据图1A的半导体元件的剖面示意图。在此需说明的是，图2I是对应于图1A的剖线A-A’。
请同时参照图1A、图1B以及图2I，本实施例的半导体元件10例如是一种超高压元件(操作电压300V至1000V)。在一实施方式中，半导体元件10包括基底100、第一阱区110、顶掺杂区120、隔离结构200、栅极结构300、源极区130以及漏极区140。在本实施方式中，于源极区130或者漏极区140之间形成多个指状区域，因此，本实施例的半导体元件10也可称为指状超高压元件。详细地说，源极区130与漏极区140之间例如包括多个直线区域L以及多个转弯区域C，直线区域L与转弯区域C彼此相连而形成多个指状区域。举例来说，两个彼此平行的直线区域L与将所述两个直线区域L相连的一个转弯区域C可构成一个指状区域。多个转弯区域例如为C字形转弯区域。
基底100例如为具有第一导电型的半导体基底。举例来说，在本实施方式中，基底100为P型基底，且基底100的材料可例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。在另一实施方式中，基底10也可为覆硅绝缘(SOI)基底。在又一实施方式中，基底10可为P型外延(P-epi)晶圆。
第一阱区110例如设置于基底100中且具有第二导电型。在本实施方式中，第一阱区100例如为N型阱区，且例如为高压N型阱区(HVNW)。
在本实施方式中，半导体元件10可更包括第二阱区112。第二阱区112例如为P型阱区。在本实施方式中，第二阱区112形成于第一阱区100中，且例如作为半导体元件10的源极阱区。
源极区130以及漏极区140例如设置于基底100中且具有第二导电型。源极区130以及漏极区140例如为N型阱区。在本实施方式中，源极区130位于第二阱区112中，且漏极区140位于第一阱区110中。
在本实施方式中，半导体元件10可更包括块状阱区132。块状阱区132例如为P型阱区。块状阱区132例如位于第二阱区112中且与源极区130相邻。
隔离结构200例如设置于基底100上且位于源极区130以及漏极区140之间。在本实施方式中，隔离结构200包括第一隔离结构200a、第二隔离结构200b以及第三隔离结构200c。第一隔离结构200a例如覆盖部分的第二阱区112且与块状阱区132相邻。第三隔离结构200c例如与漏极区140相邻。第二隔离结构200b例如与第二阱区112以及漏极区140相邻，且位于第一隔离结构200a与第三隔离结构200c之间。在本实施方式中，隔离结构200例如是场氧化物(field oxide)层。也即，隔离结构200的材料例如为绝缘材料，且例如为未掺杂的氧化硅、氮化硅或其组合。
栅极结构300例如设置于源极区130与漏极区140之间的基底100上，且栅极结构300覆盖部分的隔离结构200。从另一个角度来看，栅极结构300例如覆盖部分的第二阱区112且与源极区130相邻。在本实施方式中，栅极结构300包括栅氧化层302、栅极304以及间隙壁306。栅氧化层302例如设置于基底100上，且位于源极区130与第二隔离结构200b之间。栅极304例如设置于栅氧化层302与第二隔离结构200b上。间隙壁306例如设置于栅极304的侧壁上。栅氧化层302与间隙壁306的材料例如是氧化硅、氮化硅或其组合。栅极304的材料例如是金属或其合金、多晶硅或其组合。
顶掺杂区120例如设置于第二隔离结构200b下方的第一阱区110中且具有第一导电型。顶掺杂区120的导电型例如为P型。详细地说，顶掺杂区120例如设置于源极区130与漏极区140之间的多个直线区域L以及多个转弯区域C中。设置于直线区域L中的相邻的顶掺杂区120a彼此分隔，且例如具有实质上相等的间距，但本发明不以此为限。设置于直线区域L中的顶掺杂区120a的与基底100的表面相对的截面也具有实质上相等的宽度WL，宽度WL例如小于或等于5μm，但本发明不以此为限。相对地，设置于转弯区域C中的顶掺杂区120b的与基底100的表面相对的截面包括多个特定宽度W。在一实施方式中，顶掺杂区120b的与基底100的表面相对的截面包括梯形、三角形、长方形、点状或其组合。在本实施方式中，顶掺杂区120b的与基底100的表面相对的截面为梯形。多个特定宽度W例如小于或等于6μm，也即，多个特定宽度W具有最大宽度Wcl。在一实施方式中，多个特定宽度W也具有最小宽度Wc2。在一实施方式中，多个特定宽度W的范围可为0～6μm。多个特定宽度W例如沿着多个转弯区域C的曲率减小的方向增大。详细地说，多个特定宽度W中的最小宽度Wc2靠近转弯区域C中曲率最大的区域，且多个特定宽度W中的最大宽度Wc1靠近转弯区域C中曲率最小的区域。在相邻的顶掺杂区120b之间的区域的掺杂浓度会随着远离顶掺杂区120b而降低，由于位于转弯区域C的顶掺杂区120b的多个特定宽度W小于或等于6μm，因此，在相邻的顶掺杂区120b之间的所述区域的中线由于离顶掺杂区120b足够远而具有较低的掺杂浓度，于此情况下，可降低半导体元件10的击穿电压对于基底100的阻值的敏感度。
在本实施方式中，半导体元件10可更包括梯区122。梯区122的导电型例如为N型。梯区122例如位于顶掺杂区120与第二隔离结构200b之间。
在本实施方式的半导体元件10中，由于位于转弯区域C的顶掺杂区120b的多个特定宽度W小于或等于6μm，因此可降低半导体元件10的击穿电压对于基底100的阻值的敏感度。详细地说，半导体元件10的击穿电压可避免受基底100的阻值的影响而降低。
图2A～图2I为本发明的一实施方式的半导体元件的制造方法的剖面示意图。在此必须说明的是，在此实施方式中省略了部分上述的相同技术内容的说明。关于省略部分的说明可参考上述实施方式的描述与效果，下述实施方式不再重复赘述。
请参照图2A，提供具有第一导电型的基底100，且于基底100中形成具有第二导电型的第一阱区110。在本实施方式中，基底100为P型基底，且第一阱区110为N型高压阱区。在基底100中形成第一阱区110例如包括以下步骤。首先，于基底100上形成掩模(未绘示)。接着，通过掩模进行离子注入工艺，于上述的离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是2E12cm-2至5E12cm-2。之后，移除上述的掩模且进行热处理工艺，以于基底100中形成第一阱区110。
请参照图2B，于第一阱区110中形成具有第一导电型的第二阱区112。在本实施方式中，第二阱区112为P型阱区。于第一阱区110中形成第二阱区112例如包括以下步骤。首先，于基底100上形成掩模(未绘示)。接着，通过掩模进行离子注入工艺，于上述的离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是8E12cm-2至1.2E13cm-2。之后，移除上述的掩模且进行热处理工艺，以于第一阱区110中形成第二阱区112。
请参照图2C，于第一阱区110中形成初步顶掺杂区120P。在本实施方式中，初步顶掺杂区120P的导电型为P型。于第一阱区110中形成初步顶掺杂区120P例如包括以下步骤。首先，于基底100上形成掩模400。接着，通过掩模400进行离子注入工艺，以于第一阱区110中形成初步顶掺杂区120P，于上述的离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是5E12cm-2至1E13cm-2。之后，移除上述的掩模400。形成后的初步顶掺杂区120P例如由第一阱区110的顶部表面向下延伸，且相邻的初步顶掺杂区120P例如彼此分隔。在本实施方式中，上述使用的掩模400包括多个图案。多个图案的形状可例如是V字型、U字型或其组合。在本实施方式中，相邻的图案之间具有间距，且间距例如小于或等于5μm。因此，形成后的相邻的初步顶掺杂区120P的宽度可例如小于或等于5μm。此外，多个图案的宽度例如小于或等于5μm。因此，形成后的相邻的初步顶掺杂区120P的间距可小于或等于5μm。
请参照图2D，于第一阱区110中形成顶掺杂区120。于第一阱区110中形成顶掺杂区120例如包括以下步骤。对初步顶掺杂区120P进行热处理工艺，以将注入的掺质扩散至预定的宽度以及深度。上述的热处理工艺的温度例如为1000℃。
请参照图2E，于第一阱区110中形成具有第二导电型的梯区122。在本实施方式中，梯区122的导电型为N型。于第一阱区110中形成梯区122例如包括以下步骤。首先，于基底100上形成掩模(未绘示)。接着，通过掩模进行离子注入工艺，于上述的离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是1E12cm-2至5E12cm-2。之后，移除上述的掩模且进行热处理工艺，以于第一阱区110中形成具有第二导电型的梯区122。形成后的梯区122例如由第一阱区110的顶部表面向下延伸，并且垂直(即沿着基底100的法线方向)对准顶掺杂区120。梯区122于基底100中的深度例如小于顶掺杂区120于基底100中的深度。
请参照图2F，于基底100上形成隔离结构200。隔离结构200的形成方法可例如是局部氧化隔离法或浅沟渠隔离法。在本实施方式中，隔离结构200的形成方法为局部氧化隔离法。形成的隔离结构200例如包括第一隔离结构200a、第二隔离结构200b以及第三隔离结构200c。第一隔离结构200a例如覆盖部分的第二阱区112。第二隔离结构200b例如与第二阱区112相邻，且顶掺杂区120以及梯区122位于第二隔离结构200b下方，详细地说，梯区122位于顶掺杂区120与第二隔离结构200b之间。此外，第二隔离结构200b位于第一隔离结构200a与第三隔离结构200c之间。
请参照图2G，于基底100上形成栅极结构300，且形成的栅极结构300覆盖部分的第二隔离结构200b。在本实施方式中，栅极结构300包括栅氧化层302、栅极304以及间隙壁306。于基底100上形成栅极结构300例如包括以下步骤。首先，通过热氧化法(或化学气相沉积法)以及光刻蚀刻法于基底100上形成栅氧化层302。形成的栅氧化层302例如与第二隔离结构200b相邻且位于第一隔离结构200a与第二隔离结构200b之间。接着，通过化学气相沉积法以及光刻蚀刻法于基底100上形成栅极304。形成的栅极304例如位于栅氧化层302与第二隔离结构200b上。之后，通过热氧化法(或化学气相沉积法)以及光刻蚀刻法于栅极304的侧壁上形成间隙壁306。
请参照图2H，在栅极结构300的一侧与第二隔离结构200b的一侧的基底100中分别形成源极区130与漏极区140。在本实施方式中，源极区130与漏极区140为N型阱区。形成源极区130与漏极区140例如包括以下步骤。首先，于基底100上形成掩模(未绘示)。接着，通过掩模进行离子注入工艺，于上述的离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是1E15cm-2至5E15cm-2。之后，移除上述的掩模且进行热处理工艺，以于基底100中分别形成源极区130与漏极区140。形成后的源极区130例如位于第二阱区112中并与栅极结构300相邻，且位于第一隔离结构200a与第二隔离结构200b之间。形成后的漏极区140例如位于第一阱区110中且位于第二隔离结构200b与第三隔离结构200c之间。
请参照图2I，于第二阱区112中形成块状阱区132。在本实施方式中，块状阱区132为P型阱区。于第二阱区112中形成块状阱区132例如包括以下步骤。首先，于基底100上形成掩模(未绘示)。接着，通过掩模进行离子注入工艺，于上述的离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1E15cm-2至5E15cm-2。之后，移除上述的掩模且进行热处理工艺，以于第二阱区112中形成块状阱区132。形成后的块状阱区132例如位于第一隔离结构200a与源极区130之间。
请同时参照图1A、图1B以及图2I，形成后的源极区130与漏极区140之间例如包括多个直线区域L以及多个转弯区域C。从另一个角度来看，顶掺杂区120例如设置于源极区130与漏极区140之间的多个直线区域L以及多个转弯区域C中。设置于直线区域L中的相邻的顶掺杂区120a彼此分隔，且例如具有实质上相等的间距，但本发明不以此为限。设置于直线区域L中的顶掺杂区120a的与基底100的表面相对的截面也具有实质上相等的宽度WL，所述宽度WL例如小于或等于6μm，但本发明不以此为限。相对地，设置于转弯区域C中的顶掺杂区120b的与基底100的表面相对的截面包括多个特定宽度W。在一实施方式中，顶掺杂区120b的与基底100的表面相对的截面包括梯形、三角形、长方形、点状或其组合。在本实施方式中，顶掺杂区120b的与基底100的表面相对的截面为梯形。多个特定宽度W例如小于或等于6μm，也即，多个特定宽度W具有最大宽度Wc1。在一实施方式中，多个特定宽度W也具有最小宽度Wc2。在一实施方式中，多个特定宽度W的范围可为0～6μm。多个特定宽度W例如沿着多个转弯区域C的曲率减小的方向增大。详细地说，多个特定宽度W中的最小宽度Wc2靠近转弯区域C中曲率最大的区域，且多个特定宽度W中的最大宽度Wc1靠近转弯区域C中曲率最小的区域。在相邻的顶掺杂区120b之间的区域的掺杂浓度会随着远离顶掺杂区120b而降低，由于位于转弯区域C的顶掺杂区120b的多个特定宽度W小于或等于6μm，因此，在相邻的顶掺杂区120b之间的所述区域的中线由于离顶掺杂区120b足够远而具有较低的掺杂浓度，于此情况下，可降低半导体元件10的击穿电压对于基底100的阻值的敏感度。
因此，在本发明的半导体元件10的制造方法中，通过使用包括多个图案的掩模400来形成顶掺杂区120b，且相邻图案的间距小于或等于6μm，使得位于转弯区域C的顶掺杂区120b的多个特定宽度W小于或等于6μm，因此可降低半导体元件10的击穿电压对于基底100的阻值的敏感度。详细地说，半导体元件10的击穿电压可避免受基底100的阻值的影响而降低。
综上所述，本发明的半导体元件的位于转弯区域的顶掺杂区的多个特定宽度小于或等于6μm，因此，在相邻的顶掺杂区之间的所述区域的中线由于离顶掺杂区足够远而具有较低的掺杂浓度，于此情况下，因此可降低半导体元件的击穿电压对于基底的阻值的敏感度。详细地说，半导体元件的击穿电压可避免受基底的阻值的影响而降低。此外，本发明的半导体元件的制造方法使用具有由V字型、U字型或其组合组成的多个图案的掩模来形成顶掺杂区，且相邻图案的间距小于或等于6μm，因此可使得形成于弯曲区域的顶掺杂区的多个特定宽度小于或等于6μm，从而形成的半导体元件的击穿电压可避免受基底的阻值的影响而降低。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体元件，包括：
基底，具有第一导电型；
第一阱区，设置于所述基底中且具有第二导电型；
源极区与漏极区，设置于所述基底中且具有所述第二导电型，其中所述漏极区位于所述第一阱区中，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域；
隔离结构，设置于所述源极区与所述漏极区之间；
栅极结构，设置于所述源极区与所述漏极区之间的所述基底上，其中所述栅极结构覆盖部分的所述隔离结构；以及
顶掺杂区，设置于所述隔离结构下方的所述第一阱区中且具有所述第一导电型，
其中在所述多个转弯区域中，所述顶掺杂区的与所述基底的表面相对的截面包括多个特定宽度，所述多个特定宽度的最大宽度小于或等于6μm。
2.如权利要求1所述的半导体元件，其中在所述多个转弯区域中，所述顶掺杂区的与所述基底的表面相对的所述截面包括梯形。
3.如权利要求1所述的半导体元件，其中所述多个特定宽度沿着所述多个转弯区域的曲率减小的方向增大。
4.如权利要求1所述的半导体元件，其中在所述多个直线区域中，所述顶掺杂区的与所述基底的表面相对的截面的宽度实质上相等。
5.如权利要求1所述的半导体元件，其中所述多个转弯区域包括C字形转弯区域。
6.一种半导体元件的制造方法，包括：
于具有第一导电型的基底中形成第一阱区，所述第一阱区具有第二导电型；
于所述第一阱区中形成顶掺杂区，所述顶掺杂区具有所述第一导电型；
于所述基底上形成隔离结构，其中所述顶掺杂区位于所述隔离结构下方；
于所述基底上形成栅极结构，其中所述栅极结构覆盖部分的所述隔离结构；以及
在所述栅极结构的一侧与所述隔离结构的一侧的所述基底中分别形成源极区与漏极区，其中所述源极区与所述栅极结构相邻，且所述漏极区与所述隔离结构相邻，所述源极区与所述漏极区具有所述第二导电型，其中所述源极区与所述漏极区之间包括多个直线区域以及多个转弯区域，
其中在所述多个转弯区域中，所述顶掺杂区的与所述基底的表面相对的截面包括多个特定宽度，所述多个特定宽度的最大宽度小于或等于6μm。
7.如权利要求6所述的半导体元件的制造方法，其中所述顶掺杂区的与所述基底的表面相对的所述截面包括梯形。
8.如权利要求6所述的半导体元件的制造方法，其中所述多个特定宽度沿着所述多个转弯区域的曲率减小的方向增大。
9.如权利要求6所述的半导体元件的制造方法，其中于所述第一阱区中形成所述顶掺杂区的步骤包括：
通过掩模于所述第一阱区中形成初步顶掺杂区；以及
对所述初步顶掺杂区进行热处理工艺。
10.如权利要求9所述的半导体元件的制造方法，其中所述掩模包括多个图案，其中相邻的所述图案之间的间距小于或等于6μm。
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