CN111406323A - 宽带隙半导体装置 - Google Patents

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Abstract

本发明的宽带隙半导体装置，包括：使用第一导电型的宽带隙半导体材料的漂移层12；由设置在所述漂移层12上的第二导电型构成的阱区20；设置在所述阱区20上的多晶硅层150；设置在所述多晶硅层150上的层间绝缘膜65；设置在所述层间绝缘膜65上的栅极衬垫120；以及与所述多晶硅层150电气连接的源极衬垫110。

Description

宽带隙半导体装置
技术领域
本发明涉及一种宽带隙半导体装置，其具有：第一导电型的漂移层；以及由设置在漂移层上的第二导电型构成的阱区。
背景技术
以往，在栅极衬垫(Gate pad)的下方区域设置由p型等第二导电型构成的阱区是一种通常的半导体装置配置方法。当有SiC等宽带隙半导体构成MOSFET时，由于开关转换时的変位电流，可能会导致栅极衬垫下的该阱区的电位异常升高。关于这一点，在国际公开公报2012/001837中，就例举了因设置在栅极衬垫的下方区域的由第二导电型构成的阱区的电位升高所导致的该阱区的表面电阻(Sheet resistance)过高的问题。
另外，在特开2015-211159号公报中，提出了在栅极衬垫下方的p型阱区上设置n型区域的方案。但是，当采用这种的结构时，有可能会因寄生双极晶体管的运作产生电流集中从而导致被破坏。
另一方面，在特开2015-56543号公报中，提出了一种将由金属材料构成的肖特基电极设置在栅极衬垫的下方区域的方法。但是，如要使用由金属材料构成的肖特基电极，则会因其制造方法相当繁琐，从而导致制造成本在相当程度上变高。
本发明的目的，是提供一种半导体装置，其能够防止栅极衬垫的下方区域上的电位异常升高。
发明内容
【概念1】
本发明涉及的宽带隙半导体装置，可以包括：
使用了第一导电型的宽带隙半导体材料的漂移层；
由设置在所述漂移层上的第二导电型构成的阱区；
设置在所述阱区上的多晶硅层；
设置在所述多晶硅层上的层间绝缘膜；
设置在所述层间绝缘膜上的栅极衬垫；以及
与所述多晶硅层电气连接的源极衬垫。
【概念2】
在本发明的【概念1】所涉及的宽带隙半导体中，可以是：
所述多晶硅层与所述阱区肖特基接触。
【概念3】
在本发明的【概念1】所涉及的宽带隙半导体中，可以是：
所述多晶硅层与所述阱区欧姆接触。
【概念4】
在本发明的【概念1】至【概念3】中任意一个所涉及的宽带隙半导体中，可以是：
所述多晶硅层具有：设置在所述阱区上的低掺杂多晶硅层；以及设置在所述低掺杂多晶硅层上的，并且掺杂物浓度高于所述低掺杂多晶硅层的高掺杂多晶硅层。
【概念5】
在本发明的【概念1】至【概念3】中任意一个所涉及的宽带隙半导体中，可以是：
所述多晶硅层具有：设置在所述阱区上的非掺杂(Undoped)多晶硅层；以及设置在所述非掺杂多晶硅层上的掺杂(Doped)多晶硅层。
【概念6】
在本发明的【概念1】至【概念5】中任意一个所涉及的宽带隙半导体中，可以是，进一步包括：
设置在所述阱区与所述多晶硅层之间的场绝缘膜。
【概念7】
在本发明的【概念1】至【概念6】中任意一个所涉及的宽带隙半导体中，可以是，进一步包括：
由构成所述多晶硅层的多晶硅构成的栅电极。
【概念8】
在本发明的【概念1】至【概念7】中任意一个所涉及的宽带隙半导体中，可以是：
所述阱区上设置有源极区域，
所述阱区中与所述源极区域相邻接后与所述源极衬垫电气连接的区域由超高浓度第二导电型区域构成。
发明效果
在本发明中，在采用：在栅极衬垫的下方区域上设置有与源极衬垫电气连接的多晶硅层，并且该多晶硅层与阱区相接触的形态的情况下，能够防止栅极衬垫的下方区域处的阱区上的电位异常升高。另外，不会发生如上述特开2015-211159号公报中所提到的因寄生双极晶体管运作所导致的电流集中。
附图说明
图1是可在本发明第一实施方式中使用的半导体装置的截面图。
图2是将图1的一部分进行放大后的截面图。
图3是可在本发明第一实施方式中使用的半导体装置的截面图，图中展示了与图1不同的部位。
图4是可在本发明第二实施方式中使用的半导体装置的截面图。
图5是可在本发明第三实施方式中使用的半导体装置的截面图。
具体实施方式
第一实施方式
《构成》
在本实施方式中，作为一例，将使用纵型MOSFET来进行说明。另外，虽然在本实施方式中将第一导电型作为n型，将第二导电型作为p型来进行说明，但并不仅限于此，也可以将第一导电型作为p型，将第二导电型作为n型。另外，在本实施方式中，虽然是使用碳化硅作为宽带隙半导体来进行说明，但并不仅限于此，也可以使用氮化镓等来作为宽带隙半导体。在本实施方式中，将图1中的上下方向(宽带隙半导体装置的厚度方向)称为上下方向，将与上下方向相垂直的方向称为面方向。
如图1所示，本实施方式的碳化硅半导体装置可以具有：n型碳化硅半导体基板11；设置在碳化硅半导体基板11的第一主面(上端面)上的，并且使用n型碳化硅材料的漂移层12；设置在漂移层12上的由p型构成的阱区20；以及设置在阱区20上的n型源极区域31、32。阱区20例如是通过对漂移层12注入p型掺杂物来形成的，而源极区域31、32例如则是通过对阱区20注入n型掺杂物来形成的。碳化硅半导体基板11的第二主面(下端面)上可以设置有漏电极90。在作为单元(Cell)利用的区域的边缘外部可以设置有耐压构造部。作为漏电极90，例如可以使用钛、铝、镍等材料。
如图2所示，碳化硅半导体装置可以具有：设置在阱区20上的多晶硅层150；设置在多晶硅层150上的层间绝缘膜65；设置在层间绝缘膜65上的栅极衬垫120；以及通过设置在层间绝缘膜65上的接触孔69与多晶硅层150电气连接的源极衬垫110。
位于源极衬垫110下方的层间绝缘膜65与阱区20、源极区域31、32、以及漂移层12之间可以设置有栅极绝缘膜60。源极区域31、32之间的栅极绝缘膜60上可以设置有栅电极125。栅电极125可以与栅极衬垫120电气连接。
阱区20与多晶硅层150之间可以设置有场绝缘膜62。多晶硅层150可以载于场绝缘膜62上来形成段差部。另外，本实施方式中的阱区20的掺杂物浓度例如为5×1016～1×1019cm-3，超高浓度p型区域(后述的阱接触区域21)的掺杂物浓度例如为2×1019～1×1021cm-3。
多晶硅层150不必设置在栅极衬垫120的整个下方，如图3所示，在栅极衬垫120的下方也可以存在有未设置多晶硅层150的区域。在该区域中，可以在阱区20的上方设置有场绝缘膜62，并且在场绝缘膜62的上方设置有层间绝缘膜65。另外，多晶硅层150可以被设置呈在栅极衬垫120的下方沿图2中的左右方向(即沿宽度方向)延伸的狭缝状，并且在狭缝状的多晶硅150之间，可以如图3所示，在阱区20的上方设置有场绝缘膜62，并且在场绝缘膜62的上方设置有层间绝缘膜65。
漂移层12可以通过CVD法等形成在碳化硅半导体基板11的第一主面上。漂移层12中的n型掺杂物浓度可以小于碳化硅半导体基板11中的n型掺杂物浓度，漂移层12可以成为低浓度区域(n-)，碳化硅半导体基板11可以成为高于漂移层12的高浓度区域(n)。例如可以使用N或P等来作为n型掺杂物，使用Al或B等来作为p型掺杂物。本实施方式中漂移层12中的掺杂物浓度例如为1×1014～4×1016cm-3，碳化硅半导体基板11中的掺杂物浓度例如为1×1018～3×1019cm-3。
栅极衬垫120例如由Al等金属形成，栅电极125例如由多晶硅等形成。栅电极125等的上端面上可以形成有层间绝缘膜65。栅电极125可以通过采用CVD法、照相平印术(Photolithography)等方法来形成。层间绝缘膜65可以通过CVD法来形成，例如可以由二氧化硅来形成。
当栅电极125由多晶硅形成的情况下，栅电极125与多晶硅层150可以由相同多晶硅形成。作为多晶硅，可以使用不掺杂任何掺杂物的非掺杂多晶硅，也可以使用n型或p型掺杂物、掺杂了磷或硼等元素的掺杂多晶硅。本实施方式中“相同的多晶硅”指的是：同为非掺杂多晶硅或同为掺杂多晶硅，或是掺杂多晶硅中被掺杂的掺杂物的种类和浓度相同，因此没有必要是同时制作而成的。因此，例如即便是在利用多晶硅来形成栅电极125，并在之后再另行形成多晶硅层150的情况下，只要用于栅电极125和多晶硅层150的多晶硅的种类(同为非掺杂多晶硅或同为掺杂多晶硅)和掺杂物的种类以及浓度是相同的，即称为“相同的多晶硅”。
栅电极125和多晶硅层150也可以由不同种类的多晶硅来形成。例如，栅电极125又掺杂多晶硅来形成，而多晶硅层150则由非掺杂多晶硅来形成。即便是在栅电极125以及多晶硅层150均由掺杂多晶硅来形成的情况下，也可以是：栅电极125使用n型掺杂多晶硅，而多晶硅层150则使用p型掺杂多晶硅。反之，也可以是：栅电极125使用p型掺杂多晶硅，而多晶硅层150则使用n型掺杂多晶硅。再有，即便是在栅电极125以及多晶硅层150中所使用的掺杂物同为n型或同为p型的情况下，其浓度也可以是各不相同的，栅电极125中所使用的掺杂多晶硅的掺杂物浓度可以高于多晶硅层150中所使用的掺杂多晶硅的掺杂物浓度，反之，栅电极125中所使用的掺杂多晶硅的掺杂物浓度也可以低于多晶硅层150中所使用的掺杂多晶硅的掺杂物浓度。
如图3所示，在未设置有多晶硅层150的截面处，在阱区20处设置有场绝缘膜62，在场绝缘膜62上设置有层间绝缘膜65，在层间绝缘膜65上设置有栅极衬垫120。另外，也可以是另一种形态，即：在栅极衬垫120的整个下方设置有多晶硅层150，并且在栅极衬垫120的下方不设置有场绝缘膜62。
如图2所示，阱区20中与源极区域31、32相邻接后与源极衬垫110电气连接的区域(以下也称为“阱接触区域21”)可以由超高浓度p型区域(p++)构成，源极区域31、32可以具有：配置在栅电极125一侧的高浓度n型区域(n+)31；以及与高浓度n型区域(n+)31邻接设置的超高浓度n型区域(n++)32。而且，阱接触区域21可以与超高浓度n型区域(n++)32邻接设置。源极区域31、32的超高浓度n型区域(n++)32以及阱接触区域21与源极衬垫110之间可以设置有由镍、钛或含有镍或钛的合金所构成的金属层40。本实施方式中的高浓度n型区域(n+)中的掺杂物浓度例如为1×1018～2×1019cm-3，超高浓度n型区域(n++)中的掺杂物浓度例如为2×1019～1×1021cm-3。另外，也可以不设置高浓度n型区域(n+)31，而是利用超高浓度n型区域(n++)32来代替。
阱区20的深度可以设置为其底面位于比漂移层12的底面更高的位置上，并且阱区20可以被设置在漂移层12内。源极区域31、32的深度可以设置为其底面位于比阱区20的底面更高的位置上，并且源极区域31、32可以被设置在阱区20内。阱接触区域21的深度可以设置为其底面位于比除阱接触区域21以外的阱区20的底面更高的位置上。
多晶硅层150可以与阱区20肖特基接触。源极区域31、32的超高浓度n型区域(n++)32可以与设置在源极衬垫110下方的金属层40欧姆接触。作为超高浓度p型区域(p++)的阱接触区域21也可以与设置在源极衬垫110下方的金属层40欧姆接触。
【作用及效果】
接下来，对具有上述构成的本实施方式涉及的作用及效果进行举例说明。在【作用及效果】中进行说明的任何一种形态均可采用上述构成。
在本实施方式中，栅极衬垫120的下方区域上设置有与源极衬垫110电气连接的多晶硅层150，并且该多晶硅层150与阱区20相接触。情况下，就能够防止栅极衬垫120的下方区域上的阱区20处的电位异常升高。
与p型的阱区20相比，多晶硅，特别是掺杂多晶硅处的表面电阻要小得多，因此通过采用如本实施方式般的多晶硅150，就能够抑制因表面电阻所引发的p型阱区20处的电位上升。就此效果而言，采用掺杂多晶硅来作为多晶硅层150是有益的。
一旦阱区20的电位上升，形成在多晶硅层150与p型阱区20之间的肖特基就会变为导通(ON)状态，电流就会在多晶硅层150内流通。当多晶硅层150与p型阱区20之间形成肖特基接触时，多晶硅层150仅会在关断(Turn OFF)时起作用，而在开启(Turn ON)时(此时，虽然p型阱区20呈负偏置状态，但由于位于栅电极125下方的阱区20处于耗尽状态，因此不易引发过电场)，能够通过p型阱区20的电阻来抑制dV/dt变多过高。
另外，源极衬垫110与多晶硅层150，特别是与掺杂多晶硅之间的接触电阻率要比p型阱接触区域21与金属层40之间的接触电阻率低得多，因此能够抑制因接触电阻而导致的p型阱区20处的电位上升。而且，由于多晶硅层150与p型阱区20之间的接触面积较大，因此接触电阻不会成为原则性的问题。
假设在栅极衬垫120下方的层间绝缘膜65的下方使用由金属构成的肖特基电极时，其制造方法将变得非常繁琐，制造成本也会变得很高。就这一点而言，当在栅极衬垫120下方的层间绝缘膜65的下方使用多晶硅层150时，则有利于简化其制造工序。
当栅电极125由多晶硅形成，并且栅电极125与多晶硅层150由相同的多晶硅形成的情况下，由于能够在形成栅电极125时同时来形成多晶硅层150，因此就能够极大地简化制造工序。也就是说，在对包含源极区域31、32的单元部处的由多晶硅构成的栅电极125进行成膜时，只要形成多晶硅层150便可，这样一来，有利于采用与以往采用的制造工序相同的制造工序。
另外，在本实施方式中，p型阱区20与多晶硅层150之间肖特基接触，并且n型漂移层12与多晶硅层150之间肖特基接触的形态在电气连接上会形成反向半导体。
如图2所示，通过采用多晶硅层150被设置在比栅极衬垫120的宽度更长的距离上这一形态，有利于能够在位于栅极衬垫120下方的阱区20的整个宽度方向上防止电位异常升高。
作为一例，能够列举以下工序来进行说明。
在形成栅电极125后，将预定位于栅极衬垫120下方的栅电极125去除后进行场绝缘膜开口。
接着，利用多晶硅在位于栅极衬垫120下方的预定部位上成膜，形成多晶硅层150。在位于单元区的栅电极125处，用于形成多晶硅层150的多晶硅可以被进一步地叠层，并且在例如使用氧化膜预先进行掩膜(Mask)后成膜多晶硅层150，并在进行图案化后去除掩膜，从而使该多晶硅在叠层后没有残留。当使用掺杂多晶硅来作为多晶硅层150时，可以在不去除叠层在栅电极125上的多晶硅层150的情况下继续使用多晶硅层150。当使用非掺杂多晶硅来作为多晶硅层150时，在栅电极125上叠层有多晶硅时，可以通过蚀刻来去除该多晶硅。也可以仅在与多晶硅层150相接触的部分上进行掩膜，并进行图案化使栅电极125的上端A面外露，从而使由非掺杂多晶硅构成的多晶硅层150不会叠层。
在通过上述步骤形成多晶硅层150后，接着成膜层间绝缘膜65。在成膜后的层间绝缘膜65上形成栅极接触孔的同时，也在位于多晶硅层150上方的层间绝缘膜65上也形成接触孔69。
然后，形成栅极衬垫120以及源极衬垫110，并且通过栅极接触孔将栅极衬垫120与栅电极125电气连接，通过接触孔69将源极衬垫110与多晶硅层150电气连接。
在本实施方式中，多晶硅层150与阱区20肖特基接触。而为了实现这种肖特基接触，例如可以降低阱区20的掺杂物浓度并作为低浓度p型区域(p-)，也可以降低多晶硅层150中的掺杂物浓度并采用低掺杂多晶硅。另外，本实施方式中低浓度p型区域(p-)中的掺杂物浓度例如为5×1016～1×1019cm-3。
第二实施方式
接下来，将对本发明的第二实施方式进行说明。
在本实施方式中，如图4所示，多晶硅层150具有：与设置在阱区20上的非掺杂多晶硅层151；以及设置在非掺杂多晶硅层151上的掺杂多晶硅层152。在上述各实施方式中所采用的任何构成均可在第二实施方式中采用。另外，在上述各实施方式中已进行过说明的构件将使用同一符号来进行表示。
当使用掺杂多晶硅，特别是使用n型掺杂多晶硅来作为多晶硅层150时，肖特基势垒φB有时会变得过低。就这一点来说，在本实施方式中，由于是将与漂移层12相接触的层来作为非掺杂多晶硅层151，因此就能够防止肖特基势垒φB变得过低。
在本实施方式中，例如可以考虑采用如下的制造方法。
在形成栅电极125后，将预定位于栅极衬垫120下方的栅电极125去除后进行场绝缘膜开口。
接着，在位于栅极衬垫120下方的预定部位上形成非掺杂多晶硅层151。然后，在非掺杂多晶硅层151上形成掺杂多晶硅层152。此时，在栅电极125处，可以依次来形成用于形成多晶硅层150的非掺杂多晶硅层151和掺杂多晶硅层152，也可以通过蚀刻来去除形成在栅电极125处的非掺杂多晶硅层151以用于抑制因非掺杂多晶硅层151所带来的影响。另外，也可以仅在栅电极125中与栅极衬垫120相接触的区域上不形成非掺杂多晶硅层151，例如，可以仅在栅电极125中与栅极衬垫120相接触的区域上将非掺杂多晶硅层151去除。
另外，也可以是在将膜厚相当于非掺杂多晶硅层151和掺杂多晶硅层152的合计膜厚的非掺杂多晶硅层成膜后，仅在相当于掺杂多晶硅层152的部分上，例如进行离子注入来掺杂。
在通过上述步骤形成多晶硅层150后，接着成膜层间绝缘膜65。在成膜后的层间绝缘膜65上形成栅极接触孔的同时，也在位于多晶硅层150上方的层间绝缘膜65上也形成接触孔69。
然后，形成栅极衬垫120以及源极衬垫110，并且通过栅极接触孔将栅极衬垫120与栅电极125电气连接，通过接触孔69将源极衬垫110与多晶硅层150上的掺杂多晶硅层152相接触。
第三实施方式
接下来，将对本发明的第三实施方式进行说明。
在本实施方式中，如图5所示，多晶硅层150具有：与漂移层12相接触的低掺杂多晶硅层153；以及设置在低掺杂多晶硅层153上的，并且掺杂物浓度高于低掺杂多晶硅层153的高掺杂多晶硅层154。在上述各实施方式中所采用的任何构成均可在本实施方式中采用。另外，在上述各实施方式中已进行过说明的构件将使用同一符号来进行表示。低掺杂多晶硅层153中的掺杂物浓度例如为1×1015～5×1018cm-3，高掺杂多晶硅层154中的掺杂物浓度例如为5×1018～1×1021cm-3。
在本实施方式中，同样能够获得与第二实施方式相类似的效果，由于是将与阱区20相接触的层来作为低掺杂多晶硅层153，因此就能够防止肖特基势垒φB变得过低。
在本实施方式中，例如可以考虑采用如下的制造方法。
在形成栅电极125后，将预定位于栅极衬垫120下方的栅电极125去除后进行场绝缘膜开口。
接着，在位于栅极衬垫120下方的预定部位上形成低掺杂多晶硅层153。然后，在低掺杂多晶硅层153上形成高掺杂多晶硅层154。此时，在栅电极125处，可以依次来形成用于形成多晶硅层150的低掺杂多晶硅层153和高掺杂多晶硅层154，也可以通过蚀刻来去除形成在栅电极125处的低掺杂多晶硅层153以用于抑制因低掺杂多晶硅层153所带来的影响。另外，也可以仅在栅电极125中与栅极衬垫120相接触的区域上不形成低掺杂多晶硅层153，例如，可以仅在栅电极125中与栅极衬垫120相接触的区域上将低掺杂多晶硅层153去除。
另外，也可以是在将膜厚相当于低掺杂多晶硅层153和高掺杂多晶硅层154的合计膜厚的非掺杂多晶硅层成膜后，仅在相当于高掺杂多晶硅层154的部分上，例如进行离子注入来掺杂。
在通过上述步骤形成多晶硅层150后，接着成膜层间绝缘膜65。在成膜后的层间绝缘膜65上形成栅极接触孔的同时，也在位于多晶硅层150上方的层间绝缘膜65上也形成接触孔69。
然后，形成栅极衬垫120以及源极衬垫110，并且通过栅极接触孔将栅极衬垫120与栅电极125电气连接，通过接触孔69将源极衬垫110与多晶硅层150上的高掺杂多晶硅层154相接触。
第四实施方式
接下来，将对本发明的第四实施方式进行说明。
在本实施方式中，多晶硅层150与阱区20欧姆接触。而其他的构造与上述各实施方式相同，在上述各实施方式中所采用的任何构成均可在本实施方式中采用。另外，在上述各实施方式中已进行过说明的构件将使用同一符号来进行表示。
与p型的阱区20相比，多晶硅，特别是掺杂多晶硅处的表面电阻要小得多，因此通过采用如本实施方式般的多晶硅150，就能够抑制因表面电阻所引发的p型阱区20处的电位上升。另外，在本实施方式中，一旦p型的阱区20的电位上升，就能够使电流在多晶硅层150内流通。
而为了实现本实施方式中的欧姆接触，例如可以提高阱区20的掺杂物浓度并作为高浓度p型区域(p+)，也可以提高多晶硅层150中的掺杂物浓度并采用高掺杂多晶硅。另外，本实施方式中高浓度p型区域(p+)中的掺杂物浓度例如为2×1019～1×1021cm-3。
如前述般，由于本实施方式能够利用上述各实施方式中的形态，因此可以如第二实施方式般，多晶硅层150具有非掺杂多晶硅层151以及掺杂多晶硅层152，并且非掺杂多晶硅层151与p型的阱区20欧姆接触，也可以如第三实施方式般，多晶硅层150具有低掺杂多晶硅层153以及高掺杂多晶硅层154，并且低掺杂多晶硅层153与p型的阱区20欧姆接触。
另外，虽然在第一至第三实施方式中对多晶硅层150与阱区20肖特基接触的形态进行了说明，并且在本实施方式中对多晶硅层150与阱区20欧姆接触的形态进行了说明，但本发明并不仅限于此，多晶硅层150与阱区20也可以是介于肖特基接触与欧姆接触之间的特性。
另外，当使用高掺杂多晶硅来作为与阱区20接触的多晶硅层150时，相比使用低掺杂多晶硅，有利于防止表面电阻升高。
最后，上述各实施方式、变形例中的记载以及附图中公开的图示仅为用于说明权利要求项中记载的发明的一例，因此权利要求项中记载的发明不受上述实施方式或附图中公开的内容所限定。本申请最初的权利要求项中的记载仅仅是一个示例，可以根据说明书、附图等的记载对权利要求项中的记载进行适宜的变更。
符号说明
12 漂移层
20 阱区
62 场绝缘膜
65 层间绝缘膜
110 源极衬垫
120 栅极衬垫
150 多晶硅层
151 非掺杂多晶硅层
152 掺杂多晶硅层
153 低掺杂多晶硅层
154 高掺杂多晶硅层

Claims (8)

1.一种宽带隙半导体装置，其特征在于，包括：
使用了第一导电型的宽带隙半导体材料的漂移层；
由设置在所述漂移层上的第二导电型构成的阱区；
设置在所述阱区上的多晶硅层；
设置在所述多晶硅层上的层间绝缘膜；
设置在所述层间绝缘膜上的栅极衬垫；以及
与所述多晶硅层电气连接的源极衬垫。
2.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述多晶硅层与所述阱区肖特基接触。
3.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述多晶硅层与所述阱区欧姆接触。
4.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述多晶硅层具有：设置在所述阱区上的低掺杂多晶硅层；以及设置在所述低掺杂多晶硅层上的，并且掺杂物浓度高于所述低掺杂多晶硅层的高掺杂多晶硅层。
5.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述多晶硅层具有：设置在所述阱区上的非掺杂多晶硅层；以及设置在所述非掺杂多晶硅层上的掺杂多晶硅层。
6.根据权利要求1所述的宽带隙半导体装置，其特征在于，进一步包括：
设置在所述阱区与所述多晶硅层之间的场绝缘膜。
7.根据权利要求1所述的宽带隙半导体装置，其特征在于，进一步包括：
由构成所述多晶硅层的多晶硅构成的栅电极。
8.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述阱区上设置有源极区域，
所述阱区中与所述源极区域相邻接后与所述源极衬垫电气连接的区域由超高浓度第二导电型区域构成。
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