CN105103298A - 半导体装置 - Google Patents

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    • H01L29/402—Field plates

Abstract

【课题】提供一种在栅极·漏极之间不外置电容以及电阻，且能够抑制由于开关时所导致的栅极振荡现象。【解决方法】一种具有被划定在将低电阻半导体层112与漂移层114层积而成的半导体基板110中的MOSFET部以及栅极衬垫部的半导体装置100，栅极衬垫部包括：低电阻半导体层112，被形成在低电阻半导体层112上的漂移层114，作为在漂移层114上经由场绝缘层134从而被形成为经过栅极衬垫整个面的导电体层的多晶硅层136以及栅极衬垫用电极138；以及在漂移层114的表面中，由与源极电极层128电气连接的p+型扩散区域132a，和p型杂质非扩散区域132b交替形成的栅极振荡抑制结构132。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知一种半导体装置，具有被划定在由漏极(Drain)层(低阻抗半导体层)和漂移(Drift)层层积而成的半导体基板上的有源元件部以及栅极衬垫(GatePad)部(例如，参照专利文献一的图23)。图32是用于对以往的半导体装置800进行说明的示意图。图32(a)是显示半导体装置800的主要部分的平面图，图32(b)是图32(a)的X-X截面图。
如图32所示，以往的半导体装置800是具有被划定在由n+漏极层51和n-漂移层52层积而成的半导体基板上的有源元件部以及栅极衬垫部的半导体装置。另外，如图32(b)所示，有源元件部包括：n+漏极层51；n-漂移层52；被形成在n-漂移层52表面的p基极(Base)区域53；被形成在p基极区域53表面的n+源极区域54；在被夹在n+源极区域54和n-漂移层52之间的p基极区域53上经由栅极(Gate)绝缘膜56被设置的栅极电极57；以及被形成为在与栅极电极57经由层间绝缘膜58从而被绝缘的状态下与n+源极区域54以及p基极区域53的表面相连接的源极(Source)电极61。
另外，如图32(b)所示，栅极衬垫部包括：n+漏极层51；n-漂移层52；由在n-漂移层52上经由层间绝缘膜72经过栅极衬垫部整个面被形成的多晶硅(Polysilicon)膜所构成的导电体73；被形成在导电体73上的栅极衬垫用电极62；以及经过栅极衬垫部整个面被形成在n-漂移层52的表面的p区域71。另外，在图32中，符号55表示p+阱(Well)区域，符号59表示源极接触孔(Sourcecontacthole)，符号60表示漏极电极，符号70表示多晶硅膜，符号74表示p区域接触孔。
根据以往的半导体装置800，在栅极衬垫部中，由于在n-漂移层52的表面中经过栅极衬垫部的整个面从而形成p区域71，因此，在反向偏压(Bias)时通过n-漂移层52中的空乏层在栅极衬垫部的整个面中向n+漏极层51延长，便能够构成高耐压的半导体装置。
而在以往的半导体装置800中，由于近几年的切断电路(SwitchOff)速度的高速化亦或单元的微型化所导致的切断电路时的栅极振荡现象(参照后述图30(c)。)成为问题，因此通过在栅极·漏极间外置电容以及电阻，对切断电路时的栅极振荡现象进行抑制。
然而由于外置的离散(discrete)元器件的增加或者外置离散元器件的工序的增加等，在栅极·漏极间外置电容以及电阻这一方法并不理想。
先行技术文献
专利文献
专利文献一日本特开2005-150348号公报
发明内容
因此，本发明鉴于上述情况，目的是提供一种在栅极·漏极之间不外置电容以及电阻，且能够抑制由于切断电路时所导致的栅极振荡现象。
[1]本发明的半导体装置是一种包括有源器件部以及栅极衬垫部的半导体装置，该有源器件部以及栅极衬垫部被划定在由第一导电型或者第二导电型的低阻抗半导体层与第一导电型的漂移层层积而成的半导体基板中，其特征在于：其中，所述有源器件部包括：所述低阻抗半导体层；被形成在所述低阻抗半导体层上的所述漂移层；被形成在所述漂移层表面的第二导电型基极区域；被形成在所述基极区域表面的第一导电型高浓度扩散区域；在被夹在所述高浓度扩散区域和所述漂移层之间的所述基极区域上经由栅极绝缘层被设置的栅极电极层；以及被形成为在与所述栅极电极层经由层间绝缘膜从而被绝缘的状态下与所述高浓度扩散区域以及所述基极区域的表面相连接的第一电极层，所述栅极衬垫部包括：所述低阻抗半导体层；被形成在所述低阻抗半导体层上的所述漂移层；在所述漂移层上经由场绝缘层被形成为经过所述栅极衬垫部整个面的导电体层；以及在所述漂移层的表面中，由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构。
[2]本发明的半导体装置是一种包括有源器件部以及栅极衬垫部的半导体装置，该有源器件部以及栅极衬垫部被划定在由第一导电型或者第二导电型的低阻抗半导体层与第一导电型的漂移层层积而成的半导体基板中，其特征在于：其中，所述有源器件部包括：所述低阻抗半导体层；被形成在所述低阻抗半导体层上的所述漂移层；被形成在所述漂移层表面的第二导电型基极区域；被形成为将所述基极区域开口且达到漂移层的多个沟槽；被形成为被配置在基极区域内，同时使至少一部分露出在所述沟槽的内周面的第一导电型的高浓度扩散区域；形成在所述沟槽的内周面的栅极绝缘层；经由所述栅极绝缘层从而被埋入到所述沟槽的内部的栅极电极层；以及被形成为在与所述栅极电极层经由层间绝缘膜从而被绝缘的状态下与所述高浓度扩散区域以及所述基极区域的表面相连接的第一电极层，所述栅极衬垫部包括：所述低阻抗半导体层；被形成在所述低阻抗半导体层上的所述漂移层；在所述漂移层上经由场绝缘层被形成为经过所述栅极衬垫部整个面的导电体层；以及在所述漂移层的表面中，由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构。
[3]在本发明的半导体装置中，所述场绝缘层比所述栅极绝缘层更厚较为理想。
[4]在本发明的半导体装置中，所述导电体层为形成在所述场绝缘层与被形成在所述场绝缘层的上方的栅极衬垫用电极层之间的多晶硅层较为理想。
[5]在本发明的半导体装置中，所述导电体层为形成在所述场绝缘层上的栅极衬垫用电极层较为理想。
[6]在本发明的半导体装置中，所述导电体层经由将所述栅极衬垫用电极层与所述栅极电极层连结的栅极指部从而与所述栅极电极层电气连接，并且没有不经由所述栅极指部与所述栅极电极层直接连接的地方较为理想。
[7]在本发明的半导体装置中，在与所述栅极衬垫部邻接的单元中，具有所述栅极衬垫部侧的所述高浓度扩散区域被删除的结构较为理想。
[8]在本发明的半导体装置中，在与所述栅极衬垫部邻接的沟槽中，具有所述栅极衬垫部侧的所述高浓度扩散区域被删除的结构较为理想。
[9]在本发明的半导体装置中，所述有源器件部还包括被形成为从所述基极区域向下方突出的第二导电型高浓度突出扩散区域，所述第二导电型掺杂扩散区域通过与所述高浓度突出扩散区域相同的工序被形成与所述高浓度突出扩散区域接续较为理想。
[10]在本发明的半导体装置中，所述第二导电型掺杂扩散区域通过与所述基极区域相同的工序被形成为与所述基极区域接续较为理想。
[11]在本发明的半导体装置中，所述有源器件部还包括被形成为从所述基极区域向下方突出的第二导电型低浓度突出扩散区域，所述第二导电型掺杂扩散区域通过与所述低浓度突出扩散区域相同的工序被形成为与所述低浓度突出扩散区域接续较为理想。
[12]在本发明的半导体装置中，所述第二导电型掺杂扩散区域通过与被形成为将所述有源器件部包围的保护环相同的工序被形成较为理想。
[13]在本发明的半导体装置中，所述第二导电型掺杂扩散区域通过与所述基极区域相同的工序被形成为与所述基极区域接续较为理想。
[14]在本发明的半导体装置中，所述有源器件部还包括被形成为从所述基极区域向下方突出的第二导电型高浓度突出扩散区域，所述第二导电型掺杂扩散区域通过与所述高浓度突出扩散区域相同的工序被形成与所述高浓度突出扩散区域接续较为理想。
[15]在本发明的半导体装置中，在所述栅极衬垫部中，所述第二导电型掺杂非扩散区域被形成为条状较为理想。
[16]在本发明的半导体装置中，在所述栅极衬垫部中，所述第二导电型掺杂非扩散区域被形成为岛状较为理想。
[17]在本发明的半导体装置中，所述第二导电型掺杂扩散区域在内部不具有第一导电型半导体区域较为理想。
[18]在本发明的半导体装置中，在将所述栅极衬垫用电极层与所述栅极电极层连结的栅极指部中，在所述漂移层的表面中，包括由与所述第一电极层电气连接的第二导电型掺杂扩散区域，和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构较为理想。
在本发明的半导体装置中，“某个区域被形成为与该区域之外的其他区域相连结”是指“某个区域”与“该区域之外的其他区域”被形成为不经由其他层而直接连接的意思。
发明效果
而在以往的半导体装置800中，栅极·漏极间的电容容量为形成在有源元件部中的电容器C0的电容容量附加形成在栅极衬垫部中的电容器C1的电容容量的值(参照后述图3(b)的半导体装置100A)。其中，形成在栅极衬垫部中的电容器C1具有由“《在作为一个电极的导电体层(图3中的多晶硅层136)》，《作为介电质的场(Field)绝缘层134以及p+型扩散区域158)》以及《作为另一个电极的漂移层114)》”层积而成的构造。
一方面，在本发明的半导体装置中，栅极·漏极间的电容容量为形成在有源元件部(MOSFET部)中的电容器C0的电容容量附加形成在栅极衬垫部中的电容器C2，C3的电容容量的值(参照后述图3(a)的半导体装置100)。其中，电容器C2是被形成于在漂移层的表面形成有第二导电型掺杂扩散区域(图3(a)中的p+型掺杂扩散区域132a)的区域中的电容器，是由“《作为一个电极的导电体层(图3中的多晶硅层136)》，《作为介电质的场绝缘层(图3(a)中的场绝缘层134)以及第二导电型掺杂扩散区域(图3(a)中的p+型掺杂扩散区域132a)》和《作为另一个电极的漂移层(图3(a)中的漂移层114)》”构成的电容器。另外，电容器C3是被形成于在漂移层的表面形成有第二导电型掺杂非扩散区域(图3(a)中的p型掺杂非扩散区域132b)的区域中的电容器，是由“《作为一个电极的导电体层(图3(a)中的多晶硅层136)》，《作为介电质的场绝缘层(图3(a)中的场绝缘层134)以及《作为另一个电极的漂移层(图3(a)中的漂移层114)》”构成的电容器。
另外，在本发明的半导体装置中，通常，由于场绝缘层被形成为比以往的半导体装置中的p区域71(图32b)或者p+型扩散区域158(图3(b))更加超薄(场绝缘层：200nm～500nm，p区域71p+型扩散区域158：2.4μm～8.0μm)，在电容器C1，C2，C3中，电容器C3的电容极大，因此，本发明的半导体装置的栅极·漏极间的电容Crss比以往的半导体装置的栅极·漏极间的电容Crss更大。另外，在本发明的半导体装置中，通常，由于场绝缘层被形成为比以往的半导体装置中的p区域71(图32b)或者p+型扩散区域158(图3(b))更加超薄(场绝缘层：200nm～500nm，p区域71p+型扩散区域158：2.4μm～8.0μm)，在电容器C1，C2，C3中，电容器C3的电容极大，因此，本发明的半导体装置的栅极·漏极间的电容Crss比以往的半导体装置的栅极·漏极间的电容Crss更大。
另外，在本发明的半导体装置中，由于被夹在漂移层的表面中相邻接的第二导电型掺杂扩散区域中的狭窄区域(第二导电型掺杂非扩散区域)变为电流路径(参照后述图3(a)。)，另外，在切断电路时，该电流路径被形成为空乏层从第二导电型掺杂扩散区域扩散到漂移层侧，由于变得更加狭窄且更加长，并且被最终耗尽(参照后述图4)，因此便形成具有相较于上述狭窄的区域的部分更大的阻抗值的电阻(参照后述图3(a)的电阻R3)。
因此，根据本发明的半导体装置，由于能够在栅极·漏极之间装配大容量电容和电阻，因此在栅极·漏极之间不外置电容以及电阻，便能够抑制由于切断电路时所导致的栅极振荡现象。
另外，根据本发明的半导体装置，在栅极衬垫部中，在漂移层的表面形成有由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构，因此，如图4(a)～图4(d)所示，通过在反向偏压时彼此的空乏层在横向方向上延伸接触且在栅极衬垫部的整个面中向低阻抗半导体层112延伸，便能够与以往的半导体装置800的情况同样，成为高耐压的半导体装置。
另外，在以往的半导体装置800中，由于p区域71经过栅极衬垫部的整个面从而被形成，因此pn接合面积很大，在切断电路时被注入的载波(Carrier)量也变大，导致具有在反向恢复时间trr变长的同时，反向恢复峰值(Peak)电流IRP变大这一问题点。与此相对，根据本发明的半导体装置，在栅极衬垫部中，由于由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构，因此，pn接合面积很小，在切断电路时被注入的载波量也变小，从而能够得到在反向恢复时间trr变短的同时，反向恢复峰值电流IRP变小的效果。
另外，在专利文献一中，公开了一种在栅极衬垫部中也装配了MOSFET的单元的半导体装置(参照专利文献一的图1)。将这样的半导体装置作为以往的第二半导体装置。通过以往的第二半导体装置，与以往的半导体装置800的情况相比，能够成为栅极·漏极之间电容较大的半导体装置。
然而，在以往的第二半导体装置中，通常，由于经由栅极绝缘层与栅极电极层对向的漂移层区域的面积比例小，因此与本发明的半导体装置相比，使栅极·漏极之间电容变大的效果更弱，实际上，对在切断电路时的栅极振荡现象进行抑制效果更弱。
另外，在以往的第二半导体装置中，由于栅极衬垫部的MOSFET与有源器件部的MOSFET并列且进行相同的动作，因此无法得到对电路切断时的栅极振荡的抑制效果。
另外，在以往的第二半导体装置中，在栅极衬垫部正下方的区域产生雪崩(Avalanche)击穿时，由于雪崩电流流经从栅极衬垫部正下方的区域直到有源器件部的源极电极层的长距离，因此在栅极衬垫部周边端容易使寄生晶体管(Transistor)进行工作，导致破坏MOSFET的可能。
另外，已知一种在栅极衬垫部的下部形成有环(Ring)状阱层的半导体装置(例如，参照日本特开平5-167070号公报)。将这样的半导体装置作为以往的第三半导体装置。图33是以往的第三半导体装置900的截面图。
如图33所示，以往的第三半导体装置900是具有被划定在由n+漏极层(未作图示)和n-漂移层901层积而成的半导体基板上的有源元件部以及栅极衬垫部的半导体装置。另外，如图33所示，有源元件部包括：n+漏极层(未作图示)；n-漂移层901；被形成在n-漂移层901表面的p基极区域902；被形成在p基极区域902表面的n+源极区域903；在被夹在n+源极区域903和n-漂移层901之间的p基极区域902上经由栅极绝缘膜904被设置的栅极电极905；以及被设置为与栅极电极905经由层间绝缘膜906在绝缘的状态下与n+源极区域903以及p基极区域902的表面相连接的源极电极908。
另外，如图33所示，栅极衬垫部包括：n+漏极层(未作图示)；n-漂移层901；由在n-漂移层901上经由层间绝缘膜910经过栅极衬垫部整个面被形成的多晶硅膜所构成的导电体911；被形成在导电体911上的栅极衬垫用电极907；以及在栅极衬垫部的下部被形成为环状的p阱层919。
然而，以往的第三半导体装置900与以往的半导体装置(以往的半导体装置800，或者，日本特开平5-167070号公报的图3中所记载的半导体装置)相比较，为了使切断电路时的破坏耐量变大，使栅极衬垫部下方的寄生晶体管的电容变小。另外，在以往的第三半导体装置900中，由于在栅极衬垫部的中央部分不形成p阱层919，因此被形成在栅极衬垫部的中央部分的电阻R3的值变小。因此，在以往的第三半导体装置900中，不能像本发明这样抑制在电路切断时产生的栅极振荡现象。
另外，在以往的第三半导体装置900中，在栅极衬垫部的下部将p阱层919形成为环状，即，由于在栅极衬垫部的中央部分不形成p阱层919(参照后述图5(b))，会产生在反向偏压时使栅极衬垫部下方的空乏层的扩展稳定化这一效果变小的问题。
与此相对，根据本发明的半导体装置，由于具有在所述漂移层的表面中由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构，因此不会产生像这样的以往的第三半导体装置900所具有的问题。
另外，在以往的第三半导体装置900中，由于被形成在栅极衬垫部的下部的p阱层919与源极电极不连接，因此在没有形成p阱层919的区域中，在反向偏压时为了使空乏层不延伸，电场强度不变小且耐压下降。
与此相对，根据本发明的半导体装置，在所述漂移层的表面中，由于具有由与所述第一电极层电气连接的第二导电型掺杂扩散区域，和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构，因此不会产生这样的问题
简单附图说明
【图1】是用于说明实施方式一涉及的半导体装置100的示意图。
【图2】是用于说明实施方式一涉及的半导体装置100的示意图。
【图3】是用于说明实施方式一涉及的半导体装置100的效果的示意图。
【图4】是用于说明实施方式一涉及的半导体装置100的效果的示意图。
【图5】是用于说明实施方式一涉及的半导体装置100的效果的示意图。
【图6】是用于说明实施方式一涉及的半导体装置的制造方法的示意图。
【图7】是用于说明实施方式一涉及的半导体装置的制造方法的示意图。
【图8】是用于说明实施方式一涉及的半导体装置的制造方法的示意图。
【图9】是用于说明实施方式一涉及的半导体装置的制造方法的示意图。
【图10】是用于说明实施方式一涉及的半导体装置的制造方法的示意图。
【图11】是用于说明实施方式二涉及的半导体装置100a的示意图。
【图12】是用于说明实施方式三涉及的半导体装置100b的示意图。
【图13】是用于说明实施方式四涉及的半导体装置100c的示意图。
【图14】是用于说明实施方式五涉及的半导体装置100d的示意图。
【图15】是实施方式六涉及的半导体装置100e的截面图。
【图16】是实施方式七涉及的半导体装置100f的截面图。
【图17】是用于说明实施方式八涉及的半导体装置100g的示意图。
【图18】是实施方式九涉及的半导体装置100h的截面图。
【图19】是实施方式十涉及的半导体装置100i的截面图。
【图20】是实施方式十一涉及的半导体装置100j的截面图。
【图21】是用于说明实施方式十一涉及的半导体装置的制造方法的示意图。
【图22】是实施方式十二涉及的半导体装置100k的截面图。
【图23】是实施方式十三涉及的半导体装置200的截面图。
【图24】是实施方式十四涉及的半导体装置200a的截面图。
【图25】是实施方式十五涉及的半导体装置200b的截面图。
【图26】是实施方式十六涉及的半导体装置300的截面图。
【图27】是用于说明实施方式十七涉及的半导体装置100l的示意图。
【图28】是用于试验例一以及二中的半导体装置100i，100C的截面图。
【图29】是用于对试验例一的评价结果进行说明的示意图。
【图30】是用于对试验例二中的评价方法以及评价结果进行说明的示意图。
【图31】是变形例涉及的半导体装置100m的平面图。
【图32】是用于对以往的半导体装置800进行说明的示意图。
【图33】是用于对以往的半导体装置900进行说明的示意图。
发明实施方式
以下，将根据图示的实施方式对本发明的半导体装置进行说明。
[实施方式一]
1.实施方式一涉及的半导体装置100
图1以及图2是用于说明实施方式一涉及的半导体装置100的示意图。图1(a)是显示半导体装置100的平面图，图1(b)是图1(a)的A1-A1截面图。图2(a)是显示半导体装置100的主要部分的平面图，图2(b)是图2(a)的A2-A2截面图。另外，在图1(a)中，仅显示p+型突出扩散区域118，p+型扩散区域132a，162，p型掺杂非扩散区域132b，栅极振荡抑制结构132以及源极电极层128的轮廓线(点划线)。另外，在图2(a)中，仅显示多晶硅层136以及元件电极层128的轮廓线(点划线)。另外，在图1(a)中以圆点(Dot)的图样显示p+型突出扩散区域118以及p+型扩散区域132a，162，在图1(b)中以留白图样显示p+型突出扩散区域118以及p+型扩散区域132a。在图1(b)以及图2(b)中，符号130表示漏极电极层。
如图1所示，实施方式一涉及的半导体装置100是具有被划定在由n+型低阻抗半导体层112和n-型漂移层114层积而成的半导体基板110上的MOSFET部(相当于本发明的有源元件部)，栅极衬垫部以及栅极指(GateFinger)部的半导体装置。
如图1(b)所示，MOSFET部包括：低阻抗半导体层112；被形成在低阻抗半导体层112上的漂移层114；被形成在漂移层114表面的p型基极区域116；被形成在基极区域116表面的n+型源极区域(高浓度扩散区域)120；在被夹在源极区域120和漂移层114之间的基极区域116上经由栅极绝缘层122被设置的栅极电极层124；以及被形成为在与栅极电极层124经由层间绝缘膜126从而被绝缘的状态下与源极区域120以及基极区域116的表面相连接的源极电极层(相对于本发明的第一电极层)128。
如图1(b)所示，栅极衬垫部包括：低阻抗半导体层112，被形成在低阻抗半导体层112上的漂移层114，作为在漂移层114上经由场绝缘层134从而被形成为经过栅极衬垫整个面的导电体层的多晶硅层136；以及在漂移层114的表面中，由与源极电极层128电气连接的p+型扩散区域(相当于本发明的第二导电型掺杂扩散区域)132a，和n-型的p型掺杂非扩散区域(相当于本发明的第二导电型掺杂非扩散区域)132b交替形成的栅极振荡抑制结构132。p+型扩散区域132a经由后述p+型扩散区域162以及p+型突出扩散区域118与源极电极层128电气连接。
另外，在实施方式一以及后述的实施方式2～17中，p+型扩散区域，p型杂质扩散区域以及p-型扩散区域相当于第二导电型掺杂扩散区域，p型杂质非扩散区域相当于第二导电型掺杂非扩散区域。
如图2(b)所示，栅极指部包括：低阻抗半导体层112；被形成在低阻抗半导体层112上的漂移层114；在漂移层114上被形成为经由场绝缘层134从而经过栅极指部整个面的多晶硅层136以及被形成在漂移层114的表面整个区域的p+型扩散区域(第二导电型掺杂扩散区域)162。p+型扩散区域162由p+型突出扩散区域118与源极电极层128电气连接。
如图1(b)所示，在实施方式一涉及的半导体装置100中，在栅极衬垫部中，层间绝缘层126被形成在多晶硅层136上，栅极衬垫用电极层138被形成在层间绝缘层126上。多晶硅层136和栅极衬垫用电极层138经由被设置在层间绝缘层126中的透孔(ThroughHole)140被电气连接。
如图2(b)所示，在实施方式一涉及的半导体装置100中，在栅极指部中，层间绝缘层126被形成在多晶硅层136上，栅极指用配线层142被形成在层间绝缘层126上。多晶硅层136和栅极指用配线层142经由被设置在层间绝缘层126中的透孔(ThroughHole)140被电气连接。
在实施方式一涉及的半导体装置100中，多晶硅层136经由将栅极衬垫用电极层138与栅极电极层124连结的栅极指部从而与栅极电极层124电气连接，并且没有不经由栅极指部与栅极电极层124直接连接的地方。
在实施方式一涉及的半导体装置100中，p型掺杂非扩散区域132b在栅极衬垫部中被形成为条状。另外，p+型扩散区域132a的两端被形成为连结的条状从而将p型掺杂非扩散区域132b包围。
在实施方式一涉及的半导体装置100中，在与栅极衬垫部邻接的单元中，具有栅极衬垫部侧的源极区域120被删除的结构(参照后述图5中符号B所表示的部分)。
在实施方式一涉及的半导体装置100中，MOSFET部还包括被形成为从基极区域116向下方(深度方向)突出的p+型突出扩散区域118。栅极衬垫部的p+型扩散区域132a是通过与MOSFET部的p+型突出扩散区域118以及栅极指部的p+型扩散区域162相同的工序被形成为与MOSFET部的p+型突出扩散区域118以及栅极指部的p+型扩散区域162相连接。
在实施方式一涉及的半导体装置100中，p+型扩散区域132a在内部不具有n型的半导体区域。
在实施方式一涉及的半导体装置100中，在栅极衬垫部中，作为导电体层的多晶硅层136经由场绝缘层134从而与漂移层114对向的部分所占据的面积相对于栅极衬垫部整体面积的比例比在MOSFET部中栅极电极层124经由栅极绝缘层122从而与漂移层114对向的部分所占据的面积相对于MOSFET部整体面积的比例更大。
低阻抗半导体层112的厚度为100μm～400μm，低阻抗半导体层112的杂质浓度为1X1019cm-3～1X1020cm-3。将漂移层114的厚度为5μm～50μm，漂移层114的掺杂浓度为1X1014cm-3～1X1016cm-3。源极区域116的深度为2μm～2.5μm，源极区域116的掺杂浓度为5X1016cm-3～1X1018cm-3。源极区域120的深度为0.2μm～0.4μm，源极区域120的掺杂浓度为5X1019cm-3～2X1020cm-3。p+型突出扩散区域118的深度为2.4μm～8.0μm，p+型突出扩散区域118的掺杂浓度为1X1017cm-3～3X1018cm-3。p+型扩散区域132a的深度为2.4μm～8.0μm，p+型扩散区域132a的掺杂浓度为1X1017cm-3～3X1018cm-3。
基极区域116，p+型突出扩散区域118，栅极电极层124以及p+型扩散区域132a被形成为条状。另外，基极区域116，p+型突出扩散区域118，栅极电极层124的形成间距(Pitch)例如为15μm，p+型扩散区域132a的形成间距例如为15μm。基极区域116的条状宽度例如为9μm，p+型突出扩散区域118的条状宽度例如为3.75μm，栅极电极层124的条状宽度例如为6μm。p+型扩散区域132a的条型宽度为8μm。
栅极绝缘层122是由通过热氧化法被形成的厚度例如为100nm的二氧化硅膜构成的。场绝缘层134是由通过热氧化法被形成的厚度例如为450nm的二氧化硅膜构成的。层间绝缘层126是由通过CVD法被形成的厚度例如为1000nm的PSG膜构成的。栅极电极层124是由通过CVD法以及离子(Ion)注入法被形成的厚度例如为500nm的低阻抗多晶硅膜构成的。多晶硅膜层136是由通过CVD法以及离子注入法被形成的厚度例如为500nm的低阻抗多晶硅膜构成的。栅极电极层124以及多晶硅膜层136通过相同的工序被形成。
源极电极层128是由通过溅射(Spatter)法被形成的厚度例如为4μm的铝(Aluminium)膜构成。栅极衬垫用电极层138以及栅极指用配线层142是由通过溅射法被形成的厚度例如为4μm的铝膜构成。源极电极层128和栅极衬垫用电极层138以及栅极指用配线层142通过相同的工序被形成。漏极电极层130通过Ti-Ni-Au等的多层金属膜被形成，厚度被形成为例如多层金属膜整体为0.5μm。
2.实施方式一涉及的半导体装置100的效果
图3～图5是用于说明实施方式一涉及的半导体装置100的效果的示意图。图3(a)是在实施方式一涉及的半导体装置100的截面图中追记寄生电容以及寄生电阻的图，图3(b)是在比较例一涉及的半导体装置100A的截面图中追记寄生电容以及寄生电阻的图。另外，比较例一涉及的半导体装置100A基本与以往的半导体装置800相对应。
图4(a)～图4(d)是显示在反向偏压时空乏层d延伸的情况的图，图4(a)是显示没有外加反向偏压时空乏层d延伸的情况的图，图4(b)是显示外加低反向偏压时空乏层d延伸的情况的图，图4(c)是显示外加中等反向偏压时空乏层d延伸的情况的图，图4(d)是显示外加高反向偏压时空乏层d延伸的情况的图。另外，在图4中，省略了低阻抗半导体层112，漏极电极层130，层间绝缘层126，以及源极电极层128的图示。
图5(a)是在实施方式一涉及的半导体装置100的截面图中追记寄生电容以及寄生电阻的图，图5(b)是在比较例二涉及的半导体装置100B的截面图中追记寄生电容以及寄生电阻的图。另外，比较例一涉及的半导体装置100B基本与以往的第三半导体装置900相对应。图5(a)以及图5(b)将MOSFET部相对于图3(a)以及图3(b)缩小显示，且将栅极衬垫部放大显示。
而在以往的半导体装置800(或者比较例一涉及的半导体装置100A)中，栅极·漏极间的电容容量为被形成在MOSFET部中的电容器C0的电容容量附加形成在栅极衬垫部中的电容器C1的电容容量的值(参照图3(b))。其中，形成在栅极衬垫部中的电容器C1具有由“《在作为一个电极的导电体层(多晶硅层136)》，《作为介电质的场绝缘层134以及p+型扩散区域158)》以及《作为另一个电极的n-漂移层114)》”层积而成的构造(参照图3(b))。
一方面，如图3(a)所示，在实施方式一涉及的半导体装置100中，栅极·漏极间的电容容量为形成在MOSFET部中的电容器C0的电容容量附加形成在栅极衬垫部中的电容器C2，C3的电容容量的值。其中，电容器C2是被形成于在漂移层114的表面形成有p+型扩散区域132a的区域中的电容器，是由“《作为一个电极的导体层(多晶硅层136)》，《作为介电质的场绝缘层134以及p+型扩散区域132a4》以及《作为另一个电极的漂移层114》”构成的电容器。另外，电容器C3是被形成于在漂移层的表面形成有p型掺杂没有扩散的区域(p型掺杂非扩散区域132b)中的电容器，是由“《作为一个电极的导体层(多晶硅层136)》，《作为介电质的场绝缘层134以及《作为另一个电极的漂移层114》”构成的电容器。
另外，在实施方式一涉及的半导体装置100中，通常，由于场绝缘层134被形成为比p+型扩散区域132a更超薄(场绝缘层134:200nm～500nm，p+型扩散区域132a:2.4μm～8.0μm)，因此在电容器C1，C2，C3中，电容器C3的电容极大，因此，实施方式一涉及的半导体装置100的栅极·漏极间的电容Crss比以往的半导体装置800(或者比较例一涉及的半导体装置100A)的栅极·漏极间的电容Crss更大。
另外，在实施方式一涉及的半导体装置100中，由于被夹在漂移层的表面中相邻接的p+型扩散区域132a中的狭窄区域(p+型掺杂非扩散区域132b)变为电流路径(参照图3(a)。)，另外，在切断电路时，该电流路径被形成为空乏层从p+型扩散区域132a扩散到漂移层侧，由于变得更加狭窄且更加长，并且被最终耗尽，因此便形成具有相较于上述狭窄的区域的部分更大的阻抗值的电阻(参照图3(a)的电阻R3)。
因此，根据实施方式一涉及的半导体装置100，由于能够在栅极·漏极之间装配大容量电容和电阻，因此在栅极·漏极之间不外置电容以及电阻，便能够抑制由于切断电路时所导致的栅极振荡现象。
另外，根据本发明的半导体装置，在栅极衬垫部中，在漂移层的表面形成有由与所述源极电极层128电气连接的p+型扩散区域132a和p+型掺杂非扩散区域132b交替形成的栅极振荡抑制结构，因此，如图4(a)～图4(d)所示，通过在反向偏压时彼此的空乏层在横向方向上延伸接触且在栅极衬垫部的整个面中向低阻抗半导体层112延伸，便能够与以往的半导体装置800的情况同样，成为高耐压的半导体装置。
另外，如上所述，在以往的第三半导体装置900(或者是比较例2涉及的半导体装置100B)中，p阱层919(132c)在栅极衬垫部的下部被形成为环状。
然而，以往的第三半导体装置900(或者是比较例2涉及的半导体装置100B)与以往的半导体装置(以往的半导体装置800，或者，日本特开平5-167070号公报的图3中所记载的半导体装置)相比较，为了使切断电路时的破坏耐量变大，使栅极衬垫部下方的寄生晶体管的电容变小。另外，在以往的第三半导体装置900(或者是比较例2涉及的半导体装置100B)中，由于在栅极衬垫部的中央部分不形成p阱层919(132c)，因此被形成在栅极衬垫部的中央部分的电阻R3的值变小。因此，在以往的第三半导体装置900中，不能像实施方式一涉及的半导体装置100这样抑制在电路切断时产生的栅极振荡现象。
另外，在以往的第三半导体装置900(或者是比较例2涉及的半导体装置100B)中，在栅极衬垫部的下部将p阱层919(132c)形成为环状，即，由于在栅极衬垫部的中央部分不形成p阱层919(132c)(参照图33以及图5(b))，会产生在反向偏压时使栅极衬垫部下方的空乏层的扩展稳定化这一效果变小的问题。
与此相对，根据实施方式一涉及的半导体装置100，由于具有在所述漂移层114的表面中由与所述源极电极层128电气连接的p+型扩散区域132a和p+型掺杂非扩散区域132b交替形成的栅极振荡抑制结构132，因此不会产生像这样的以往的第三半导体装置900(或者比较例二涉及的半导体装置100B)所具有的问题。
另外，在以往的第三半导体装置900(或者是比较例2涉及的半导体装置100B)中，由于被形成在栅极衬垫部的下部的p阱层919(132c)与源极电极不连接，因此在没有形成p阱层919(132c)的区域中，为了在反向偏压时使空乏层不延伸，电场强度不变小且耐压下降。
与此相对，根据实施方式一涉及的半导体装置100，由于具有在所述漂移层114的表面中由与所述源极电极层128电气连接的p+型扩散区域132a和p+型掺杂非扩散区域132b交替形成的栅极振荡抑制结构132，因此不会产生像这样的以往的第三半导体装置900(或者比较例二涉及的半导体装置100B)所具有的问题。
另外，根据实施方式一涉及的半导体装置100，由于在作为导电体层的多晶硅层136上形成有层间绝缘层126，在层间绝缘层126上形成有栅极衬垫用电极层138，因此由该多晶硅层136，层间绝缘层126以及栅极衬垫用电极层138构成的多层结构变为在将外部端子与栅极衬垫用电极层138连接时作为缓冲材料进行工作，便能够构成可靠性高的半导体装置。
另外，根据实施方式一涉及的半导体装置100，如图2(a)所示，由于多晶硅层136经由将栅极衬垫用电极层138与栅极电极层124连结的栅极指部从而与栅极电极层124电气连接，并且，没有不经由栅极指部与栅极电极层124直接连接的地方，因此相比于栅极衬垫用电极层138与栅极电极层124直接连接的比较例二涉及的半导体装置100B的情况(参照图5(b)中符号C所表示的部分)，栅极衬垫用电极层138与栅极电极层124的距离变长，通过这样也能够抑制栅极振荡现象。
另外，实施方式一涉及的半导体装置100在与栅极衬垫部邻接的单元中具有栅极衬垫部侧的源极区域120被删除的结构(参照图5(a)以及图5(b)中符号B所表示的部分)。这样，根据实施方式一涉及的半导体装置100，由于具有被删除最靠近栅极衬垫部且最容易产生栅极振荡现象的源极区域120的结构，因此通过这样也能够抑制栅极振荡现象。
另外，根据实施方式一涉及的半导体装置100，由于栅极衬垫部的p+型扩散区域132a是通过与MOSFET部的p+型突出扩散区域118相同的工序被形成的，因此为了在栅极衬垫部中形成p+型扩散区域132a不用实施多余的工序。另外，由于栅极衬垫部的p+型扩散区域132a被形成为与MOSFET部的p+型突出扩散区域118相连接，因此栅极衬垫部的p+型扩散区域132a被予以与MOSFET部的p+型突出扩散区域118的电位相同的电位，便能够通过在反向偏压时漂移层114中的空乏层向漏极层延伸，从而构成高耐压的半导体装置。
另外，根据实施方式一涉及的半导体装置100，在栅极衬垫部中，由于在p型掺杂非扩散区域132b被形成为条状的同时，p+型扩散区域132a的两端被形成为连结的条状从而将p型掺杂非扩散区域132b包围，因此在反向偏压时p型掺杂非扩散区域132b容易耗尽，通过这样也能够构成高耐压的半导体装置。
另外，根据实施方式一涉及的半导体装置100，由于p+型扩散区域132a在内部不具有n型的半导体区域，因此不会引起击穿现象，能够得到确保高耐压的效果。
另外，根据实施方式一涉及的半导体装置100，由于为了面积宽广而要求高绝缘性的场绝缘层134比栅极绝缘层122更厚，因此能够构成绝缘性出色且可靠性高的半导体装置。
另外，根据实施方式一涉及的半导体装置100，在栅极衬垫部中，作为导电体层的多晶硅层136经由场绝缘层134从而与漂移层114对向的部分所占据的面积相对于栅极衬垫部整体面积的比例比在MOSFET部中栅极电极层124经由栅极绝缘层122从而与漂移层114对向的部分所占据的面积相对于MOSFET部整体面积的比例更大，因此能够有效地增大栅极·漏极间的电容Crss。
3.实施方式一涉及的半导体装置的制造方法
实施方式一涉及的半导体装置100通过具有以下所示的制造工序的制造方法(实施方式一涉及的半导体装置的制造方法)能够进行制造。图6～图10是用于说明实施方式一涉及的半导体装置的制造方法的示意图。图6(a)～图10(c)是各个工序的图。
(1)半导体基板的准备
在构成低阻抗半导体层112的硅(Silicon)基板上，对通过外延(Epitaxial)生长法使构成漂移层114的硅层成膜的半导体基板110进行准备。将低阻抗半导体层112的厚度设为100μm～400μm，低阻抗半导体层112的掺杂浓度为1X1019cm-3～1X1020cm-3。将漂移层114的厚度设为5μm～50μm，漂移层114的掺杂浓度为1X1014cm-3～1X1016cm-3。
(2)p+型突出扩散区域以及p+型扩散区域和场绝缘层的形成
之后，在与p+型突出扩散区域118相对应的区域以及与p+型扩散区域132a相对应的区域中形成具有开口的二氧化硅薄膜M1，经由该二氧化硅薄膜M1通过离子注入法将p型掺杂(例如硼(Boron)离子)注入到漂移层114的表面，从而将p型掺杂导入到与漂移层114的表面中p+型突出扩散区域118相对应的区域以及与p+型扩散区域132a相对应的区域(参照图6(a))。
之后，在含有氧气(Gas)的环境下，通过实行半导体基板110的热处理从而形成p+型突出扩散区域118以及p+型扩散区域132a(参照图6(b))。将p+型突出扩散区域118以及p+型扩散区域132a的形成深度设为2.4μm～8.0μm，p+型突出扩散区域118以及p+型扩散区域132a的掺杂浓度设为1X1017cm-3～3X1018cm-3。另外，此时，在栅极衬垫部中，在漂移层114的表面没有被扩散p型掺杂的部分中形成由p型掺杂非扩散区域132b。另外，漂移层114的表面被热氧化，从而形成场绝缘层134。将场绝缘层134的厚度例如设为450nm。
(3)栅极绝缘层以及栅极电极层的形成
之后，在MOSFET部形成具有开口的掩膜(Mask)(未作图示)后，进行场绝缘层134的蚀刻(Etching)，且在MOSFET部中使漂移层114露出(参照图6(c))。之后，在含有氧气(Gas)的环境下，通过实行半导体基板110的热处理对漂移层114的表面进行热氧化，从而在MOSFET部中形成栅极绝缘层122(参照图7(a))。栅极绝缘层122的厚度例如为100nm。
之后，通过CVD法，在场绝缘层134以及栅极绝缘层122的表面上形成低阻抗的多晶硅层123(参照图7(b))。多晶硅层123的厚度例如为500nm。之后，在与多晶硅层136相对应的区域以及与栅极电极层124相对应的区域中形成掩膜后，进行多晶硅层123的蚀刻，在MOSFET部中形成栅极电极层124的同时，在栅极衬垫部中形成多晶硅层136。
(4)基极区域的形成
之后，将场绝缘层134以及栅极电极层124作为掩膜，经由栅极绝缘层122通过离子注入法将p型掺杂(例如硼离子)注入到漂移层114的表面，从而将p型掺杂导入到与漂移层114的表面中基极区域116相对应的区域(参照图8(a))。
之后，通过实行半导体基板110的热处理以实行p型掺杂的活性化退火(Anneal)处理，从而形成基极区域116(参照图8(b))。将基极区域116的深度设为2μm～2.5μm，将源极区域116的掺杂浓度设为5X1016cm-3～1X1018cm-3。
(5)源极区域的形成
之后，在除了栅极绝缘层122上形成源极区域120之外的区域中形成掩膜M2，且将该掩膜M2和栅极电极层124以及场绝缘层134作为掩膜，经由栅极绝缘层122通过离子注入法将n型掺杂(例如磷离子)注入到漂移层114的表面，从而将n型掺杂导入到与漂移层114的表面中基极区域120相对应的区域(参照图8(c))。
之后，在去除掩膜M2之后，通过CVD法在基板110的第一主面侧的整个面中形成由例如1000nm的厚度的PSG所构成的层积绝缘层126(参照图9(a))，之后，通过实行半导体基板110的热处理以实行n型掺杂的活性化退火处理，从而形成源极区域120(参照图9(b))。将源极区域120的深度设为0.2μm～0.4μm，将源极区域120的掺杂浓度设为5X1019cm-3～2X1020cm-3。
(6)源极电极层以及栅极衬垫用电极层和漏极电极层的形成
之后，将存在于栅极衬垫用电极层138与多晶硅层136接触(Contact)的部分(透孔140)以及源极电极层128与源极区域120以及基极区域116接触的部分(接触孔141)中的层间绝缘层126有选择地去除之后(参照图9(c))，通过溅射法从层间绝缘层126的上方形成由铝构成的金属层127(参照图10(a)。)。之后，通过蚀刻将金属层127的指定区域去除，通过将金属层127分离成电极层128和栅极衬垫用电极层138，从而形成源极电极层128以及栅极衬垫用电极层138。源极电极层128以及栅极衬垫用电极层138的厚度例如是4μm。
之后，在半导体基板110的第二主面侧的表面(低阻抗半导体层112的表面)将由Ti-Ni-Au等的多层金属膜成膜且作为漏极电极层130(参照图10(c)。)。漏极电极层130的厚度例如为将多层金属膜设为0.5μm。
通过实施以上工序，能够制造实施方式一涉及的半导体装置100。
[实施方式二～五]
图11是用于说明实施方式二涉及的半导体装置100a的示意图。图11(a)是显示半导体装置100a的平面图，图11(b)是图11(a)的A1-A1截面图。图12是用于说明实施方式三涉及的半导体装置100b的示意图。图12(a)是显示半导体装置100b的平面图，图12(b)是图12(a)的A1-A1截面图。图13是用于说明实施方式四涉及的半导体装置100c的示意图。图13(a)是显示半导体装置100c的平面图，图13(b)是图13(a)的A1-A1截面图。图14是用于说明实施方式五涉及的半导体装置100d的示意图。图14(a)是显示半导体装置100d的平面图，图14(b)是图14(a)的A1-A1截面图。在图中，符号130表示漏极电极层。另外，在图11(a)，图12(a)，图13(a)以及图14(a)中，仅显示p+型突出扩散区域118，p+型扩散区域132a，162，p型掺杂非扩散区域132b，栅极振荡抑制结构132以及源极电极层128的轮廓线(点划线)。另外，在图11(a)，图12(a)，图13(a)以及图14(a)中，以圆点(Dot)的图样显示p+型突出扩散区域118以及p+型扩散区域132a，162，在图11(b)，图12(b)，图13(b)以及图14(b)中以留白图样显示p+型突出扩散区域118以及p+型扩散区域132a。
实施方式二～五涉及的半导体装置100a～100d具有基本上与实施方式一涉及的半导体装置100同样的结构，但栅极振荡抑制结构132的平面结构与实施方式一涉及的半导体装置100的情况不同。即，在实施方式二涉及的半导体装置100a中，如图11所示，栅极振荡抑制结构132中的p+型扩散区域132a的条状间距(Pitch)比实施方式一涉及的半导体装置100的情况更窄。即，在实施方式三涉及的半导体装置100b中，如图12所示，栅极振荡抑制结构132中的p+型扩散区域132a的宽度比实施方式一涉及的半导体装置100的情况更宽。即，在实施方式四涉及的半导体装置100c中，如图13所示，栅极振荡抑制结构132中的p+型扩散区域132a的条状方向与实施方式一涉及的半导体装置100的情况不同，是与p+型突出扩散区域118的条方向直交的。即，在实施方式五涉及的半导体装置100d中，如图14所示，栅极振荡抑制结构132中的p型掺杂非扩散区域132b的形状比实施方式一涉及的半导体装置100的情况不同，为岛状。即，p+型扩散区域132a的形状为格子状。
[实施方式六以及七]
图15是实施方式六涉及的半导体装置100e的截面图。图16是实施方式七涉及的半导体装置100f的截面图。
实施方式六以及七涉及的半导体装置100e，100f具有基本上与实施方式一涉及的半导体装置100同样的结构，但栅极衬垫部中的电极层积结构与实施方式一涉及的半导体装置100的情况不同。即，在实施方式六涉及的半导体装置100e中，如图15所示，在作为导电体层的多晶硅层136上的基本整个面中，不经由层间绝缘层126直接形成栅极衬垫用电极层138。另外，在实施方式七涉及的半导体装置100f中，如图16所示，在场绝缘层134上的基本整个面中，不经由多晶硅层直接形成作为导电体层的栅极衬垫用电极层138。
[实施方式八]
图17是用于说明实施方式八涉及的半导体装置100g的示意图。图17(a)是显示半导体装置100g的平面图，图17(b)是图17(a)的A1-A1截面图。在图17(b)中，符号130表示漏极电极层。另外，在图17(a)中，仅显示基极区域116，p型扩散区域(相当于本发明的第二导电型掺杂扩散区域)133a，p型掺杂非扩散区域(相当于本发明的第二导电型掺杂非扩散区域)133b，栅极振荡抑制结构133以及源极电极层128的轮廓线(点划线)。
实施方式八涉及的半导体装置100g具有基本上与实施方式一涉及的半导体装置100同样的结构，但第二导电型掺杂扩散区域的形成工序与实施方式一涉及的半导体装置100的情况不同。即，在实施方式八涉及的半导体装置100g中，如图17所示，p+型接触区域144代替p+型突出扩散区域被形成在MOSFET部中，p型扩散区域133a通过与不是p+型突出扩散区域而是基极区域的116相同的工序被形成。
[实施方式九～十一]
图18是实施方式九涉及的半导体装置100h的截面图。图19是实施方式十涉及的半导体装置100i的截面图。图20是用于说明实施方式十一涉及的半导体装置100i的示意图。图20(a)是半导体装置100i的栅极衬垫部以及MOSFET部的截面图，图20(b)是半导体装置100i的MOSFET部，栅极指部以及保护环(GuardRing)部的截面图。另外，在图18～图20中，符号150b表示pxing掺杂非扩散区域(相当于本发明的第二导电型掺杂非扩散区域)，符号150表示栅极振荡抑制结构。
实施方式九～十一涉及的半导体装置100h～100i具有基本上与实施方式一涉及的半导体装置100同样的结构，但具备含有浓度比基极区域116更低的p型掺杂的p-型扩散区域(相对于本发明的第二导电型掺杂扩散区域)150a而不是具备含有浓度比基极区域116更高的p型掺杂的p+型扩散区域132a这一点与实施方式一涉及的半导体装置100的情况不同。即，在实施方式九～十一涉及的半导体装置100h～100i中，如图18～图20所示，在MOSFET部中包括n型基准浓度半导体层146，该n型基准浓度半导体层含有在邻接的基极区域116之间被形成为比基极区域116更浅，比漂移层114浓度更高，并且，比源极区域120浓度更低的n型掺杂。另外，在MOSFET部中包括含有比基极区域116浓度更低的p型掺杂的p-型突出扩散区域148而不是包括含有比基极区域116更高浓度的p型掺杂的p+型突出扩散区域118，进一步，在栅极衬垫部中包括含有比基极区域116浓度更低的p型掺杂的p-型扩散区域150a而不是包括含有比基极区域116更高浓度的p型掺杂的p+型扩散区域132a。另外，在MOSFET部中形成n型基准浓度半导体层146以及p-型突出扩散区域148的技术是本发明申请人所开发的技术，且在日本特开2011-228643号公报中有详细记载。
其中，在实施方式九涉及的半导体装置100h中，n型基准浓度半导体层146延伸到栅极衬垫部(参照图18)。另外，在实施方式十涉及的半导体装置100i中，n型基准浓度半导体层146仅被形成在MOSFET部中(参照图19)。另外，在实施方式十一涉及的半导体装置100i中，在MOSFET部中包括n+型半导体层152，该n+型半导体层152含有在n型基准浓度半导体层146的表面被形成为比n型基准浓度半导体层146更浅，比n型基准浓度半导体层146浓度更高，并且，比源极区域120浓度更低的n型掺杂(参照图20)。
另外，在实施方式九～十一涉及的半导体装置100h～100i中，栅极衬垫部的p-型扩散区域150a是通过与MOSFET部的p-型突出扩散区域148相同的工序被形成为与MOSFET部的p-型突出扩散区域148相连接(参照图18～20)。
实施方式十涉及的半导体装置100i能够根据以下所示的半导体装置的制造方法进行制造。图21是用于说明实施方式十涉及的半导体装置的制造方法的示意图。图21(a)～图21(c)是各个工序的图。
实施方式十涉及的半导体装置的制造方法基本包含与实施方式一涉及的半导体装置的制造方法同样的工序，但形成n型基准浓度半导体层146，p-型突出扩散区域148以及p-型扩散区域150a的工序内容与实施方式一涉及的半导体装置的制造方法不同。接着，将以形成n型基准浓度半导体层146，p-型突出扩散区域148以及p-型扩散区域150a的工序为中心对实施方式十涉及的半导体装置的制造方法进行说明。
(1)n型基准浓度半导体层的形成
之后，在与实施方式一涉及的半导体装置的制造方法的情况同样地实行“半导体基板的准备工序”之后，在与n型基准浓度半导体层146相对应的区域中形成具有开口的二氧化硅薄膜M3，经由该二氧化硅薄膜M3通过离子注入法将n型掺杂(例如磷离子)注入到漂移层114的表面，从而将n型掺杂导入到与漂移层114的表面中与n型基准浓度半导体层146相对应的区域(参照图21(a))。
(2)p-型突出扩散区域以及p-型扩散区域和场绝缘层的形成
之后，在将二氧化硅薄膜M3去除之后，在与p-型突出扩散区域148相对应的区域以及与p-型扩散区域150a相对应的区域中形成具有开口的二氧化硅薄膜M4，经由该二氧化硅薄膜M4通过离子注入法将p型掺杂(例如硼离子)注入到漂移层114的表面，从而将p型掺杂导入到与漂移层114的表面中p-型突出扩散区域148相对应的区域以及与p-型扩散区域150a相对应的区域(参照图21(b))。
之后，在含有氧气的环境下，通过实行半导体基板110的热处理从而形成n型基准浓度半导体层146，p-型突出扩散区域148以及p-型扩散区域150a(参照图21(c))。将p-型突出扩散区域148以及p-型扩散区域132a的形成深度设为6.0μm～8.0μm，p-型突出扩散区域148以及p-型扩散区域150a的掺杂浓度设为1X1017cm-3～3X1018cm-3。另外，此时，漂移层114的表面被热氧化，从而形成场绝缘层134。将场绝缘层134的厚度例如设为450nm。
之后，与实施方式一涉及的半导体装置的制造方法的情况同样，对“栅极绝缘层以及栅极电极层的形成”，“基极区域的形成”，“源极区域的形成”以及“源极电极层以及栅极衬垫用电极层和漏极电极层的形成”各个工序进行实施。通过这样，便能够制造实施方式十一涉及的半导体装置100i。
另外，在制造实施方式九涉及的半导体装置100h时，在实施“n型基准浓度半导体层的形成”工序时，在栅极衬垫部中也通过离子注入法将n型掺杂(例如磷离子)注入到漂移层114的表面。
另外，在制造实施方式十一涉及的半导体装置100j时，在实施了上述“p-型突出扩散区域以及p-型扩散区域和场绝缘层的形成”工序之后，仅在形成n+型半导体层152的区域中，通过离子注入法将n型掺杂(例如磷离子)注入到漂移层114的表面，从而将n型掺杂导入到形成漂移层114的表面中n+型半导体层152的区域。另外，之后，通过实行半导体基板110的热处理以实行n型掺杂的活性化退火处理，从而形成n+型半导体层152。
[实施方式十二]
图22是用于说明实施方式十二涉及的半导体装置100k的示意图。图22(a)是半导体装置100k的栅极衬垫部以及MOSFET部的截面图，图22(b)是半导体装置100k的MOSFET部，栅极指部以及保护环部的截面图。
实施方式十二涉及的半导体装置100k具有基本上与实施方式一涉及的半导体装置100同样的结构，但p+型半导体区域的形成工序与实施方式一涉及的半导体装置100的情况不同。即，在实施方式十二涉及的半导体装置100k中，p+型接触区域144代替p+型突出扩散区域被形成在MOSFET部中，在栅极衬垫部中p+型扩散区域132a通过与将MOSFET部包围的p+型扩散区域162以及保护环154相同的工序被形成的(参照图22)。
[实施方式十三～十五]
图23是实施方式十三涉及的半导体装置200的截面图。图24是实施方式十四涉及的半导体装置200a的截面图。图25是实施方式十五涉及的半导体装置200b的截面图。
实施方式十三～十五涉及的半导体装置200～200b具有基本上与实施方式一涉及的半导体装置100同样的结构，但MOSFET部具有不是面状(Planar)构造而是沟槽(Trench)构造这一点与实施方式一涉及的半导体装置100的情况不同。
即，如图23～图25所示，实施方式十三～十五涉及的半导体装置200～200b是具有被划定在由n+型低阻抗半导体层212和n-型漂移层214层积而成的半导体基板210上的MOSFET部以及栅极衬垫部的半导体装置200。并且，MOSFET部包括：低阻抗半导体层212；被形成在低阻抗半导体层212上的漂移层214；被形成在漂移层214表面的p型基极区域216；被形成为将基极区域216开口且达到漂移层214的多个沟槽217；被形成为被配置在基极区域216内，同时使至少一部分露出在沟槽217的内周面的n+型源极区域220；形成在沟槽217的内周面的栅极绝缘层222；经由栅极绝缘层222从而被埋入到沟槽217的内部的栅极电极层224；以及被形成为在与栅极电极层224经由层间绝缘膜226从而被绝缘的状态下与源极区域220以及基极区域216的表面相连接的源极电极层228。另外，栅极衬垫部包括：低阻抗半导体层212；被形成在低阻抗半导体层212上的漂移层214；作为在漂移层214上经由场绝缘层234从而经过栅极衬垫部整个面被形成的导电体层的多晶硅层236以及在漂移层214的表面中，由与所述源极电极层128电气连接的第二导电型掺杂扩散区域(实施方式十三中的p型扩散区域233a,实施方式十四以及十五中的p+型扩散区域232a)和第二导电型掺杂非扩散区域(实施方式十三中的p型扩散掺杂区域233b,实施方式十四以及十五中的p型掺杂非扩散区域232a)交替形成的栅极振荡抑制结构(在实施方式13中的栅极振荡抑制结构233，在实施方式14以及15中的栅极振荡抑制结构232)。栅极电极层224与源极区域220通过栅极绝缘层222被绝缘。
另外，在实施方式十三涉及的半导体装置200中，p型扩散区域233a是通过与MOSFET部的基极区域216相同的工序被形成为与MOSFET部的基极区域216相连接(参照图23)。另外，在实施方式十四涉及的半导体装置200a中，p+型扩散区域232a是通过与MOSFET部的p+型突出扩散区域218相同的工序被形成为与MOSFET部的p+型突出扩散区域218相连接(参照图24)。另外，在实施方式十五涉及的半导体装置200b中，p+型扩散区域232a是通过与被设置在将MOSFET部包围的位置上的图中未显示的保护环相同的工序被形成的(参照图25)。
[实施方式十六]
图26是实施方式十六涉及的半导体装置300的截面图。
实施方式十六涉及的半导体装置300具有基本上与实施方式一涉及的半导体装置100同样的结构，但半导体装置不是功率(Power)MOSFET而是IGBT这一点与实施方式一涉及的半导体装置100的情况不同。即，如图26所示，实施方式十六涉及的半导体装置300为IGBT，作为低阻抗半导体层，其具有p+型的低阻抗半导体层代替n+型的低阻抗半导体层。[实施方式十七]
图27是用于说明实施方式十七涉及的半导体装置100l的示意图。图27(a)是显示半导体装置100l的平面图，图27(b)是图27(a)的A1-A1截面图。在图27(b)中，符号130表示漏极电极层。另外，在图27(a)中，仅显示p+型突出扩散区域118，p+型扩散区域132a，p型掺杂非扩散区域132b，栅极振荡抑制结构132以及源极电极层128的轮廓线(点划线)。另外，在图27(a)中以圆点(Dot)的图样显示p+型突出扩散区域118以及p+型扩散区域132a，在图27(b)中以留白图样显示p+型突出扩散区域118以及p+型扩散区域132a。
实施方式十七涉及的半导体装置100l具有基本上与实施方式一涉及的半导体装置100同样的结构，但在将栅极衬垫用电极层138和漏极电极层124连结的栅极指部中多个p+型扩散区域被形成为互相隔离这一点与实施方式一涉及的半导体装置100的情况不同。即，如图27所示，实施方式十七涉及的半导体装置100l在将栅极衬垫用电极层138和漏极电极层124连结的栅极指部中，在漂移层114的表面中形成互相隔离的多个p+型扩散区域132a。另外，在栅极指部的漂移层114的表面中形成有场绝缘层134，在该场绝缘层134中，多晶硅层136被形成为从栅极衬垫用电极层138的正下方的多晶硅层136开始延伸。如图27(a)所示，多个p+型扩散区域132a沿着栅极指部的长边被形成为条状亦可，沿着栅极指部的短长边被形成为格子状亦可，在栅极指部的区域中被形成为岛状亦可。
[实施方式二～十七的效果]
如上所述，实施方式二～十七涉及的半导体装置100a～300的一部分的结构(实施方式二～五：栅极振荡抑制结构132的平面结构，实施方式六～七：栅极衬垫部中的电极层积结构，实施方式八：第二导电型掺杂扩散区域的形成工序，实施方式九～十一：代替p+型扩散区域而具有p-型扩散区域这一点，实施方式十二：第二导电型掺杂扩散区域的形成工序，实施方式十三～十五：MOSFET具有沟槽结构这一点，实施方式十六：半导体装置为IGBT这一点，实施方式十七：在栅极指部中多个p+型扩散区域互相隔离被形成这一点)与实施方式一涉及的半导体装置100的结构不同，但由于栅极衬垫部具有栅极振荡抑制结构，该栅极振荡抑制结构含有：与第一电极层(源极电极层或者发射极(Emitter)电极层)电气连接的第一的第二导电型掺杂扩散区域，该第一电极层沿着作为在漂移层上经由场绝缘层被形成为经过栅极衬垫部整个面的导电体层的多晶硅层以及在所述漂移层的表面中，由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构，因此，栅极·漏极间的电容Crss比以往的半导体装置的栅极·漏极间的电容Crss更大。另外，由于被夹在漂移层的表面中相邻接的第二导电型掺杂扩散区域中的狭窄区域(第二导电型掺杂非扩散区域)变为电流路径，另外，在切断电路时，该电流路径被形成为空乏层从第二导电型掺杂扩散区域扩散到漂移层侧，由于变得更加狭窄且更加长，并且被最终耗尽，因此便形成具有相较于上述狭窄的区域的部分更大的阻抗值的电阻。因此，与实施方式一涉及的半导体装置100的情况同样，由于能够在栅极·漏极之间装配大容量电容和电阻，因此在栅极·漏极之间不外置电容以及电阻，便能够抑制由于切断电路时所导致的栅极振荡现象。
另外，除了上述内容以外，实施方式九～十一涉及的半导体装置100h～100i以及实施方式17涉及的半导体装置100l具有以下效果。
即，根据实施方式九～十一涉及的半导体装置100h～100i，由于在MOSFET部中包括n型基准浓度半导体层146，该n型基准浓度半导体层含有在邻接的基极区域116之间被形成为比基极区域116更浅，比漂移层114浓度更高，并且，比源极区域120浓度更低的n型掺杂，因此能够使基极区域的间隔比以往更窄从而使半导体装置更小型化。另外，即便使基极区域的间隔比以往更窄也不需要增加半导体装置的导通(On)电阻。因此，实施方式九～十一涉及的半导体装置100h～100i不增加半导体装置的导通电阻便能够使半导体装置小型化，并且变为具有良好耐压特的半导体装置。
另外，根据实施方式十一涉及的半导体装置100i，由于在MOSFET部中包括n+型半导体层152，该n+型半导体层152含有在n型基准浓度半导体层146的表面被形成为比n型基准浓度半导体层146更浅，比n型基准浓度半导体层146浓度更高，并且，比源极区域120浓度更低的n型掺杂，因此能够减少半导体装置的导通电阻，并且，能够更有效地抑制切断电路时的栅极振荡现象。
另外，根据实施方式十涉及的半导体装置100i，由于在栅极衬垫部中形成有n型基准浓度半导体层146，因此不会使被夹在邻接的p-型扩散区域150a中狭窄区域(p-型非扩散区域150b)的阻抗的阻抗值过低。
另外，根据实施方式十七涉及的半导体装置100l，由于在将栅极衬垫用电极层138和栅极电极层124连结的栅极指部中，在漂移层114上经由场绝缘层134，在作为导电体层的多晶硅层136以及在漂移层114的表面互相隔离而形成的多个p+型扩散区域132a，因此能够得到栅极·漏极间的电容Crss比实施方式一涉及的半导体装置100的栅极·漏极间的电容Crss更大的效果。
[试验例]
另外，在构成实施方式一～十七涉及的半导体装置100～300时，参考了以下试验例一以及二的结果。
[试验例一]
试验例一是用于表明本发明的半导体装置在栅极·漏极间具有大电容的试验例。
图28是用于试验例一以及二中的半导体装置100i，100C的截面图。图29是用于对试验例一的评价结果进行说明的示意图。图29(a)是半导体装置100i的等效电路的示意图，图29(a)是半导体装置100C的等效电路的示意图，图29(c)是半导体装置100i以及半导体装置100C的测定结果的示意图。另外，如图28所示的半导体装置100i，100C，与图2所示的半导体装置100或者如图3所示的半导体装置100A的若干结构不同，但为了易于理解，用相同的符号(C0，C1，C2，C3，R0，R1，R2，R3)表示对于的电阻以及电容。
1.半导体装置的构成条件
(1)实施例涉及的半导体装置
将与实施方式十涉及的半导体装置100i结构同样的半导体装置作为实施例涉及的半导体装置100i。
(2)比较例涉及的半导体装置
具有与实施方式十涉及的半导体装置100i基板同样的结构，但在栅极衬垫部中，将具有在漂移层114的表面中经过栅极衬垫部的整个面被形成的阱状的p-型扩散区域160的半导体装置代替具有在漂移层114的表面中由p-型扩散区域150a和p型掺杂非扩散区域150b交替形成的栅极振荡抑制结构的半导体装置作为比较例三涉及的半导体装置100C。
2.试验的方法
试验是使用电容测定装置对上述实施例涉及的半导体装置100i以及比较例三涉及的半导体装置100C通过使漏极·源极间电压VDS变化的同时对栅极·漏极间的电容Crss测定而进行的。
3.试验的结果
在图29(c)中显示测定结果。其结果，如图29(c)可知，显然，本发明的半导体装置(实施例涉及的半导体装置100i)与以往的半导体装置(比较例三涉及的半导体装置100C)相比具有更大的栅极·漏极间的电容Crss。
[试验例二]
试验例二是用于表明本发明的半导体装置比以往的半导体装置能够更有效地抑制切断电路时的栅极振荡现象。
1.半导体装置的构成条件
(1)实施例涉及的半导体装置
将用于试验例一的“实施例涉及的半导体装置100i”作为在试验例二中实施例涉及的半导体装置100i。
(2)比较例涉及的半导体装置
将用于试验例一的“比较例三涉及的半导体装置100C”作为在试验例二中实施例涉及的半导体装置100C。
2.试验的方法
图30是用于对试验例二中的评价方法以及评价结果进行说明的示意图。图30是试验例二中测定系统的示意图，图30(b)是实施例涉及的半导体装置100i中切断电路时响应波形的示意图，图30(c)是比较例三涉及的半导体装置100C中切断电路时响应波形的示意图。
试验是使用图30(a)所示的测定系统，通过测定切断电路时的栅极·源极间的电压VGS以及漏极电流Id而进行的。
3.试验的结果
在图30(b)以及30(c)中显示试验结果。其结果，如图30(b)以及图30(c)可知，显然，本发明的半导体装置(实施例涉及的半导体装置100i)与以往的第三半导体装置900(比较例三涉及的半导体装置100C)相比能够更有效地抑制切断电路时的栅极振荡现象。
以上，基于上述实施方式对本发明进行了说明，但本发明不仅限定于上述的实施方式。在不脱离该主旨的范围内能够实施各种形态，例如能够像以下这样的变形。
(1)在上述各个实施方式中，将n型作为第一导电型且将p型作为第二导电型对本发明进行说明，但本发明不仅限定于此。例如，将p型作为第一导电型且将n型作为第二导电型亦可适用于本发明。
(2)本发明，导电体层(多晶硅层136)经由栅极指部从而与栅极电极层124电气连接，并且没有不经由栅极指部与栅极电极层124直接连接的地方，不仅被限定为如图2(a)所示的设计(Layout)。图31是变形例涉及的半导体装置100m的平面图。在图31中，与图2(a)的情况同样，仅显示多晶硅层136以及元件电极层128的轮廓线(点划线)。导电体层(多晶硅层136)例如是如图31所示的设计亦可。
符号说明
100,100A，100B，100C,100a，100b，100c，100d，100e，100f，100g，100h，100i，100j，100k，100l，100m，200，200a，200b，300，800，900……半导体装置，112,212,312……低阻抗半导体层，114,214,314……漂移层，116,216,316……基极区域，118,218,318……p+型突出扩散区域，120,220……源极区域，122,222,322……栅极绝缘层，124,224,324……栅极电极层，126,226,326……层积绝缘层，127……金属层，128,228,328……源极电极层，130,230,320……漏极电极层，132,133,150,232,233,332……栅极振荡抑制结构，132a，158,162,232a，332a……p+型扩散区域，132b，133b，150b，232b，233b，332b……p型掺杂非扩散区域，133a，163,233a……p型扩撒区域，134,234,334……场绝缘层，136,137,236,336……多晶硅层，138,238,338……栅极衬垫用电极层，140,240,340……透孔，141……接触孔，142……栅极指用配线层，144……接触区域，146……n型基准浓度半导体层，148……p-型突出扩散区域，150a，160,164……p-型扩散区域，152……n+型半导体区域，154……保护环，156……沟道截断环(ChannelStopper)，217……沟槽，320……发射极区域，328……发射极电极层，330……集电极电极层。

Claims (18)

1.一种包括有源器件部以及栅极衬垫部的半导体装置，该有源器件部以及栅极衬垫部被划定在由第一导电型或者第二导电型的低阻抗半导体层与第一导电型的漂移层层积而成的半导体基板中，其特征在于:
其中，所述有源器件部包括：
所述低阻抗半导体层；
被形成在所述低阻抗半导体层上的所述漂移层；
被形成在所述漂移层表面的第二导电型基极区域；
被形成在所述基极区域表面的第一导电型高浓度扩散区域；
在被夹在所述高浓度扩散区域和所述漂移层之间的所述基极区域上经由栅极绝缘层被设置的栅极电极层；以及
被形成为在与所述栅极电极层经由层间绝缘膜从而被绝缘的状态下与所述高浓度扩散区域以及所述基极区域的表面相连接的第一电极层，
所述栅极衬垫部包括：
所述低阻抗半导体层；
被形成在所述低阻抗半导体层上的所述漂移层；
在所述漂移层上经由场绝缘层被形成为经过所述栅极衬垫部整个面的导电体层；以及
在所述漂移层的表面中，由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构。
2.一种包括有源器件部以及栅极衬垫部的半导体装置，该有源器件部以及栅极衬垫部被划定在由第一导电型或者第二导电型的低阻抗半导体层与第一导电型的漂移层层积而成的半导体基板中，其特征在于：
其中，所述有源器件部包括：
所述低阻抗半导体层；
被形成在所述低阻抗半导体层上的所述漂移层；
被形成在所述漂移层表面的第二导电型基极区域；
被形成为将所述基极区域开口且达到漂移层的多个沟槽；
被形成为被配置在基极区域内，同时使至少一部分露出在所述沟槽的内周面的第一导电型的高浓度扩散区域；
形成在所述沟槽的内周面的栅极绝缘层；
经由所述栅极绝缘层从而被埋入到所述沟槽的内部的栅极电极层；以及
被形成为在与所述栅极电极层经由层间绝缘膜从而被绝缘的状态下与所述高浓度扩散区域以及所述基极区域的表面相连接的第一电极层，
所述栅极衬垫部包括：
所述低阻抗半导体层；
被形成在所述低阻抗半导体层上的所述漂移层；
在所述漂移层上经由场绝缘层被形成为经过所述栅极衬垫部整个面的导电体层；以及
在所述漂移层的表面中，由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构。
3.根据权利要求1或2所述的半导体装置，其特征在于：
其中，所述场绝缘层比所述栅极绝缘层更厚。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于：
其中，所述导电体层为形成在所述场绝缘层与被形成在所述场绝缘层的上方的栅极衬垫用电极层之间的多晶硅层。
5.根据权利要求1～3中任一项所述的半导体装置，其特征在于：
其中，所述导电体层为形成在所述场绝缘层上的栅极衬垫用电极层。
6.根据权利要求4或5所述的半导体装置，其特征在于：
其中，所述导电体层经由将所述栅极衬垫用电极层与所述栅极电极层连结的栅极指部从而与所述栅极电极层电气连接，并且没有不经由所述栅极指部与所述栅极电极层直接连接的地方。
7.根据权利要求1所述的半导体装置，其特征在于：
其中，在与所述栅极衬垫部邻接的单元中，具有所述栅极衬垫部侧的所述高浓度扩散区域被删除的结构。
8.根据权利要求2所述的半导体装置，其特征在于：
其中，在与所述栅极衬垫部邻接的沟槽中，具有所述栅极衬垫部侧的所述高浓度扩散区域被删除的结构。
9.根据权利要求1所述的半导体装置，其特征在于：
其中，所述有源器件部还包括被形成为从所述基极区域向下方突出的第二导电型高浓度突出扩散区域，
所述第二导电型掺杂扩散区域通过与所述高浓度突出扩散区域相同的工序被形成与所述高浓度突出扩散区域接续。
10.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第二导电型掺杂扩散区域通过与所述基极区域相同的工序被形成为与所述基极区域接续。
11.根据权利要求1所述的半导体装置，其特征在于：
其中，所述有源器件部还包括被形成为从所述基极区域向下方突出的第二导电型低浓度突出扩散区域，
所述第二导电型掺杂扩散区域通过与所述低浓度突出扩散区域相同的工序被形成为与所述低浓度突出扩散区域接续。
12.根据权利要求1所述的半导体装置，其特征在于：
其中，所述第二导电型掺杂扩散区域通过与被形成为将所述有源器件部包围的保护环相同的工序被形成。
13.根据权利要求2所述的半导体装置，其特征在于：
其中，所述第二导电型掺杂扩散区域通过与所述基极区域相同的工序被形成为与所述基极区域接续。
14.根据权利要求2所述的半导体装置，其特征在于：
其中，所述有源器件部还包括被形成为从所述基极区域向下方突出的第二导电型高浓度突出扩散区域，
所述第二导电型掺杂扩散区域通过与所述高浓度突出扩散区域相同的工序被形成与所述高浓度突出扩散区域接续。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于：
其中，在所述栅极衬垫部中，所述第二导电型掺杂非扩散区域被形成为条状。
16.根据权利要求1～14中任一项所述的半导体装置，其特征在于：
其中，在所述栅极衬垫部中，所述第二导电型掺杂非扩散区域被形成为岛状。
17.根据权利要求1～16中任一项所述的半导体装置，其特征在于：
其中，所述第二导电型掺杂扩散区域在内部不具有第一导电型半导体区域。
18.根据权利要求1～17中任一项所述的半导体装置，其特征在于：
其中，在将所述栅极衬垫用电极层与所述栅极电极层连结的栅极指部中，在所述漂移层的表面中，包括由与所述第一电极层电气连接的第二导电型掺杂扩散区域和第二导电型掺杂非扩散区域交替形成的栅极振荡抑制结构。
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