JP7369601B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7369601B2
JP7369601B2 JP2019210320A JP2019210320A JP7369601B2 JP 7369601 B2 JP7369601 B2 JP 7369601B2 JP 2019210320 A JP2019210320 A JP 2019210320A JP 2019210320 A JP2019210320 A JP 2019210320A JP 7369601 B2 JP7369601 B2 JP 7369601B2
Authority
JP
Japan
Prior art keywords
impurity region
main surface
region
metal film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019210320A
Other languages
English (en)
Other versions
JP2021082753A (ja
Inventor
康宏 岡本
信夫 町田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2019210320A priority Critical patent/JP7369601B2/ja
Priority to US17/068,378 priority patent/US11489047B2/en
Publication of JP2021082753A publication Critical patent/JP2021082753A/ja
Application granted granted Critical
Publication of JP7369601B2 publication Critical patent/JP7369601B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
パワートランジスタを有する半導体装置として炭化珪素（ＳｉＣ）を用いた半導体装置がある。ＳｉＣはエネルギーバンドギャップが広いため、最大絶縁電界はシリコン（Ｓｉ）と比較して約一桁大きい。そのため、ＳｉＣを用いた半導体装置は絶縁破壊耐圧が大きくなる。特に、ＳｉＣを用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の絶縁破壊耐圧は、Ｓｉを用いたＩＧＢＴの絶縁破壊耐圧を超えるため注目されている。
ＳｉＣを用いたＩＧＢＴは、例えば、ＳｉＣからなるｎ型ドリフト層と、当該ｎ型ドリフト層にイオン注入により選択的に形成されたｐ型エミッタ領域と、当該ｎ型ドリフト層の当該ｐ型エミッタ領域が形成された面とは反対側の面に一様に形成されたｐ型コレクタ領域と、を有する（例えば、非特許文献１参照）。
Naoki Watanabe、外４名、Material Science Forum、２０１６年、第８５８巻、ｐ.９３９－９４４
ＩＧＢＴはｎ型ドリフト層とｐ型エミッタ領域との間にｐｎ接合が形成される。当該ｐｎ接合によってＩＧＢＴの電流経路に電位差すなわち、ビルトインポテンシャルが生じる。Ｓｉを用いたＩＧＢＴの場合、ビルトインポテンシャルは１Ｖ程度である。しなしながら、ＳｉＣを用いたＩＧＢＴの場合はエネルギーバンドギャップが広い材料を用いているため、ビルトインポテンシャルは３Ｖ程度となる。ビルトインポテンシャルが高いとＩＧＢＴに電流が流れる際のしきい値電圧（オフセット電圧）が高くなり、オン抵抗が高くなるという課題がある。このため、非特許文献１に記載の半導体装置は、当該オン抵抗の観点から改善の余地がある。
実施の形態の課題は、ＳｉＣを用いたＩＧＢＴにおいて電流が流れる際のオン抵抗を改善することである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになるであろう。
一実施の形態によれば、半導体装置は、シリコンおよび炭素を含んで構成された第１導電型の半導体層と、半導体層の上面側に形成された第２導電型の第１不純物領域と、第１不純物領域に接するように形成された第１導電型の第２不純物領域と、第２不純物領域および第１不純物領域を貫通して半導体層に達し、かつ、第１方向に延在する溝と、溝の内面に形成されたゲート絶縁膜と、溝の内部にゲート絶縁膜を介して埋め込まれたゲート電極と、半導体層の下面側に選択的に形成された第２導電型の複数の第３不純物領域と、半導体層の下面を覆うように形成された金属膜と、を有し、複数の第３不純物領域は平面視において、第１方向と交差する第２方向に所定の間隔で配置され、金属膜は半導体層および第３不純物領域の両方に接続されている。
また、他の実施の形態によれば、半導体装置は、半導体層の下面と金属膜との間に第１導電型の第４不純物領域をさらに有し、第４不純物領域に選択的に形成された複数の第３不純物領域は平面視において、第２方向に所定の間隔で配置され、金属膜は第３不純物領域および第４不純物領域の両方に接続されている。
実施の形態に係る半導体装置では、半導体装置のオン抵抗を改善することができる。
図１は実施の形態１に係る半導体装置である半導体チップのレイアウトを示す平面図である。 図２は実施の形態１に係る半導体装置の要部平面図である。 図３は実施の形態１に係る半導体装置の要部断面図である。 図４は実施の形態１に係る半導体装置の製造工程中の断面図である。 図５は図４に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図６は図５に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図７は図６に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図８は図７に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図９は図８に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１０は図９に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１１は図１０に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１２は図１１に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１３は図１２に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１４は図１３に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１５は図１４に続く実施の形態１に係る半導体装置の製造工程中の断面図である。 図１６は検討例の半導体装置の要部断面図である。 図１７は実施の形態１に係る半導体装置の要部断面図に同装置の動作原理を示す模式回路図を重ねて記載した図である。 図１８は実施の形態１に係る半導体装置において、コレクタ領域の間隔を変化させたときの、コレクタ―エミッタ電圧に対するコレクタ電流の特性の計算結果を、検討例の計算結果とともに示す図である。 図１９は実施の形態１に係る半導体装置において、コレクタ領域の間隔を変化させたときの、コレクタ領域を経由して流れる電流領域およびショットキーバリアダイオードを流れる電流領域それぞれにおけるコレクタ―エミッタ電圧の変化量の計算結果を示す図である。 図２０は実施の形態１に係る半導体装置および実施の形態２に係る半導体装置それぞれについて、コレクタ領域の不純物濃度のピーク位置を変化させたときのショットキーバリアダイオードを流れる電流に対応するコレクタ―エミッタ電圧の変化量の計算結果を示す図である。 図２１は実施の形態２に係る半導体装置の要部断面図である。 図２２は図１２に続く実施の形態２に係る半導体装置の製造工程中の断面図である。 図２３は図２２に続く実施の形態２に係る半導体装置の製造工程中の断面図である。
以下、実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
（実施の形態１）
（実施の形態１の半導体装置の構造）
実施の形態１に係る半導体装置の一例について説明する。はじめに、半導体装置の全体構成について説明する。実施の形態１に係る半導体装置は、例えば、ＳｉＣを用いたＩＧＢＴである。
図１は、本実施の形態の半導体装置である半導体チップＣＰのレイアウトを示す平面図である。図１では、理解を簡単にするために、保護膜ＰＳ（図３参照）を透過した状態で示し、平面図であるが、ゲート配線ＧＷおよびエミッタ電極ＥＥにハッチングを付している。
図１に示すように、半導体チップＣＰの表面は、主に、エミッタ電極ＥＥおよびゲート配線ＧＷで覆われている。半導体チップＣＰの中央部付近に形成されたエミッタ電極ＥＥの一部を取り囲むように、ゲート配線ＧＷの一部が形成されている。さらに当該ゲート配線ＧＷの一部を取り囲むように、エミッタ電極ＥＥの一部が形成されている。半導体チップＣＰの中央部付近に形成されたパッド領域ＰＡ内では、保護膜ＰＳの一部が除去されており、エミッタ電極ＥＥの一部およびゲート配線ＧＷの一部が露出している。これらの露出したエミッタ電極ＥＥ上およびゲート配線ＧＷ上に、それぞれ、ワイヤボンディングまたはクリップ（銅板）などの外部接続端子が接続されることで、半導体チップＣＰが他のチップまたは配線基板などと電気的に接続される。
図２は半導体チップＣＰの要部平面図であり、図１に示されるパッド領域ＰＡ内のエミッタ電極ＥＥ下の一部の平面図に対応している。
図２では、本実施の形態の構成のうち、溝ＴＲ内に形成されたゲート電極ＧＥとコレクタ領域ＣＲのみを示しており、他の構成については、図示を省略している。また、図２は平面図であるが、図面を見易くするため、コレクタ領域ＣＲにハッチングを付している。
図２に示されるように、溝ＴＲ、ゲート電極ＧＥおよびコレクタ領域ＣＲはそれぞれ第１方向（Ｙ方向）に延在している。すなわち、溝ＴＲ、ゲート電極ＧＥおよびコレクタ領域ＣＲのそれぞれの平面形状は第１方向（Ｙ方向）に長辺を有する矩形状であり、これらの第１方向（Ｙ方向）における長さはそれぞれ、これらの第１方向（Ｙ方向）と交差する方向である第２方向（Ｘ方向）における長さより長い。また、溝ＴＲ、ゲート電極ＧＥおよびコレクタ領域ＣＲは、第２方向（Ｘ方向）において、繰り返し配置されている。また、第２方向（Ｘ方向）で互いに隣接する２つのコレクタ領域ＣＲは、第１方向（Ｙ方向）に垂直な断面において、ゲート電極ＧＥの中央から厚さ方向（Ｚ方向）に中央線を引いたとき、上記中央線に対して対称となるように配置されている。
次に、図３を用いて、本実施の形態に係る半導体装置の断面構造を説明する。図３は、図２のＡ－Ａ線に沿った断面図である。
ドリフト層ＮＤはシリコンおよび炭素を含んで構成された半導体層である。ドリフト層ＮＤは、例えば、ｎ型の半導体層であり、ＳｉＣ基板である半導体基板ＳＢ（図示せず）上に、エピタキシャル法によって形成された半導体層である。ドリフト層ＮＤは上面（第１主面ＳＦ１）と、当該上面とは反対の面である下面（第２主面ＳＦ２）とを有する。
ドリフト層ＮＤ上には、チャネル領域（不純物領域）ＰＣが形成されている。チャネル領域ＰＣは、例えば、ｐ型の半導体領域であり、ドリフト層ＮＤにイオン注入法により形成された不純物領域である。
チャネル領域ＰＣ上に接するように、エミッタ領域（不純物領域）ＮＳおよびボディ領域（不純物領域）ＰＢが形成されている。エミッタ領域ＮＳは、例えば、ｎ型の半導体領域であり、ボディ領域ＰＢは、例えば、ｐ型の半導体領域である。エミッタ領域ＮＳの不純物濃度はドリフト層ＮＤの不純物濃度よりも高い。
エミッタ領域ＮＳおよびボディ領域ＰＢは、それぞれ、エミッタ電極ＥＥと電気的に接続され、エミッタ電極ＥＥを介してパワートランジスタの動作時にエミッタ電位が印加される。ボディ領域ＰＢは、エミッタ電極ＥＥがチャネル領域ＰＣと接続する際に、接触抵抗を低減させる目的で設けられた領域である。このため、ボディ領域ＰＢの不純物濃度はチャネル領域ＰＣの不純物濃度よりも高い。
ドリフト層ＮＤの第１主面ＳＦ１側には溝ＴＲが形成されている。溝ＴＲは、エミッタ領域ＮＳおよびチャネル領域ＰＣを貫通し、ドリフト層ＮＤに達するように形成されている。すなわち、溝ＴＲの底部はドリフト層ＮＤ内に位置している。また、溝ＴＲは２つのエミッタ領域ＮＳの間に位置するように形成されている。
溝ＴＲの内部には、溝ＴＲの内面に形成されたゲート絶縁膜ＧＩを介して、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、ゲート配線ＧＷ（図１参照）と電気的に接続し、パワートランジスタの動作時にゲート電位が印加される。ゲート絶縁膜ＧＩは、例えば、酸化シリコン膜であり、ゲート電極ＧＥは、例えば、ｎ型の不純物が導入された多結晶シリコン膜である。また、ゲート絶縁膜ＧＩとしては、酸化シリコン膜に代えて、酸化アルミニウム膜または酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率が高い、いわゆる高誘電率ゲート絶縁膜を用いてもよい。
エミッタ領域ＮＳ上には、ゲート絶縁膜ＧＩの一部が形成されている。そして、当該ゲート絶縁膜ＧＩの一部およびゲート電極ＧＥのそれぞれの上面には、例えば、酸化シリコンからなる層間絶縁膜ＩＬが形成されている。そして、層間絶縁膜ＩＬ内には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＩを貫通し、エミッタ領域ＮＳおよびボディ領域ＰＢに達するように形成されている。
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成され、コンタクトホールＣＨ内にはエミッタ電極ＥＥが埋め込まれている。すなわち、エミッタ電極ＥＥは、エミッタ領域ＮＳおよびボディ領域ＰＢと電気的に接続されている。エミッタ電極ＥＥは、例えば、アルミニウムを主体とする導電性膜からなる。また、エミッタ電極ＥＥは、例えば、窒化チタンからなるバリアメタル膜と、アルミニウムを主体とする導電性膜との積層膜としてもよい。
エミッタ電極ＥＥ上には、例えば、ポリイミドなどの樹脂からなる保護膜ＰＳが形成されている。図３では図示していないが、図１で示したパッド領域ＰＡにおいて、保護膜ＰＳには、エミッタ電極ＥＥの一部およびゲート配線ＧＷの一部を露出するように、開口部が設けられている。
ドリフト層ＮＤの第２主面ＳＦ２側には、コレクタ領域ＣＲが、溝ＴＲが延在する方向（第１方向、図２におけるＹ方向）と交差する方向（第２方向、図２におけるＸ方向）において、所定の間隔Ｓで複数形成されている。すなわち、平面視において、コレクタ領域ＣＲは、溝ＴＲが延在する方向と交差する方向において、ドリフト層ＮＤ内に所定の間隔Ｓで埋め込まれるように複数形成されている。さらに言い換えれば、複数のコレクタ領域ＣＲ同士は所定の間隔Ｓで離間して形成されている。後で詳細に説明するが、前記所定の間隔Ｓは自由に選択することができる。
コレクタ領域ＣＲは、例えば、ｐ型の半導体領域である。コレクタ領域ＣＲの不純物濃度は、例えば、１×１０１８／ｃｍ３以上、かつ３×１０１８／ｃｍ３以下であり、好ましくは、１．５×１０１８／ｃｍ３以上、かつ２．５×１０１８／ｃｍ３である。コレクタ領域ＣＲ不純物濃度を当該範囲に設定することにより、後述するコレクタ電極ＣＥとのオーミック接触（接合）が良好となる。
また、ドリフト層ＮＤと複数のコレクタ領域ＣＲとが接して複数のｐｎ接合が形成されている。当該ｐｎ接合にチャネル領域ＰＣを加えて形成されるｐｎｐバイポーラトランジスタはＩＧＢＴの一部を構成している。
ドリフト層ＮＤとコレクタ領域ＣＲとを覆うように金属膜からなるコレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、例えば、アルミニウムを主体とする導電性膜からなる。また、コレクタ電極ＣＥは、例えば、窒化チタンからなるバリアメタル膜と、アルミニウムを主体とする導電性膜との積層膜としてもよい。コレクタ電極ＣＥには、パワートランジスタの動作時に、コレクタ電位が印加される。
コレクタ領域ＣＲとコレクタ電極ＣＥとの間にはシリサイド層ＳＬが形成されている。シリサイド層ＳＬは、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ２）またはコバルトシリサイド（ＣｏＳｉ２）からなる。これにより、コレクタ領域ＣＲとコレクタ電極ＣＥとはオーミック接触（接合）されている。
一方、ドリフト層ＮＤとコレクタ電極ＣＥとが接合している箇所にはシリサイド層ＳＬが形成されていない。すなわち、ドリフト層ＮＤの第２主面ＳＦ２上に直接コレクタ電極ＣＥが形成されている。従って、本実施の形態の場合、ドリフト層ＮＤとコレクタ電極ＣＥとはオーミック接触（接合）されておらず、ショットキー接触（接合）されている。これにより、ドリフト層ＮＤとコレクタ電極ＣＥとの接合面にはショットキーバリアダイオードが形成されている。
以上から、本実施の形態の半導体装置は、ドリフト層ＮＤの第２主面ＳＦ２側において、ドリフト層ＮＤと、シリサイド層ＳＬを介したコレクタ領域ＣＲとの両方が、コレクタ電極ＣＥに接続している。
なお、図３において、破線で囲まれた領域は、単位セルＵＣを示している。本実施の形態において、単位セルＵＣは、１つのゲート電極ＧＥと、１つのゲート電極ＧＥの両側にそれぞれ形成された、エミッタ領域ＮＳ、ボディ領域ＰＢおよびチャネル領域ＰＣと、ドリフト層ＮＤと、複数のコレクタ領域ＣＲとを含む。本実施の形態では、単位セルＵＣを、ゲート電極ＧＥの一方の側面側に形成されたボディ領域ＰＢの中心から、ゲート電極ＧＥの他方の側面側に形成されたボディ領域ＰＢの中心までの領域として定義している。半導体チップＣＰには複数の単位セルＵＣが繰り返し配置されている。
（実施の形態１の半導体装置の製造方法）
以下に、図４～図１５を用いて、本実施の形態の半導体装置の製造方法を説明する。図４～図１５では、説明の簡略化のため、図３の単位セルＵＣに対応する領域のみを示している。
まず、図４に示されるように、エピタキシャル層ＮＥが形成されたＳｉＣからなる半導体基板ＳＢを用意する。エピタキシャル層ＮＥは、ＳｉＣからなる半導体層であり、例えば、ｎ型の不純物が導入されたｎ型半導体層である。ここで、エピタキシャル層ＮＥは、例えば、８×１０１５／ｃｍ３程度の不純物濃度を有し、１２μｍ程度の厚さを有する。エピタキシャル層ＮＥは、半導体基板ＳＢの上面上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせることで形成される。
次に、図５に示されるように、エピタキシャル層ＮＥの上部に、チャネル領域ＰＣを形成する。チャネル領域ＰＣはｐ型の不純物が導入されたｐ型半導体領域であり、例えば、アルミニウム（Ａｌ）をイオン注入することによって形成される。ここで、チャネル領域ＰＣは、例えば、３×１０１７／ｃｍ３程度のピーク不純物濃度を有し、０．８μｍ程度の厚さ（図３における第１主面ＳＦ１を基準にした深さ方向の厚さ）を有する。また、エピタキシャル層ＮＥのうち、チャネル領域ＰＣ以外の領域はドリフト層ＮＤとなる。
次に、図６に示されるように、チャネル領域ＰＣの上部に接するようにエミッタ領域ＮＳを形成する。エミッタ領域ＮＳはｎ型の不純物が導入されたｎ型半導体領域である。まず、チャネル領域ＰＣ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ１をパターニングする。次に、パターニングされた絶縁膜ＩＦ１をマスクとして、窒素（Ｎ）イオンを用いたイオン注入を行うことで、チャネル領域ＰＣ内に、選択的にエミッタ領域ＮＳを形成する。ここで、エミッタ領域ＮＳはドリフト層ＮＤの不純物濃度よりも高い不純物濃度を有し、例えば、２×１０２０／ｃｍ３程度のピーク不純物濃度を有し、０．３μｍ程度の厚さ（図３における第１主面ＳＦ１を基準にした深さ方向の厚さ）を有する。その後、絶縁膜ＩＦ２を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
次に、図７に示されるように、エミッタ領域ＮＳに隣接するようにボディ領域ＰＢを形成する。ボディ領域ＰＢはｐ型の不純物が導入されたｐ型半導体領域である。まず、エミッタ領域ＮＳ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ２をパターニングする。次に、パターニングされた絶縁膜ＩＦ２をマスクとして、アルミニウム（Ａｌ）イオンを用いたイオン注入を行うことで、エミッタ領域ＮＳに隣接し、チャネル領域ＰＣに達するボディ領域ＰＢを形成する。ここで、ボディ領域ＰＢは、例えば、２×１０２０／ｃｍ３程度のピーク不純物濃度を有する。その後、絶縁膜ＩＦ２を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。その後、熱処理（アニール処理）を施し、注入した不純物の活性化を行う。この熱処理の熱処理温度は、例えば、１７００℃を適用することができる。
次に、図８に示されるように、溝ＴＲを形成する。まず、エミッタ領域ＮＳ上およびボディ領域ＰＢ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ３をパターニングする。次に、パターニングされた絶縁膜ＩＦ３をマスクとして、ドライエッチング処理を行うことで、エミッタ領域ＮＳおよびチャネル領域ＰＣを貫通し、ドリフト層ＮＤに達する溝ＴＲを形成する。溝ＴＲの幅（図２におけるＸ方向の幅）は１．０μｍ程度であり、溝ＴＲの深さ（図３における第１主面ＳＦ１を基準にした深さ）は１．２μｍ程度である。なお、このドライエッチング処理は、ＣＦ４またはＳＦ６などのフッ素を含む分子からなるガスを用いて行われる。その後、絶縁膜ＩＦ３を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
次に、図９に示されるように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。まず、溝ＴＲの内面、エミッタ領域ＮＳ上およびボディ領域ＰＢ上に、例えばＣＶＤ法、熱酸化法またはこれらの組み合わせによって、例えば、酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば、５０ｎｍから１００ｎｍである。ゲート絶縁膜ＧＩとしては、酸化シリコン膜に代えて、酸化アルミニウムまたは酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率が高い、いわゆる誘電率ゲート絶縁膜を用いてもよい。次に、溝ＴＲ内を埋め込むように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜上に、上記導電性膜の一部を覆うレジストパターンＲＰ１を形成する。次に、このレジストパターンＲＰ１をマスクとして、ドライエッチング処理を行うことで、レジストパターンＲＰ１から露出している上記導電性膜を除去する。これにより、残された上記導電性膜からなるゲート電極ＧＥが形成される。その後、レジストパターンＲＰ１をアッシング処理などによって除去する。
次に、図１０に示されるように、層間絶縁膜ＩＬを形成する。溝ＴＲの外部に形成されているゲート電極ＧＥの側面および上面を覆うように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬが酸化シリコンの場合、層間絶縁膜ＩＬの厚さは、例えば、２～３μｍである。層間絶縁膜ＩＬは、酸化シリコン膜に限られず、窒化シリコン膜または酸窒化シリコン膜などの他の絶縁膜で形成してもよい。
次に、図１１に示されるように、コンタクトホールＣＨを形成する。まず、層間絶縁膜ＩＬ上に、層間絶縁膜ＩＬの一部を覆い、かつ、溝ＴＲの外部のゲート電極ＧＥの幅よりも広い幅を有するレジストパターンＲＰ２を形成する。次に、このレジストパターンＲＰ２をマスクとして、ドライエッチング処理を行うことで、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＩが除去される。これにより、層間絶縁膜ＩＬ中およびゲート絶縁膜ＧＩ中に、エミッタ領域ＮＳの一部およびボディ領域ＰＢに達するコンタクトホールＣＨが形成される。その後、レジストパターンＲＰ２をアッシング処理などによって除去する。また、本実施の形態では図示していないが、コンタクトホールＣＨの形成工程後に、エミッタ領域ＮＳの一部およびボディ領域ＰＢのそれぞれの上面に、シリサイド層を形成してもよい。
次に、図１２に示されるように、エミッタ電極ＥＥおよび保護膜ＰＳを形成する。まず、コンタクトホールＣＨ内を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、例えばアルミニウムを主体とする導電性膜を形成する。アルミニウムを主体とする導電性膜としては、例えば、アルミニウム（Ａｌ）、シリコンとアルミニウムの合金（ＡｌＳｉ）または、シリコンと銅の合金（ＡｌＣｕ）を用いることができる。次に、フォトリソグラフィ法およびエッチング処理によって、この導電性膜をパターニングすることで、エミッタ領域ＮＳおよびボディ領域ＰＢと電気的に接続するエミッタ電極ＥＥが形成される。また、上記導電性膜の形成前に、例えば、窒化チタンからなるバリアメタル膜を形成し、エミッタ電極ＥＥを、バリアメタル膜と、上記導電性膜との積層膜としてもよい。なお、ここでは図示していないが、図１で示したゲート配線ＧＷも、エミッタ電極ＥＥと同じように形成されており、ゲート配線ＧＷは、ゲート電極ＧＥと電気的に接続されている。次に、エミッタ電極ＥＥ上に、例えば塗布法を用いて、例えばポリイミドなどの樹脂からなる保護膜ＰＳを形成する。その後、ここでは図示していないが、図１で示したパッド領域ＰＡにおいて、保護膜ＰＳに、エミッタ電極ＥＥの一部およびゲート配線ＧＷの一部を露出するように、開口部を形成する。
次に、図１３に示されるように、ドリフト層ＮＤの第２主面ＳＦ２側に複数のコレクタ領域ＣＲを形成する。まず、半導体基板ＳＢの裏面に対して研磨処理を実施し、ドリフト層ＮＤの第２主面ＳＦ２を露出するように半導体基板ＳＢを除去する。そして、ドリフト層ＮＤの第２主面ＳＦ２に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ４をパターニングする。このとき、絶縁膜ＩＦ４はゲート電極ＧＥが延在する方向（第１方向、図２におけるＹ方向）と交差する方向（第１方向、図２におけるＹ方向）に所定の間隔でパターニングされる。次に、パターニングされた絶縁膜ＩＦ４をマスクとして、アルミニウム（Ａｌ）イオンを用いたイオン注入を行うことで、ドリフト層ＮＤの第２主面ＳＦ２側に複数のコレクタ領域ＣＲが選択的に形成される。コレクタ領域ＣＲは、例えば、２×１０１８／ｃｍ３程度のピーク不純物濃度を有し、２．０μｍ程度の厚さ（図３における第２主面ＳＦ２を基準にした深さ方向の厚さ）を有する。その後、熱処理（レーザーアニール処理）を施し、注入した不純物の活性化を行う。この熱処理の熱処理温度は、例えば、１７００℃を適用することができる。
次に、図１４に示されるように、コレクタ領域ＣＲの第２主面ＳＦ２側にシリサイド層ＳＬをする。まず、複数のコレクタ領域ＣＲと絶縁膜ＩＦ５とを覆うように、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）またはコバルト（Ｃｏ）からなるシリサイド層形成用の金属膜ＭＥを形成する。次に、この金属膜ＭＥに熱処理を施すことによって、エミッタ領域ＮＳの一部およびボディ領域ＰＢを構成する材料と、金属膜ＭＥとを反応させることで、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド（ＴｉＳｉ２）またはコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層が形成される。この熱処理の熱処理温度は、例えば、１０００℃を適用することができる。その後、未反応の金属膜ＭＥと絶縁膜ＩＦ５とを、例えば、ウェットエッチング処理によって除去する。
次に、図１５に示されるように、第２主面ＳＦ２に、例えばスパッタリング法またはＣＶＤ法によって、例えばニッケル（Ｎｉ）層と金（Ａｕ）との積層膜からなるからなるコレクタ電極ＣＥを形成する。ここで、チタン（Ｔｉ）を含む金属層をドリフト層ＮＤとコレクタ電極ＣＥとの間に設けてもよい。チタン（Ｔｉ）はニッケル（Ｎｉ）および金（Ａｕ）よりも低いショットキー障壁を形成するため、チタン（Ｔｉ）を含む金属層をドリフト層ＮＤとコレクタ電極ＣＥとの間に設けることにより、ドリフト層ＮＤとコレクタ電極ＣＥとによって形成されるショットキーバリアダイオードの損失を低くすることができる。以上により、図３に示される半導体装置が製造される。
（検討例の説明）
以下に、検討例の半導体装置について説明する。
図１６は本実施の形態における図２のＡ－Ａ線に沿った断面図に相当する検討例の半導体装置の要部断面図である。検討例の半導体装置は、本実施の形態と同様に、ＳｉＣからなるＩＧＢＴ構造のパワートランジスタである。
図１６に示されるように、検討例において、ドリフト層ＮＤより上層の構造は本実施の形態と同様である。しかしながら、ドリフト層ＮＤとコレクタ電極ＣＥとの間にコレクタ領域ＣＲが一様に形成されている点で本実施の形態と異なっている。すなわち、本実施の形態のようにコレクタ領域ＣＲが所定の間隔Ｓで複数形成されていない。このため、ドリフト層ＮＤとコレクタ電極ＣＥとが直接に接合している箇所はなく、ドリフト層ＮＤとコレクタ電極ＣＥ間でショットキー接触（接合）は形成されていない。
従って、検討例の半導体装置ではドリフト層ＮＤとコレクタ領域ＣＲとからなるｐｎ接合がコレクタ電極ＣＥに対して一様に形成されている。
（実施の形態１の主な特徴および効果）
次に、本実施の形態１の主な特徴および効果について説明する。まず、本実施の形態の半導体装置のＩＧＢＴの動作について、図１７を参照しながら説明する。
コレクタＣのコレクタ電極ＣＥに高電位（エミッタＥの電位より高電位）を印加し、エミッタＥのエミッタ電極ＥＥに低電位（コレクタＣの電位より低電位）を印加した状態で、電界効果トランジスタＴｒ２を構成するゲートＧのゲート電極ＧＥにオフセット電圧以上のゲート電圧を印加する。すると、電界効果トランジスタＴｒ２がオンして、ｐｎｐバイポーラトランジスタＴｒ１のベース電流が流れる。
Ｓｉを用いた半導体装置の場合、ビルトインポテンシャルは１Ｖ程度であるため、すぐにｐｎｐバイポーラトランジスタＴｒ１がオンする。Ｔｒ１がオンするとｐｎ接合よりドリフト層ＮＤに正孔が注入さるため伝導度変調が生じ、ドリフト層ＮＤの抵抗が低下する。そして、ｐｎｐバイポーラトランジスタＴｒ１が接続されているコレクタ電極ＣＥとエミッタ電極ＥＥとの間に電流が流れる。
しかしながら、ＳｉＣを用いた半導体装置の場合、ビルトインポテンシャルは３Ｖ程度となるため、当該ビルトインポテンシャル以上の電位がコレクタ―エミッタ間に印加されなければコレクタ電極ＣＥとエミッタ電極ＥＥとの間に電流が流れない。
上述の検討例の半導体装置の場合、ドリフト層ＮＤとコレクタ領域ＣＲとからなるｐｎ接合がコレクタ電極ＣＥに対して一様に形成されているため、ＩＧＢＴに電流が流れるためにはビルトインポテンシャルより高い電圧がコレクタ―エミッタ間に必要となる。
一方、本実施の形態では、ドリフト層ＮＤとコレクタ電極ＣＥとが直接に接合している箇所を複数設けることにより、ドリフト層ＮＤとコレクタ電極ＣＥとによってショットキーバリアダイオードＳＢＤが形成されている。
当該ショットキーバリアダイオードＳＢＤは、ビルトインポテンシャルより低い電位で動作するため、コレクタ―エミッタ間の電圧が比較的低いとき、すなわち、コレクタ―エミッタ間にビルトインポテンシャルより低いの電圧が印加されているときでも、コレクタ電極ＣＥとエミッタ電極ＥＥとの間に電流を流すことができる。
そして、ビルトインポテンシャル以上の電位がコレクタ―エミッタ間に印加されると、ｐｎｐバイポーラトランジスタＴｒ１がオンし、コレクタ領域ＣＲを経由して流れる電流が主となる。
以下に、図１８を用いて、本実施の形態の効果を説明する。図１８は、本願発明者が実施したシミュレーションの結果を示す図である。図１８には、本実施の形態の結果だけでなく、比較対象として、上述の検討例の結果も示されている。
図１８は本実施の形態の半導体装置において、コレクタ領域ＣＲの間隔Ｓ（図３参照）を変化させたときの、コレクタ―エミッタ電圧に対するコレクタ電流の特性（以下、電流―電圧特性という）の計算結果を、検討例の計算結果とともに示す図である。
図１８においてＳ０はコレクタ領域ＣＲの間隔Ｓがゼロのとき、すなわちコレクタ領域ＣＲがコレクタ電極ＣＥに対して一様に形成されている検討例の場合の特性を示している。この場合、コレクタ―エミッタ間に比較的高い電圧が印加されないとコレクタ電流が流れない、すなわちオフセット電圧が高いことがわかる。
一方、コレクタ領域ＣＲの間隔Ｓをゼロから大きくすると電流―電圧特性はＳ０からＳ４へ変化する。この場合、コレクタ領域ＣＲの間隔Ｓが大きくなるにつれ、コレクタ―エミッタ間に印加する電圧が比較的小さくても、コレクタ電流が流れることがわかる。すなわちＩＧＢＴに電流が流れる際のオフセット電圧が低くなることがわかる。
ここで、図１８の電流―電圧特性において第１電流Ｉ１と第２電流Ｉ２の二つの電流を定義する。第１電流Ｉ１は伝導度変調により主としてコレクタ領域ＣＲを経由して流れる電流である。第２電流Ｉ２は主としてドリフト層ＮＤとコレクタ電極ＣＥの間のショットキーバリアダイオードＳＢＤを流れる電流である。第１電流Ｉ１は、例えば、６００Ａ／ｃｍ２であり、第２電流Ｉ２は、例えば、３００Ａ／ｃｍ２である。
図１９は本実施の形態の半導体装置において、コレクタ領域ＣＲの間隔Ｓを変化させたときの、コレクタ領域ＣＲを経由して流れる電流（第１電流Ｉ１）およびショットキーバリアダイオードＳＢＤを流れる電流（第２電流Ｉ２）それぞれにおけるコレクタ―エミッタ間の電圧の変化量の計算結果を示す図である。
ここで、Ｓ１ないしＳ４の第１電流Ｉ１となる電圧値と、Ｓ０の第１電流Ｉ１となる電圧値との差をΔＶ１とし、Ｓ１ないしＳ４の第２電流Ｉ２となる電圧値と、Ｓ０の第２電流Ｉ２となる電圧値との差をΔＶ２とする。
コレクタ領域ＣＲの間隔Ｓが比較的小さい場合、ΔＶ２はほとんど変化しないが、コレクタ領域ＣＲの間隔Ｓがある値よりも大きくなるとΔＶ２は大きく変化することがわかる。すなわち、前述の通り、コレクタ領域ＣＲの間隔Ｓが大きくなるにつれ、ＩＧＢＴに電流が流れる際のオフセット電圧が低くなることがわかる。
一方、ΔＶ１もΔＶ２と同様に、コレクタ領域ＣＲの間隔Ｓが比較的小さい場合、ΔＶ１はほとんど変化しないが、コレクタ領域ＣＲの間隔Ｓがある値よりも大きくなるとΔＶ１は大きく変化することがわかる。このことは、コレクタ領域ＣＲの間隔Ｓを大きくしすぎると相対的にコレクタ領域ＣＲを経由して流れる電流の経路が狭くなり、第１電流Ｉ１におけるオン抵抗が高くなることを意味する。したがって、オフセット電圧とコレクタ領域ＣＲを経由して流れる電流のオン抵抗とは、いわゆるトレードオフの関係がある。
すなわち、コレクタ領域ＣＲ間にドリフト層ＮＤとコレクタ電極ＣＥとが直接に接合するショットキーバリアダイオードＳＢＤを形成することにより、オフセット電圧を低くすることができる。一方、ショットキーバリアダイオードＳＢＤが形成される領域、すなわち、コレクタ領域ＣＲの間隔Ｓを大きくしすぎるとコレクタ領域ＣＲを経由して流れる電流のオン抵抗が高くなり、ＩＧＢＴの特性が劣化する。従って、コレクタ領域ＣＲの間隔Ｓは所定の範囲内とすることが望ましい。当該所定の範囲は、例えば、1μｍ以上、かつ２.５μｍ以下であり、好ましくは、1.４μｍ以上、かつ２.２μｍ以下である。
以上のように、本実施の形態では、当該所定の間隔Ｓを上記範囲とすることで、コレクタ―エミッタ間の電圧が比較的低いとき、すなわち、コレクタ―エミッタ間にビルトインポテンシャルより低いの電圧が印加されているときでも、ＩＧＢＴに電流が流れる際のオフセット電圧を低くすることができる。また、コレクタ―エミッタ間にビルトインポテンシャルより高い電圧が印加されたときのオン抵抗が高くなることを抑制することができる。
（実施の形態１の変形例）
実施の形態１の変形例として、コレクタ領域ＣＲの不純物濃度のピーク位置について説明する。
図２０は第２主面ＳＦ２（実施の形態２においては第３主面ＳＦ３）を基準にした深さでみたとき、コレクタ領域ＣＲの不純物濃度のピーク位置を変化させたときのショットキーバリアダイオードＳＢＤを流れる電流（第２電流Ｉ２）に対応するコレクタ―エミッタ電圧の変化量（ΔＶ２）の計算結果を示す図である。なお、図２０には、本実施の形態の結果だけでなく、後述の実施の形態２の結果も示されている。
ΔＶ２のＳ０の電圧値に対する変化の割合はコレクタ領域ＣＲの不純物濃度のピーク位置に依存し、コレクタ領域ＣＲの不純物濃度のピーク位置が第２主面ＳＦ２から見て深いほどΔＶ２のＳ０の電圧値に対する変化の割合が大きいことがわかる。
ここで、コレクタ領域ＣＲの不純物濃度のピーク位置は第２主面ＳＦ２から離間しており、コレクタ領域ＣＲにおいて、ドリフト層ＮＤ側にある。
より具体的には、コレクタ領域ＣＲの不純物がアルミニウム（Ａｌ）の場合、第２主面ＳＦ２から見たときのコレクタ領域ＣＲの不純物濃度のピーク位置は、例えば、１μｍより深く、より好ましくは１.３μｍ以上である。
以上により、コレクタ領域ＣＲの不純物濃度のピーク位置を改善することにより、ＩＧＢＴに電流が流れる際のオフセット電圧をさらに低くするができる。
（実施の形態２）
（実施の形態２の半導体装置の構造）
以下に、実施の形態２の半導体装置を、図２１を用いて説明する。実施の形態２の半導体装置の要部平面図は図２と同様であるため省略する。図２１は図２のＡ－Ａ線に沿った断面図であり、実施の形態１の図３に対応するものである。
図２１に示されるように、実施の形態２において、ドリフト層ＮＤおよびドリフト層ＮＤより上層の構造は実施の形態１と同様である。しかしながら、実施の形態２では、ドリフト層ＮＤとコレクタ領域ＣＲおよびコレクタ領域ＣＲとの間にバッファ領域ＮＢが形成されている点で、実施の形態１と異なっている。
バッファ領域ＮＢは、例えば、ｎ型の半導体領域であり、ドリフト層ＮＤにイオン注入法により形成された不純物領域である。バッファ領域ＮＢは、コレクタとエミッタとの間に電圧を印加したときにドリフト層から伸びる空乏層を抑制する目的で設けられた領域である。このため、バッファ領域ＮＢの不純物濃度は、ドリフト層ＮＤの不純物濃度よりも高い。バッファ領域ＮＢ不純物濃度は、例えば、１×１０１８／ｃｍ３以上、かつ５×１０１８／ｃｍ３以下であり、好ましくは、２×１０１８／ｃｍ３以上、かつ４×１０１８／ｃｍ３である。またバッファ領域ＮＢの厚さ（図２１における第３主面ＳＦ３を基準にした深さ方向の厚さ）は２μｍ以上、かつ４μｍ以下である。
バッファ領域ＮＢの不純物濃をドリフト層ＮＤの不純物濃度より高く設定することにより、バッファ領域ＮＢとコレクタ電極ＣＥとの界面で空乏層ができることを抑制できる。その結果、バッファ領域ＮＢとコレクタ電極ＣＥとはオーミック接触（接合）することができる。
バッファ領域ＮＢの下面（第３主面ＳＦ３）側には、実施の形態１と同様に、コレクタ領域ＣＲが、溝ＴＲが延在する方向（第１方向、図２におけるＹ方向）と交差する方向（第２方向、図２におけるＸ方向）において、所定の間隔Ｓで複数形成されている。すなわち、平面視において、コレクタ領域ＣＲは、溝ＴＲが延在する方向と交差する方向において、バッファ領域ＮＢ内に所定の間隔Ｓで埋め込まれるように複数形成されている。なお、実施の形態１と同様に、前記所定の間隔Ｓは自由に選択することができる。
バッファ領域ＮＢと複数のコレクタ領域ＣＲとが接して複数のｐｎ接合が形成されている。当該ｐｎ接合にチャネル領域ＰＣを加えて形成されるｐｎｐバイポーラトランジスタはＩＧＢＴの一部を構成している。
バッファ領域ＮＢとコレクタ領域ＣＲとを覆うように金属膜からなるコレクタ電極ＣＥが形成されている。また、実施の形態１と同様に、コレクタ領域ＣＲとコレクタ電極ＣＥとの間にはシリサイド層ＳＬが形成されている。そして、バッファ領域ＮＢとコレクタ電極ＣＥとが接合している箇所にはシリサイド層ＳＬが形成されていない。その他の構成は実施の形態１と同様である。
以上から、本実施の形態の半導体装置は、ドリフト層ＮＤの第２主面ＳＦ２側において、バッファ領域ＮＢとシリサイド層ＳＬを介したコレクタ領域ＣＲとの両方が、コレクタ電極ＣＥに接続している。
（実施の形態２の主な特徴および効果）
実施の形態２の主な特徴および効果について、再び図２０を参照して説明する。前述と同様に、実施の形態２の半導体装置においてもΔＶ２のＳ０の電圧値に対する変化の割合はコレクタ領域ＣＲの不純物濃度のピーク位置に依存し、コレクタ領域ＣＲの不純物濃度のピーク位置が第３主面ＳＦ３から見て深いほどΔＶ２のＳ０の電圧値に対する変化の割合が大きいことがわかる。そして、実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、不純物濃度のピーク位置に関わらず、ΔＶ２のＳ０の電圧値に対する変化の割合が大きいことがわかる。
実施の形態２はバッファ領域ＮＢとコレクタ電極ＣＥとはオーミック接触（接合）しており、ショットキーバリア接触（接合）はしていない。このことによりバッファ領域ＮＢとコレクタ電極ＣＥ間の抵抗が小さくなり、コレクタ―エミッタ間にビルトインポテンシャルより低い電圧が印加されているときでも、実施の形態１と比較し、ＩＧＢＴに電流が流れる際のオフセット電圧をさらに低くするができる。
また、実施の形態２の半導体装置はドリフト層ＮＤとコレクタ領域ＣＲとの間にバッファ領域ＮＢを有することで、コレクタとエミッタとの間に電圧を印加したときに空乏層がドリフト層ＮＤ内に留まることができ、パンチスルーを抑制することができる。
（実施の形態２の半導体装置の製造方法）
以下に、図２２～図２３を用いて、本実施の形態の半導体装置の製造方法を説明する。なお、説明の簡略化のため、図２１の単位セルＵＣに対応する領域のみを示している。
実施の形態２の製造方法において、実施の形態１の製造方法と同様にまず、エピタキシャル層ＮＥが形成されたＳｉＣからなる半導体基板ＳＢ上用意する（図４参照）。このとき、実施の形態２においては、ドリフト層ＮＤとコレクタ領域ＣＲとの間にバッファ領域ＮＢを形成するため、実施の形態１の半導体装置と同程度の耐電圧性能を得るためにはエピタキシャル層ＮＥをバッファ領域ＮＢの厚さ分厚く形成する必要がある。例えば、バッファ領域ＮＢの厚さが３．０μｍである場合、エピタキシャル層ＮＥは、例えば、１５μｍ程度の厚さを有することが好ましい。
それ以後の実施の形態２の製造方法は、実施の形態１で説明した図１２の工程まで同様である。
図２２は、図１２に続く製造工程を示しており、バッファ領域ＮＢの形成工程を示している。まず、半導体基板ＳＢの裏面に対して研磨処理を実施し、ドリフト層ＮＤの第３主面ＳＦ３を露出するように半導体基板ＳＢを除去する。そして、ドリフト層ＮＤの第３主面ＳＦ３に対して一様に窒素（Ｎ）イオンを注入する。バッファ領域ＮＢは、例えば、３．０μｍ程度の厚さを有する。
そして、図２３に示されるように、バッファ領域ＮＢの裏面に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ６を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ６をパターニングする。このとき、絶縁膜ＩＦ６はゲート電極ＧＥが延在する方向（第１方向、図２におけるＹ方向）と交差する方向（第２方向、図２におけるＸ方向）に所定の間隔でパターニングされる。次に、パターニングされた絶縁膜ＩＦ６をマスクとして、アルミニウム（Ａｌ）イオンを用いたイオン注入を行うことで、バッファ領域ＮＢの第３主面ＳＦ３側に複数のコレクタ領域ＣＲが選択的に形成される。複数のコレクタ領域ＣＲのピーク不純物濃度および厚さは実施の形態１と同様であるので、その説明を省略する。
次に、バッファ領域ＮＢの第３主面ＳＦ３側（図２１参照）にシリサイド層ＳＬを形成する。シリサイド層ＳＬの形成方法は実施の形態１と同様であるので、その説明を省略する。
次に、第３主面ＳＦ３（図２１参照）に、コレクタ電極ＣＥを形成する。コレクタ電極ＣＥの形成方法は実施の形態１と同様であるので、その説明を省略する。以上により、図２１に示される半導体装置が製造される。
Ｃ コレクタ
ＣＥ コレクタ電極
ＣＨ コンタクトホール
ＣＰ 半導体チップ
ＣＲ コレクタ領域
Ｅ エミッタ
ＥＥ エミッタ電極
Ｇ ゲート
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４、ＩＦ５、ＩＦ６ 絶縁膜
ＩＬ 層間絶縁膜
ＭＥ 金属膜
ＮＢ バッファ領域
ＮＤ ドリフト層
ＮＥ エピタキシャル層
ＮＳ エミッタ領域
ＰＡ パッド領域
ＰＢ ボディ領域
ＰＣ チャネル領域
ＰＳ 保護膜
ＲＰ１、ＲＰ２ レジストパターン
Ｓ 間隔
ＳＢ 半導体基板
ＳＢＤ ショットキーバリアダイオード
ＳＦ１ 第１主面
ＳＦ２ 第２主面
ＳＦ３ 第３主面
ＳＬ シリサイド層
ＴＲ 溝
Ｔｒ２ 電界効果トランジスタ
Ｔｒ１ ｐｎｐバイポーラトランジスタ
ＵＣ 単位セル

Claims (10)

  1. 第１主面と、前記第１主面の反対側の第２主面とを有し、シリコンおよび炭素を含んで構成された第１導電型の半導体層と、
    前記半導体層の前記第１主面側に形成された前記第１導電型と反対の第２導電型の第１不純物領域と、
    前記第１不純物領域と接するように前記第１主面に形成された前記第１導電型の第２不純物領域と、
    前記第２不純物領域および前記第１不純物領域を貫通して、前記半導体層に達し、かつ、第１方向に延在する溝と、
    前記溝の内面に形成されたゲート絶縁膜と、
    前記溝の内部に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記半導体層の前記第２主面に選択的に形成された前記第２導電型の複数の第３不純物領域と、
    前記第２主面を覆うように形成された金属膜と、
    を有し、
    前記複数の第３不純物領域は平面視において、前記第１方向と交差する第２方向に所定の間隔で配置され、
    前記金属膜は前記第２主面において、前記半導体層および前記第３不純物領域の両方に接続され、
    前記金属膜と前記第３不純物領域との間にシリサイド層が形成され、
    前記金属膜は前記シリサイド層を介して前記第３不純物領域と接続され、
    前記金属膜と前記半導体層との間には前記シリサイド層が形成されていない、半導体装置。
  2. 前記金属膜と前記半導体層との間にチタンを含む金属層が形成されている、請求項１に記載の半導体装置。
  3. 前記所定の間隔は、１μｍ以上かつ２.５μｍ以下である、請求項１に記載の半導体装置。
  4. 前記金属膜と前記第３不純物領域とはオーミック接触されており、
    前記金属膜と前記半導体層とはショットキー接触され、前記金属膜と前記半導体層とによってショットキーバリアダイオードが形成されている、請求項１に記載の半導体装置。
  5. 前記第２主面を基準にした深さでみたとき、前記第３不純物領域の不純物濃度のピーク位置は、前記第３不純物領域内において前記半導体層の側に位置する、請求項１に記載の半導体装置。
  6. 前記第２主面を基準にした深さでみたとき、前記第３不純物領域の不純物濃度のピーク位置は、前記第２主面から１μｍより深い位置にある、請求項５に記載の半導体装置。
  7. 第１主面と、前記第１主面の反対側の第２主面とを有し、シリコンおよび炭素を含んで構成された第１導電型の半導体層と、
    前記半導体層の前記第１主面側に形成された、前記第１導電型と反対の第２導電型の第１不純物領域と、
    前記第１不純物領域と接するように前記第１主面に形成された前記第１導電型の第２不純物領域と、
    前記第２不純物領域および前記第１不純物領域を貫通して、前記半導体層に達し、且つ、第１方向に延在する溝と、
    前記溝の内面に形成されたゲート絶縁膜と、
    前記溝の内部に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記半導体層の前記第２主面に形成され、前記半導体層よりも高い不純物濃度を有する前記第１導電型の第３不純物領域と、
    前記第３不純物領域の前記第２主面に選択的に形成された前記第２導電型の複数の第４不純物領域と、
    前記第２主面を覆うように形成された金属膜と、
    を有し、
    前記複数の第４不純物領域は平面視において、前記第１方向と交差する第２方向に所定の間隔で配置され、
    前記金属膜は前記第２主面において、前記第３不純物領域および前記第４不純物領域の両方に接続され、
    前記金属膜と前記第４不純物領域との間にシリサイド層が形成され、
    前記金属膜は前記シリサイド層を介して前記第４不純物領域と接続され、
    前記金属膜と前記第３不純物領域との間には前記シリサイド層が形成されていない、半導体装置。
  8. 前記第２主面を基準にした深さ方向の前記第３不純物領域の厚さは、２μｍ以上かつ４μｍ以下である、請求項７に記載の半導体装置。
  9. 前記金属膜と、前記第３不純物領域および前記第４不純物領域とはオーミック接触されている、請求項７に記載の半導体装置。
  10. （ａ）シリコンおよび炭素を含んで構成される半導体基板と、前記半導体基板の上面に、第１主面と、前記第１主面の反対側であって前記半導体基板と接する第２主面とを有する第１導電型の半導体層と、を用意する工程、
    （ｂ）前記第１主面に、前記第１導電型と反対の第２導電型の第１不純物領域を形成する工程、
    （ｃ）前記第１不純物領域と接するように、前記第１主面に、前記第１導電型の第２不純物領域を形成する工程、
    （ｄ）前記第２不純物領域および前記第１不純物領域を貫通して、前記半導体層に達し、かつ、第１方向に延在する溝を形成する工程、
    （ｅ）前記溝の内面に、ゲート絶縁膜を形成する工程、
    （ｆ）前記溝内を埋め込むように、前記ゲート絶縁膜を介して、前記溝内にゲート電極を形成する工程、
    （ｇ）前記半導体基板を除去する工程、
    （ｈ）前記第２主面に、前記第２導電型の複数の第３不純物領域を選択的に形成する工程、
    （ｉ）前記（ｈ）工程後、前記第３不純物領域上にシリサイド層を選択的に形成する工程、
    （ｊ）前記（ｉ）工程後、前記第２主面を覆うように金属膜を形成する工程、
    を有し、
    前記第３不純物領域は、平面視において、前記第１方向と交差する第２方向に所定の間隔で配置され、
    前記金属膜は前記第２主面において、前記半導体層および前記第３不純物領域の両方に接続される、半導体装置の製造方法。
JP2019210320A 2019-11-21 2019-11-21 半導体装置およびその製造方法 Active JP7369601B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019210320A JP7369601B2 (ja) 2019-11-21 2019-11-21 半導体装置およびその製造方法
US17/068,378 US11489047B2 (en) 2019-11-21 2020-10-12 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019210320A JP7369601B2 (ja) 2019-11-21 2019-11-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2021082753A JP2021082753A (ja) 2021-05-27
JP7369601B2 true JP7369601B2 (ja) 2023-10-26

Family

ID=75966012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019210320A Active JP7369601B2 (ja) 2019-11-21 2019-11-21 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US11489047B2 (ja)
JP (1) JP7369601B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7101101B2 (ja) * 2018-11-15 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置
US11430880B2 (en) * 2020-06-03 2022-08-30 DB HiTek, Co., Ltd. Insulated gate bipolar transistor and method of manufacturing same
JP2022011095A (ja) * 2020-06-29 2022-01-17 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN117558751A (zh) * 2022-08-04 2024-02-13 无锡华润上华科技有限公司 场截止型绝缘栅双极晶体管及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013069871A (ja) 2011-09-22 2013-04-18 Toshiba Corp 半導体装置
WO2016030963A1 (ja) 2014-08-26 2016-03-03 株式会社日立製作所 ４ｈ－ＳｉＣ 絶縁ゲートバイポーラトランジスタ、その製造方法、および電力変換装置
WO2018034127A1 (ja) 2016-08-19 2018-02-22 ローム株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
EP3182463A1 (en) * 2015-12-17 2017-06-21 ABB Technology AG Reverse blocking power semiconductor device
JP6910944B2 (ja) * 2017-12-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
JP7288827B2 (ja) * 2019-09-06 2023-06-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013069871A (ja) 2011-09-22 2013-04-18 Toshiba Corp 半導体装置
WO2016030963A1 (ja) 2014-08-26 2016-03-03 株式会社日立製作所 ４ｈ－ＳｉＣ 絶縁ゲートバイポーラトランジスタ、その製造方法、および電力変換装置
WO2018034127A1 (ja) 2016-08-19 2018-02-22 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP2021082753A (ja) 2021-05-27
US20210159315A1 (en) 2021-05-27
US11489047B2 (en) 2022-11-01

Similar Documents

Publication Publication Date Title
JP7369601B2 (ja) 半導体装置およびその製造方法
CN104285301B (zh) 半导体装置及其制造方法
US9006819B2 (en) Power semiconductor device and method for manufacturing same
US9825126B2 (en) Semiconductor device
US10276666B2 (en) Semiconductor device
WO2014163058A1 (ja) 半導体装置
US10439060B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2019069580A1 (ja) 半導体装置
JP6282088B2 (ja) 半導体装置及びその製造方法
JP6561759B2 (ja) 半導体装置および半導体装置の製造方法
JP6863464B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6510612B2 (ja) 半導体装置
JP2020043243A (ja) 半導体装置
JP2020191441A (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP2020129624A (ja) 半導体装置および半導体装置の製造方法
JP7243173B2 (ja) 半導体装置および半導体装置の製造方法
US10559514B2 (en) Semiconductor device
JP2023112212A (ja) 半導体装置
JP2021044275A (ja) 半導体装置
JP6651801B2 (ja) 半導体装置および半導体装置の製造方法
JP6177300B2 (ja) 半導体装置
JP2013055177A (ja) 半導体装置及びその製造方法
JP2021044274A (ja) 半導体装置
JP7275572B2 (ja) 半導体装置および半導体装置の製造方法
JP7451981B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220427

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231016

R150 Certificate of patent or registration of utility model

Ref document number: 7369601

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150