JP7451981B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。
さらに信頼性を向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示すように、トレンチ型ＭＯＳＦＥＴ１５０では、ｎ+型炭化珪素基板１０１のおもて面にｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０４が選択的に設けられている。ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ+型ベース領域１０５が選択的に設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型炭化珪素エピタキシャル層１０３、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、トレンチ１１８、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。
ソース電極１１３は、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８上に設けられ、ソース電極１１３上にソース電極パッド１１５が設けられている。ソース電極パッド１１５は、順に第１ＴｉＮ膜１２５、第１Ｔｉ膜１２６、第２ＴｉＮ膜１２７、第２Ｔｉ膜１２８およびＡｌ合金膜１２９が積層されている多層膜である。また、ソース電極パッド１１５上部には、めっき膜１１６、はんだ１１７、外部電極ピン１１９、第１保護膜１２１および第２保護膜１２３が設けられる。
図１４は、従来の炭化珪素半導体装置の構造を示す平面図である。図１４は、図１３のＤ－Ｄ’部分を下側から見た平面図を示す。図１４に示すように、ｎ+型ソース領域１０７は格子状に設けられ、ｐ++型コンタクト領域１０８はゲート絶縁膜１０９と離間して設けられている。つまり、ＭＯＳ構造が形成される活性領域において、ゲート絶縁膜１０９と近接して設けられているｎ+型ソース領域１０７の直線部分Ｔ’では、上部が層間絶縁膜１１１に覆われており、ソース電極１１３と接触していない。一方、ｎ+型ソース領域１０７の接続部分Ｓ’にて層間絶縁膜１１１が開口され、ソース電極１１３とｎ+型ソース領域１０７とが接触している。このようにｎ+型ソース領域１０７に囲まれた一つのピッチが連続的に形成されている。
また、Ｐ型高濃度ボディーコンタクト面の形状を円形や菱形とすることで、オン抵抗を小さくすることができるプレーナ型の縦型ＭＯＳ電界効果トランジスタが公知である（例えば、下記特許文献１参照）。
また、異なる２種類の幅を持ったｎ型ソース領域が交互に設けられているＭＯＳＦＥＴが公知である（例えば、下記特許文献２参照）。
特開２００７－０８１２２９号公報 特開２００９－０７６５４０号公報
ＭＯＳＦＥＴは、ゲート電極１１０に電圧を印加することによりドレイン電極（裏面電極）１１４とソース電極１１３間に電流が流れる。定格動作時は、ゲート電極１１０に数Ｖの電圧が印加され、ドレイン電極１１４とソース電極１１３間に電流が流れ、定格電圧が印加される。
ここで、インバータの負荷または素子が短絡し、ゲートがオンの状態で高電圧が、例えばゲート電極１１０に２０Ｖ以上の高電圧が印加される場合がある。この場合、ドレイン電極１１４とソース電極１１３間に定格電圧以上の高電圧が印加される。このため、炭化珪素半導体装置をインバータで使用する場合、高機能部に過電圧保護部等を設けて、ゲート電極１１０に高電圧が印加されると、過電圧保護部等が動作して、炭化珪素半導体装置が破壊されることを防止している。
しかしながら、過電圧保護部等が動作するまでに５μｓ～１０μｓまでのタイムラグがあり、この期間、ドレイン電極１１４とソース電極１１３間に定格電圧以上の高電圧が印加される。
図１５は、従来の炭化珪素半導体装置の特性を示すグラフである。図１５において、横軸は、ドレインソース間の電圧を示し、単位はＶである。縦軸はドレインソース間の電流を示し、単位はＡである。図１５では、オン抵抗（ＲｏｎＡ）が異なる炭化珪素半導体装置の特性を示し、Ｘで示す線が最もＲｏｎＡが低く、Ｙで示す線が次にＲｏｎＡが低く、Ｚで示す線が最もＲｏｎＡが高い炭化珪素半導体装置の特性を示す。ＲｏｎＡは、定電流時のソース電極とドレイン電極との間の通電抵抗のことである。
図１５に示すように、定格動作時（図１５の一点鎖線）では、ＲｏｎＡが低いほど、同じ電圧に対して、ドレイン電極１１４とソース電極１１３間に流れる電流が多く特性がよくなる。このため、ＲｏｎＡが低い炭化珪素半導体装置が製造されてきた。一方、飽和領域では、ＲｏｎＡが低いほど、飽和電流が多くなり、大電流が流れる。
ＲｏｎＡが低い場合は、過電圧保護部等が動作するまでに流れる飽和電流が少なく、炭化珪素半導体装置が破壊されることは少ないが、ＲｏｎＡが高くなるにつれて、飽和電流が多くなる。上述のようなｎ+型ソース領域１０７の構造の場合、セルピッチを狭めていくと全体のセルの線密度が上昇するため、ソースドレイン間の抵抗が小さくなり、ＲｏｎＡが小さくなる。セルの細分化とともにＲｏｎＡが小さくなるため、素子の飽和電流が増加する。これにより、素子に印加される電圧と電流のパワーが大きくなり、素子の発熱が高く、また寄生のバイポーラトランジスタが動作しやすくなる。この場合、過電圧保護部等が動作するまでに流れる飽和電流が多くなり、過電圧保護部等の動作が間に合わず、炭化珪素半導体装置が破壊される場合がある。このように、セルピッチを狭めて、ＲｏｎＡを低くすると、炭化珪素半導体装置の短絡耐量が低くなるという課題がある。
この発明は、上述した従来技術による問題点を解消するため、定電流時のソース電極とドレイン電極との間の通電抵抗を低くしつつ、短絡耐量を高くすることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するストライプ形状のトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域および前記第２半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体領域は、隣り合う前記トレンチに接する前記第１半導体領域を接続する構造であって、前記トレンチがストライプ状に延びる方向に周期的に並んだ前記構造を含む。前記第１電極は、前記第１半導体領域の前記構造で前記第１半導体領域と接する。隣り合う２つの前記構造の間に、前記トレンチがストライプ状に延びる方向に沿って、高抵抗領域、中抵抗領域および低抵抗領域の３つの領域がこの順序で配置されている。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う２つの前記構造の間において、前記トレンチがストライプ状に延びる方向に沿って、前記第１半導体領域の形状を、前記トレンチがストライプ状に延びる方向と垂直方向の幅が階段的に変化する階段状にして、前記第２半導体領域の幅を変えることにより、高抵抗領域、中抵抗領域および低抵抗領域の３つの領域がこの順序で配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記３つの領域が、前記トレンチがストライプ状に延びる方向に周期的に並んでいることを特徴とする。
上述した発明によれば、非接続部分（隣り合う２つの構造の間）には、抵抗値が異なる領域が、抵抗値が低くなる順または高くなる順に配置されている。これにより、炭化珪素半導体装置は、定格動作時に、最も抵抗の低い低抵抗領域に電流が流れ、低いＲｏｎＡを維持することができる。一方、大電流が流れてくると抵抗が高い領域に電流が流れるため、炭化珪素半導体装置全体での抵抗が高くなり、飽和電流を少なくすることができる。その結果、短絡時に炭化珪素半導体装置が破壊されない時間を長くすることができる。
本発明にかかる半導体装置によれば、定電流時のソース電極とドレイン電極との間の通電抵抗を低くしつつ、短絡耐量を高くすることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す図４のＡ－Ａ'断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す図４のＢ－Ｂ'断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す図４のＣ－Ｃ'断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す平面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す他の平面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のＶ－Ｉ特性を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す平面図である。 従来の炭化珪素半導体装置の特性を示すグラフである。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す図４のＡ－Ａ'断面図である。図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図４のＢ－Ｂ'断面図である。図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す図４のＣ－Ｃ'断面図である。
実施の形態にかかる炭化珪素半導体装置は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層３側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチ型ＭＯＳＦＥＴ５０である。炭化珪素半導体基体は、炭化珪素からなるｎ+型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３を順にエピタキシャル成長させてなる。ｎ型高濃度領域６をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。
トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層３、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ++型コンタクト領域（第２導電型の第２半導体領域）８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。
具体的には、トレンチ１８は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１８は、例えば、ストライプ形状であり、ストライプ状に配置されている。
トレンチ１８の内部には、トレンチ１８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１８の内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１８内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域（隣り合うトレンチ１８間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１および図２では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
ｎ型炭化珪素エピタキシャル層２のソース側（後述するソース電極１３側）の表面層に、ｐ型炭化珪素エピタキシャル層３に接するようにｎ型領域（以下、ｎ型高濃度領域とする）６が設けられていてもよい。ｎ型高濃度領域６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域６は、例えば、トレンチ１８の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。
ｎ型高濃度領域６は、ｐ型炭化珪素エピタキシャル層３との界面から、トレンチ１８の底面よりもドレイン側（後述する裏面電極１４側）に深い位置に達している。ｎ型高濃度領域６の内部には、第１，２ｐ+型ベース領域４、５がそれぞれ選択的に設けられていてもよい。第１ｐ+型ベース領域４は、隣り合うトレンチ１８間（メサ領域）に、第２ｐ+型ベース領域５およびトレンチ１８と離して設けられ、かつｐ型炭化珪素エピタキシャル層３に接する。第２ｐ+型ベース領域５は、トレンチ１８の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。
第１，２ｐ+型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１８の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域６を設けずに、第１，２ｐ+型ベース領域４、５がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ+型ベース領域４、５のドレイン側端部の深さ位置は、第１，２ｐ+型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ+型ベース領域４、５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。
ｐ型炭化珪素エピタキシャル層３の内部には、ｎ+型ソース領域７が選択的に設けられている。ｎ+型ソース領域７と接するようにｐ++型コンタクト領域８が選択的に設けられている。ｎ+型ソース領域７は、トレンチ１８の側壁のゲート絶縁膜９に接し、トレンチ１８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。
図４は、実施の形態にかかる炭化珪素半導体装置の構造を示す平面図である。図４では、図１～図３のＤ－Ｄ’部分を下側（裏面電極１４側）から見た平面図を示す。図４に示すように、ｎ+型ソース領域７は、隣り合うトレンチ１８に接するｎ+型ソース領域７を接続する構造（ｎ+型ソース領域７の接続部分Ｓ）と、隣り合うトレンチ１８に接するｎ+型ソース領域７間にｐ++型コンタクト領域８が設けられた構造（ｎ+型ソース領域７の非接続部分Ｔ）が、トレンチ１８がストライプ状に延びる方向（トレンチ１８の奥行き方向）に周期的に並んで配置されている。
接続部分Ｓの間の非接続部分Ｔには、トレンチがストライプ状に延びる方向に沿って、動作時のＩＶ特性が異なる複数の領域が配置されている。具体的には、接続部分Ｓの間の非接続部分Ｔには、抵抗値が異なる複数の領域が、トレンチがストライプ状に延びる方向に沿って、抵抗値が低くなる順または高くなる順に配置されている。例えば、ｎ+型ソース領域７の形状をトレンチ１８がストライプ状に延びる方向と垂直方向の幅が階段的に変化する階段状にして、ｐ++型コンタクト領域８の幅を広げることにより、高抵抗領域３１、中抵抗領域３２、低抵抗領域３３の３つの領域がこの順序（ｘ軸の正方向に抵抗値が高くなる順）で配置されている。高抵抗領域３１は、ｐ++型コンタクト領域８の幅が最も狭く最も抵抗が高い領域である。中抵抗領域３２は、ｐ++型コンタクト領域８の幅が高抵抗領域３１のｐ++型コンタクト領域８の幅より広く、高抵抗領域３１より抵抗が低い領域である。低抵抗領域３３は、ｐ++型コンタクト領域８の幅が中抵抗領域３２のｐ++型コンタクト領域８の幅より広く、中抵抗領域３２より抵抗が低く、最も抵抗が低い領域である。
図１は、低抵抗領域３３の部分の断面であり、図２は、ｎ+型ソース領域７の接続部分Ｓの断面であり、図３は、高抵抗領域３１の部分の断面である。中抵抗領域３２の部分の断面は、図３の断面とｐ++型コンタクト領域８の幅が異なるだけであるため記載を省略する。
また、図１および図４に示すように、ｎ+型ソース領域７は、低抵抗領域３３では、上部が層間絶縁膜１１に覆われており、ソース電極１３と接触していない。つまり、層間絶縁膜１１がｎ+型ソース領域７の上面を覆い、ｎ+型ソース領域７はソース電極１３と接していない。このため、オン時に流れる電流は、層間絶縁膜１１が上面を覆っていない部分（接続部分Ｓ、高抵抗領域３１、中抵抗領域３２）を経由してソース電極１３へと流れ込む。中抵抗領域３２、高抵抗領域３１、および接続部分Ｓでは、ｎ+型ソース領域７はソース電極１３と接している。そして、中抵抗領域３２から高抵抗領域３１，接続部分Ｓとなるにつれ、ｎ+型ソース領域７とソース電極１３との接触面積の割合が増加している。
炭化珪素半導体装置では、セルピッチが細分化するにつれて、ソース電極１３からの電子電流の比率が高くなり、ソースドレイン間の抵抗が下がり、その分ゲート電圧一定時の飽和電流が高くなる。実施の形態では、ｎ+型ソース領域７の非接続部分Ｔに抵抗値が異なる複数領域を配置している。図４では、高抵抗領域３１、中抵抗領域３２および低抵抗領域３３の３つの領域を配置している。これにより、定格動作時は、最も抵抗の低い低抵抗領域３３に電流が流れ、低いＲｏｎＡを維持することができる。
一方、大電流が流れてくると、中抵抗領域３２にも電流が流れ、さらに、大電流が流れてくると、高抵抗領域３１にも電流が流れるようになる。このように、大電流が流れてくると抵抗が高い領域に電流が流れるため、炭化珪素半導体装置全体での抵抗が高くなり、低抵抗領域３３のみで構成された従来の構造よりも飽和電流を少なくすることができる。その結果、短絡時に炭化珪素半導体装置が破壊されない時間を長くすることができる。
また、高抵抗領域３１、中抵抗領域３２および低抵抗領域３３のトレンチ１８の奥行き方向の長さ、抵抗値等は要求特性に合わせてその値を最適設計することができる。また、図４では、抵抗値が異なる３つの領域が配置されているが、抵抗値が異なる領域は３つより多くてもかまわない。図４のように、抵抗値が異なる３つの領域が周期的に配置されている形態以外に、抵抗値が異なる３つの領域が接続部分を中心として線対称に配置されている形態であってもよい。例えば、高抵抗領域３１、中抵抗領域３２、低抵抗領域３３、接続部分Ｓ、低抵抗領域３３、中抵抗領域３２、高抵抗領域３１と並ぶ形態であってもよい。この場合、低抵抗領域３３に囲まれた接続部分Ｓに電流が集中するため、図４のような周期的に配置する方が好ましい。また、接続部分Ｓ、高抵抗領域３１、中抵抗領域３２、低抵抗領域３３、中抵抗領域３２、高抵抗領域３１、接続部分Ｓのような周期的に配置してもよい。
また、ｎ+型ソース領域７の形状を図４のような階段状にすることにより、ｎ+型ソース領域７を形成する際に、マスクずれが生じたとしても、接続部分Ｓの間に高抵抗領域３１、中抵抗領域３２、低抵抗領域３３が形成される。このため、マスクずれに対して、定格動作時は低いＲｏｎＡを維持し、大電流時に飽和電流を少なくするという特性が変化しにくくなっている。
図５は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の平面図である。図５に示すように、非接続部分Ｔにおいて、抵抗が異なる領域を連続的に配置してもよい。例えば、図５のように、ｐ++型コンタクト領域８を隣り合う２つの接続部分Ｓの中間を対角線とした菱形状に設けてもよい。図５の領域３４は、ｘ軸の正方向に抵抗値が高くなる領域であり、図５の領域３５は、ｘ軸の正方向に抵抗値が低くなる領域である。これにより、接続部分Ｓの中間が最も抵抗が低く、接続部分Ｓに近づくにつれて抵抗が高くなり、接続部分Ｓと接する部分で最も抵抗が高くなる。この形状でも、定格動作時は、抵抗が低い領域に電流が流れ、大電流が流れてくると抵抗が高い領域に電流が流れ、図４の場合と同様に、飽和電流を少なくすることができる。
図５では、ｐ++型コンタクト領域８は菱形状であるが、抵抗が異なる領域を連続的に配置されるのであれば、これに限らない。例えば、ｐ++型コンタクト領域８は、一辺が接続部分Ｓと接し、当該一辺と反対側の頂点が接続部分Ｓと接する三角形状であってもよい。
また、図４および図５では、ｎ+型ソース領域７およびｐ++型コンタクト領域８の形状により、抵抗値が異なる領域が、抵抗値が低くなる順または高くなる順に配置されているが、他の方法で形成してもよい。例えば、ｎ+型ソース領域７の不純物濃度を変化させることで、抵抗値が異なる領域を形成してもよい。この場合、平面形状は従来の炭化珪素半導体装置（図１４）と同様である。接続部分Ｓに挟まれたｎ+型ソース領域７において不純物濃度を徐々に低くして、抵抗値が異なる領域を、抵抗値が低くなる順に配置してもよい。また、接続部分Ｓから離れるにつれてｎ+型ソース領域７の不純物濃度を低くして、抵抗値が異なる領域を、接続部分Ｓの中間まで抵抗値が低くなる順に配置してもよい。
また、ｎ+型ソース領域７の深さを変化させることで、抵抗値が異なる領域を形成してもよい。この場合も、平面形状は従来の炭化珪素半導体装置（図１４）と同様である。さらに、ｎ+型ソース領域７に含まれる不純物の種類を変えることで、抵抗値が異なる領域を形成してもよい。例えば、ｎ+型ソース領域７の一部分は不純物として窒素（Ｎ）を用い、他の部分は砒素（Ａｓ）を用いるようにしてもよい。また、ｐ++型コンタクト領域８の深さや不純物濃度、不純物の種類を変化させることで、抵抗値が異なる領域を形成してもよい。
層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホール４０が開口されている。
ソース電極（第１電極）１３は、コンタクトホール４０内において半導体基板（ｎ+型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１３上に、ソース電極パッド１５が設けられている。ソース電極パッド１５は、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９が積層されている多層膜である。ソース電極１３はｐ++型コンタクト領域８とオーミック接触する。
ソース電極１３上に、めっき膜１６およびはんだ１７を介して、外部電極ピン１９の一方の端部が接合されている。外部電極ピン１９の他方の端部は、半導体基板のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、外部電極ピン１９の他方の端部は、半導体チップを実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部には、めっき膜１６が設けられている。はんだ１７を介してめっき膜１６の表面に外部電極ピン１９が接合されている。はんだ１７の領域を制限するために、めっき膜１６の表面に第２保護膜２３を設けてもよい。第１，２保護膜２１、２３は、例えばポリイミド膜である。
半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４上には、ドレイン電極パッド（不図示）が設けられている。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図６～図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図６に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５を形成する。
また、隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図７に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層３を１．１μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型炭化珪素エピタキシャル層３をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層３にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層３のチャネル領域にイオン注入を行ってもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクは、ｎ+型ソース領域７が図４また図５の形状になるように形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成する。このイオン注入用マスクは、ｐ++型コンタクト領域８が図４また図５の形状になるように形成する。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図９に示されている。以下では、図１のｐ++型コンタクト領域８がｎ+型ソース領域７の間に設けられた構造の断面図のみを示す。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７およびｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１０に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１１に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させるコンタクトホールが設けられる。
次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ+型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１３とする。同時に、第２主面に形成したニッケル膜は、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３および層間絶縁膜１１を覆うように、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を順に積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域に残すことによってソース電極パッド１５を形成する。
次に、Ａｌ合金膜２９上にポリイミド膜を形成した後、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、第１保護膜２１を形成するとともに、第１保護膜２１に開口部を形成する。次に、第１保護膜２１の開口部に露出したＡｌ合金膜２９上にめっき膜１６を形成する。
次に、めっき膜１６と第１保護膜２１との境界を覆うように第２保護膜２３を形成する。第２保護膜２３は例えばポリイミド膜である。その後、めっき膜１６にはんだ１７を介して外部電極ピン１９を形成する。以上のようにして、図１～図３に示す半導体装置が完成する。
図１２は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のＶ－Ｉ特性を示すグラフである。図１２において、横軸は、ドレインソース間の電圧を示し、単位はＶである。縦軸はドレインソース間の電流を示し、単位はＡである。図１２では、Ｘで示す線が従来の炭化珪素半導体装置の特性を示し、Ｙで示す線が実施の形態にかかる炭化珪素半導体装置の特性を示す。従来の炭化珪素半導体装置は、図１５のＸで示す線のように、ＲｏｎＡが低く、飽和電流値が多い炭化珪素半導体装置である。
図１２に示すように、定格動作時（図１２の一点鎖線）では、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の特性は同じになっている。このため、実施の形態にかかる炭化珪素半導体装置は、定格動作時には、従来のＲｏｎＡが低い炭化珪素半導体装置と同程度の電流を流すことができる。一方、定格電流を超えた領域ではＶ－Ｉ特性の傾きが小さくなり、飽和領域では、実施の形態にかかる炭化珪素半導体装置は、従来のＲｏｎＡが低い炭化珪素半導体装置よりも飽和電流が低くなり、短絡耐量が高くなっている。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、非接続部分には、抵抗値が異なる領域が、抵抗値が低くなる順または高くなる順に配置されている。これにより、実施の形態にかかる炭化珪素半導体装置は、定格動作時に、最も抵抗の低い低抵抗領域に電流が流れ、低いＲｏｎＡを維持することができる。一方、大電流が流れてくると抵抗が高い領域に電流が流れるため、炭化珪素半導体装置全体での抵抗が高くなり、飽和電流を少なくすることができる。その結果、短絡時に炭化珪素半導体装置が破壊されない時間を長くすることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５、１０５ 第２ｐ+型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ めっき膜
１７、１１７ はんだ
１８、１１８ トレンチ
１９、１１９ 外部電極ピン
２１、１２１ 第１保護膜
２３、１２３ 第２保護膜
２５、１２５ 第１ＴｉＮ膜
２６、１２６ 第１Ｔｉ膜
２７、１２７ 第２ＴｉＮ膜
２８、１２８ 第２Ｔｉ膜
２９、１２９ Ａｌ合金膜
３１ 高抵抗領域
３２ 中抵抗領域
３３ 低抵抗領域
４０ コンタクトホール
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (3)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた前記第１半導体領域と接する第２導電型の第２半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するストライプ形状のトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１半導体領域は、隣り合う前記トレンチに接する前記第１半導体領域を接続する構造であって、前記トレンチがストライプ状に延びる方向に周期的に並んだ前記構造を含み、
    前記第１電極は、前記第１半導体領域の前記構造で前記第１半導体領域と接し、
    隣り合う２つの前記構造の間に、前記トレンチがストライプ状に延びる方向に沿って、高抵抗領域、中抵抗領域および低抵抗領域の３つの領域がこの順序で配置されていることを特徴とする半導体装置。
  2. 隣り合う２つの前記構造の間において、前記トレンチがストライプ状に延びる方向に沿って、前記第１半導体領域の形状を、前記トレンチがストライプ状に延びる方向と垂直方向の幅が階段的に変化する階段状にして、前記第２半導体領域の幅を変えることにより、高抵抗領域、中抵抗領域および低抵抗領域の３つの領域がこの順序で配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記３つの領域が、前記トレンチがストライプ状に延びる方向に周期的に並んでいることを特徴とする請求項１または２に記載の半導体装置。
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