JP3523056B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3523056B2 JP3523056B2 JP07457898A JP7457898A JP3523056B2 JP 3523056 B2 JP3523056 B2 JP 3523056B2 JP 07457898 A JP07457898 A JP 07457898A JP 7457898 A JP7457898 A JP 7457898A JP 3523056 B2 JP3523056 B2 JP 3523056B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- base layer
- trench
- igbt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特にトレンチゲート構造を有す
る縦型で高耐圧の半導体素子を用いた高耐圧の半導体装
置およびその製造方法に関する。
その製造方法に係わり、特にトレンチゲート構造を有す
る縦型で高耐圧の半導体素子を用いた高耐圧の半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】高耐圧半導体素子の１つとしてＩＧＢＴ
（Insulated Gate Bipolar Transistor）が知られ
ている。図３３に、従来のＩＧＢＴとして、トレンチゲ
ート構造を有する縦型ＩＧＢＴの断面図を示す。
（Insulated Gate Bipolar Transistor）が知られ
ている。図３３に、従来のＩＧＢＴとして、トレンチゲ
ート構造を有する縦型ＩＧＢＴの断面図を示す。
【０００３】図中、８１は高不純物濃度のｐ型シリコン
基板（ｐ型ドレイン層）を示しており、このｐ型シリコ
ン基板８１上にはｎ型バッファ層８２、高抵抗のｎ型ベ
ース層（ドリフト層）８３、ｐ型ベース層８４が順次設
けられている。
基板（ｐ型ドレイン層）を示しており、このｐ型シリコ
ン基板８１上にはｎ型バッファ層８２、高抵抗のｎ型ベ
ース層（ドリフト層）８３、ｐ型ベース層８４が順次設
けられている。
【０００４】このｐ型ベース層８４の表面にはｎ型ソー
ス拡散層８５が選択的に形成されている。このｎ型ソー
ス拡散層８５が形成された領域にはｎ型ベース層８３の
途中の深さまで達したトレンチが形成され、このトレン
チ内にはゲート酸化膜８６を介してゲート電極８７が埋
込み形成されている。
ス拡散層８５が選択的に形成されている。このｎ型ソー
ス拡散層８５が形成された領域にはｎ型ベース層８３の
途中の深さまで達したトレンチが形成され、このトレン
チ内にはゲート酸化膜８６を介してゲート電極８７が埋
込み形成されている。
【０００５】また、ｐ型ベース層８４の表面には高不純
物濃度のｐ型コンタクト層８８が形成されている。この
ｐ型コンタクト層８８およびｎ型ソース層８５にはソー
ス電極８９が配設されている。一方、ｐ型シリコン基板
８１の裏面にはドレイン電極９０が配設されている。
物濃度のｐ型コンタクト層８８が形成されている。この
ｐ型コンタクト層８８およびｎ型ソース層８５にはソー
ス電極８９が配設されている。一方、ｐ型シリコン基板
８１の裏面にはドレイン電極９０が配設されている。
【０００６】なお、図中、９１はｎ型ソース層８５およ
びｐ型コンタクト層８８に対するコンタクトホールが形
成された層間絶縁膜を示している。
びｐ型コンタクト層８８に対するコンタクトホールが形
成された層間絶縁膜を示している。
【０００７】この種のトレンチゲート構造のＩＧＢＴに
よれば、プレーナ構造のＩＧＢＴに比べて素子特性が格
段に改善され、十分に低いオン電圧を得ることが可能で
あるが、現状ではオン電圧は十分に低減化されていない
という問題があった。
よれば、プレーナ構造のＩＧＢＴに比べて素子特性が格
段に改善され、十分に低いオン電圧を得ることが可能で
あるが、現状ではオン電圧は十分に低減化されていない
という問題があった。
【０００８】また、素子内に大電流（過電流）が流れる
と、ｎ型ソース層８５下のｐ型コンタクト層８８で大き
な電圧降下が生じて寄生サイリスタがラッチアップする
ために、ターンオフができなくなるという問題があっ
た。また、素子内に大電流が流れると、負荷短絡時に素
子破壊が起こるという問題もあった。
と、ｎ型ソース層８５下のｐ型コンタクト層８８で大き
な電圧降下が生じて寄生サイリスタがラッチアップする
ために、ターンオフができなくなるという問題があっ
た。また、素子内に大電流が流れると、負荷短絡時に素
子破壊が起こるという問題もあった。
【０００９】また、ｎ型ソース層８５およびｐ型コンタ
クト層８８はフォトレジストパターンをマスクに用いた
イオン注入により形成するが、ｎ型ソース層８５とｐ型
コンタクト層８８とではそれぞれ別のフォトレジストパ
ターンを用いるため、ｎ型ソース層８５およびｐ型コン
タクト層８８に対するコンタクトホールのサイズを小さ
くしようとしても、露光装置の合わせ精度によりそのサ
イズは２μｍ程度が限界であった。したがって、コンタ
クトホールの微細化ができないために、素子の微細化が
困難であるという問題があった。
クト層８８はフォトレジストパターンをマスクに用いた
イオン注入により形成するが、ｎ型ソース層８５とｐ型
コンタクト層８８とではそれぞれ別のフォトレジストパ
ターンを用いるため、ｎ型ソース層８５およびｐ型コン
タクト層８８に対するコンタクトホールのサイズを小さ
くしようとしても、露光装置の合わせ精度によりそのサ
イズは２μｍ程度が限界であった。したがって、コンタ
クトホールの微細化ができないために、素子の微細化が
困難であるという問題があった。
【００１０】
【発明が解決しようとする課題】上述の如く、従来のト
レンチゲート構造を有する縦型ＩＧＢＴは、プレーナ構
造のＩＧＢＴに比べて素子特性が格段に改善され、十分
に低いオン電圧を得ることが可能であるが、現状ではオ
ン電圧は十分に低減化されていないという問題があっ
た。
レンチゲート構造を有する縦型ＩＧＢＴは、プレーナ構
造のＩＧＢＴに比べて素子特性が格段に改善され、十分
に低いオン電圧を得ることが可能であるが、現状ではオ
ン電圧は十分に低減化されていないという問題があっ
た。
【００１１】また、素子内に大電流が流れると、寄生サ
イリスタがラッチアップしてターンオフができなくなっ
たり、負荷短絡時に素子破壊が起こるという問題があっ
た。
イリスタがラッチアップしてターンオフができなくなっ
たり、負荷短絡時に素子破壊が起こるという問題があっ
た。
【００１２】また、ｎ型ソース層およびｐ型コンタクト
層はそれぞれ別のフォトレジストパターンをマスクに用
いたイオン注入により形成するため、フォトレジストパ
ターン同士の合わせ精度の限界により、ｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化ができず、素子の微細化が困難であるという問題があ
った。
層はそれぞれ別のフォトレジストパターンをマスクに用
いたイオン注入により形成するため、フォトレジストパ
ターン同士の合わせ精度の限界により、ｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化ができず、素子の微細化が困難であるという問題があ
った。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子特性の改善を図っ
たトレンチゲート構造を有する半導体装置およびその製
造方法を提供することにある。
ので、その目的とするところは、素子特性の改善を図っ
たトレンチゲート構造を有する半導体装置およびその製
造方法を提供することにある。
【００１４】
【００１５】
【００１６】
［構成］
上記目的を達成するために、本発明（請求項１）に係る
半導体装置は、パンチスルー型の高耐圧半導体素子を含
む半導体装置であって、前記高耐圧半導体素子は、高抵
抗で第１導電型の第１ベース層と、この第１ベース層の
裏面に設けられた第２導電型のドレイン層と、このドレ
イン層と前記第１ベース層との間に設けられ、かつ前記
ドレイン層よりも厚い第１導電型のバッファ層と、前記
第１ベース層の表面に形成された第２導電型の第２ベー
ス層と、この第２ベース層の表面に形成された第１導電
型のソース層と、このソース層および前記第２ベース層
を貫いて前記第１ベース層の途中の深さまで達するトレ
ンチ内にゲート絶縁膜を介して形成されたゲート電極
と、前記ドレイン層に設けられたドレイン電極と、前記
ソース層および前記第２ベース層に設けられたソース電
極とを具備してなることを特徴とする。
半導体装置は、パンチスルー型の高耐圧半導体素子を含
む半導体装置であって、前記高耐圧半導体素子は、高抵
抗で第１導電型の第１ベース層と、この第１ベース層の
裏面に設けられた第２導電型のドレイン層と、このドレ
イン層と前記第１ベース層との間に設けられ、かつ前記
ドレイン層よりも厚い第１導電型のバッファ層と、前記
第１ベース層の表面に形成された第２導電型の第２ベー
ス層と、この第２ベース層の表面に形成された第１導電
型のソース層と、このソース層および前記第２ベース層
を貫いて前記第１ベース層の途中の深さまで達するトレ
ンチ内にゲート絶縁膜を介して形成されたゲート電極
と、前記ドレイン層に設けられたドレイン電極と、前記
ソース層および前記第２ベース層に設けられたソース電
極とを具備してなることを特徴とする。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。以
下の実施形態では、第１導電型をｎ型、第２導電型をｐ
型として説明している。
の実施の形態（以下、実施形態という）を説明する。以
下の実施形態では、第１導電型をｎ型、第２導電型をｐ
型として説明している。
【００５４】（第１の実施形態）図１は、本発明の第１
の実施形態に係るトレンチゲート構造を有する高耐圧の
半導体装置としての縦型パンチスルー型ＩＧＢＴ（Insu
lated Gate BipolarTransistor：以下、単にＩＧＢ
Ｔという）を示す断面図である。このＩＧＢＴは微細設
計ルールを適用したものである。
の実施形態に係るトレンチゲート構造を有する高耐圧の
半導体装置としての縦型パンチスルー型ＩＧＢＴ（Insu
lated Gate BipolarTransistor：以下、単にＩＧＢ
Ｔという）を示す断面図である。このＩＧＢＴは微細設
計ルールを適用したものである。
【００５５】これを製造工程に従って説明すると、６０
０Ｖ耐圧の場合であれば、まず１×１０18〜２×１０19
ｃｍ-3程度の高不純物濃度のｐ型シリコン基板（ｐ型ド
レイン層）１上に、厚さ２〜６μｍ程度のｎ型バッファ
層２をエピタキシャル成長させる。
０Ｖ耐圧の場合であれば、まず１×１０18〜２×１０19
ｃｍ-3程度の高不純物濃度のｐ型シリコン基板（ｐ型ド
レイン層）１上に、厚さ２〜６μｍ程度のｎ型バッファ
層２をエピタキシャル成長させる。
【００５６】次にｎ型バッファ層２上に厚さ４０〜７０
μｍ程度の高抵抗のｎ型ベース層（活性層、ドリフト
層）３をエピタキシャル成長させる。
μｍ程度の高抵抗のｎ型ベース層（活性層、ドリフト
層）３をエピタキシャル成長させる。
【００５７】次にｎ型ベース層３の表面にｐ型ベース層
４を形成した後、このｐ型ベース層４の表面に複数のｎ
型ソース層５を選択的に形成する。
４を形成した後、このｐ型ベース層４の表面に複数のｎ
型ソース層５を選択的に形成する。
【００５８】次にｎ型ソース層５およびｐ型ベース層４
を貫通し、ｎ型ベース層３の途中の深さまで達する深さ
２μｍ程度のトレンチ６を例えばフォトリソグラフィと
ＲＩＥを用いて形成した後、このトレンチ６内にゲート
酸化膜７を介してポリシリコンからなるゲート電極８を
埋込み形成する。
を貫通し、ｎ型ベース層３の途中の深さまで達する深さ
２μｍ程度のトレンチ６を例えばフォトリソグラフィと
ＲＩＥを用いて形成した後、このトレンチ６内にゲート
酸化膜７を介してポリシリコンからなるゲート電極８を
埋込み形成する。
【００５９】ここで、ゲート酸化膜７の膜厚は、ゲート
駆動電圧が１５Ｖ系の場合には例えば１００ｎｍであ
り、またゲート駆動電圧が５Ｖ系の場合には例えば１５
ｎｍである。この後、ｐ型ベース層４の表面に高不純物
濃度のｐ型コンタクト層９を形成する。なお、ｎ型ソー
ス層５、ｐ型コンタクト層、トレンチ６の形成順序は適
宜前後してもさしつかえない。
駆動電圧が１５Ｖ系の場合には例えば１００ｎｍであ
り、またゲート駆動電圧が５Ｖ系の場合には例えば１５
ｎｍである。この後、ｐ型ベース層４の表面に高不純物
濃度のｐ型コンタクト層９を形成する。なお、ｎ型ソー
ス層５、ｐ型コンタクト層、トレンチ６の形成順序は適
宜前後してもさしつかえない。
【００６０】次に全面に層間絶縁膜１０を形成し、この
層間絶縁膜１０にｎ型ソース層５およびｐ型コンタクト
層９に対してのコンタクトホール１１を開口した後、こ
のコンタクトホール１１を介してｎ型ソース層５および
ｐ型コンタクト層９にコンタクトする例えばＡｌからな
るソース電極１２を形成する。最後に、ｐ型シリコン基
板１の裏面にドレイン電極１３を形成する。
層間絶縁膜１０にｎ型ソース層５およびｐ型コンタクト
層９に対してのコンタクトホール１１を開口した後、こ
のコンタクトホール１１を介してｎ型ソース層５および
ｐ型コンタクト層９にコンタクトする例えばＡｌからな
るソース電極１２を形成する。最後に、ｐ型シリコン基
板１の裏面にドレイン電極１３を形成する。
【００６１】このようなＩＧＢＴを０．６μｍの微細素
子の設計ルールで製造することを考えると、露光時の合
わせずれを０．１μｍとしても、隣り合う２つのトレン
チ６の間隔（トレンチ間隔）Ｗｓを１．２μｍまで縮小
することができる。０．４μｍの設計ルールを適用すれ
ばさらに縮小が可能となる。
子の設計ルールで製造することを考えると、露光時の合
わせずれを０．１μｍとしても、隣り合う２つのトレン
チ６の間隔（トレンチ間隔）Ｗｓを１．２μｍまで縮小
することができる。０．４μｍの設計ルールを適用すれ
ばさらに縮小が可能となる。
【００６２】このような微細設計にするには、例えばｐ
型ベース層４の深さを１．５μｍ、ｐ型コンタクト層９
の深さを０．３〜０．５μｍ程度、ｎ型ソース層５の深
さを０．１〜０．３μｍ程度とすれば良い。
型ベース層４の深さを１．５μｍ、ｐ型コンタクト層９
の深さを０．３〜０．５μｍ程度、ｎ型ソース層５の深
さを０．１〜０．３μｍ程度とすれば良い。
【００６３】図２に、本素子についてのオン電圧のトレ
ンチ間隔Ｗｓおよび耐圧の依存性を示す。図には、電流
密度が２００Ａ／ｃｍ2 になるときのオン電圧（ドレイ
ン電圧）が示されている。
ンチ間隔Ｗｓおよび耐圧の依存性を示す。図には、電流
密度が２００Ａ／ｃｍ2 になるときのオン電圧（ドレイ
ン電圧）が示されている。
【００６４】図から、耐圧が６００Ｖの素子の場合、ト
レンチ間隔Ｗｓが１．５μｍを越えるとオン電圧が急に
増加し始めることが分かる。すなわち、トレンチ間隔Ｗ
ｓを１．５μｍ以下にして素子を微細化すれば、オン電
圧の増加を効果的に抑制でき、オン電圧の低い素子を実
現できることが分かる。
レンチ間隔Ｗｓが１．５μｍを越えるとオン電圧が急に
増加し始めることが分かる。すなわち、トレンチ間隔Ｗ
ｓを１．５μｍ以下にして素子を微細化すれば、オン電
圧の増加を効果的に抑制でき、オン電圧の低い素子を実
現できることが分かる。
【００６５】同様に、耐圧が３．３ｋＶ、４．５ｋＶの
素子の場合も、トレンチ間隔Ｗｓを１．５μｍ以下にす
れば、オン電圧の増加を効果的に抑制でき、オン電圧の
低い素子を実現できることが分かる。すなわち、素子の
耐圧に関係なく、微細設計ルールを適用してトレンチ間
隔Ｗｓを１．５μｍ以下にすることで、オン電圧の低い
ＩＧＢＴを実現できるようになる。
素子の場合も、トレンチ間隔Ｗｓを１．５μｍ以下にす
れば、オン電圧の増加を効果的に抑制でき、オン電圧の
低い素子を実現できることが分かる。すなわち、素子の
耐圧に関係なく、微細設計ルールを適用してトレンチ間
隔Ｗｓを１．５μｍ以下にすることで、オン電圧の低い
ＩＧＢＴを実現できるようになる。
【００６６】図３に、本素子についてのオン電圧のトレ
ンチ間隔Ｗｓおよびトレンチ６の深さ（トレンチ深さ）
ｌｔの依存性を示す。
ンチ間隔Ｗｓおよびトレンチ６の深さ（トレンチ深さ）
ｌｔの依存性を示す。
【００６７】図から、トレンチ深さｌｔが２μｍおよび
６μｍのいずれの場合も、トレンチ間隔Ｗｓを１．５μ
ｍ以下にして素子を微細化すれば、オン電圧の増加を効
果的に抑制でき、オン電圧の低い素子を実現できること
が分かる。
６μｍのいずれの場合も、トレンチ間隔Ｗｓを１．５μ
ｍ以下にして素子を微細化すれば、オン電圧の増加を効
果的に抑制でき、オン電圧の低い素子を実現できること
が分かる。
【００６８】また、図から、トレンチ深さｌｔが６μｍ
の素子の方が若干特性が良いが、トレンチ深さｌｔが２
μｍの素子でも遜色のない特性を実現できていることが
分かる。すなわち、微細設計のＩＧＢＴの場合には、深
いトレンチ６は必ずしも必要なく、トレンチ深さｌｔは
２μｍもあれば十分であることが分かる。
の素子の方が若干特性が良いが、トレンチ深さｌｔが２
μｍの素子でも遜色のない特性を実現できていることが
分かる。すなわち、微細設計のＩＧＢＴの場合には、深
いトレンチ６は必ずしも必要なく、トレンチ深さｌｔは
２μｍもあれば十分であることが分かる。
【００６９】また、本実施形態のようにトレンチ６の間
隔を１．５μｍ以下にすると、オン抵抗を効果的に低く
することができる。すなわち、トレンチ６の間隔を微細
にすることにより、素子面積を同じとした場合にトレン
チ６の本数が増え、その結果としてチャネル幅が大きく
なってオン抵抗が減少する。
隔を１．５μｍ以下にすると、オン抵抗を効果的に低く
することができる。すなわち、トレンチ６の間隔を微細
にすることにより、素子面積を同じとした場合にトレン
チ６の本数が増え、その結果としてチャネル幅が大きく
なってオン抵抗が減少する。
【００７０】また、チャネルからｎ型ベース層３に流れ
込む電子電流の横方向に流れる成分が、トレンチ６の間
隔が微細であるために殆ど無視できるようになり、その
結果としてオン抵抗が減少する。
込む電子電流の横方向に流れる成分が、トレンチ６の間
隔が微細であるために殆ど無視できるようになり、その
結果としてオン抵抗が減少する。
【００７１】さらに、実施形態のようにトレンチ６の間
隔を１．５μｍ以下にすると、ラッチアップの発生を効
果的に防止できる。すなわち、ターンオフ時にｎ型ベー
ス層３からｐ型ベース層４に流れ込む正孔電流のうちの
ｎ型ベース層５下を流れてｐ型コンタクト層９、ソース
電極１１へと抜ける電流成分の、ｎ型ソース層５下を流
れる横方向抵抗による電圧降下が、トレンチ６の間隔が
微細であるために少なくなり、その結果、ｐ型ベース層
４とｎ型ソース層５が順バイアスされることに起因した
寄生サイリスタによるラッチアップを防止できるように
なる。
隔を１．５μｍ以下にすると、ラッチアップの発生を効
果的に防止できる。すなわち、ターンオフ時にｎ型ベー
ス層３からｐ型ベース層４に流れ込む正孔電流のうちの
ｎ型ベース層５下を流れてｐ型コンタクト層９、ソース
電極１１へと抜ける電流成分の、ｎ型ソース層５下を流
れる横方向抵抗による電圧降下が、トレンチ６の間隔が
微細であるために少なくなり、その結果、ｐ型ベース層
４とｎ型ソース層５が順バイアスされることに起因した
寄生サイリスタによるラッチアップを防止できるように
なる。
【００７２】また、本実施形態において、ｎ型ベース層
３の不純物濃度をＮ［／ｃｍ3 ］、ｐ型ベース層４とｎ
型ベース層３との接合部からトレンチ６の先端部（トレ
ンチ底部）までの距離をａ［ｃｍ］としたときに、ａ2
≦（１．３１５×１０7 ）／Ｎ［／ｃｍ3 ］の関係を満
たすようにすることが好ましい。
３の不純物濃度をＮ［／ｃｍ3 ］、ｐ型ベース層４とｎ
型ベース層３との接合部からトレンチ６の先端部（トレ
ンチ底部）までの距離をａ［ｃｍ］としたときに、ａ2
≦（１．３１５×１０7 ）／Ｎ［／ｃｍ3 ］の関係を満
たすようにすることが好ましい。
【００７３】その理由は次の通りである。ターンオフ時
にはソース電極１２、ゲート電極８ともに０Ｖになるの
で、ｐ型ベース層４とｎ型ベース層３との間のｐｎ接合
部分から電位差が生じる。
にはソース電極１２、ゲート電極８ともに０Ｖになるの
で、ｐ型ベース層４とｎ型ベース層３との間のｐｎ接合
部分から電位差が生じる。
【００７４】このとき、トレンチ６壁面に沿っても電位
差が生じるが、トレンチ６内のゲート電極８は０Ｖなの
で、ゲート電極８とトレンチ先端にあたる部分のｎ型ベ
ース層３との間のゲート酸化膜７にも電位差が生じる。
差が生じるが、トレンチ６内のゲート電極８は０Ｖなの
で、ゲート電極８とトレンチ先端にあたる部分のｎ型ベ
ース層３との間のゲート酸化膜７にも電位差が生じる。
【００７５】例えば、ゲートの駆動電圧５Ｖ系の素子で
は、素子の信頼性を考えると、つまり電位差が大きくな
るとゲート酸化膜７が破壊する恐れがあるので、この電
位差を１Ｖ以下に抑えることが好ましい。
は、素子の信頼性を考えると、つまり電位差が大きくな
るとゲート酸化膜７が破壊する恐れがあるので、この電
位差を１Ｖ以下に抑えることが好ましい。
【００７６】ここで、ｐ型ベース層４、ｎ型ベース層３
に生じる電位差Ｖは、素電荷ｑ［Ｃ］、ｎ型ベース層３
の不純物濃度をＮ［／ｃｍ3 ］、シリコンの誘電率εSi
［Ｆ／ｃｍ］、ｐ型ベース層４とｎ型ベース層３との接
合部からトレンチ６の先端部（トレンチ底部）までの距
離をａ［ｃｍ］とすると、 Ｖ＝（ｑＮ／２εSi）×ａ2 と表わされる。そして、この電位差を１Ｖ以内に抑える
ためには、 １≧（ｑＮ／２εSi）×ａ2 の関係式を満たせば良い。
に生じる電位差Ｖは、素電荷ｑ［Ｃ］、ｎ型ベース層３
の不純物濃度をＮ［／ｃｍ3 ］、シリコンの誘電率εSi
［Ｆ／ｃｍ］、ｐ型ベース層４とｎ型ベース層３との接
合部からトレンチ６の先端部（トレンチ底部）までの距
離をａ［ｃｍ］とすると、 Ｖ＝（ｑＮ／２εSi）×ａ2 と表わされる。そして、この電位差を１Ｖ以内に抑える
ためには、 １≧（ｑＮ／２εSi）×ａ2 の関係式を満たせば良い。
【００７７】ここで、ｑ＝１．６０２１８×１０
-19 ［Ｃ］、εSi＝ε0 ×１１．９＝８．８５４１８×
１０-14 ×１１．９［Ｆ／ｃｍ］を代入すると、１≧
｛（１．６０２１８×１０-19 ×Ｎ）／（２×８．８５
４１８×１０-14×１１．９）｝×ａ2 となり、これを
変形して、ａ2 ≦（１．３１５×１０7 ）／Ｎ［／ｃｍ
3 ］が得られる。
-19 ［Ｃ］、εSi＝ε0 ×１１．９＝８．８５４１８×
１０-14 ×１１．９［Ｆ／ｃｍ］を代入すると、１≧
｛（１．６０２１８×１０-19 ×Ｎ）／（２×８．８５
４１８×１０-14×１１．９）｝×ａ2 となり、これを
変形して、ａ2 ≦（１．３１５×１０7 ）／Ｎ［／ｃｍ
3 ］が得られる。
【００７８】したがって、上式を満たすように、トレン
チ６の深さａ、ｎ型ベース層３の不純物濃度Ｎを選ぶこ
とにより、ゲート酸化膜７の絶縁破壊による信頼性の低
下を防止できるようになる。
チ６の深さａ、ｎ型ベース層３の不純物濃度Ｎを選ぶこ
とにより、ゲート酸化膜７の絶縁破壊による信頼性の低
下を防止できるようになる。
【００７９】（第２の実施形態）図４は、本発明の第２
の実施形態に係るＩＧＢＴを示す断面図である。なお、
図１と対応する部分には図１と同一符号を付してあり、
詳細な説明は省略する（他の実施形態も同様）。
の実施形態に係るＩＧＢＴを示す断面図である。なお、
図１と対応する部分には図１と同一符号を付してあり、
詳細な説明は省略する（他の実施形態も同様）。
【００８０】本実施形態が第１の実施形態と異なる点
は、ｎ型バッファ層２の裏面からｐ型不純物のイオン注
入を行って浅いｐ型ドレイン層１を形成したことにあ
る。ｐ型ドレイン層１の厚さ（拡散深さ）は０．１〜３
μｍ程度、表面の不純物濃度は１×１０18〜５×１０19
ｃｍ-3程度である。
は、ｎ型バッファ層２の裏面からｐ型不純物のイオン注
入を行って浅いｐ型ドレイン層１を形成したことにあ
る。ｐ型ドレイン層１の厚さ（拡散深さ）は０．１〜３
μｍ程度、表面の不純物濃度は１×１０18〜５×１０19
ｃｍ-3程度である。
【００８１】基板全体（ｐ型ドレイン層１＋ｎ型バッフ
ァ層２＋ｎ型ベース層３（基板本体））の厚さは数１０
μｍ程度になる。図５に、基板の不純物プロファイルの
一例を示す。図には、ｎ型ベース層３の不純物濃度は一
定で５０μｍの深さまであり、その下にｎ型バッファ層
２、さらにその下に表面濃度が１×１０19ｃｍ-3、拡散
深さ０．３μｍのｐ型ドレイン層１がある。
ァ層２＋ｎ型ベース層３（基板本体））の厚さは数１０
μｍ程度になる。図５に、基板の不純物プロファイルの
一例を示す。図には、ｎ型ベース層３の不純物濃度は一
定で５０μｍの深さまであり、その下にｎ型バッファ層
２、さらにその下に表面濃度が１×１０19ｃｍ-3、拡散
深さ０．３μｍのｐ型ドレイン層１がある。
【００８２】このようにｐ型ドレイン層１の厚さを薄く
したところ、ｐ型ドレイン層１からの正孔の注入効率が
下がるため、ｎ型ベース層３におけるキャリアの蓄積量
が減少し、その結果としてターンオフの際のキャリアの
排出が効率的に行われ、ターンオフ時のフォールタイム
を短くできた。また、この構造では基板のライフタイム
コントロールを行わなくても、２０ｎ秒という高速なタ
ーンオフ動作が可能となることが分かった。
したところ、ｐ型ドレイン層１からの正孔の注入効率が
下がるため、ｎ型ベース層３におけるキャリアの蓄積量
が減少し、その結果としてターンオフの際のキャリアの
排出が効率的に行われ、ターンオフ時のフォールタイム
を短くできた。また、この構造では基板のライフタイム
コントロールを行わなくても、２０ｎ秒という高速なタ
ーンオフ動作が可能となることが分かった。
【００８３】図６〜図８に、本実施形態のＩＧＢＴの形
成方法を示す。
成方法を示す。
【００８４】図６に示す形成方法では、高抵抗のｎ型ベ
ース層３としてのｎ型シリコン基板をラッピング等によ
り薄層化し（図６（ａ）、図６（ｂ））、次にｎ型ベー
ス層３裏面からのｎ型不純物のイオン注入、その後のア
ニールによってｎ型バッファ層２を形成し（図６
（ｃ））、次にｎ型ベース層３にトレンチゲート構造
（トレンチ内にゲート絶縁膜を介してゲート電極が埋め
込まれてなる構造）を形成し（図６（ｄ））、最後にｎ
型バッファ層２の裏面からのｐ型不純物のイオン注入、
その後のアニールによって高不純物濃度のｐ型ドレイン
層を形成する（図６（ｅ））。
ース層３としてのｎ型シリコン基板をラッピング等によ
り薄層化し（図６（ａ）、図６（ｂ））、次にｎ型ベー
ス層３裏面からのｎ型不純物のイオン注入、その後のア
ニールによってｎ型バッファ層２を形成し（図６
（ｃ））、次にｎ型ベース層３にトレンチゲート構造
（トレンチ内にゲート絶縁膜を介してゲート電極が埋め
込まれてなる構造）を形成し（図６（ｄ））、最後にｎ
型バッファ層２の裏面からのｐ型不純物のイオン注入、
その後のアニールによって高不純物濃度のｐ型ドレイン
層を形成する（図６（ｅ））。
【００８５】図７に示す形成方法が図６のそれと異なる
点は、ｎ型ベース層３としてのｎ型シリコン基板の薄層
化の前にトレンチゲート構造を形成することにある。
点は、ｎ型ベース層３としてのｎ型シリコン基板の薄層
化の前にトレンチゲート構造を形成することにある。
【００８６】すなわち、ｎ型ベース層３としてのｎ型シ
リコン基板にトレンチゲート構造を形成してから（図７
（ａ）、図７（ｂ））、ｎ型ベース層（ｎ型シリコン基
板）３の裏面から薄層化（図７（ｃ））、ｎ型バッファ
層２の形成（図７（ｄ））、ｐ型ドレイン層１の形成
（図７（ｅ））を行う。
リコン基板にトレンチゲート構造を形成してから（図７
（ａ）、図７（ｂ））、ｎ型ベース層（ｎ型シリコン基
板）３の裏面から薄層化（図７（ｃ））、ｎ型バッファ
層２の形成（図７（ｄ））、ｐ型ドレイン層１の形成
（図７（ｅ））を行う。
【００８７】図８に示す形成方法の特徴は、ｎ型バッフ
ァ層２を出発にしてｐ型シリコン基板（ｐ型エミッタ
層）１を形成することにある。
ァ層２を出発にしてｐ型シリコン基板（ｐ型エミッタ
層）１を形成することにある。
【００８８】すなわち、最初にｎ型バッファ層２として
のｎ型シリコン基板上に高抵抗のｎ型ベース層３として
のｎ型エピタキシャルシリコン層を形成し（図８
（ａ）、図８（ｂ））、次にｎ型ベース層３にトレンチ
ゲート構造（図８（ｃ））を形成し、次にｎ型バッファ
層２としてのｎ型シリコン基板を例えば裏面からラッピ
ングして薄層化し（図８（ｄ））、最後にｎ型バッファ
層２の裏面からのｐ型不純物のイオン注入、その後のア
ニールによってｐ型ドレイン層１を形成する（図８
（ｅ））。
のｎ型シリコン基板上に高抵抗のｎ型ベース層３として
のｎ型エピタキシャルシリコン層を形成し（図８
（ａ）、図８（ｂ））、次にｎ型ベース層３にトレンチ
ゲート構造（図８（ｃ））を形成し、次にｎ型バッファ
層２としてのｎ型シリコン基板を例えば裏面からラッピ
ングして薄層化し（図８（ｄ））、最後にｎ型バッファ
層２の裏面からのｐ型不純物のイオン注入、その後のア
ニールによってｐ型ドレイン層１を形成する（図８
（ｅ））。
【００８９】図７、図８に示す形成方法では、トレント
ゲート構造の形成工程中における基板（図７ではｎ型ベ
ース層３、図８ではｎ型バッファ層２）は通常の基板と
同じで厚いため、通常の製造ラインを利用できるという
利点がある。
ゲート構造の形成工程中における基板（図７ではｎ型ベ
ース層３、図８ではｎ型バッファ層２）は通常の基板と
同じで厚いため、通常の製造ラインを利用できるという
利点がある。
【００９０】一方、図６に示す形成方法では、薄層基板
の製造ラインで形成可能で、またトレンチゲート構造形
成後にｎ型バッファ層２を形成するための拡散工程が入
らないので、トレンチゲート構造を構成するｎ型ソース
層５、ｐ型コンタクト層９等に影響を与えずに済むとい
う利点がある。
の製造ラインで形成可能で、またトレンチゲート構造形
成後にｎ型バッファ層２を形成するための拡散工程が入
らないので、トレンチゲート構造を構成するｎ型ソース
層５、ｐ型コンタクト層９等に影響を与えずに済むとい
う利点がある。
【００９１】（第３の実施形態）図９は、本発明の第３
の実施形態に係るＩＧＢＴを示す断面図である。
の実施形態に係るＩＧＢＴを示す断面図である。
【００９２】本実施形態が第１の実施形態と異なる点
は、ｐ型シリコン基板１にプロトンを照射して結晶欠陥
領域１４、すなわちキャリアのライフタイムが短い領域
を形成し、ライフタイムコントロールを行うことにあ
る。これにより、正孔の注入効率が下がってその結果タ
ーンオフ時のフォールタイムが短くなり、第２の実施形
態と同様にターンオフ特性に優れたＩＧＢＴを実現でき
るようになる。
は、ｐ型シリコン基板１にプロトンを照射して結晶欠陥
領域１４、すなわちキャリアのライフタイムが短い領域
を形成し、ライフタイムコントロールを行うことにあ
る。これにより、正孔の注入効率が下がってその結果タ
ーンオフ時のフォールタイムが短くなり、第２の実施形
態と同様にターンオフ特性に優れたＩＧＢＴを実現でき
るようになる。
【００９３】（第４の実施形態）図１０は、本発明の第
４の実施形態に係るＩＧＢＴを示す断面図である。
４の実施形態に係るＩＧＢＴを示す断面図である。
【００９４】本実施形態が第１の実施形態と異なる点
は、ｐ型シリコン基板１とｎ型バッファ層２との間にｐ
型またはｐ- 型シリコン層１５を設け、このｐ型または
ｐ- 型シリコン層１５にプロトンを照射して結晶欠陥領
域１４を形成したことにある。本実施形態でも第２の実
施形態と同様にターンオフ特性に優れたＩＧＢＴを実現
できるようになる。
は、ｐ型シリコン基板１とｎ型バッファ層２との間にｐ
型またはｐ- 型シリコン層１５を設け、このｐ型または
ｐ- 型シリコン層１５にプロトンを照射して結晶欠陥領
域１４を形成したことにある。本実施形態でも第２の実
施形態と同様にターンオフ特性に優れたＩＧＢＴを実現
できるようになる。
【００９５】（第５の実施形態）図１１に、第１の実施
形態のＩＧＢＴとその制御回路を同一基板に形成した高
耐圧の半導体装置の断面図を示す。制御回路はｎ型ベー
ス層３上に絶縁膜１６を介して形成されている。制御回
路を構成する半導体素子はポリシリコン膜に形成してあ
る。
形態のＩＧＢＴとその制御回路を同一基板に形成した高
耐圧の半導体装置の断面図を示す。制御回路はｎ型ベー
ス層３上に絶縁膜１６を介して形成されている。制御回
路を構成する半導体素子はポリシリコン膜に形成してあ
る。
【００９６】図には、半導体素子として、ｎｐｎバイポ
ーラトランジスタＴｒ１、ｎチャネルＭＯＳトランジス
タＴｒ２、ｐチャネルＭＯＳトランジスタＴｒ３が示さ
れている。また、図中、１７は層間絶縁膜を示してい
る。
ーラトランジスタＴｒ１、ｎチャネルＭＯＳトランジス
タＴｒ２、ｐチャネルＭＯＳトランジスタＴｒ３が示さ
れている。また、図中、１７は層間絶縁膜を示してい
る。
【００９７】ＩＧＢＴはオン電圧が低いので、単結晶シ
リコンよりも耐圧の点では劣っているが安価なポリシリ
コンで制御回路を形成することができ、これにより高耐
圧の半導体装置を安価に製造することが可能となる。
リコンよりも耐圧の点では劣っているが安価なポリシリ
コンで制御回路を形成することができ、これにより高耐
圧の半導体装置を安価に製造することが可能となる。
【００９８】図１２に、本実施形態の変形例を示す。こ
の変形例では、ＩＧＢＴのゲート電極８を図示しないゲ
ートパッドまで引き出すポリシリコンゲート電極１８上
に、厚い層間絶縁膜１７を介して制御回路を構成するト
ランジスタＴｒ２，Ｔｒ３等の半導体素子を形成してい
る。この場合も、図１１の高耐圧の半導体装置と同様に
安価に製造することが可能となる。
の変形例では、ＩＧＢＴのゲート電極８を図示しないゲ
ートパッドまで引き出すポリシリコンゲート電極１８上
に、厚い層間絶縁膜１７を介して制御回路を構成するト
ランジスタＴｒ２，Ｔｒ３等の半導体素子を形成してい
る。この場合も、図１１の高耐圧の半導体装置と同様に
安価に製造することが可能となる。
【００９９】ゲート電極８には±５〜１２Ｖ程度の低い
電圧しか印加されず、しかも制御回路を構成する半導体
素子とポリシリコンゲート電極１８とは厚い層間絶縁膜
１７で隔たれているので、制御回路はＩＧＢＴ（出力
段）の影響を受けずに独立に動作することが可能であ
る。
電圧しか印加されず、しかも制御回路を構成する半導体
素子とポリシリコンゲート電極１８とは厚い層間絶縁膜
１７で隔たれているので、制御回路はＩＧＢＴ（出力
段）の影響を受けずに独立に動作することが可能であ
る。
【０１００】図１３および図１４に、他の変形例の平面
図および同平面図のＡ―Ａ' 断面図をそれぞれ示す。こ
の変形例が先の図１２の変形例と異なる点は、耐圧を持
たせるための高不純物濃度のｐ型ストッパ層１９をポリ
シリコンゲート電極１８の下まで形成したことにある。
このようにｐ型ストッパ層１９を延ばしても制御回路へ
の影響は無い。この場合も、図１１の高耐圧の半導体装
置と同様に安価に製造することが可能となる。
図および同平面図のＡ―Ａ' 断面図をそれぞれ示す。こ
の変形例が先の図１２の変形例と異なる点は、耐圧を持
たせるための高不純物濃度のｐ型ストッパ層１９をポリ
シリコンゲート電極１８の下まで形成したことにある。
このようにｐ型ストッパ層１９を延ばしても制御回路へ
の影響は無い。この場合も、図１１の高耐圧の半導体装
置と同様に安価に製造することが可能となる。
【０１０１】図１５に、さらに別の変形例の断面図を示
す。この変形例が先の図１３および図１４の変形例と異
なる点は、制御回路を構成するトランジスタＴｒ２，Ｔ
ｒ３等の半導体素子をポリシリコンゲート電極１８より
も外側のｐ型ストッパ層１９上に形成したことにある。
ｐ型ストッパ層１９はアース電位であるため、この場合
も制御回路への影響は無い。この場合も、図１１の高耐
圧の半導体装置と同様に安価に製造することが可能とな
る。
す。この変形例が先の図１３および図１４の変形例と異
なる点は、制御回路を構成するトランジスタＴｒ２，Ｔ
ｒ３等の半導体素子をポリシリコンゲート電極１８より
も外側のｐ型ストッパ層１９上に形成したことにある。
ｐ型ストッパ層１９はアース電位であるため、この場合
も制御回路への影響は無い。この場合も、図１１の高耐
圧の半導体装置と同様に安価に製造することが可能とな
る。
【０１０２】他の変形例としては、ＩＧＢＴ（出力段）
上部の空きスペースに、制御回路を構成するトランジス
タＴｒ２，Ｔｒ３等の半導体素子を形成することが考え
られる。また、他の実施形態のＩＧＢＴを用いても良
い。
上部の空きスペースに、制御回路を構成するトランジス
タＴｒ２，Ｔｒ３等の半導体素子を形成することが考え
られる。また、他の実施形態のＩＧＢＴを用いても良
い。
【０１０３】（第６の実施形態）図１６は本発明の第６
の実施形態に係るＩＧＢＴの平面図、図１７は図１６の
ＩＧＢＴのＡ−Ａ’断面図である。
の実施形態に係るＩＧＢＴの平面図、図１７は図１６の
ＩＧＢＴのＡ−Ａ’断面図である。
【０１０４】本実施形態が第１の実施形態と異なる点
は、ｎ型ソース層５がトレンチ６の貫通する第１ｎ型ソ
ース層５ａと、第１ｎ型ソース層５ａよりも浅くかつよ
り高不純物濃度のｐ型コンタクト層９と接する第２ｎ型
ソース層５ｂとから構成されていることにある。
は、ｎ型ソース層５がトレンチ６の貫通する第１ｎ型ソ
ース層５ａと、第１ｎ型ソース層５ａよりも浅くかつよ
り高不純物濃度のｐ型コンタクト層９と接する第２ｎ型
ソース層５ｂとから構成されていることにある。
【０１０５】本実施形態によれば、第２ｎ型ソース層５
ｂを第１ｎ型ソース層５ａよりも薄くしているので、こ
れらをイオン注入法により形成すれば、第２ｎ型ソース
層５ｂ下のｐ型ベース層４の抵抗を第１ｎ型ソース層５
ａ下のｐ型ベース層４の抵抗よりも低くでき、これによ
りｐ型ベース層４の横方向に流れる正孔電流Ｉｈによる
電圧降下を小さくできる。
ｂを第１ｎ型ソース層５ａよりも薄くしているので、こ
れらをイオン注入法により形成すれば、第２ｎ型ソース
層５ｂ下のｐ型ベース層４の抵抗を第１ｎ型ソース層５
ａ下のｐ型ベース層４の抵抗よりも低くでき、これによ
りｐ型ベース層４の横方向に流れる正孔電流Ｉｈによる
電圧降下を小さくできる。
【０１０６】したがって、本実施形態によれば、大電流
が流れることによる寄生サイリスタのラッチアップの発
生を防止できるようになる。第２ｎ型ソース層５ｂ下の
ｐ型ベース層４の抵抗を第１ｎ型ソース層５ａ下のｐ型
ベース層４の抵抗よりも低くできるのは、第２ｎ型ソー
ス層５ｂのほうが第１ｎ型ソース層５ａよりも浅く、し
かも不純物濃度が高いため、第２ｎ型ソース層５ｂ下の
ｐ型ベース層４のほうが第１ｎ型ソース層５ａ下のｐ型
ベース層４よりも補償されずに残るｐ型不純物の量が多
くなり、シート抵抗が下がるからである。
が流れることによる寄生サイリスタのラッチアップの発
生を防止できるようになる。第２ｎ型ソース層５ｂ下の
ｐ型ベース層４の抵抗を第１ｎ型ソース層５ａ下のｐ型
ベース層４の抵抗よりも低くできるのは、第２ｎ型ソー
ス層５ｂのほうが第１ｎ型ソース層５ａよりも浅く、し
かも不純物濃度が高いため、第２ｎ型ソース層５ｂ下の
ｐ型ベース層４のほうが第１ｎ型ソース層５ａ下のｐ型
ベース層４よりも補償されずに残るｐ型不純物の量が多
くなり、シート抵抗が下がるからである。
【０１０７】また、図１６に示した第１ｎ型ソース層５
ａの電流経路Ｃabc に沿ったところの電子電流による電
圧降下は、位置Ｐa 、位置Ｐb 、位置Ｐc の順で大きく
なる。
ａの電流経路Ｃabc に沿ったところの電子電流による電
圧降下は、位置Ｐa 、位置Ｐb 、位置Ｐc の順で大きく
なる。
【０１０８】ここで、第１ｎ型ソース層５ａは第２ｎ型
ソース層５ｂよりも低不純物濃度なので、素子内にある
程度のレベルの電流が流れ始めると、第２ｎ型ソース層
５ｂの抵抗による電位差が生じて位置Ｐｃでの電圧が上
がり、位置Ｐc とゲート電極８との間の電位差が小さく
なることによって、つまりゲート電圧が低下することに
よって、チャネルの形成が抑制されたり、あるいはチャ
ネルが消滅するので、素子内に大電流が流れることを防
止できる。
ソース層５ｂよりも低不純物濃度なので、素子内にある
程度のレベルの電流が流れ始めると、第２ｎ型ソース層
５ｂの抵抗による電位差が生じて位置Ｐｃでの電圧が上
がり、位置Ｐc とゲート電極８との間の電位差が小さく
なることによって、つまりゲート電圧が低下することに
よって、チャネルの形成が抑制されたり、あるいはチャ
ネルが消滅するので、素子内に大電流が流れることを防
止できる。
【０１０９】したがって、本実施形態によれば、素子内
に大電流が流れることによる負荷短絡時における素子破
壊を防止できるようになる。なお、寸法に関しては、図
中、Ｗ１の寸法は２μｍ以下、Ｗ２は抵抗を高くするた
めに１μｍ以下好ましくは０．５μｍ以下に設定する。
に大電流が流れることによる負荷短絡時における素子破
壊を防止できるようになる。なお、寸法に関しては、図
中、Ｗ１の寸法は２μｍ以下、Ｗ２は抵抗を高くするた
めに１μｍ以下好ましくは０．５μｍ以下に設定する。
【０１１０】図１８および図１９は、本実施形態のＩＧ
ＢＴの製造方法を示す工程断面図である。
ＢＴの製造方法を示す工程断面図である。
【０１１１】まず、図１８（ａ）に示すように、高抵抗
のｎ型ベース層３の表面にｐ型ベース層４を形成し、次
にｐ型ベース層４の表面に第１ｎ型ソース層５ａを選択
的に形成する。
のｎ型ベース層３の表面にｐ型ベース層４を形成し、次
にｐ型ベース層４の表面に第１ｎ型ソース層５ａを選択
的に形成する。
【０１１２】次に図１８（ｂ）に示すように、ＳｉＯ2
からなるマスクパターン２０を形成した後、このマスク
パターン２０をマスクにして第１ソース層５ａ、ｐ型ベ
ース層４、ｎ型ベース層３をＲＩＥ法にてエッチング
し、トレンチ６を形成する。次にＣＤＥ法にてトレンチ
６の表面を平坦化した後、マスクパターン２０を除去す
る。
からなるマスクパターン２０を形成した後、このマスク
パターン２０をマスクにして第１ソース層５ａ、ｐ型ベ
ース層４、ｎ型ベース層３をＲＩＥ法にてエッチング
し、トレンチ６を形成する。次にＣＤＥ法にてトレンチ
６の表面を平坦化した後、マスクパターン２０を除去す
る。
【０１１３】次に図１８（ｃ）に示すように、ゲート酸
化膜７を全面に形成した後、トレンチ６の内部を埋め込
むようにゲート電極となるポリシリコン膜８を全面に堆
積する。
化膜７を全面に形成した後、トレンチ６の内部を埋め込
むようにゲート電極となるポリシリコン膜８を全面に堆
積する。
【０１１４】次に図１９（ｄ）に示すように、ポリシリ
コン膜８をエッチバックにて平坦化し、砒素等のｎ型不
純物のイオン注入により高不純物濃度の第２ｎ型ソース
層５ｂを形成した後、ボロン等のｐ型不純物のイオン注
入によりｐ型コンタクト層９を形成する。この後、ＣＶ
Ｄ法にて層間絶縁膜１０としての酸化膜を全面に堆積す
る。
コン膜８をエッチバックにて平坦化し、砒素等のｎ型不
純物のイオン注入により高不純物濃度の第２ｎ型ソース
層５ｂを形成した後、ボロン等のｐ型不純物のイオン注
入によりｐ型コンタクト層９を形成する。この後、ＣＶ
Ｄ法にて層間絶縁膜１０としての酸化膜を全面に堆積す
る。
【０１１５】なお、各イオン注入でマスクを用いるが図
示していない。また、各イオン注入後に不純物のアニー
ルを行っても良いが、まとめて同時に行っても良い。
示していない。また、各イオン注入後に不純物のアニー
ルを行っても良いが、まとめて同時に行っても良い。
【０１１６】次に図１９（ｅ）に示すように、層間絶縁
膜１０にｎ型ソース層５およびｐ型コンタクト層９に対
してのコンタクトホール１１を開口した後、このコンタ
クトホール１１を介してｎ型ソース層５およびｐ型コン
タクト層９にコンタクトする例えばＡｌからなるソース
電極１２を形成する。
膜１０にｎ型ソース層５およびｐ型コンタクト層９に対
してのコンタクトホール１１を開口した後、このコンタ
クトホール１１を介してｎ型ソース層５およびｐ型コン
タクト層９にコンタクトする例えばＡｌからなるソース
電極１２を形成する。
【０１１７】次に図７（ｄ）、図７（ｅ）に示した方法
に従って、ｐ型ドレイン層１、ｎ型バッファ層２を形成
する。最後に、ｐ型ドレイン層１の裏面にドレイン電極
１３を形成してＩＧＢＴが完成する。
に従って、ｐ型ドレイン層１、ｎ型バッファ層２を形成
する。最後に、ｐ型ドレイン層１の裏面にドレイン電極
１３を形成してＩＧＢＴが完成する。
【０１１８】図２０および図２１に、本実施形態の変形
例の平面図および同平面図のＢ−Ｂ' 断面図をそれぞれ
示す。この変形例は、図１６、図１７のＩＧＢＴにおい
て、チャネル長方向に関して隣り合っている第２ｎ型ソ
ース層５ｂを繋げて一体化したものである。
例の平面図および同平面図のＢ−Ｂ' 断面図をそれぞれ
示す。この変形例は、図１６、図１７のＩＧＢＴにおい
て、チャネル長方向に関して隣り合っている第２ｎ型ソ
ース層５ｂを繋げて一体化したものである。
【０１１９】図２２および図２３に、他の変形例の平面
図および同平面図のＢ−Ｂ' 断面図をそれぞれ示す。本
変形例のように、第１ｎ型ソース層５ａを用いず、第２
ｎ型ソース層５ｂのみを用いても、Ｗ２の寸法を小さく
して経路Ｃabc における抵抗を高くすることによって、
素子内に大電流が流れることを防止できる。
図および同平面図のＢ−Ｂ' 断面図をそれぞれ示す。本
変形例のように、第１ｎ型ソース層５ａを用いず、第２
ｎ型ソース層５ｂのみを用いても、Ｗ２の寸法を小さく
して経路Ｃabc における抵抗を高くすることによって、
素子内に大電流が流れることを防止できる。
【０１２０】図２４に、さらに別の変形例の平面図を示
す。本変形例のように、第２ｎ型ソース層５ｂをトレン
チ６の近傍まで延ばしても、Ｗ２の寸法を小さくして経
路Ｃabc における抵抗を高くすれば、第１ｎ型ソース層
５ａでの電圧降下により、素子内に大電流が流れること
を防止できる。
す。本変形例のように、第２ｎ型ソース層５ｂをトレン
チ６の近傍まで延ばしても、Ｗ２の寸法を小さくして経
路Ｃabc における抵抗を高くすれば、第１ｎ型ソース層
５ａでの電圧降下により、素子内に大電流が流れること
を防止できる。
【０１２１】図３４に、さらにまた別の変形例の平面図
を示す。このようソースパターンであれば、図２２の変
形例よりもＷ１の寸法を小さくできる。
を示す。このようソースパターンであれば、図２２の変
形例よりもＷ１の寸法を小さくできる。
【０１２２】（第７の実施形態）図２５〜図２７は、本
発明の第６の実施形態に係るＩＧＢＴの製造方法を示す
工程断面図である。なお、本実施形態はｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化に特徴があるので、ｎ型ベース層より下の構造は図に
は示していない。
発明の第６の実施形態に係るＩＧＢＴの製造方法を示す
工程断面図である。なお、本実施形態はｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化に特徴があるので、ｎ型ベース層より下の構造は図に
は示していない。
【０１２３】まず、ｐ型ドレイン層、ｎ型バッファ層、
ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構
造を形成する。このような構造は、図６〜図８に示した
形成方法のいずれの方法を用いて形成しても良い。
ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構
造を形成する。このような構造は、図６〜図８に示した
形成方法のいずれの方法を用いて形成しても良い。
【０１２４】次に図２５（ａ）に示すように、ｐ型ベー
ス層４の表面を酸化して酸化膜（ＳｉＯ2 膜）２１を形
成した後、この酸化膜２１上に窒化膜２２を形成する。
ス層４の表面を酸化して酸化膜（ＳｉＯ2 膜）２１を形
成した後、この酸化膜２１上に窒化膜２２を形成する。
【０１２５】次に図２５（ｂ）に示すように、酸化膜２
１、窒化膜２２をパターニングして第１ｎ型ソース層５
ａの形成領域および引き出しゲート電極の形成領域上に
開口部を形成する。図２８（ａ）に、この段階の平面パ
ターンを示す。図中、斜線の領域は酸化膜２１、窒化膜
２２の開口部を示している。
１、窒化膜２２をパターニングして第１ｎ型ソース層５
ａの形成領域および引き出しゲート電極の形成領域上に
開口部を形成する。図２８（ａ）に、この段階の平面パ
ターンを示す。図中、斜線の領域は酸化膜２１、窒化膜
２２の開口部を示している。
【０１２６】次に同図（ｂ）に示すように、引き出しゲ
ート電極の形成領域上の開口部をレジスト２３によりマ
スクする。図２８（ｂ）に、この段階の平面パターンを
示す。図中、点領域はレジスト２３の開口部を示してい
る。
ート電極の形成領域上の開口部をレジスト２３によりマ
スクする。図２８（ｂ）に、この段階の平面パターンを
示す。図中、点領域はレジスト２３の開口部を示してい
る。
【０１２７】次に同図（ｂ）に示すように、レジスト２
３、酸化膜２１および窒化膜２２をマスクにして、ｐ型
ベース層４の表面にｎ型不純物を導入して第１ｎ型ソー
ス層５ａを形成する。ｎ型不純物はイオン注入または拡
散により導入する。この後、レジスト２３を剥離する。
３、酸化膜２１および窒化膜２２をマスクにして、ｐ型
ベース層４の表面にｎ型不純物を導入して第１ｎ型ソー
ス層５ａを形成する。ｎ型不純物はイオン注入または拡
散により導入する。この後、レジスト２３を剥離する。
【０１２８】次に図２５（ｃ）に示すように、引き出し
ゲート電極の形成領域上の開口部をＳｉＯ2 マスク２４
によりマスクする。このＳｉＯ2 マスク２４は全面にＳ
ｉＯ2 膜をＣＶＤ法により堆積し、このＳｉＯ2 膜をフ
ォトリソグラフィによりパターニングして形成する。
ゲート電極の形成領域上の開口部をＳｉＯ2 マスク２４
によりマスクする。このＳｉＯ2 マスク２４は全面にＳ
ｉＯ2 膜をＣＶＤ法により堆積し、このＳｉＯ2 膜をフ
ォトリソグラフィによりパターニングして形成する。
【０１２９】次に図２５（ｄ）に示すように、窒化膜２
２およびＳｉＯ2 マスク２４をマスクにして第１ｎ型ソ
ース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩＥ
法にて異方性エッチングして、トレンチ６を形成する。
この後、ＳｉＯ2 マスク２４を除去する。
２およびＳｉＯ2 マスク２４をマスクにして第１ｎ型ソ
ース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩＥ
法にて異方性エッチングして、トレンチ６を形成する。
この後、ＳｉＯ2 マスク２４を除去する。
【０１３０】次に図２６（ｅ）に示すように、酸化膜２
１の開口部の口径を例えばウエットエッチングにより広
げて、トレンチ６近傍周囲の第１ｎ型ソース層５ａの表
面を露出させる。
１の開口部の口径を例えばウエットエッチングにより広
げて、トレンチ６近傍周囲の第１ｎ型ソース層５ａの表
面を露出させる。
【０１３１】次に図２６（ｆ）に示すように、トレンチ
６の表面および露出した第１ｎ型ソース層５ａの表面を
酸化してゲート酸化膜７を形成する。このとき、引き出
しゲート電極の形成領域上のｐ型ベース層４の表面にも
ゲート酸化膜７が形成される。
６の表面および露出した第１ｎ型ソース層５ａの表面を
酸化してゲート酸化膜７を形成する。このとき、引き出
しゲート電極の形成領域上のｐ型ベース層４の表面にも
ゲート酸化膜７が形成される。
【０１３２】次に図２７（ｇ）に示すように、トレンチ
６および酸化膜２２の開口部を埋め込むように、ゲート
電極および引き出しゲート電極としてのポリシリコン膜
８を全面に堆積する。
６および酸化膜２２の開口部を埋め込むように、ゲート
電極および引き出しゲート電極としてのポリシリコン膜
８を全面に堆積する。
【０１３３】次に図２７（ｈ）に示すように、酸化膜２
１をストッパにしてポリシリコン膜８および窒化膜２２
をＣＭＰ等により研磨し、表面を平坦化することによっ
て、トレンチ６およびその上の酸化膜２１の開口部に埋
め込まれたゲート電極（ポリシリコン膜）８を形成す
る。
１をストッパにしてポリシリコン膜８および窒化膜２２
をＣＭＰ等により研磨し、表面を平坦化することによっ
て、トレンチ６およびその上の酸化膜２１の開口部に埋
め込まれたゲート電極（ポリシリコン膜）８を形成す
る。
【０１３４】このとき、図中右側の開口部内には引き出
しゲート電極８’が同時に埋め込み形成される。引き出
しゲート電極８’はゲート電極８と繋がっている。この
後、酸化膜２１を選択的にエッチング除去する。
しゲート電極８’が同時に埋め込み形成される。引き出
しゲート電極８’はゲート電極８と繋がっている。この
後、酸化膜２１を選択的にエッチング除去する。
【０１３５】次に図２７（ｉ）に示すように、ゲート電
極８および引き出しゲート電極８’の表面、ならびに酸
化膜２１を除去して露出した第１ｎ型ソース層５ａおよ
びｐ型ベース層４の表面を酸化して酸化膜２５（アンド
ープのスペーサ絶縁膜）を形成する。
極８および引き出しゲート電極８’の表面、ならびに酸
化膜２１を除去して露出した第１ｎ型ソース層５ａおよ
びｐ型ベース層４の表面を酸化して酸化膜２５（アンド
ープのスペーサ絶縁膜）を形成する。
【０１３６】ここで、酸化膜２５の膜厚は、ゲート電極
８の側壁に形成された酸化膜２５によって、第１ｎ型ソ
ース層５ａの表面がちょうど覆われる程度が好ましい。
酸化膜２５の膜厚が薄すぎると、第２ｎ型ソース層５ｂ
の形成工程で第１ｎ型ソース層５ａの領域が減少すぎて
しまう。逆に酸化膜２５の膜厚が厚すぎると、第１ｎ型
ソース層５ａと接しない第２ｎ型ソース層５ｂが形成さ
れてしまう。
８の側壁に形成された酸化膜２５によって、第１ｎ型ソ
ース層５ａの表面がちょうど覆われる程度が好ましい。
酸化膜２５の膜厚が薄すぎると、第２ｎ型ソース層５ｂ
の形成工程で第１ｎ型ソース層５ａの領域が減少すぎて
しまう。逆に酸化膜２５の膜厚が厚すぎると、第１ｎ型
ソース層５ａと接しない第２ｎ型ソース層５ｂが形成さ
れてしまう。
【０１３７】この後、同図（ｉ）に示すように、ゲート
側壁絶縁膜となるｎ型不純物を含んだＰＳＧ膜２６を全
面に堆積する。
側壁絶縁膜となるｎ型不純物を含んだＰＳＧ膜２６を全
面に堆積する。
【０１３８】次に図２７（ｊ）に示すように、ＰＳＧ膜
２６をＲＩＥ等により異方性エッチングし、ゲート電極
８の側壁にＰＳＧ膜２６を選択的に残置させるという、
いわゆる側壁残しにより、ゲート側壁絶縁膜（ＰＳＧ
膜）２６を形成する。
２６をＲＩＥ等により異方性エッチングし、ゲート電極
８の側壁にＰＳＧ膜２６を選択的に残置させるという、
いわゆる側壁残しにより、ゲート側壁絶縁膜（ＰＳＧ
膜）２６を形成する。
【０１３９】次に同図（ｊ）に示すように、ＰＳＧ膜２
６中の燐（Ｐ）をｐ型ベース層４の表面に拡散させ、第
１ｎ型ソース層５ａよりも浅くかつより高不純物濃度の
第２ｎ型ソース層５ｂを自己整合的に形成する。
６中の燐（Ｐ）をｐ型ベース層４の表面に拡散させ、第
１ｎ型ソース層５ａよりも浅くかつより高不純物濃度の
第２ｎ型ソース層５ｂを自己整合的に形成する。
【０１４０】次に図２７（ｋ）に示すように、ゲート電
極８およびゲート側壁絶縁膜２６をマスクにして、ｐ型
不純物イオンをｐ型ベース層４の表面に注入した後、ア
ニールを行ってｐ型コンタクト層９を自己整合的に形成
する。
極８およびゲート側壁絶縁膜２６をマスクにして、ｐ型
不純物イオンをｐ型ベース層４の表面に注入した後、ア
ニールを行ってｐ型コンタクト層９を自己整合的に形成
する。
【０１４１】次に図２７（ｌ）に示すように、全面に層
間絶縁膜１０を形成し、この層間絶縁膜１０にコンタク
トホール１１を開口し、このコンタクトホール１１を介
して第２ソース層５ｂおよびｐ型コンタクト層９にコン
タクトするソース電極１２を形成する。この後、ｐ型ド
レイン層（不図示）にドレイン電極（不図示）を形成し
てＩＧＢＴが完成する。
間絶縁膜１０を形成し、この層間絶縁膜１０にコンタク
トホール１１を開口し、このコンタクトホール１１を介
して第２ソース層５ｂおよびｐ型コンタクト層９にコン
タクトするソース電極１２を形成する。この後、ｐ型ド
レイン層（不図示）にドレイン電極（不図示）を形成し
てＩＧＢＴが完成する。
【０１４２】本実施形態によれば、第２ｎ型ソース層５
ｂおよびｐ型コンタクト層９を自己整合的に形成できる
ので、第２ｎ型ソース層５ｂおよびｐ型コンタクト層９
を微細化でき、これにより第２ｎ型ソース層５ｂおよび
ｐ型コンタクト層９に対するコンタクトホール１１を微
細化でき、素子の微細化を図れるようになる。
ｂおよびｐ型コンタクト層９を自己整合的に形成できる
ので、第２ｎ型ソース層５ｂおよびｐ型コンタクト層９
を微細化でき、これにより第２ｎ型ソース層５ｂおよび
ｐ型コンタクト層９に対するコンタクトホール１１を微
細化でき、素子の微細化を図れるようになる。
【０１４３】また、本実施形態によれば、表面が平坦な
ゲート電極８およびゲート引出し電極８’を形成できる
ので、これらの電極８，８’後に形成するソース電極１
２等の形成工程（後工程）が容易になる。
ゲート電極８およびゲート引出し電極８’を形成できる
ので、これらの電極８，８’後に形成するソース電極１
２等の形成工程（後工程）が容易になる。
【０１４４】なお、本実施形態の特徴は第２ｎ型ソース
層５ｂおよびｐ型コンタクト層９の形成方法ならびにゲ
ート電極８およびゲート引出し電極８’の平坦化にある
ので、それら以外のものは他の実施形態の方法により形
成しても良い。
層５ｂおよびｐ型コンタクト層９の形成方法ならびにゲ
ート電極８およびゲート引出し電極８’の平坦化にある
ので、それら以外のものは他の実施形態の方法により形
成しても良い。
【０１４５】（第８の実施形態）図２９、図３０は、本
発明の第８の実施形態に係るＩＧＢＴの製造方法を示す
工程断面図である。なお、本実施形態はｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化に特徴があるので、ｎ型ベース層より下の構造は図に
は示していない。
発明の第８の実施形態に係るＩＧＢＴの製造方法を示す
工程断面図である。なお、本実施形態はｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化に特徴があるので、ｎ型ベース層より下の構造は図に
は示していない。
【０１４６】まず、ｐ型ドレイン層、ｎ型バッファ層、
ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構
造を形成する（図２９（ａ））。このような構造は、図
６〜図８に示した形成方法のいずれの方法を用いて形成
しても良い。
ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構
造を形成する（図２９（ａ））。このような構造は、図
６〜図８に示した形成方法のいずれの方法を用いて形成
しても良い。
【０１４７】次に図２９（ｂ）に示すように、ｐ型ベー
ス層４上に開口部を有する酸化膜２７を形成し、この酸
化膜２７をマスクにしてリンの固相拡散を行ってｎ型ソ
ース層５を形成する。
ス層４上に開口部を有する酸化膜２７を形成し、この酸
化膜２７をマスクにしてリンの固相拡散を行ってｎ型ソ
ース層５を形成する。
【０１４８】次に図２９（ｃ）に示すように、酸化膜２
７をマスクに用いてｎ型ソース層５、ｐ型ベース層４、
ｎ型ベース層３をＲＩＥ法にて異方性エッチングして、
トレンチ６を形成する。この後、酸化膜２７を除去す
る。
７をマスクに用いてｎ型ソース層５、ｐ型ベース層４、
ｎ型ベース層３をＲＩＥ法にて異方性エッチングして、
トレンチ６を形成する。この後、酸化膜２７を除去す
る。
【０１４９】次に図３０（ｄ）に示すように、トレンチ
６の表面および酸化膜２７を除去して露出したｎ型ソー
ス層５およびｐ型ベース層４の表面を酸化してゲート酸
化膜７を形成する。次に同図（ｄ）に示すように、トレ
ンチ６を埋め込むように、ゲート電極としてのポリシリ
コン膜８を全面に堆積する。
６の表面および酸化膜２７を除去して露出したｎ型ソー
ス層５およびｐ型ベース層４の表面を酸化してゲート酸
化膜７を形成する。次に同図（ｄ）に示すように、トレ
ンチ６を埋め込むように、ゲート電極としてのポリシリ
コン膜８を全面に堆積する。
【０１５０】次に図３０（ｅ）に示すように、ポリシリ
コン膜８をＣＭＰ等により研磨することによって、トレ
ンチ６内に埋め込まれたゲート電極（ポリシリコン膜）
８を形成する。次に同図（ｅ）に示すように、全面にボ
ロンイオン等のｐ型不純物イオン２８を注入し、アニー
ルを行ってｐ型ベース層４の表面に高不純物濃度のｐ型
コンタクト層９を形成する。
コン膜８をＣＭＰ等により研磨することによって、トレ
ンチ６内に埋め込まれたゲート電極（ポリシリコン膜）
８を形成する。次に同図（ｅ）に示すように、全面にボ
ロンイオン等のｐ型不純物イオン２８を注入し、アニー
ルを行ってｐ型ベース層４の表面に高不純物濃度のｐ型
コンタクト層９を形成する。
【０１５１】次に図３０（ｆ）に示すように、層間絶縁
膜１０を形成し、この層間絶縁膜１０およびその下のゲ
ート酸化膜７にコンタクトホールを開口し、ソース１２
電極１２を形成する。この後、ｐ型ドレイン層（不図
示）にドレイン電極（不図示）を形成してＩＧＢＴが完
成する。
膜１０を形成し、この層間絶縁膜１０およびその下のゲ
ート酸化膜７にコンタクトホールを開口し、ソース１２
電極１２を形成する。この後、ｐ型ドレイン層（不図
示）にドレイン電極（不図示）を形成してＩＧＢＴが完
成する。
【０１５２】本実施形態によれば、ｎ型ソース層５をマ
スクしない状態で、全面にｐ型不純物イオン２８を注入
してｐ型コンタクト層９を形成している。
スクしない状態で、全面にｐ型不純物イオン２８を注入
してｐ型コンタクト層９を形成している。
【０１５３】このとき、ｎ型ソース層５にｐ型不純物イ
オン２８が注入されるが、ｎ型ソース層５は固相拡散に
より形成するので、ｎ型ソース層５の不純物濃度をｐ型
不純物イオン２８の注入によっても影響を受けない程度
の高レベルにできる。例えば、ｐ型不純物イオン２８の
不純物濃度が１×１０20ｃｍ-3程度であれば、ｎ型ソー
ス層５の不純物濃度は１×１０21ｃｍ-3程度にできる。
オン２８が注入されるが、ｎ型ソース層５は固相拡散に
より形成するので、ｎ型ソース層５の不純物濃度をｐ型
不純物イオン２８の注入によっても影響を受けない程度
の高レベルにできる。例えば、ｐ型不純物イオン２８の
不純物濃度が１×１０20ｃｍ-3程度であれば、ｎ型ソー
ス層５の不純物濃度は１×１０21ｃｍ-3程度にできる。
【０１５４】すなわち、本実施形態によれば、ｐ型コン
タクト層９はマスクを用いずに形成でき、ｎ型ソース層
５を形成するためのマスクとｐ型コンタクト層９を形成
するためのマスクとの合わせずれの問題が無くなる。
タクト層９はマスクを用いずに形成でき、ｎ型ソース層
５を形成するためのマスクとｐ型コンタクト層９を形成
するためのマスクとの合わせずれの問題が無くなる。
【０１５５】したがって、本実施形態によれば、ｎ型ソ
ース層５およびｐ型コンタクト層９を微細化でき、ｎ型
ソース層５およびｐ型コンタクト層９に対するコンタク
トホールを微細化でき、素子の微細化を図れるようにな
る。
ース層５およびｐ型コンタクト層９を微細化でき、ｎ型
ソース層５およびｐ型コンタクト層９に対するコンタク
トホールを微細化でき、素子の微細化を図れるようにな
る。
【０１５６】なお、本実施形態の特徴はｎ型ソース層５
およびｐ型コンタクト層９の形成方法にあるので、それ
ら以外のものは他の実施形態の方法により形成しても良
い。
およびｐ型コンタクト層９の形成方法にあるので、それ
ら以外のものは他の実施形態の方法により形成しても良
い。
【０１５７】（第９の実施形態）図３１、図３２は、本
発明の第９の実施形態に係るＩＧＢＴの製造方法を示す
工程断面図である。なお、本実施形態はｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化に特徴があるので、ｎ型ベース層より下の構造は図に
は示していない。
発明の第９の実施形態に係るＩＧＢＴの製造方法を示す
工程断面図である。なお、本実施形態はｎ型ソース層お
よびｐ型コンタクト層に対するコンタクトホールの微細
化に特徴があるので、ｎ型ベース層より下の構造は図に
は示していない。
【０１５８】まず、ｐ型ドレイン層、ｎ型バッファ層、
ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構
造を形成する（図３１（ａ））。このような構造は、図
６〜図８に示した形成方法のいずれの方法を用いて形成
しても良い。
ｎ型ベース層３、ｐ型ベース層４が順次積層してなる構
造を形成する（図３１（ａ））。このような構造は、図
６〜図８に示した形成方法のいずれの方法を用いて形成
しても良い。
【０１５９】次に同図（ａ）に示すように、ｐ型ベース
層４上に第１ｎ型ソース層５ａを形成した後、ｐ型ベー
ス層４上に開口部を有する酸化膜２９を形成する。この
酸化膜２９の開口部は、ｐ型コンタクト層およびトレン
チの形成領域上に選択的に形成されている。また、トレ
ンチの形成領域上の開口部は、ｐ型コンタクト層の形成
領域の開口部よりも小さい。
層４上に第１ｎ型ソース層５ａを形成した後、ｐ型ベー
ス層４上に開口部を有する酸化膜２９を形成する。この
酸化膜２９の開口部は、ｐ型コンタクト層およびトレン
チの形成領域上に選択的に形成されている。また、トレ
ンチの形成領域上の開口部は、ｐ型コンタクト層の形成
領域の開口部よりも小さい。
【０１６０】次に図３１（ｂ）に示すように、窒化膜マ
スク３０となるシリコン窒化膜を全面に堆積した後、こ
のシリコン窒化膜を異方性エッチングすることにより、
酸化膜２９の開口部側壁に窒化膜マスク３０を形成す
る。
スク３０となるシリコン窒化膜を全面に堆積した後、こ
のシリコン窒化膜を異方性エッチングすることにより、
酸化膜２９の開口部側壁に窒化膜マスク３０を形成す
る。
【０１６１】ただし、窒化膜マスク３０の膜厚は、トレ
ンチの形成領域上の開口部内のｎ型ソース層５ａの表面
が露出しない膜厚を選ぶ。
ンチの形成領域上の開口部内のｎ型ソース層５ａの表面
が露出しない膜厚を選ぶ。
【０１６２】次に同図（ｂ）に示すように、酸化膜２９
および窒化膜マスク３０をマスクにしてボロンの固相拡
散を行って、ｎ型ソース層５ａを貫通し、ｐ型ベース層
４の途中の深さまで達するｐ型コンタクト層９を形成す
る。
および窒化膜マスク３０をマスクにしてボロンの固相拡
散を行って、ｎ型ソース層５ａを貫通し、ｐ型ベース層
４の途中の深さまで達するｐ型コンタクト層９を形成す
る。
【０１６３】次に図３１（ｃ）に示すように、マスクパ
ターン３１となるシリコン窒化膜を全面に堆積した後、
フォトリソグラフィとエッチングを用いてトレンチ形成
領域上の窒化膜マスク３０、トレンチ形成領域上および
その周囲近傍の上記シリコン窒化膜を除去して、マスク
パターン３１を形成する。
ターン３１となるシリコン窒化膜を全面に堆積した後、
フォトリソグラフィとエッチングを用いてトレンチ形成
領域上の窒化膜マスク３０、トレンチ形成領域上および
その周囲近傍の上記シリコン窒化膜を除去して、マスク
パターン３１を形成する。
【０１６４】次に図３２（ｄ）に示すように、酸化膜２
９およびマスクパターン３１をマスクにして、第１ｎ型
ソース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩ
Ｅ法にてエッチングし、トレンチ６を形成する。
９およびマスクパターン３１をマスクにして、第１ｎ型
ソース層５ａ、ｐ型ベース層４、ｎ型ベース層３をＲＩ
Ｅ法にてエッチングし、トレンチ６を形成する。
【０１６５】次に図３２（ｅ）に示すように、他の実施
形態と同様に、トレンチ６内にゲート酸化膜７を介して
ゲート電極８を埋め込み形成する。
形態と同様に、トレンチ６内にゲート酸化膜７を介して
ゲート電極８を埋め込み形成する。
【０１６６】次に図３２（ｆ）に示すように、層間絶縁
膜１０を形成した後、この層間絶縁膜１０に後述する第
２ｎ型ソース層およびｐ型コンタクト層９に対するコン
タクトホールを開口する。
膜１０を形成した後、この層間絶縁膜１０に後述する第
２ｎ型ソース層およびｐ型コンタクト層９に対するコン
タクトホールを開口する。
【０１６７】次に同図（ｆ）に示すように、層間絶縁膜
１０をマスクにして砒素イオン等のｎ型不純物イオン３
２を全面に注入し、アニールを行うことによって、ｐ型
コンタクト層９近傍の第１ｎ型ソース層５ａの表面にそ
れよりも高不純物濃度の第２ｎ型ソース層５ｂを自己整
合的に形成する。最後に、コンタクトホール下のゲート
酸化膜７を除去した後、図示しないソース電極、ドレイ
ン電極を形成してＩＧＢＴが完成する。
１０をマスクにして砒素イオン等のｎ型不純物イオン３
２を全面に注入し、アニールを行うことによって、ｐ型
コンタクト層９近傍の第１ｎ型ソース層５ａの表面にそ
れよりも高不純物濃度の第２ｎ型ソース層５ｂを自己整
合的に形成する。最後に、コンタクトホール下のゲート
酸化膜７を除去した後、図示しないソース電極、ドレイ
ン電極を形成してＩＧＢＴが完成する。
【０１６８】本実施形態では、第１ｎ型ソース層５ａを
形成し、この第１ｎ型ソース層５ａを貫通し、ｐ型２ベ
ース層４の途中の深さまで達したｐ型コンタクト層９を
形成した後、ｐ型コンタクト層９をマスクしないで、全
面にｎ型不純物イオン３２を注入して第２ｎ型ソース層
５ｂを形成している。
形成し、この第１ｎ型ソース層５ａを貫通し、ｐ型２ベ
ース層４の途中の深さまで達したｐ型コンタクト層９を
形成した後、ｐ型コンタクト層９をマスクしないで、全
面にｎ型不純物イオン３２を注入して第２ｎ型ソース層
５ｂを形成している。
【０１６９】このとき、ｐ型コンタクト層９にもｎ型不
純物イオン３２が注入されるが、ｐ型コンタクト層９は
固相拡散により形成するので、ｐ型コンタクト層９の不
純物濃度をｎ型不純物イオン３２の注入によっても影響
が無い程度の高レベルにできる。
純物イオン３２が注入されるが、ｐ型コンタクト層９は
固相拡散により形成するので、ｐ型コンタクト層９の不
純物濃度をｎ型不純物イオン３２の注入によっても影響
が無い程度の高レベルにできる。
【０１７０】すなわち、本実施形態によれば、第２ｎ型
ソース層５ｂはマスクを用いずに形成でき、第２ｎ型ソ
ース層５ｂを形成するためのマスクとｐ型コンタクト層
９を形成するためのマスクとの合わせずれの問題が無く
なるので、第２ｎ型ソース層５ｂおよびｐ型コンタクト
層９を微細化できる。これにより、第２ｎ型ソース層５
ｂおよびｐ型コンタクト層９に対するコンタクトホール
を微細化でき、素子の微細化を図れるようになる。
ソース層５ｂはマスクを用いずに形成でき、第２ｎ型ソ
ース層５ｂを形成するためのマスクとｐ型コンタクト層
９を形成するためのマスクとの合わせずれの問題が無く
なるので、第２ｎ型ソース層５ｂおよびｐ型コンタクト
層９を微細化できる。これにより、第２ｎ型ソース層５
ｂおよびｐ型コンタクト層９に対するコンタクトホール
を微細化でき、素子の微細化を図れるようになる。
【０１７１】なお、本実施形態の特徴は第２ｎ型ソース
層５ｂおよびｐ型コンタクト層９の形成方法にあるの
で、それら以外のものは他の実施形態の方法により形成
しても良い。
層５ｂおよびｐ型コンタクト層９の形成方法にあるの
で、それら以外のものは他の実施形態の方法により形成
しても良い。
【０１７２】以上、発明の実施形態を説明したが、本発
明は上述の実施形態に限定されるものではない。例え
ば、上述の実施形態では第１導電型をｎ型、第２導電型
をｐ型としたが、導電型を全て逆にしても良い。また、
上述の実施形態では高耐圧の半導体装置として縦型のＩ
ＧＢＴについて説明したが、ソース層とドレイン層が同
じ表面に形成される、いわゆる横型ＩＧＢＴに適用して
も良い。その他、本発明の要旨を逸脱しない範囲で種々
変形して実施できる。
明は上述の実施形態に限定されるものではない。例え
ば、上述の実施形態では第１導電型をｎ型、第２導電型
をｐ型としたが、導電型を全て逆にしても良い。また、
上述の実施形態では高耐圧の半導体装置として縦型のＩ
ＧＢＴについて説明したが、ソース層とドレイン層が同
じ表面に形成される、いわゆる横型ＩＧＢＴに適用して
も良い。その他、本発明の要旨を逸脱しない範囲で種々
変形して実施できる。
【０１７３】
【発明の効果】以上詳説したように本発明によれば、素
子特性の改善を図ったトレンチゲート構造を有する半導
体装置を提供できるようになる。
子特性の改善を図ったトレンチゲート構造を有する半導
体装置を提供できるようになる。
【０１７４】
【０１７５】
【０１７６】
【０１７７】
【０１７８】
【０１７９】
【０１８０】
【０１８１】
【図１】本発明の第１の実施形態に係るＩＧＢＴを示す
断面図
断面図
【図２】図１のＩＧＢＴについてのオン電圧のトレンチ
間隔Ｗｓおよび耐圧の依存性を示す特性図
間隔Ｗｓおよび耐圧の依存性を示す特性図
【図３】図１のＩＧＢＴについてのオン電圧のトレンチ
間隔およびトレンチ深さの依存性を示す特性図
間隔およびトレンチ深さの依存性を示す特性図
【図４】本発明の第２の実施形態に係るＩＧＢＴを示す
断面図
断面図
【図５】図４のＩＧＢＴの基板の不純物プロファイルの
一例を示す図
一例を示す図
【図６】図４のＩＧＢＴの形成方法を示す工程断面図
【図７】図４のＩＧＢＴの他の形成方法を示す工程断面
図
図
【図８】図４のＩＧＢＴのさらに別の形成方法を示す工
程断面図
程断面図
【図９】本発明の第３の実施形態に係るＩＧＢＴを示す
断面図
断面図
【図１０】本発明の第４の実施形態に係るＩＧＢＴを示
す断面図
す断面図
【図１１】第１の実施形態のＩＧＢＴとその制御回路を
同一基板に形成した高耐圧半導装置の断面図
同一基板に形成した高耐圧半導装置の断面図
【図１２】図１１の高耐圧半導体装置の変形例を示す断
面図
面図
【図１３】図１１の高耐圧半導体装置の他の変形例を示
す平面図
す平面図
【図１４】図１３の高耐圧半導体装置のＡ−Ａ' 断面図
断面図
断面図
【図１５】図１１の高耐圧半導体装置のさらに別の変形
例を示す断面図
例を示す断面図
【図１６】本発明の第６の実施形態に係るＩＧＢＴの平
面図
面図
【図１７】図１６のＩＧＢＴのＡ−Ａ’断面図
【図１８】本発明の第６の実施形態に係るＩＧＢＴの製
造方法の前半を示す工程断面図
造方法の前半を示す工程断面図
【図１９】本発明の第６の実施形態に係るＩＧＢＴの製
造方法の後半を示す工程断面図
造方法の後半を示す工程断面図
【図２０】第６の実施形態のＩＧＢＴの変形例を示す平
面図
面図
【図２１】図２０のＩＧＢＴのＡ−Ａ’断面図
【図２２】第６の実施形態のＩＧＢＴの他の変形例を示
す平面図
す平面図
【図２３】図２２のＩＧＢＴのＡ−Ａ’断面図
【図２４】第６の実施形態のＩＧＢＴのさらに別の変形
例を示す平面図
例を示す平面図
【図２５】本発明の第７の実施形態に係るＩＧＢＴの製
造方法の前半を示す工程断面図
造方法の前半を示す工程断面図
【図２６】本発明の第７の実施形態に係るＩＧＢＴの製
造方法の中半を示す工程断面図
造方法の中半を示す工程断面図
【図２７】本発明の第７の実施形態に係るＩＧＢＴの製
造方法の後半を示す工程断面図
造方法の後半を示す工程断面図
【図２８】本発明の第７の実施形態に係るＩＧＢＴの製
造方法におけるマスク（酸化膜／窒化膜積層膜、レジス
ト）のパターンを示す平面図
造方法におけるマスク（酸化膜／窒化膜積層膜、レジス
ト）のパターンを示す平面図
【図２９】本発明の第８の実施形態に係るＩＧＢＴの製
造方法の前半を示す工程断面図
造方法の前半を示す工程断面図
【図３０】本発明の第８の実施形態に係るＩＧＢＴの製
造方法の後半を示す工程断面図
造方法の後半を示す工程断面図
【図３１】本発明の第９の実施形態に係るＩＧＢＴの製
造方法の前半を示す工程断面図
造方法の前半を示す工程断面図
【図３２】本発明の第９の実施形態に係るＩＧＢＴの製
造方法の後半を示す工程断面図
造方法の後半を示す工程断面図
【図３３】従来のＩＧＢＴを示す工程断面図
【図３４】第６の実施形態のＩＧＢＴのさらに別の変形
例を示す平面図
例を示す平面図
１…ｐ型ドレイン
２…ｎ型バッファ層
３…ｎ型ベース層（第１ベース層）
４…ｐ型ベース層（第２ベース層）
５…ｎ型ソース層
５ａ…第１ｎ型ソース層
５ｂ…第２ｎ型ソース層
６…トレンチ
７…ゲート酸化膜
８…ゲート電極
８’…引き出しゲート電極
９…ｐ型コンタクト層
１０…層間絶縁膜
１１…コンタクトホール
１２…ソース電極
１３…ドレイン電極
１４…結晶欠陥領域
１５…ｐ／ｐ- s 型シリコン層
１６…絶縁膜
１７…層間絶縁膜
１８…引き出しゲート電極
１９…ｐ型ストッパ層
２０…マスクパターン
２１…酸化膜
２２…窒化膜
２３…レジスト
２４…ＳｉＯ2 マスク
２５…酸化膜（スペーサ絶縁膜）
２６…ＰＳＧ膜
２７…酸化膜
２８…ｐ型不純物イオン
２９…酸化膜
３０…窒化膜マスク
３１…マスクパターン
３２…ｎ型不純物イオン
フロントページの続き
(72)発明者 山口 好広
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 八幡 彰博
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平５−243561（ＪＰ，Ａ)
特開 平１−165161（ＪＰ，Ａ)
特開 平８−316479（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78 653
Claims (6)
- 【請求項１】パンチスルー型の高耐圧半導体素子を含む
半導体装置であって、前記高耐圧半導体素子は、 高抵抗で第１導電型の第１ベース層と、 この第１ベース層の裏面に設けられた第２導電型のドレ
イン層と、 このドレイン層と前記第１ベース層との間に設けられ、
かつ前記ドレイン層よりも厚い第１導電型のバッファ層
と、 前記第１ベース層の表面に形成された第２導電型の第２
ベース層と、 この第２ベース層の表面に形成された第１導電型のソー
ス層と、 このソース層および前記第２ベース層を貫いて前記第１
ベース層の途中の深さまで達するトレンチ内にゲート絶
縁膜を介して形成されたゲート電極と、 前記ドレイン層に設けられたドレイン電極と、 前記ソース層および前記第２ベース層に設けられたソー
ス電極とを具備してなることを特徴とする半導体装置。 - 【請求項２】前記ドレイン層の厚さは０．１〜３μｍで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記バッファ層の厚さは２〜６μｍ、前記
ドレイン層の厚さは０．１〜３μｍであることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】前記バッファ層はエピタキシャル層である
ことを特徴とする請求項１ないし３のいずれか１項に記
載の半導体装置。 - 【請求項５】前記第１導電型ベース層は前記バッファ層
上に設けられたエピタキシャル層であることを特徴とす
る請求項１ないし３のいずれか１項に記載の半導体装
置。 - 【請求項６】前記第１ベース層の厚さは４０〜７０μｍ
であることを特徴とする請求項１ないし５のいずれか１
項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07457898A JP3523056B2 (ja) | 1998-03-23 | 1998-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07457898A JP3523056B2 (ja) | 1998-03-23 | 1998-03-23 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004000545A Division JP4643146B2 (ja) | 2004-01-05 | 2004-01-05 | 半導体装置および半導体装置の製造方法 |
| JP2004000552A Division JP4084310B2 (ja) | 2004-01-05 | 2004-01-05 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274484A JPH11274484A (ja) | 1999-10-08 |
| JP3523056B2 true JP3523056B2 (ja) | 2004-04-26 |
Family
ID=13551210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07457898A Expired - Fee Related JP3523056B2 (ja) | 1998-03-23 | 1998-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523056B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313392A (ja) * | 2000-02-23 | 2001-11-09 | Denso Corp | パワーｍｏｓｆｅｔ |
| DE10031781A1 (de) * | 2000-07-04 | 2002-01-17 | Abb Semiconductors Ag Baden | Halbleiterbauelement und Verfahren zu dessen Herstellung |
| JP4750933B2 (ja) | 2000-09-28 | 2011-08-17 | 株式会社東芝 | 薄型パンチスルー型パワーデバイス |
| JP3764343B2 (ja) | 2001-02-28 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3906052B2 (ja) | 2001-10-15 | 2007-04-18 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| JP2004022941A (ja) | 2002-06-19 | 2004-01-22 | Toshiba Corp | 半導体装置 |
| WO2004109808A1 (ja) | 2003-06-05 | 2004-12-16 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置およびその製造方法 |
| JP4760023B2 (ja) * | 2005-01-24 | 2011-08-31 | 株式会社デンソー | 半導体装置 |
| JP4857566B2 (ja) * | 2005-01-27 | 2012-01-18 | 富士電機株式会社 | 絶縁ゲート型半導体装置とその製造方法 |
| JP2007043123A (ja) * | 2005-07-01 | 2007-02-15 | Toshiba Corp | 半導体装置 |
| US20070181927A1 (en) * | 2006-02-03 | 2007-08-09 | Yedinak Joseph A | Charge balance insulated gate bipolar transistor |
| JP5122762B2 (ja) | 2006-03-07 | 2013-01-16 | 株式会社東芝 | 電力用半導体素子、その製造方法及びその駆動方法 |
| JP5128100B2 (ja) | 2006-09-29 | 2013-01-23 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2008124139A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | トランジスタおよびその製造方法 |
| JP4751340B2 (ja) * | 2007-01-09 | 2011-08-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP5089191B2 (ja) * | 2007-02-16 | 2012-12-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP5564161B2 (ja) * | 2007-05-08 | 2014-07-30 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP5385567B2 (ja) * | 2007-09-03 | 2014-01-08 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US8129779B2 (en) | 2007-09-03 | 2012-03-06 | Rohm Co., Ltd. | Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance |
| US8384152B2 (en) | 2007-09-20 | 2013-02-26 | Rohm Co., Ltd. | Semiconductor device having trench gate VDMOSFET and method of manufacturing the same |
| WO2009122486A1 (ja) | 2008-03-31 | 2009-10-08 | 三菱電機株式会社 | 半導体装置 |
| US8129758B2 (en) | 2008-07-09 | 2012-03-06 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
| JP6026767B2 (ja) * | 2012-04-27 | 2016-11-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US20150123165A1 (en) * | 2012-05-30 | 2015-05-07 | Kyushu Institute Of Technology | High-voltage insulated gate type power semiconductor device and method of manufacturing the same |
| JP5808842B2 (ja) * | 2014-06-18 | 2015-11-10 | ローム株式会社 | 半導体装置 |
| JP6354458B2 (ja) * | 2014-08-27 | 2018-07-11 | 富士電機株式会社 | 半導体装置 |
| JP2021082725A (ja) * | 2019-11-20 | 2021-05-27 | 三菱電機株式会社 | 半導体装置 |
| JP7451981B2 (ja) * | 2019-12-10 | 2024-03-19 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165161A (ja) * | 1987-12-22 | 1989-06-29 | Hitachi Ltd | 縦型ｍｏｓｆｅｔ |
| EP1209751A3 (en) * | 1991-08-08 | 2002-07-31 | Kabushiki Kaisha Toshiba | Self turn-off insulated-gate power semiconductor device with injection-enhanced transistor structure |
| JP3288218B2 (ja) * | 1995-03-14 | 2002-06-04 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
-
1998
- 1998-03-23 JP JP07457898A patent/JP3523056B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274484A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3523056B2 (ja) | 半導体装置 | |
| US6815769B2 (en) | Power semiconductor component, IGBT and field-effect transistor | |
| US7297604B2 (en) | Semiconductor device having dual isolation structure and method of fabricating the same | |
| US6855581B2 (en) | Method for fabricating a high-voltage high-power integrated circuit device | |
| US6864156B1 (en) | Semiconductor wafer with well contacts on back side | |
| US6359306B1 (en) | Semiconductor device and method of manufacturing thereof | |
| US6833586B2 (en) | LDMOS transistor with high voltage source and drain terminals | |
| JP3583982B2 (ja) | デュアル・ゲート電界効果トランジスタの製造方法 | |
| US7064391B1 (en) | Bond and back side etchback transistor fabrication process | |
| JP5378635B2 (ja) | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス | |
| JPH09266248A (ja) | 半導体装置 | |
| JPH08330444A (ja) | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 | |
| JP3114592B2 (ja) | 半導体装置およびその製造方法 | |
| US11502164B2 (en) | Method of manufacturing semiconductor integrated circuit | |
| US8946819B2 (en) | Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same | |
| US5481126A (en) | Semiconductor-on-insulator electronic devices having trench isolated monocrystalline active regions | |
| JP5087816B2 (ja) | 半導体装置およびその製造方法 | |
| JP4643146B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4084310B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3340361B2 (ja) | 半導体装置及びその製造方法 | |
| KR100218689B1 (ko) | 비씨디 소자의 제조 방법 | |
| JP2001060634A (ja) | 半導体装置およびその製造方法 | |
| KR20180138402A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3191285B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006120900A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |