JP2021082725A - 半導体装置 - Google Patents

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Abstract

【課題】阻止電圧に合わせてＩＧＢＴのオン電圧の低減を図る。【解決手段】複数のＩＧＢＴセル２０のそれぞれは、半導体層１００に形成されたｎベース層１と、ｎベース層１の第１主面側の表層部に形成されたｐベース層２と、ｐベース層２の表層部に形成されたｎエミッタ層３と、半導体層１００の第２主面側の表層部に形成されたｐコレクタ層４とを備える。半導体層１００の第１主面上には、ゲート絶縁膜７を介してｎベース層１、ｐベース層２およびｎエミッタ層３に向かい合うように形成されたゲート電極８と、ｐベース層２およびｎエミッタ層３に接続したエミッタ電極１０とが形成される。半導体層１００の第２主面上には、ｐコレクタ層４に接続したコレクタ電極１１が形成される。複数のＩＧＢＴセル２０のピッチは、ｐベース層２とｐコレクタ層４との間の距離の４０分の１以上、２０分の１以下である。【選択図】図２

Description

本発明は半導体装置に関し、特に、半導体装置のオン電圧を低減させる技術に関するものである。
代表的なスイッチングパワーデバイスである絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、省エネルギー機器のキーコンポーネントとして、例えばモータの変速制御を行うインバータなどに広く使用されている。インバータ等に用いられるＩＧＢＴには、電力損失の低減が求められ、それを実現させるために、ＩＧＢＴがオン状態のときのコレクタ・エミッタ間の電圧降下であるオン電圧の低減が求められる。例えば下記の特許文献１には、ＩＧＢＴのオン電圧を低減する設計手法が開示されている。
特許６２８８６７８号公報
詳細は後述するが、ＩＧＢＴのオン電圧を低減させるためには、ＩＧＢＴの阻止電圧に応じて、ＩＧＢＴセルのピッチを最適化することが重要となる。具体的には、ＩＧＢＴの阻止電圧を決める主要因であるベース層の厚さに応じて、ＩＧＢＴセルの密度を決める主要因であるＩＧＢＴセルのピッチを最適化する必要がある。
本発明は以上のような課題を解決するためになされたものであり、阻止電圧（ベース層の厚さ）に合わせてＩＧＢＴのオン電圧の低減を図ることが可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、第１主面および第２主面を有する半導体層と、前記半導体層に形成された複数のＩＧＢＴセルと、を備える半導体装置であって、前記複数のＩＧＢＴセルのそれぞれは、前記半導体層に形成された第１導電型の第１半導体領域と、前記第１半導体領域の前記第１主面側の表層部に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表層部に形成された第１導電型の第３半導体領域と、前記半導体層の前記第２主面側の表層部に形成された第２導電型の第４半導体領域と、前記半導体層の前記第１主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に向かい合うように形成されたゲート電極と、前記半導体層の前記第１主面上に形成され、前記第２半導体領域および前記第３半導体領域に接続した第１主電極と、前記半導体層の前記第２主面上に形成され、前記第４半導体領域に接続した第２主電極と、を備え、前記複数のＩＧＢＴセルのピッチが、前記第２半導体領域と前記第４半導体領域との間の距離の４０分の１以上２０分の１以下である。
本発明によれば、ＩＧＢＴの阻止電圧を決める主要因である第２半導体領域と第４半導体領域との間の距離に応じて、ＩＧＢＴセルのピッチが設定される。そのため、阻止電圧の低いＩＧＢＴから阻止電圧の高いＩＧＢＴまで、様々な阻止電圧のＩＧＢＴにおいてオン電圧を低くすることができる。
実施の形態１に係る半導体装置の平面模式図である。 実施の形態１に係る半導体装置の断面模式図である。 実施の形態１に係る半導体装置におけるＩＧＢＴセルのピッチとオン電圧との関係をシミュレーションした結果を示すグラフである。 実施の形態２に係る半導体装置の断面模式図である。 実施の形態２に係る半導体装置におけるＩＧＢＴセルのピッチとオン電圧との関係をシミュレーションした結果を示すグラフである。 実施の形態３に係る半導体装置の断面模式図である。 実施の形態３に係る半導体装置におけるＩＧＢＴセルのピッチとオン電圧との関係をシミュレーションした結果を示すグラフである。 ＩＧＢＴセルのメサ幅とオン電圧との関係をシミュレーションした結果を示すグラフである。 ＩＧＢＴの主要な設計パラメータをまとめた表を示す図である。 実施の形態５に係る半導体装置の断面模式図である。 実施の形態６に係る半導体装置の断面模式図である。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置であるＩＧＢＴの平面模式図である。また、図２は、当該半導体装置の一部の断面模式図であり、図１に示すＡ−Ａ線に沿った断面を示している。ここではＩＧＢＴの例としてトレンチゲート型のＩＧＢＴを示すが、ＩＧＢＴは平面ゲート型のＩＧＢＴでもよい。また、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、それとは逆に、第１導電型をｐ型、第２導電型をｎ型としてもよい。
実施の形態１に係る半導体装置は、半導体層１００を用いて形成されている。ここで、図２における半導体層１００の上側の面を第１主面、下側の面を第２主面と定義する。半導体層１００の大半の部分には、第１導電型（ｎ型）の第１半導体領域であるｎベース層１が形成されている。半導体層１００の第１主面側の表層部には、第２導電型（ｐ型）のｐベース層２が形成されている。さらに、ｐベース層２の表層部には、第１導電型の第３半導体領域であるｎエミッタ層３が形成されている。一方、半導体層１００の第２主面側の表層部には、第２導電型の第４半導体領域であるｐコレクタ層４が形成されている。
また、半導体層１００の第１主面側の表層部には、第１主面からｎエミッタ層３およびｐベース層２を貫通してｎベース層１に達するトレンチ５が形成されている。半導体層１００において、トレンチ５に挟まれた領域はメサ状となっており、以下、このメサ状の部分を「メサ部６」と称す。
トレンチ５の内部を含む半導体層１００の第１主面上にはゲート絶縁膜７が形成されており、その上に、ゲート電極８が、ゲート絶縁膜７を介してｎベース層１、ｐベース層２およびｎエミッタ層３に向かい合うように形成されている。すなわち、ゲート絶縁膜７は、トレンチ５の内面に形成されており、ゲート電極８は、ゲート絶縁膜７を介して、ｎエミッタ層３と、ｎエミッタ層３の下のｐベース層２と、ｐベース層２の下のｎベース層１とに隣接するように、トレンチ５に埋め込まれている。後述するように、ゲート絶縁膜７を介してゲート電極８と隣接するｐベース層２の部分には、ＩＧＢＴがオン状態になるときにｎ型のチャネル（ｎチャネル）が形成される。
半導体層１００の第１主面上には、ゲート電極８を覆うように層間絶縁膜９が形成されており、層間絶縁膜９の上には、第１主電極であるエミッタ電極１０が形成されている。層間絶縁膜９には、ｐベース層２およびｎエミッタ層３に達するコンタクトホールが形成されており、エミッタ電極１０は当該コンタクトホールを通してｐベース層２およびｎエミッタ層３に接続している。一方、半導体層１００の第２主面上には、第２主電極であるコレクタ電極１１が形成されており、コレクタ電極１１はｐコレクタ層４に接続している。
エミッタ電極１０は、ワイヤ等が接続されるパッド（エミッタパッド）として用いられる。図１に示すように、半導体層１００の第１主面上には、エミッタ電極１０の他に、ゲート配線１２およびゲートパッド１３が形成されている。ゲート電極８は、図２に不図示の領域でゲート配線１２に接続しており、ゲート配線１２を通してゲートパッド１３と電気的に接続されている。ゲート配線１２は、ゲート電極８からゲートパッド１３までの経路のポリシリコン部分を少なくして、ゲート電極８からゲートパッド１３までの電気抵抗を下げることでＩＧＢＴの動作をデバイス全面で均一にするように機能する。
上記のｎベース層１、ｐベース層２、ｎエミッタ層３、ｐコレクタ層４、ゲート絶縁膜７、ゲート電極８、エミッタ電極１０およびコレクタ電極１１によりＩＧＢＴが構成される。
ただし、実施の形態１に係る半導体装置は、図２に示すように、メサ部６にｎエミッタ層３が形成されたセル２０と、メサ部６にｎエミッタ層３が形成されていないセル２１とを含んでいる。メサ部６にｎエミッタ層３が形成されたセル２０は、ＩＧＢＴとして機能するＩＧＢＴセル２０であり、メサ部６にｎエミッタ層３が形成されていないセル２１は、ＩＧＢＴとして機能しないダミーセル２１である。つまり、本実施の形態では、ＩＧＢＴセル２０は、ｎベース層１、ｐベース層２、ｎエミッタ層３、ｐコレクタ層４、ゲート絶縁膜７、ゲート電極８、エミッタ電極１０およびコレクタ電極１１のすべてを有するセルであり、ダミーセル２１は、ｎベース層１、ｐベース層２、ｐコレクタ層４、ゲート絶縁膜７、ゲート電極８、エミッタ電極１０およびコレクタ電極１１を有するが、ｎエミッタ層３を有しない構成としている。あるいは、ダミーセル２１は、ｎベース層１、ｐベース層２、ｎエミッタ層３、ｐコレクタ層４、ゲート絶縁膜７、ゲート電極８、エミッタ電極１０およびコレクタ電極１１のすべてを備えるが、ｎエミッタ層３がエミッタ電極１０に接続されていない構成であってもよい。
なお、本実施の形態では、半導体層１００はシリコン、ゲート絶縁膜７は酸化シリコン（ＳｉＯ２）、ゲート電極８はｎ型不純物がドープされたポリシリコン、層間絶縁膜９はボロンとリンを含有したシリケートガラス（ＢＰＳＧ）によりそれぞれ形成されている。また、エミッタ電極１０、コレクタ電極１１、ゲート配線１２およびゲートパッド１３は、シリコン（Ｓｉ）を含有するアルミニウム（Ａｌ）で形成されている。これらの材料は一例に過ぎない。例えば、半導体層１００の材料は、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でもよい。ワイドバンドギャップ半導体を用いた半導体装置は、シリコンを用いた従来の半導体装置と比較して、高電圧、大電流、高温での動作に優れている。
ここで、ＩＧＢＴの動作（ＩＧＢＴセル２０の動作）について説明する。エミッタ電極１０に対してゲート電極８に正の電圧を印加すると、ゲート絶縁膜７を介してゲート電極８に隣接するｐベース層２の部分がｎ型に反転してｎチャネルが形成される。それにより、ｎエミッタ層３、ｎチャネルおよびｎベース層１からなる電流経路が形成され、この電流経路を通してエミッタ電極１０から負の電荷を持つ電子がｎベース層１に注入される。この注入された電子によりｎベース層１が負極性に帯電し、ｐコレクタ層４とｎベース層１からなるｐｎ接合（Ｊ１接合）が順バイアスされると、コレクタ電極１１からｐコレクタ層４を通してｎベース層１に正の電荷を持つ正孔が注入される。その結果、ｎベース層１に存在する正孔の密度が増え、伝導度変調が起こり、ｎベース層１の抵抗成分が大幅に減少する。従って、エミッタ−コレクタ間電圧が低いときでも、コレクタ電極１１からエミッタ電極１０へ大きなコレクタ電流が流れる状態になる。この状態を「オン状態」といい、オン状態におけるコレクタ電極１１とエミッタ電極１０との間の電圧降下がオン電圧である。
ＩＧＢＴのオン状態から、エミッタ電極１０に対してゲート電極８に正の電圧を印加するのを止める（ゲート電極８にゼロ電位もしくは負の電位を印加する）と、ｐベース層２に形成されていたｎチャネルが消滅し、ｎエミッタ層３からｎベース層１への電子の流動経路が無くなる。それにより、エミッタ電極１０からｎベース層１への電子の注入が停止し、Ｊ１接合の順バイアスが解消され、コレクタ電極１１からｎベース層１への正孔の注入も停止する。その結果、ｎベース層１の伝導度変調が解消され、ｎベース層１の抵抗が伝導度変調の生じる前の状態に戻り、さらにｐベース層２とｎベース層１からなるｐｎ接合（Ｊ２接合）が空乏層化して電圧阻止状態となる。この状態を「オフ状態」といい、オフ状態ではコレクタ電極１１からエミッタ電極１０へ電流は流れない。
ＩＧＢＴは、オン状態とオフ状態とを繰り返すように制御され、電流の通電と遮断とを切り替えて電力の供給量を制御するスイッチとして機能する。
上述したように、電力スイッチとして用いられるＩＧＢＴには、電力損失の低減の観点からオン電圧の低減が求められる。ＩＧＢＴのオン電圧ＶＣＥｓａｔは、次の式（Ａ）で表される。
ＶＣＥｓａｔ ＝ Ｖｐ＋ｎ ＋ ＶＮＢ ＋ ＶＭＯＳＦＥＴ ・・・（Ａ）
式（Ａ）において、Ｖｐ＋ｎはＩＧＢＴのｐコレクタ層４とｎベース層１との間のｐｎ接合（Ｊ１接合）の電圧降下であり、ＶＮＢはｎベース層１の電圧降下であり、ＶＭＯＳＦＥＴはＩＧＢＴ内のＭＯＦＥＴ部の電圧降下（ｎエミッタ層３およびｎチャネルからなる経路の電圧降下）である。
Ｖｐ＋ｎは、ｐコレクタ層４の不純物濃度などの影響を受けるが、その影響は大きくなく、０．５Ｖから０．８Ｖ程度である。
ＶＮＢは、ｎベース層１の厚さ（ｐベース層２とｐコレクタ層４との間の距離）と伝導度変調の影響を受ける。ｎベース層１の厚さは阻止電圧を決める主要因であり、ＩＧＢＴの阻止電圧を高く設定する場合、必要となるｎベース層１の厚さが大きくなるためＶＮＢは大きくなる。また、伝導度変調は、ｎベース層１の少数キャリアのライフタイムが長いほど大きくなり、また、ＩＧＢＴセル２０のエミッタ電極１０と接続されたｐベース層２とｎベース層１との間のｐｎ接合（Ｊ２接合）の面積が大きいほど小さくなる。これは、ｎベース層１の少数キャリアのライフタイムが長いほどｎベース層１中へ蓄積される正孔が増えること、ならびに、ＩＧＢＴセル２０のＪ２接合の面積が大きいほどｎベース層１に蓄積された正孔がｐベース層２へ流れ込んでエミッタ電極１０へ排出され、ｎベース層１のエミッタ電極１０側に蓄積される正孔の量が減少することによる。したがって、ＩＧＢＴセル２０のピッチを大きくすると、ＩＧＢＴセル２０の繰り返し数が減り、ＩＧＢＴセル２０の密度（半導体層１００の第１主面の面積に占めるＩＧＢＴセル２０の割合）が小さくなり、ＩＧＢＴセル２０のＪ２接合の面積が小さくなるため、ｎベース層１の正孔の蓄積が増えて、ＶＮＢを小さくできる。
ＶＭＯＳＦＥＴは、主にｎチャネルの長さに比例し、ｎチャネルの幅の総距離（すなわち、ＩＧＢＴセル２０のｎチャネルの密度×ＩＧＢＴチップの有効領域に存在するＩＧＢＴセル２０の数（ＩＧＢＴセル２０のピッチの逆数）×単位ｎチャネルの幅）に反比例する。しかしながら、ｎチャネルの長さは阻止電圧に影響し、ｎチャネルを短くしすぎると、阻止電圧の低下や電圧阻止中の漏れ電流の増大を招くなど、阻止電圧特性に悪影響をもたらす。また、単位ｎチャネルの幅は制御可能なターンオフスイッチング電流の最大値を決める要因でもあり、単位ｎチャネル幅を大きくしすぎると、ターンオフ動作時にラッチアップ現象によるターンオフ失敗を引き起こすなど、ターンオフ動作に悪影響をもたらす。そのため、ｎチャネルの長さや単位ｎチャネルの幅の設計に大きな尤度はない。よって、オン電圧の低減のための一つの設計のポイントは、ＩＧＢＴチップの有効領域に設けられるＩＧＢＴセル２０の数となる。
例えば、２ｋＶ級以上の高い阻止電圧を持つＩＧＢＴにおいては、ｎベース層１の厚さが大きいことから、オン電圧（ＶＣＥｓａｔ）に占めるＶＮＢの割合がＶＭＯＳＦＥＴの割合よりも大きくなる。また、６００Ｖ級以下の低い阻止電圧を持つＩＧＢＴにおいては、ｎベース層１の厚さが小さいことから、オン電圧（ＶＣＥｓａｔ）に占めるＶＭＯＳＦＥＴの割合がＶＮＢの割合より大きくなる。
図２に示したＩＧＢＴの阻止電圧を３ｋＶ級に設定する場合、ｎベース層１の厚さ（Ｔｎ）は、例えば４２０μｍとできる。この構造のＩＧＢＴにおいて、ＩＧＢＴセル２０のピッチ（２Ｗ）を９．３μｍから２８μｍまで変更（すなわち、２Ｗ／Ｔｎを１／４５から１／１５まで変更）したときのオン電圧をシミュレーションした結果を図３に示す。図３のグラフの縦軸は、シミュレーションで得られたオン電圧の最小値を１として規格化している。
図３のように、２Ｗ／Ｔｎが１／２０から１／４０までの領域において、オン電圧が最小値プラス１．０％（測定精度誤差レベル）に収まる。つまり、実施の形態１の半導体装置では、ＩＧＢＴセル２０のピッチを、ｐベース層２とｐコレクタ層４との間の距離の４０分の１以上、２０分の１以下に設計することで、ＩＧＢＴのオン電圧の低減を実現することができる。また、２Ｗ／Ｔｎが１／２５から１／３５までの領域では更にオン電圧が最小値に近づき、特に、２Ｗ／Ｔｎが１／２５から１／３０までの領域ではオン電圧がほぼ最小値と等しくなる。
具体的な例として、３ｋＶ級のＩＧＢＴであれば、ｎベース層１の厚さ（Ｔｎ）を４２０μｍ、ＩＧＢＴセル２０のメサ部６の幅（２Ｓ）を２．５μｍ、ＩＧＢＴセル２０のピッチ（２Ｗ）を１２μｍとすることが考えられる。この場合、２Ｗ／Ｔｎは１／３５となり、上記の設計条件を満たす。
このように、本実施の形態に係る半導体装置では、ＩＧＢＴの阻止電圧を決める主要因であるｎベース層１の厚さ（ｐベース層２とｐコレクタ層４との間の距離）に応じて、ＩＧＢＴセル２０のピッチが設定される。そのため、阻止電圧の低いＩＧＢＴから阻止電圧の高いＩＧＢＴまで、様々な阻止電圧のＩＧＢＴにおいてオン電圧を低くすることができる。
ここで、ダミーセル２１の設計について説明する。半導体層１００のトレンチ密度（半導体層１００の第１主面の面積に占めるトレンチ５の面積の割合）は、メサ部６の幅に依存する。すなわち、メサ部６の幅を大きくするとトレンチ密度は小さくなり、メサ部６の幅を小さくするとトレンチ密度は大きくなる。半導体層１００のトレンチ密度が不均一であると、トレンチ５を形成するためのエッチングにおいてエッチング量にばらつきが生じ、トレンチ５の深さがばらつくため、ＩＧＢＴの電圧阻止特性が不安定になる。
ダミーセル２１を設けずにＩＧＢＴセル２０のピッチを大きくすると半導体層１００のトレンチ密度が不均一になるため、本実施の形態では、隣り合うＩＧＢＴセル２０の間にダミーセル２１を設けることで、トレンチ密度の均一化が図られている。よって、ダミーセル２１のメサ部６の幅はＩＧＢＴセル２０のメサ部６と同等であることが好ましい。また、隣り合うＩＧＢＴセル２０の間に複数のダミーセル２１を配置する場合、それら複数のダミーセル２１のメサ部６の幅は均一であることが好ましい。そうすることにより、半導体層１００のトレンチ密度が均一化され、トレンチ５の深さのばらつきが少なくなるため、ＩＧＢＴの電圧阻止特性の安定性の向上、ならびにＩＧＢＴの生産性の向上に寄与できる。
＜実施の形態２＞
図４は、実施の形態２に係る半導体装置であるＩＧＢＴの断面模式図である。実施の形態２に係る半導体装置は、図２の構成に対し、ｎベース層１とｐベース層２の間に、ｎベース層１よりも不純物のピーク濃度が高い第１導電型の第５半導体領域であるキャリア蓄積層（ＣＳ層）１４を設けたものである。キャリア蓄積層１４以外の構成は、図２と同様であるため、ここではそれらの説明は省略する。
ｎベース層１とｐベース層２の間にキャリア蓄積層１４を持つＩＧＢＴでは、キャリア蓄積層１４が生じさせるｎベース層１とキャリア蓄積層１４の電位差によって、ｎベース層１中の正孔のｐベース層２への流出が抑制される。そのため、ＶＮＢを増加させることなく、ＩＧＢＴセル２０の密度を高めてＶＭＯＳＦＥＴを低減させることができる。
本実施の形態では、キャリア蓄積層１４の厚さを１．５μｍ程度とした。また、図４に示すように、ｐベース層２とｐコレクタ層４の間の距離、つまりｎベース層１の厚さとキャリア蓄積層１４の厚さとの和を、実効的なｎベース層１の厚さ（Ｔｎ）として定義している。
図４に示したＩＧＢＴの阻止電圧を３ｋＶ級に設定する場合、実効的なｎベース層１の厚さ（Ｔｎ）は、例えば４２０μｍとできる。この構造のＩＧＢＴにおいて、ＩＧＢＴセル２０のピッチ（２Ｗ）を７μｍから２８μｍまで変更（すなわち、２Ｗ／Ｔｎを１／６０から１／１５まで変更）したときのオン電圧をシミュレーションした結果を図５に示す。図５のグラフの縦軸は、シミュレーションで得られたオン電圧の最小値を１として規格化している。
図５のように、２Ｗ／Ｔｎが１／２０から１／５０までの領域において、オン電圧が最小値プラス１．０％（測定精度誤差レベル）に収まり、キャリア蓄積層１４を持たない実施の形態１のＩＧＢＴよりも、オン電圧が低くなっていることが分かる。つまり、実施の形態２の半導体装置では、ＩＧＢＴセル２０のピッチを、ｐベース層２とｐコレクタ層４との間の距離の５０分の１以上、２０分の１以下に設計することで、ＩＧＢＴのオン電圧の低減を実現することができる。また、２Ｗ／Ｔｎが１／２５から１／４５までの領域では更にオン電圧が最小値に近づき、特に、２Ｗ／Ｔｎが１／３０から１／４０までの領域ではオン電圧がほぼ最小値と等しくなる。
このように、本実施の形態に係る半導体装置では、ＩＧＢＴの阻止電圧を決める主要因である実効的なｎベース層１の厚さ（ｐベース層２とｐコレクタ層４との間の距離）に応じて、ＩＧＢＴセル２０のピッチが設定される。そのため、阻止電圧の低いＩＧＢＴから阻止電圧の高いＩＧＢＴまで、様々な阻止電圧のＩＧＢＴにおいてオン電圧を低くすることができる。
＜実施の形態３＞
図６は、実施の形態３に係る半導体装置であるＩＧＢＴの断面模式図である。実施の形態３に係る半導体装置は、図２の構成に対し、ｎベース層１とｐコレクタ層４との間に、ｎベース層１よりも不純物のピーク濃度が高い第１導電型の第６半導体領域であるバッファ層１５を設けたものである。バッファ層１５以外の構成は、図２と同様であるため、ここではそれらの説明は省略する。
本実施の形態では、図６に示すように、ｐベース層２とｐコレクタ層４の間の距離、つまりｎベース層１の厚さとバッファ層１５の厚さとの和を、実効的なｎベース層１の厚さ（Ｔｎ）として定義している。ｎベース層１とｐコレクタ層４の間にバッファ層１５を持つＩＧＢＴでは、実効的なｎベース層１の厚さ（Ｔｎ）を薄くできるため、ＶＮＢを低減でき、オン電圧を小さくすることができる。
図６に示したＩＧＢＴの阻止電圧を１ｋＶ級に設定する場合、実効的なｎベース層１の厚さ（Ｔｎ）は、例えば１２０μｍとできる。この構造のＩＧＢＴにおいて、ＩＧＢＴセル２０のピッチ（２Ｗ）を２．７μｍから８μｍまで変更（すなわち、２Ｗ／Ｔｎを１／４５から１／１５まで変更）したときのオン電圧をシミュレーションした結果を図７に示す。図７のグラフの縦軸は、シミュレーションで得られたオン電圧の最小値を１として規格化している。
図７のように、２Ｗ／Ｔｎが１／２０から１／４０までの領域において、オン電圧が最小値プラス１．０％（測定精度誤差レベル）に収まる。つまり、実施の形態３の半導体装置では、ＩＧＢＴセル２０のピッチを、ｐベース層２とｐコレクタ層４との間の距離の４０分の１以上、２０分の１以下に設計することで、ＩＧＢＴのオン電圧の低減を実現することができる。また、２Ｗ／Ｔｎが１／２５から１／３５までの領域では更にオン電圧が最小値に近づき、特に、２Ｗ／Ｔｎが１／２５から１／３０までの領域ではオン電圧がほぼ最小値と等しくなる。
これらの結果は、実施の形態１で図３を用いて説明したものと同様である。このことからも、実効的なｎベース層１の厚さ（ｐベース層２とｐコレクタ層４との間の距離）に応じて、ＩＧＢＴセル２０のピッチを設定する方法が、様々な阻止電圧のＩＧＢＴにおいてオン電圧を低くすることができることが分かる。
具体的な例として、１ｋＶ級のＩＧＢＴであれば、実効的なｎベース層１の厚さ（Ｔｎ）を１２０μｍ、ＩＧＢＴセル２０のメサ部６の幅（２Ｓ）を１．５μｍ、ＩＧＢＴセル２０のピッチ（２Ｗ）を６μｍとすることが考えられる。この場合、２Ｗ／Ｔｎは１／２０となり、上記の設計条件を満たす。
このように、本実施の形態に係る半導体装置では、ＩＧＢＴの阻止電圧を決める主要因である実効的なｎベース層１の厚さ（ｐベース層２とｐコレクタ層４との間の距離）に応じて、ＩＧＢＴセル２０のピッチが設定される。そのため、阻止電圧の低いＩＧＢＴから阻止電圧の高いＩＧＢＴまで、様々な阻止電圧のＩＧＢＴにおいてオン電圧を低くすることができる。
＜実施の形態４＞
上述したように、ＩＧＢＴセル２０の密度を小さくして、Ｊ２接合の面積が小さくすると、ｎベース層１の正孔の蓄積が増えて、ＶＮＢを小さくできる。言い換えれば、ＩＧＢＴセル２０のメサ部６の幅（２Ｓ）を小さくすることは、ＶＮＢを小さくするのに有効である。しかし、ＩＧＢＴセル２０のメサ部６の幅を狭め過ぎると、エミッタ電極１０とｎエミッタ層３の接触面積が小さくなり、その接触抵抗が増大してオン電圧を増大させる原因となる。実施の形態４では、ＩＧＢＴセル２０のメサ部６の幅の好ましい範囲について説明する。
図８は、ＩＧＢＴセル２０のメサ部６の幅とオン電圧との関係をシミュレーションした結果を示すグラフである。図８には、バッファ層１５を持ちキャリア蓄積層１４を持たない実効的なｎベース層１の厚さ（Ｔｎ）が１２０μｍの１ｋＶ級ＩＧＢＴにおいて、メサ幅を０．３μｍから２．５μｍまで変更したときのオン電圧をシミュレーションした結果と、キャリア蓄積層１４を持ちバッファ層１５を持たない３ｋＶ級ＩＧＢＴにおいて、同様にメサ幅を０．３μｍから２．５μｍまで変更したときのオン電圧をシミュレーションした結果とが示されている。図８のグラフの縦軸は、シミュレーションで得られたオン電圧の最小値を１として規格化している。
図８のグラフから分かるように、１ｋＶ級ＩＧＢＴにおいても、ｎベース層１の厚さが１ｋＶ級ＩＧＢＴの数倍にもなる３ｋＶ級ＩＧＢＴにおいても、メサ部６の幅が０．４μｍ以上、１μｍ以下の領域において、オン電圧が最小値プラス１．０％に収まる。つまり、メサ部６の幅は、０．４μｍ以上、１μｍ以下の範囲に設定すると、ＩＧＢＴのオン電圧を低減させることができる。
このような設計手法を用いて設計した、１ｋＶ級および３ｋＶ級ＩＧＢＴの主要な設計パラメータ値の例を、図９にまとめて示す。
＜実施の形態５＞
図１０は、実施の形態５に係る半導体装置である両面ゲート構造ＩＧＢＴの断面模式図である。実施の形態５に係る半導体装置も、実施の形態１と同様に、ｎベース層１、ｐベース層２、ｎエミッタ層３およびｐコレクタ層４が形成された半導体層１００を用いて形成されている。
半導体層１００の第１主面側の表層部には、第１主面からｎエミッタ層３およびｐベース層２を貫通してｎベース層１に達する第１のトレンチ５１が形成されており、第１のトレンチ５１に挟まれた領域にメサ部６が形成されている。
第１のトレンチ５１の内部を含む半導体層１００の第１主面上には第１のゲート絶縁膜７１が形成されており、その上に、第１のゲート電極８１が、第１のゲート絶縁膜７１を介してｎベース層１、ｐベース層２およびｎエミッタ層３に向かい合うように形成されている。すなわち、第１のゲート絶縁膜７１は、第１のトレンチ５１の内面に形成されており、第１のゲート電極８１は、第１のゲート絶縁膜７１を介して、ｎエミッタ層３と、ｎエミッタ層３の下のｐベース層２と、ｐベース層２の下のｎベース層１とに隣接するように、第１のトレンチ５１に埋め込まれている。
半導体層１００の第１主面上には、第１のゲート電極８１を覆うように第１の層間絶縁膜９１が形成されており、第１の層間絶縁膜９１の上には、第１主電極であるエミッタ電極１０が形成されている。第１の層間絶縁膜９１には、ｐベース層２およびｎエミッタ層３に達するコンタクトホールが形成されており、エミッタ電極１０は当該コンタクトホールを通してｐベース層２およびｎエミッタ層３に接続している。
一方、半導体層１００の第２主面側においては、ｐコレクタ層４の表層部に第１導電型の第５半導体領域であるｎコレクタ層１６が形成されている。また、半導体層１００の第２主面側の表層部には、第２主面からｎコレクタ層１６およびｐコレクタ層４を貫通してｎベース層１に達する第２のトレンチ５２が形成されている。
第２のトレンチ５２の内部を含む半導体層１００の第２主面上には第２のゲート絶縁膜７２が形成されており、その上に、第２のゲート電極８２が、第２のゲート絶縁膜７２を介してｎコレクタ層１６、ｐコレクタ層４およびｎエミッタ層３に向かい合うように形成されている。すなわち、第２のゲート絶縁膜７２は、第２のトレンチ５２の内面に形成されており、第２のゲート電極８２は、第２のゲート絶縁膜７２を介して、ｎコレクタ層１６と、ｎコレクタ層１６の上のｐコレクタ層４と、ｐコレクタ層４の上のｎベース層１とに隣接するように、第２のトレンチ５２に埋め込まれている。
半導体層１００の第２主面上には、第２のゲート電極８２を覆うように第２の層間絶縁膜９２が形成されており、コレクタ電極１１は第２の層間絶縁膜９２の上に形成されている。第２の層間絶縁膜９２には、ｎコレクタ層１６およびｐコレクタ層４に達するコンタクトホールが形成されており、コレクタ電極１１は当該コンタクトホールを通してｎコレクタ層１６およびｐコレクタ層４に接続している。
また、実施の形態５に係る半導体装置においても、実施の形態１と同様に、ＩＧＢＴとして機能するＩＧＢＴセル２０と、ＩＧＢＴとして機能しないダミーセル２１とが設けられている。
実施の形態５のＩＧＢＴセル２０は、第１のゲート電極８１に供給される電圧信号に応じてオン状態とオフ状態とが切り替わり、さらに、第２のゲート電極８２に供給される電圧信号に応じて、ｎベース層１とコレクタ電極１１との間の導通と非導通とを切り替えることができる。第２のゲート電極８２に供給される電圧信号により、ｎベース層１に蓄積された電子および正孔の排出を制御することで、ＩＧＢＴセル２０のスイッチング時間の短縮化を図ることができる。なお、実施の形態５では、実効的なｎベース層１の厚さ（Ｔｎ）は、ｐベース層２と第２のトレンチ５２の間の距離とする。
このような両面ゲート構造のＩＧＢＴにおいても、オン状態でのｎベース層１中の正孔の蓄積現象は、通常のＩＧＢＴと同様に、ＩＧＢＴセル２０のピッチ、ｎベース層１の厚さおよびメサ部６の幅の影響を受ける。そのため、実施の形態１〜５で説明した２Ｗ／Ｔｎの好ましい範囲や、メサ部６の幅の好ましい範囲は、両面ゲート構造のＩＧＢＴにも有効である。
＜実施の形態６＞
図１１は、実施の形態６に係る半導体装置であるＩＧＢＴの断面模式図である。図２のＩＧＢＴにおいては、隣り合うＩＧＢＴセル２０同士の間隔を一定としたが、その間隔は一定でなくてもよい。例えば、図１１のＩＧＢＴは、隣り合うＩＧＢＴセル２０同士の間にＩＧＢＴセル２０が設けられた部分と、隣り合うＩＧＢＴセル２０同士が直接並んだ部分とが存在する。ただし、ＩＧＢＴセル２０は周期的（規則的）な繰り返しパターンで配列されているものとする。
ＩＧＢＴセル２０が周期的な繰り返しパターンで配列されている場合、その繰り返しパターンのピッチを２ＷＣ、１つの繰り返しパターン内に含まれるＩＧＢＴセル２０の数をＣＮとすると、ＩＧＢＴセル２０の密度の観点から、実効的なＩＧＢＴセル２０のピッチ２ＷＡは、２ＷＣ／ＣＮとして定義できる。実効的なＩＧＢＴセル２０のピッチ２ＷＡは、実施の形態１〜６におけるＩＧＢＴセル２０におけるピッチ（２Ｗ）と同等とみなしてよい。つまり、実効的なＩＧＢＴセル２０のピッチ２ＷＡを、実施の形態１〜６におけるＩＧＢＴセル２０のピッチと同様に扱うことで、実施の形態１〜６を、ＩＧＢＴセル２０が周期的な繰り返しパターンで配列された半導体装置に適用することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１００ 半導体層、１ ｎベース層、２ ｐベース層、３ ｎエミッタ層、４ ｐコレクタ層、５ トレンチ、６ メサ部、７ ゲート絶縁膜、８ ゲート電極、９ 層間絶縁膜、１０ エミッタ電極、１１ コレクタ電極、１２ ゲート配線、１３ ゲートパッド、１４ キャリア蓄積層、１５ バッファ層、１６ ｎコレクタ層、２０ ＩＧＢＴセル、２１ ダミーセル、５１ 第１のトレンチ、５２ 第２のトレンチ、６１ メサ部、６２ メサ部、７１ 第１のゲート絶縁膜、７２ 第２のゲート絶縁膜、８１ 第１のゲート電極、８２ 第２のゲート電極、９１ 第１の層間絶縁膜、９２ 第２の層間絶縁膜。

Claims (8)

  1. 第１主面および第２主面を有する半導体層と、
    前記半導体層に形成された複数のＩＧＢＴセルと、
    を備える半導体装置であって、
    前記複数のＩＧＢＴセルのそれぞれは、
    前記半導体層に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域の前記第１主面側の表層部に形成された第２導電型の第２半導体領域と、
    前記第２半導体領域の表層部に形成された第１導電型の第３半導体領域と、
    前記半導体層の前記第２主面側の表層部に形成された第２導電型の第４半導体領域と、
    前記半導体層の前記第１主面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に向かい合うように形成されたゲート電極と、
    前記半導体層の前記第１主面上に形成され、前記第２半導体領域および前記第３半導体領域に接続した第１主電極と、
    前記半導体層の前記第２主面上に形成され、前記第４半導体領域に接続した第２主電極と、
    を備え、
    前記複数のＩＧＢＴセルのピッチが、前記第２半導体領域と前記第４半導体領域との間の距離の４０分の１以上２０分の１以下である、
    半導体装置。
  2. 第１主面および第２主面を有する半導体層と、
    前記半導体層に形成された複数のＩＧＢＴセルと、
    を備える半導体装置であって、
    前記複数のＩＧＢＴセルのそれぞれは、
    前記半導体層に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域の前記第１主面側の表層部に形成された第２導電型の第２半導体領域と、
    前記第２半導体領域の表層部に形成された第１導電型の第３半導体領域と、
    前記半導体層の前記第２主面側の表層部に形成された第２導電型の第４半導体領域と、
    前記第１半導体領域と前記第２半導体領域の間に配設され、前記第１半導体領域よりも不純物のピーク濃度が高い第１導電型の第５半導体領域と、
    前記半導体層の前記第１主面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に向かい合うように形成されたゲート電極と、
    前記半導体層の前記第１主面上に形成され、前記第２半導体領域および前記第３半導体領域に接続した第１主電極と、
    前記半導体層の前記第２主面上に形成され、前記第４半導体領域に接続した第２主電極と、
    を備え、
    前記複数のＩＧＢＴセルのピッチが、前記第２半導体領域と前記第４半導体領域との間の距離の５０分の１以上２０分の１以下である、
    半導体装置。
  3. 前記ＩＧＢＴセル同士の間に配設され、ＩＧＢＴとして動作しないダミーセルをさらに備える、
    請求項１または請求項２に記載の半導体装置。
  4. 前記半導体層は、前記第３半導体領域および前記第２半導体領域を貫通して、前記第１半導体領域に達するトレンチを備え、
    前記ゲート絶縁膜は、前記トレンチの内面に形成されており、
    前記ゲート電極は、前記トレンチに埋め込まれている、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記複数のＩＧＢＴセルのそれぞれにおいて、
    前記トレンチに挟まれた前記半導体層のメサ部の幅が、０．４μｍ以上１μｍ以下である、
    請求項４に記載の半導体装置。
  6. 前記複数のＩＧＢＴセルは、周期的な繰り返しパターンで配列しており、
    前記複数のＩＧＢＴセルのピッチは、前記繰り返しパターンのピッチを２ＷＣ、１つの前記繰り返しパターン内に含まれるＩＧＢＴセルの数をＣＮとすると、２ＷＣ／ＣＮとして定義される
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記第１半導体領域と前記第４半導体領域との間に配設され、前記第１半導体領域よりも不純物のピーク濃度が高い第１導電型の第６半導体領域をさらに備える、
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記第１半導体領域と前記第２主電極との間の導通と非導通とを切り替えることが可能な第２のゲート電極をさらに備える、
    請求項１から請求項７のいずれか一項に記載の半導体装置。
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