JP5383009B2 - 半導体装置の設計方法 - Google Patents
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Description
W≦(K/Rspb)・Wso・F(m)、
ここで、Kは、定数であり3500であり、Rspbは、第2の半導体層のシート抵抗、Wsoは、トレンチ領域のピッチ、Fは、トレンチの間引き率m、すなわち(有効トレンチゲート領域の数/複数のトレンチ領域の全数)、の関数であり、自然対数の底eの指数関数、exp(m)である。
W・Rspb・F(有効ゲートトレンチ領域の数/全トレンチ領域の数)/Wso。ここで、Fは、ある関数を示す。
Rmax〜Wmax・Rspb/Wso、
ここで、記号“〜”は、「ほぼ等しい」ことを示す。以下の式においても、記号“〜”は、同様に「ほぼ等しい」ことを示すものとして用いる。また、Wmaxは、第1の半導体領域のコンタクト領域のトレンチ延在方向に沿った幅の最大値である。上式から次式が導かれる:
Wmax〜(Rmax/Rspb)・Wso.
この抵抗値Rの最大値Rmax以下にエミッタ領域直下の抵抗値Rを設定する様に、第1の半導体領域の幅Wを設定する。この場合、ダミートレンチ領域により少数キャリア(実施の形態において正孔)が遮断される領域が存在する。したがって、上述の関係式は、以下の式で近似される:
Wmax〜(Rmax/Rspb)・Wso・F(m)≧W.
この関係式を満たすことにより、第2の半導体領域の抵抗値を適切な領域の値に設定して、高速で少数キャリア(実施の形態において正孔)を排出することができ、また、寄生サイリスタが導通状態となるのを防止することができ、RBSOAを十分に確保することができる。また、第1の半導体領域(実施の形態においてエミッタ領域)をトレンチと直交する方向に延在するストライプ状に形成することにより、飽和電流のばらつきは抑制することができる。
図1は、この発明の実施の形態1に従うIGBTの表面レイアウトを概略的に示す図である。図1においては、図面の煩雑化を避けるために、エミッタ電極は示していない。
ここで、Rspbは、Pベース層7のシート抵抗(Ω/□)を示し、Wは、エミッタ層6のコンタクト領域の延在方向(Y方向)に沿った幅を示し、Wsoはトレンチ間の距離(トレンチ間隔)を示す。
Wmax=Rmax・Wso/Rspb.
正孔hが移動する領域の実効面積については、ダミートレンチ領域が設けられていることで、このダミートレンチにより正孔排出面積は低減されるため、ダミートレンチ領域と有効ゲートトレンチ領域(ゲート電極として機能するトレンチ領域)の数の関数で表わすことを考える。したがってこの場合、次式で近似される。
ここで、mは、トレンチの「間引き率」と称し、有効ゲートトレンチ領域の数Tefと全トレンチ領域の数Tallとの比、Tef/Tallで表わされる。また、正孔電流としては、図6のY方向に流れる電流を考えるため、Pベース層の抵抗算出時に利用される式において、(シート抵抗Rspb・長さ/幅)におけるの長さ成分が、エミッタ層6の幅に対応する。
W≦(3500/Rspb)・Wso・exp(m)〜Wmax.
上述の関係式を満たすように、エミッタ層6の幅Wの上限値を設定することにより、エミッタ層直下のPベース層の抵抗値を、ラッチアップを生じさせる値以下に設定することができ、RBSOA耐量のマージンを増加させることができる。
W(=2.8)≦(3500/Rspb)・Wso・exp(m)
は、次式で近似される:
W(=2.8)≦12649/Rspb・・・(1)。
Claims (4)
- 第1導電型の第1の半導体層と、
前記第1の半導体層の上に形成される第2導電型の第2の半導体層と、
各々が前記第2の半導体層から前記第1の半導体層に延びるように形成され、かつ互いに離れて形成される複数のトレンチ領域を備え、前記トレンチ領域は、内壁にゲート絶縁膜を介してゲート電極に電気的に接続されるゲート電極層が形成される有効トレンチゲート領域と、前記ゲート電極と分離されるダミートレンチ領域とを含み、
前記第2の半導体層表面に前記複数のトレンチ領域に直交するようにかつ互いに離れて形成されかつ第1電極層に電気的に接続される前記第1導電型の第3の半導体層を備える半導体装置の設計方法であって、
前記第3の半導体層を設計するステップが、
前記第3の半導体層の前記第1電極層に接触する部分の前記トレンチ領域の延在する方向に沿った幅Wを、次式、
W≦(K/Rspb)・Wso・F(m)、
ただし、Kは、定数の3500、
Rspbは、前記第2の半導体層のシート抵抗、
Wsoは、前記トレンチ領域のピッチ、
F()は、自然対数の底eの指数関数、exp()、
mは間引き率であり、前記有効トレンチゲート領域の数/前記複数のトレンチ領域の全数、
を満たすように設定するステップを備える、半導体装置の設計方法。 - 前記第3の半導体層を設計するステップは、前記Wを、前記第3の半導体層の前記第2の半導体層に対する深さ以上の大きさを有するように規定するステップを含む、請求項1記載の半導体装置の設計方法。
- 前記第3の半導体層を設計するステップは、隣接する第3の半導体層の間隔を、前記Wと前記第3の半導体層の前記第2の半導体層の深さの2倍との和以上に規定するステップを備える、請求項1記載の半導体装置の設計方法。
- 前記第3の半導体層を設計するステップは、各前記第3の半導体層を、直線的に実質的に前記幅Wで形成されるストライプ形状を有するように規定するステップを備える、請求項1記載の半導体装置の設計方法。
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