JP5754397B2 - 縦型トレンチｉｇｂｔの製造方法 - Google Patents

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Description

本発明は、縦型トレンチＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）及びその製造方法に関する。
従来、縦型トレンチＩＧＢＴのエミッタ層は、不純物注入と熱処理により形成されていた。また、縦型トレンチＩＧＢＴのセル構造を微細化するためにはコンタクト構造をプラグ化する必要があるが、コンタクトプラグが薄いバリアメタルを介して半導体層と接触していた。
なお、横型トランジスタにおいて、ポリシリコンからの不純物拡散により拡散層を形成することや、ポリシリコン膜を半導体層とコンタクトプラグとの間に設けることが提案されている（例えば、特許文献１〜３参照）。
特開平８−９７２２６号公報 特開平９−２４６４９３号公報 特開平９−９２６２８号公報
ＲＢＳＯＡ（Reverse Biased Safe Operating Area：逆バイアス安全動作領域）は、ＩＧＢＴのターンオフに伴うコレクタ−エミッタ間電圧とコレクタ電流の非破壊動作範囲を表し、この範囲が広いほど逆バイアスに対する非破壊性能が高い。従って、ＲＢＳＯＡ耐量を向上することが望まれている。
不純物注入と熱処理ではエミッタ層を浅く形成することができない。また、エミッタ層の幅をその深さよりも微細化するとエミッタ層が球状となり、寸法的にも特性的にも安定した接合を形成できない。特に、縦型トレンチＩＧＢＴはセル構造（セルピッチ）を微細化しており、エミッタ層も微細化しないと、ＩＧＢＴの逆バイアス遮断時にエミッタ層の直下でホールが蓄積され、ＮＰＮトランジスタがＯＮすることでラッチアップ動作に至る。また、コンタクトプラグの底部に応力が集中することでＳｉ基板中に欠陥が増え、リーク電流が大きくなる。この結果、ＲＢＳＯＡ耐量が劣化するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、ＲＢＳＯＡ耐量を向上することができる縦型トレンチＩＧＢＴ及びその製造方法を得るものである。
本発明に係る縦型トレンチＩＧＢＴの製造方法は、第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、前記半導体基板の下面に第２導電型のコレクタ層を形成する工程と、後に前記エミッタ層を形成する領域において前記ポリシリコン膜上にレジストを形成する工程と、前記レジストをマスクとして前記ポリシリコン膜をエッチングする工程と、前記ポリシリコン膜をエッチングした後に、前記レジストをマスクとして前記ボディ層に第２導電型の不純物を注入する工程と、熱処理を行って前記ボディ層の前記第２導電型の不純物を注入した領域に第２導電型の拡散層を形成する工程とを備えることを特徴とする。
本発明により、ＲＢＳＯＡ耐量を向上することができる。
本発明の実施の形態１に係る縦型トレンチＩＧＢＴを示す斜視図である。 図１のＡ−Ａ´に沿った断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。 比較例に係るトレンチＩＧＢＴの製造方法を示す断面図である。 比較例に係るトレンチＩＧＢＴの動作を説明するための断面図である。 本発明の実施の形態１に係る縦型トレンチＩＧＢＴの変形例を示す斜視図である。 図１２のＡ−Ａ´に沿った断面図である。 本発明の実施の形態２に係る縦型トレンチＩＧＢＴを示す斜視図である。 図１４のＡ−Ａ´に沿った断面図である。
本発明の実施の形態に係る縦型トレンチＩＧＢＴ及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る縦型トレンチＩＧＢＴを示す斜視図である。図２は、図１のＡ−Ａ´に沿った断面図である。ｎ−型Ｓｉ基板１上にｎ型電荷蓄積層２とｐ型ボディ層３が順に設けられている。トレンチゲート４が、ｐ型ボディ層３を貫通するトレンチ内にゲート絶縁膜５を介して設けられている。トレンチゲート４は平面視においてストライプ状に配置されている。
ｐ型ボディ層３上にｎ型エミッタ層６、及びｐ＋型拡散層８が設けられている。平面視において、ｎ型エミッタ層６及びｐ＋型拡散層８は、隣接するトレンチゲート４の間において、トレンチゲート４の長手方向に交互に配置されている。
トレンチゲート４を層間絶縁膜９が覆っている。層間絶縁膜９上にエミッタ電極１０が設けられている。コンタクトプラグ１１が層間絶縁膜９を貫通してｐ型ボディ層３及びｎ型エミッタ層６とエミッタ電極１０とを接続する。コンタクトプラグ１１は平面視においてトレンチゲート４と平行に配置されている。ｎ−型Ｓｉ基板１の下面にｎ型バッファ層１２とｐ型コレクタ層１３が順に設けられている。ｐ型コレクタ層１３にコレクタ電極１４が接続されている。
続いて、上記ＩＧＢＴの製造方法を説明する。図３から図９は、本発明の実施の形態１に係る縦型トレンチＩＧＢＴの製造方法を示す断面図である。
まず、図３に示すように、ｎ−型Ｓｉ基板１上にｎ型電荷蓄積層２とｐ型ボディ層３を順に形成する。ｐ型ボディ層３を貫通するトレンチを形成し、トレンチ内にゲート絶縁膜５を介してトレンチゲート４を形成する。ｐ型ボディ層３上に堆積された膜厚５００Å〜２０００Åの酸化膜１５に開口（エミッタ層のパターン）を形成する。酸化膜１５及び開口で露出したｐ型ボディ層３上に、ｎ型の不純物を含む膜厚５００Å〜５０００Åのポリシリコン膜１６（ドープトポリシリコン又はＰ／Ａｓ注入ポリシリコン）を形成する。
次に、図４に示すように、後にｎ型エミッタ層６を形成する領域においてポリシリコン膜１６上にレジスト１７を写真製版処理により形成する。このレジスト１７をマスクとしてポリシリコン膜１６をエッチング（パターニング）する。次に、図５に示すように、レジスト１７をマスクとしてｐ型ボディ層３にｐ型の不純物をセルフアラインで注入する。
次に、図６から図８に示すように、熱処理を行って、ポリシリコン膜１６からｐ型ボディ層３にｎ型の不純物を拡散させてｐ型ボディ層３上にｎ型エミッタ層６を形成し、ｐ型ボディ層３のｐ型の不純物を注入した領域にｐ＋型拡散層８を形成する。図６はトレンチ長手方向の断面図である。図７はｎ型エミッタ層６におけるトレンチ垂直方向の断面図である図８はｐ＋型拡散層８におけるトレンチ垂直方向の断面図である。なお、ポリシリコン膜１６をパターニングする前に熱処理を行ってｎ型エミッタ層６を形成してもよい。
ここで、ポリシリコン膜１６からの不純物の拡散はグレイン境界からの拡散が支配的であるため、図９に示すようにポリシリコン膜１６のグレインサイズをｎ型エミッタ層６の幅より小さくする。これにより、ｎ型エミッタ層６の濃度と深さが安定する。また、ｐ型ボディ層３とポリシリコン膜１６の間に自然酸化膜１８が形成されている。これにより、ｎ型エミッタ層６の深さを制御できる。
その後、ｎ−型Ｓｉ基板１の下面にｎ型バッファ層、ｐ型コレクタ層１３、及びコレクタ電極１４を形成する。以上の工程により本実施の形態に係る縦型トレンチＩＧＢＴが製造される。
続いて、本実施の形態の効果を比較例と比較して説明する。図１０は、比較例に係るトレンチＩＧＢＴの製造方法を示す断面図である。図１１は、比較例に係るトレンチＩＧＢＴの動作を説明するための断面図である。比較例では、不純物の注入と熱処理によりｎ＋型エミッタ層１９を形成するため、ｎ＋型エミッタ層１９を浅く形成することができない。このため、ＩＧＢＴの逆バイアス遮断時にｎ＋型エミッタ層１９の直下にホールが蓄積され、ＮＰＮトランジスタがＯＮすることでラッチアップ動作に至る。
一方、本実施の形態では、ポリシリコン膜１６からの不純物拡散により、極浅で微細なｎ型エミッタ層６を形成することができる。よって、ＩＧＢＴの逆バイアス遮断時にｎ型エミッタ層６の直下にホールが蓄積されず、オフ時のラッチアップの問題は発生しない。よって、ＲＢＳＯＡ耐量を向上することができる。
また、ｎ型エミッタ層６とｐ＋型拡散層８をセルフアラインで形成することにより、両者の重ね合わせを高精度化できる。これにより、両者の接合のばらつきが小さくなることで、電流ばらつきが小さくなりＲＢＳＯＡ耐量も安定化する。
図１２は、本発明の実施の形態１に係る縦型トレンチＩＧＢＴの変形例を示す斜視図である。図１３は、図１２のＡ−Ａ´に沿った断面図である。この変形例では、エミッタ層がｎ型エミッタ層６とｎ＋型エミッタ層７に分けられている。ｎ型エミッタ層６はトレンチゲート４の近傍に形成された真性エミッタ層であり、ｎ＋型エミッタ層７層は真性エミッタ層を外部に引き出す外部エミッタ層である。この場合でも実施の形態１の効果を得ることができる。また、ポリシリコン膜からの不純物拡散によりｎ型エミッタ層６とｎ＋型エミッタ層７をそれぞれ個別に形成すれば、ＭＯＳ（Metal Oxide Semiconductor）特性を個別に制御することができる。
実施の形態２．
図１４は、本発明の実施の形態２に係る縦型トレンチＩＧＢＴを示す斜視図である。図１５は、図１４のＡ−Ａ´に沿った断面図である。膜厚５００Å〜５０００Åのポリシリコン膜２０が、ｐ型ボディ層３及びｎ型エミッタ層６とコンタクトプラグ１１との間に設けられている。
このポリシリコン膜２０により、微細セルにおけるトレンチゲート４とコンタクトプラグ１１による応力を低減することができる。これにより、Ｓｉ基板中への欠陥の増殖を抑えることができる。この結果、接合のリーク電流が小さくなるため、ＲＢＳＯＡ耐量を向上することができる
なお、実施の形態１，２において、ポリシリコン膜１６，２０を、トレンチゲート４を構成するポリシリコンや、Ｐｏｌｙ−Ｐｏｌｙ容量の電極２１を構成するポリシリコンや、ポリシリコン抵抗２２などと同時に形成することが好ましい。これにより、工程数を削減することができる。
また、縦型トレンチＩＧＢＴは、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された縦型トレンチＩＧＢＴは、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ ｎ−型Ｓｉ基板（半導体基板）
３ ｐ型ボディ層（ボディ層）
４ トレンチゲート
５ ゲート絶縁膜
６ ｎ型エミッタ層（エミッタ層、真性エミッタ層）
７ ｎ＋型エミッタ層（エミッタ層、外部エミッタ層）
８ ｐ＋型拡散層（拡散層）
９ 層間絶縁膜
１０ エミッタ電極
１１ コンタクトプラグ
１３ ｐ型コレクタ層（コレクタ層）
１６，２０ ポリシリコン膜
１７ レジスト
１８ 自然酸化膜
２１ 容量の電極
２２ ポリシリコン抵抗

Claims (6)

  1. 第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、
    前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、
    前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、
    前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、
    前記半導体基板の下面に第２導電型のコレクタ層を形成する工程と、
    後に前記エミッタ層を形成する領域において前記ポリシリコン膜上にレジストを形成する工程と、
    前記レジストをマスクとして前記ポリシリコン膜をエッチングする工程と、
    前記ポリシリコン膜をエッチングした後に、前記レジストをマスクとして前記ボディ層に第２導電型の不純物を注入する工程と、
    熱処理を行って前記ボディ層の前記第２導電型の不純物を注入した領域に第２導電型の拡散層を形成する工程とを備えることを特徴とする縦型トレンチＩＧＢＴの製造方法。
  2. 第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、
    前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、
    前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、
    前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、
    前記半導体基板の下面に第２導電型のコレクタ層を形成する工程とを備え、
    前記ポリシリコン膜のグレインサイズは前記エミッタ層の幅より小さいことを特徴とする縦型トレンチＩＧＢＴの製造方法。
  3. 第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、
    前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、
    前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、
    前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、
    前記半導体基板の下面に第２導電型のコレクタ層を形成する工程とを備え、
    前記ポリシリコン膜を、前記トレンチゲートを構成するポリシリコンと同時に形成することを特徴とする縦型トレンチＩＧＢＴの製造方法。
  4. 第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、
    前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、
    前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、
    前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、
    前記半導体基板の下面に第２導電型のコレクタ層を形成する工程とを備え、
    前記ポリシリコン膜を、容量の電極を構成するポリシリコンと同時に形成することを特徴とする縦型トレンチＩＧＢＴの製造方法。
  5. 第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、
    前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、
    前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、
    前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、
    前記半導体基板の下面に第２導電型のコレクタ層を形成する工程とを備え、
    前記ポリシリコン膜をポリシリコン抵抗と同時に形成することを特徴とする縦型トレンチＩＧＢＴの製造方法。
  6. 第１導電型の半導体基板上に第２導電型のボディ層を形成する工程と、
    前記ボディ層を貫通するトレンチを形成し、前記トレンチ内にゲート絶縁膜を介してトレンチゲートを形成する工程と、
    前記ボディ層上に第１導電型の不純物を含むポリシリコン膜を形成する工程と、
    前記ポリシリコン膜から前記ボディ層に前記第１導電型の不純物を拡散させて前記ボディ層上に第１導電型のエミッタ層を形成する工程と、
    前記半導体基板の下面に第２導電型のコレクタ層を形成する工程とを備え、
    前記エミッタ層は、
    前記トレンチゲートの近傍に形成された真性エミッタ層と、
    前記真性エミッタ層を外部に引き出す外部エミッタ層とを有し、
    前記外部エミッタ層は前記真性エミッタ層に比べて不純物濃度が高く、深さが浅いことを特徴とする縦型トレンチＩＧＢＴの製造方法。
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