JP4794546B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、トレンチゲート型のＭＯＳ（Metal-Oxide-Semiconductor）構造を有する半導体装置およびその製造方法に関する。
パワーＭＯＳＦＥＴ（MOS Field Effect Transistor）の構成を有する半導体装置において、トレンチゲート構造が形成されたものは、近年、ＤＣ−ＤＣコンバータ等、各種電源に幅広く応用されている。トレンチゲート型ＭＯＳＦＥＴを備えた半導体装置においては、ゲート電極に関わる構造を改良することによって、耐圧の向上が図られている。一般に、ＭＯＳＦＥＴにおいては、ドレイン層とベース拡散層との間のＰＮ接合によって寄生ダイオードが形成されている。
図１３は、パワーＭＯＳＦＥＴを備えた従来の半導体装置２の断面構造を示している。このような構造の半導体装置は、例えば特許文献１に記載されている。高濃度のＮ型不純物を含むドレイン層２０１はＮ＋型シリコン基板を構成している。ドレイン層２０１上には、低濃度のＮ型不純物を含むドリフト層２０２が形成されている。ドリフト層２０２上には、Ｐ型不純物を含むＰ型ボディ領域２０３が形成されている。Ｐ型ボディ領域２０３の表面近傍には、Ｐ型ボディ領域２０３よりも高濃度のＰ型不純物を含むＰ＋型拡散領域２０４が形成されている。Ｐ型ボディ領域２０３の表面には、Ｐ＋型拡散領域２０４を挟むように、高濃度のＮ型不純物を含むＮ＋型ソース領域２０５も形成されている。
Ｐ型ボディ領域２０３の表面からドリフト層２０２に至るまでの領域には、断面の形状が矩形である複数のトレンチ２０６が形成されている。このトレンチ２０６の内面（側壁面２０６ａおよび底面２０６ｂを含む）には、ゲート絶縁膜２０７および層間絶縁膜２２４が形成されている。トレンチ２０６の内部には、ゲート絶縁膜２０７および層間絶縁膜２２４によって囲まれた、ポリシリコンからなるゲート電極２０８が形成されている。ドリフト層２０２の表面には、高濃度のＰ型不純物を含むＰ＋型拡散領域２０９が形成されている。このＰ＋型拡散領域２０９は、ドリフト層２０２の表面から内部の深くまで形成されている。Ｐ型ボディ領域２０３とＰ＋型拡散領域２０９は、トレンチ２０６を介して隣り合っている。この半導体装置２においては、Ｐ型ボディ領域２０３とドリフト層２０２との間およびＰ＋型拡散領域２０９とドリフト層２０２との間に寄生ダイオードが形成されている。
上記の構造の最上部には、金属からなるソース電極膜２１０が形成されている。ソース電極膜２１０はＮ＋型ソース領域２０５およびＰ＋型拡散領域２０９と電気的に接続され、ゲート電極２０８とは絶縁されている。ドレイン層２０１の裏面には、金属からなるドレイン電極膜２１１が形成されている。図示される能動領域には、ドレイン層２０１、ドリフト層２０２、Ｐ型ボディ領域２０３、Ｎ＋型ソース領域２０５、ゲート電極２０８、ソース電極膜２１０、ドレイン電極膜２１１、および層間絶縁膜２２４によって構成されるＭＯＳＦＥＴの構造が複数形成されている。図１３は能動領域の外縁周辺の構造を示している。
ソース電極膜２１０を接地し、ドレイン電極膜２１１に正電圧を印加し、ゲート電極２０８に正電圧を印加すると、Ｐ型ボディ領域２０３とトレンチ２０６との界面に反転層が形成され、ドレイン電極膜２１１からソース電極膜２１０へ向かって電流が流れるようになる。一方、ゲート電極２０８およびドレイン電極膜２１１を接地し、ソース電極膜２１０に正電圧を印加すると、Ｐ型ボディ領域２０３とドリフト層２０２との間のＰＮ接合およびＰ＋型拡散領域２０９とドリフト層２０２との間のＰＮ接合が共に順バイアスとなり、ソース電極膜２１０からドレイン電極膜２１１へ向かって電流が流れるようになる。
このように、トレンチゲート型ＭＯＳＦＥＴにおいては、寄生ダイオードを回路の一部として利用することがあるが、能動領域の外縁に位置する寄生ダイオードにキャリアが集中し、素子破壊を起こしやすいという問題があった。なお、特許文献２には、トレンチゲート型ＩＧＢＴにおいて、最外のＰウェルをそれよりも内側のＰウェルよりも深く形成することにより、素子耐圧の向上を図る技術が開示されている。特許文献３には、トレンチゲート型ＩＧＢＴにおいて、Ｐ型ベース層に連結すると共に、Ｐ型ベース層を包囲するように形成されたＰ型半導体層によって、装置の耐圧を高く維持する技術が開示されている。特許文献４には、プレーナ型ＭＯＳＦＥＴにおいて、キャリアが流れ込む固定電位拡散層を設けることにより、キャリアの集中による素子破壊を防止する技術が開示されている。
特開平１１−１５４７４８号公報 特開平６−４５６１２号公報 特開平９−２７０５１２号公報 特開２００１−７３２２号公報
本発明は、上述した問題点に鑑みてなされたものであって、耐圧を向上し、素子破壊の発生を低減することができる半導体装置およびその製造方法を提供することを目的とする。
本発明は、対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層と、前記第１の主面に接し、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層と、前記第２の半導体層の表面に形成された複数の溝と、前記溝に形成されたゲート電極と、前記第２の半導体層の表面において、２つの前記溝の間に形成された第２導電型の第１の領域と、前記第２の半導体層の表面において、前記第１の領域と接する前記溝に接すると共に、前記第１の領域と接するように形成された第２導電型の第１のキャリア引き抜き領域と、前記第２の半導体層の表面において、前記第１のキャリア引き抜き領域と接する前記溝に接し、前記第１のキャリア引き抜き領域と離れて形成された第２導電型の第２のキャリア引き抜き領域と、前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域と、前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域と、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域と、前記第２の領域、前記第３の領域、および前記４の領域の表面に接し、金属からなる第１の電極と、前記第２の主面に接し、金属からなる第２の電極とを備えたことを特徴とする半導体装置である。
前記第２の半導体層の表面からの前記第1のキャリア引き抜き領域の深さは、前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さよりも大きくてもよい。
前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さは、前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さよりも小さくてもよい。
前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の幅は、他の前記溝の幅よりも大きくてもよい。
前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さは、他の前記溝の前記第２の半導体層の表面からの深さよりも大きくてもよい。
本発明は、対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層の前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層上に、半導体の酸化物からなる酸化膜のパターンを形成する工程と、前記酸化膜のパターンをマスクとして、第２導電型の不純物を注入すると共に、前記不純物を前記第２の半導体層内に拡散することにより、第２導電型の第１のキャリア引き抜き領域を形成すると共に、前記第１のキャリア引き抜き領域とは分離した第２導電型の第２のキャリア引き抜き領域を形成する工程と、前記第２の半導体層、前記第１のキャリア引き抜き領域、および前記第２のキャリア引き抜き領域の表面を被覆する前記酸化膜のパターンを形成し、前記酸化膜のパターンをマスクとしてエッチングを行うことにより、前記第１のキャリア引き抜き領域および前記第２のキャリア引き抜き領域に接する溝と、他の複数の溝を形成する工程と、前記溝を埋めるようにゲート電極を形成し、前記複数の溝どうしの間に第２導電型の第１の領域を形成する工程と、前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域を形成すると共に、前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域を形成し、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域を形成する工程と、前記第２の領域、前記第３の領域、および前記第４の領域の表面に接し、金属からなる第１の電極を形成し、前記第２の主面上に、金属からなる第２の電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法である。
本発明によれば、耐圧を向上し、素子破壊の発生を低減することができるという効果が得られる。
図１は、本発明の第１の実施形態による半導体装置１ａの断面構造を示す断面図である。 図２は、半導体装置１ａの製造工程を説明するための断面図である。 図３は、半導体装置１ａの製造工程を説明するための断面図である。 図４は、半導体装置１ａの製造工程を説明するための断面図である。 図５は、半導体装置１ａの製造工程を説明するための断面図である。 図６は、半導体装置１ａの製造工程を説明するための断面図である。 図７は、半導体装置１ａの製造工程を説明するための断面図である。 図８は、半導体装置１ａの製造工程を説明するための断面図である。 図９は、半導体装置１ａの製造工程を説明するための断面図である。 図１０は、半導体装置１ａの製造工程を説明するための断面図である。 図１１は、本発明の第２の実施形態による半導体装置１ｂの断面構造を示す断面図である。 図１２は、第２の実施形態の変形例による半導体装置１ｃの断面構造を示す断面図である。 図１３は、従来の半導体装置２の断面構造を示す断面図である。
符号の説明
１ａ，１ｂ，１ｃ，２・・・半導体装置、１０１，２０１・・・ドレイン層、１０２，２０２・・・ドリフト層、１０３，２０３・・・Ｐ型ボディ領域、１０４，１１１，２０４，２０９・・・Ｐ＋型拡散領域、１０５，２０５・・・Ｎ＋型ソース領域、１０６，１０６Ａ，２０６・・・トレンチ、１０６ａ，２０６ａ・・・側壁面、１０６ｂ，２０６ｂ・・・底面、１０７，２０７・・・ゲート絶縁膜、１０８，２０８・・・ゲート電極、１０９，１１０・・・キャリア引き抜き領域、１１２，２１０・・・ソース電極膜、１１３・・・絶縁膜、１１４，２１１・・・ドレイン電極膜、１１５，１１６，１２０，１２１，１２２，１２３・・・酸化膜、１１７，１１８・・・注入層、１１９・・・レジスト膜、１２４，２２４・・・層間絶縁膜、３０１，３０２・・・主面。
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第1の実施形態による半導体装置１ａの断面構造を示している。高濃度のＮ型不純物を含むドレイン層１０１は、対向する２つの主面３０１および３０２を有し、Ｎ＋型シリコン基板を構成している。ドレイン層１０１の主面３０１上には、低濃度のＮ型不純物を含むドリフト層１０２が形成されている。ドリフト層１０２の表面領域には、Ｐ型不純物を含むＰ型ボディ領域１０３が形成されている。Ｐ型ボディ領域１０３の表面近傍には、Ｐ型ボディ領域１０３よりも高濃度のＰ型不純物を含むＰ＋型拡散領域１０４が形成されている。Ｐ型ボディ領域１０３の表面には、Ｐ＋型拡散領域１０４を挟むように、高濃度のＮ型不純物を含むＮ＋型ソース領域１０５も形成されている。
Ｐ型ボディ領域１０３の表面からドリフト層１０２に至るまでの領域には、断面の形状が矩形である複数のトレンチ１０６が形成されている。このトレンチ１０６の内面（側壁面１０６ａおよび底面１０６ｂを含む）には、ゲート絶縁膜１０７が形成されている。トレンチ１０６の内部には、ゲート絶縁膜１０７によって囲まれた、ポリシリコンからなるゲート電極１０８が形成されている。
ドリフト層１０２の表面領域には、Ｐ型不純物を含む２つのキャリア引き抜き領域１０９および１１０が形成されている。キャリア引き抜き領域１０９は、Ｐ型ボディ領域１０３と接しているトレンチ１０６と接していると共に、Ｐ型ボディ領域１０３とも接している。また、キャリア引き抜き領域１０９は最も外側のトレンチ１０６に接している。キャリア引き抜き領域１１０は、キャリア引き抜き領域１０９と接するトレンチ１０６に接しており、キャリア引き抜き領域１０９とは分離されている。
ドリフト層１０２の表面からのキャリア引き抜き領域１０９の深さ（図中の距離Ｘ１）は、ドリフト層１０２の表面からのキャリア引き抜き領域１１０の深さ（図中の距離Ｘ２）よりも大きい。キャリア引き抜き領域１０９および１１０のドリフト層１０２の表面からの深さは共に、トレンチ１０６のドリフト層１０２の表面からの深さ（図中の距離Ｘ４）よりも大きい。キャリア引き抜き領域１０９および１１０には、半導体装置１ａの動作時にドリフト層１０２に注入された少数キャリアが流れ込む。これにより、少数キャリアの集中を緩和し、素子破壊を防ぐことができる。
キャリア引き抜き領域１０９および１１０の表面には、高濃度のＰ型不純物を含むＰ＋型拡散領域１１１が形成されている。ドリフト層１０２の表面上には、Ｐ＋型拡散領域１０４およびＮ＋型ソース領域１０５に接し、金属からなるソース電極膜１１２が形成されている。ソース電極膜１１２はキャリア引き抜き領域１０９および１１０、Ｐ＋型拡散領域１１１にも接している。ソース電極膜１１２は、層間絶縁膜１２４によってゲート電極１０８と絶縁されている。キャリア引き抜き領域１０９および１１０は、Ｐ＋型拡散領域１１１を介してソース電極膜１１２と電気的に接続されている。キャリア引き抜き領域１１０の表面の一部は、ＳｉＯ２からなる絶縁膜１１３によって被覆されている。
ドレイン層１０１の主面３０２上には、金属からなるドレイン電極膜１１４が形成されている。ドレイン電極膜１１４はドレイン層１０１とオーミック接合を形成している。ドレイン層１０１、ドリフト層１０２、Ｐ型ボディ領域１０３、Ｎ＋型ソース領域１０５、ゲート電極１０８、ソース電極膜１１２、ドレイン電極膜１１４、および層間絶縁膜１２４によってＭＯＳＦＥＴが構成されている。能動領域には、ＭＯＳＦＥＴ構造が複数形成されている。図１は能動領域の外縁周辺の構造を示している。キャリア引き抜き領域１０９および１１０は能動領域の外側に形成されている。
トレンチ１０６は、全てのトレンチ１０６の幅（図中の距離Ｘ３）が同一となるように形成されている。また、トレンチ１０６は、全てのトレンチ１０６のドリフト層１０２からの深さ（図中の距離Ｘ４）が同一となるように形成されている。図１に示される能動領域の外縁周辺においては、トレンチ１０６を形成するためのドリフト層１０２のエッチング用のマスクを形成するときに、以下のような問題が発生することがある。レジストが塗布された後の写真工程（露光および現像）のときに、最も外側のトレンチ１０６（キャリア引き抜き領域１０９とキャリア引き抜き領域１１０とに挟まれたトレンチ１０６）において、露光が十分でなく、トレンチ１０６が安定的に形成されない。
これを防ぐため、最も外側のトレンチ１０６の幅が他のトレンチ１０６の幅よりも広くなるように、マスクの形状を設計することが望ましい。外側のトレンチ１０６の幅が他のトレンチ１０６の幅よりも広くなると、パターン寸法に応じてエッチング速度が変化するというマイクロローディング効果によって、外側のトレンチ１０６の深さが他のトレンチ１０６の深さよりも大きくなる。
上述した構造においてドリフト層１０２は、Ｎ型不純物を含むシリコンをドレイン層１０１の表面上にエピタキシャル成長させることにより形成されている。Ｐ型ボディ領域１０３は、ドリフト層１０２の表面からＰ型不純物を注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｐ＋型拡散領域１０４は、Ｐ型ボディ領域１０３の表面からＰ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｎ＋型ソース領域１０５は、Ｐ型ボディ領域１０３の表面からＮ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。
キャリア引き抜き領域１０９および１１０は、ドリフト層１０２の表面からＰ型不純物を注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｐ＋型拡散領域１１１も同様に、キャリア引き抜き領域１０９および１１０の表面からＰ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。図１においては、ソース電極膜１１２と接触しているＰ型ボディ領域１０３、Ｐ＋型拡散領域１０４、およびＮ＋型ソース領域１０５の各表面を含んでいるメサ状の構造が形成されている。
トレンチ１０６は、ドリフト層１０２をエッチングすることによって形成されている。ゲート絶縁膜１０７は、高温の酸素雰囲気中でトレンチ１０６の表面を酸化することによって形成されている。ゲート電極１０８は、Ｎ型不純物を含むポリシリコンをゲート絶縁膜１０７の表面に堆積することにより形成されている。ソース電極膜１１２およびドレイン電極膜１１４は、例えば電極材料のスパッタリングによって形成されている。
ドレイン層１０１の不純物濃度は例えば１０１９〜１０２０ｃｍ−３である。Ｐ型ボディ領域１０３の表面における不純物濃度は例えば１０１７〜１０１８ｃｍ−３である。Ｐ＋型拡散領域１０４およびＰ＋型拡散領域１１１の表面における不純物濃度は例えば１０１８〜１０１９ｃｍ−３である。Ｎ＋型ソース領域１０５の表面における不純物濃度は例えば１０１９〜１０２０ｃｍ−３である。キャリア引き抜き領域１０９および１１０の表面における不純物濃度は例えば１０１７〜１０１８ｃｍ−３である。
次に、半導体装置１ａの動作について説明する。ソース電極膜１１２を接地し、ドレイン電極膜１１４に正電圧を印加し、ゲート電極１０８に正電圧を印加すると、Ｐ型ボディ領域１０３とトレンチ１０６との界面に反転層が形成され、ドレイン電極膜１１４からソース電極膜１１２へ向かって電流が流れる。その状態からゲート電極１０８に接地電圧を印加すると、Ｐ型ボディ領域１０３とトレンチ１０６との界面に形成されていた反転層が消滅し、電流は遮断される。
また、ソース電極膜１１２にドレイン電極膜１１４よりも高い電圧が印加された場合には、ドリフト層１０２、Ｐ型ボディ領域１０３、およびＰ＋型拡散領域１０４によって形成される寄生ダイオードが順バイアスされ、その寄生ダイオードを通って電流が流れる。その電流により、ドリフト層１０２内に少数キャリアが注入される。その状態でソース電極膜１１２とドレイン電極膜１１４との間の電圧が反転すると、ドリフト層１０２に注入された少数キャリアは、ソース電極膜１１２に接続されたＰ型ボディ領域１０３に流れ込む。
ＭＯＳＦＥＴ構造が形成された能動領域の端部では、最外周に位置するＰ型ボディ領域１０３に少数キャリアが集中しやすいが、ソース電極膜１１２に電気的に接続されたキャリア引き抜き領域１０９および１１０が形成されていることにより、少数キャリアがこのキャリア引き抜き領域１０９および１１０に流れ込むため、少数キャリアの集中は起こらない。したがって、耐圧を向上し、素子破壊を低減することができる。また、分離された２つのキャリア引き抜き領域１０９および１１０が形成されていることにより、少数キャリアが１つのキャリア引き抜き領域に集中することを防止し、より効率的に少数キャリアをソース電極膜１１２へ送ることができる。
次に、半導体装置１ａの製造方法について、図２〜図１０を用いて説明する。まず、ドレイン層１０１の主面３０１上に、エピタキシャル成長によってドリフト層１０２を形成し、ドリフト層１０２上にＳｉＯ２等の酸化物を堆積し、酸化膜１１５を形成する（図２）。続いて、酸化膜１１５上にレジストを塗布し、写真工程によってレジストのパターンを形成する。このレジストのパターンをマスクとして酸化膜１１５をエッチングして、ドリフト層１０２の表面を露出させた後、レジストを除去する（図３）。
続いて、高温の酸素雰囲気中で熱酸化を行い、ドリフト層１０２の表面のうち、酸化膜１１５によって被覆された部分以外の部分の表面に薄い酸化膜１１６を形成する。この酸化膜１１６を通過するように、ドリフト層１０２の表面にＢ（ボロン）等のＰ型不純物を注入し、注入層１１７および１１８を形成する（図４）。再度、酸化膜１１５上にレジストを塗布し、写真工程によってレジスト膜１１９のパターンを形成する。このレジスト膜１１９のパターンおよび酸化膜１１５をマスクとして、注入層１１７にＰ型不純物を再度注入する（図５）。図３〜図５で示される工程は、注入層１１７のみを形成する工程と、注入層１１８のみを形成する工程とによって構成される場合もある。
続いて、レジスト膜１１９を除去し、高温の酸素雰囲気中でアニールを行うと、注入層１１７および１１８内のＰ型不純物がドリフト層１０２内に拡散し、キャリア引き抜き領域１０９および１１０が形成される（図６）。ドリフト層１０２の表面を酸化し、酸化膜１２０を形成する（図７）。この酸化膜１２０上にレジストを塗布し、写真工程によってレジストのパターンを形成する。このレジストのパターンをマスクとして酸化膜１２０をエッチングして、ドリフト層１０２の表面を露出させた後、レジストを除去する。このとき、絶縁膜１１３が形成される。高温の酸素雰囲気中で熱酸化を行い、ドリフト層１０２の表面のうち、酸化膜１２０によって被覆された部分以外の部分の表面に薄い酸化膜１２１を形成する。ＣＶＤ（Chemical Vapor Deposition）によって、この酸化膜１２１上に酸化膜１２２（ＮＳＧ：Non-doped Silicate Glass）を堆積する（図８）。酸化膜１２１および１２２からなる膜を酸化膜１２３とする。
続いて、酸化膜１２３上にレジストを塗布し、写真工程によってレジストのパターンを形成する。このとき、キャリア引き抜き領域１０９とキャリア引き抜き領域１１０との間にレジストの開口部が形成されるように、フォトマスクの位置合わせを行う。レジストのパターンをマスクとして、酸化膜１２３をエッチングし、ドリフト層１０２の表面を露出させた後、レジストを除去する。酸化膜１２３のパターンをマスクとして、ドリフト層１０２をエッチングし、トレンチ１０６を形成する（図９）。図９においては、最も外側のトレンチ１０６Ａの幅が他のトレンチ１０６の幅よりも大きく、トレンチ１０６Ａの深さが他のトレンチ１０６の深さよりも大きくなっている。
続いて、酸化膜１２３を除去し、高温の酸素雰囲気中での熱酸化によってゲート絶縁膜１０７を形成する。トレンチ１０６を埋めて、ドリフト層１０２の表面を覆うように、ポリシリコンを堆積する。ドリフト層１０２の表面近傍の高さまでこのポリシリコンをエッチングし、ゲート電極１０８を形成する。高温の酸素雰囲気中で熱酸化を行い、ゲート電極１０８の表面をゲート絶縁膜１０７によって被覆する。ドリフト層１０２の表面上にレジストを塗布し、写真工程を経て、Ｐ型ボディ領域１０３の形成される領域が露出したレジストのパターンを形成する。このレジストをマスクとしてドリフト層１０２の表面にＢ等のＰ型不純物を注入し、レジストを除去した後、高温でアニールを行うと、注入されたＰ型不純物がドリフト層１０２内に拡散し、Ｐ型ボディ領域１０３が形成される。
続いて、同様にして、Ｐ型ボディ領域１０３、キャリア引き抜き領域１０９および１１０の表面に選択的にＰ型不純物を注入し、高温でアニールを行うと、Ｐ＋型拡散領域１０４および１１１が形成される。また、Ｐ型ボディ領域１０３の表面に選択的にＡｓ（ヒ素）等のＮ型不純物を注入し、高温でアニールを行うと、Ｎ＋型拡散領域１０５が形成される。ゲート電極１０８の上面よりも上方のゲート絶縁膜１０７をエッチングする。ＣＶＤによって層間絶縁膜１２４を形成し、層間絶縁膜１２４において、トレンチ１０６の外部に出ている部分をエッチングする。電極材料をドリフト層１０２の表面に堆積してソース電極膜１１２を形成し、電極材料をドレイン層１０１の主面３０２に堆積してドレイン電極膜１１４を形成する（図１０）。
次に、本発明の第２の実施形態について説明する。図１１は、本実施形態による半導体装置１ｂの断面構造を示している。図１に示された構造と同一の機能を有する構造には同一の符号が付与されている。この半導体装置１ｂにおいては、キャリア引き抜き領域１１０のドリフト層１０２の表面からの深さ（図中の距離Ｘ５）は、最も外側のトレンチ１０６Ａのドリフト層１０２の表面からの深さ（図中の距離Ｘ６）よりも小さい。
図１２は、本実施形態の変形例による半導体装置１ｃの断面構造を示している。図１に示された構造と同一の機能を有する構造には同一の符号が付与されている。この半導体装置１ｃにおいては、最も外側のトレンチ１０６Ａの幅（図中の距離Ｘ７）は、他のトレンチ１０６の幅（図中の距離Ｘ８）よりも大きい。このようになっているのは、最も外側のトレンチ１０６の幅が他のトレンチ１０６の幅よりも広くなるように、マスクの形状を設計してあるからである。これにより、ドリフト層１０２のエッチング用のマスクを形成するためにレジストを塗布した後の写真工程のときに、露光が不十分となることを防ぐことができる。マイクロローディング効果によって、最も外側のトレンチ１０６Ａのドリフト層１０２の表面からの深さ（図中の距離Ｘ９）は、他のトレンチ１０６のドリフト層１０２の表面からの深さ（図中の距離Ｘ１０）よりも大きい。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
耐圧を向上し、素子破壊の発生を低減することができる。

Claims (5)

  1. 対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層と、
    前記第１の主面に接し、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層と、
    前記第２の半導体層の表面に形成された複数の溝と、
    前記溝に形成されたゲート電極と、
    前記第２の半導体層の表面において、２つの前記溝の間に形成された第２導電型の第１の領域と、
    前記第２の半導体層の表面において、前記第１の領域と接する前記溝に接すると共に、前記第１の領域と接するように形成された第２導電型の第１のキャリア引き抜き領域と、
    前記第２の半導体層の表面において、前記第１のキャリア引き抜き領域と接する前記溝に接し、前記第１のキャリア引き抜き領域と離れて形成された第２導電型の第２のキャリア引き抜き領域と、
    前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域と、
    前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域と、
    前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域と、
    前記第２の領域、前記第３の領域、および前記４の領域の表面に接し、金属からなる第１の電極と、
    前記第２の主面に接し、金属からなる第２の電極と、
    を備え、
    前記第１のキャリア引き抜き領域および前記第２のキャリア引き抜き領域は、前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝を挟んで分離形成され、
    前記第２の半導体層の表面からの前記第１のキャリア引き抜き領域の深さは、前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さよりも大きいことを特徴とする半導体装置。
  2. 前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さは、前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さよりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の幅は、他の前記溝の幅よりも大きいことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さは、他の前記溝の前記第２の半導体層の表面からの深さよりも大きいことを特徴とする請求項１に記載の半導体装置。
  5. 対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層の前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層上に、半導体の酸化物からなる酸化膜のパターンを形成する工程と、
    前記酸化膜のパターンをマスクとして、第２導電型の不純物を注入すると共に、前記不純物を前記第２の半導体層内に拡散することにより、第２導電型の第１のキャリア引き抜き領域を形成すると共に、前記第１のキャリア引き抜き領域とは分離した第２導電型の第２のキャリア引き抜き領域を形成する工程と、
    前記第２の半導体層、前記第１のキャリア引き抜き領域、および前記第２のキャリア引き抜き領域の表面を被覆する前記酸化膜のパターンを形成し、前記酸化膜のパターンをマスクとしてエッチングを行うことにより、前記第１のキャリア引き抜き領域および前記第２のキャリア引き抜き領域に接する溝と、他の複数の溝を形成する工程と、
    前記溝を埋めるようにゲート電極を形成し、前記複数の溝どうしの間に第２導電型の第１の領域を形成する工程と、
    前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域を形成すると共に、前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域を形成し、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域を形成する工程と、
    前記第２の領域、前記第３の領域、および前記第４の領域の表面に接し、金属からなる第１の電極を形成し、前記第２の主面上に、金属からなる第２の電極を形成する工程と、
    を備え、
    前記第１のキャリア引き抜き領域および前記第２のキャリア引き抜き領域は、前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝を挟んで分離形成され、
    前記第２の半導体層の表面からの前記第１のキャリア引き抜き領域の深さは、前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さよりも大きいことを特徴とする半導体装置の製造方法。
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