KR101106511B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

제 1 영역, 소스 영역, 제 2 영역, 드레인 영역, 게이트 절연층, 필드 절연층 및 게이트 전극을 포함하는 반도체 디바이스가 제공된다. 제 1 영역은 반도체 기판의 표면 영역 내에 형성된다. 소스 영역은 제 1 영역의 표면 영역 내에 형성된다. 제 2 영역은 반도체 기판의 표면 영역 내에 형성된다. 드레인 영역은 제 2 영역의 표면 영역 내에 형성된다. 게이트 절연층은 소스 영역과 제 2 영역 사이의 반도체 기판의 전면 상에 형성된다. 필드 절연층은 드레인 영역과 게이트 절연층 사이의 반도체 기판의 표면 영역 내에 형성된다. 게이트 전극은 게이트 절연층의 일부 및 필드 절연층의 부분을 커버한다. 필드 절연층은, 게이트 전극이 오버랩되는 부분에서 단차를 가져서, 단차와 게이트 절연층 사이의 필드 절연층의 부분이 필드 절연층의 나머지 부분보다 더 얇다.
반도체 디바이스, 트랜지스터, 브레이크다운 전압, 온-저항, 단차

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 필드 드레인 구조를 갖는 고 브레이크다운-전압 (high breakdown-voltage) 반도체 디바이스 및 그 제조 방법에 관한 것이다.
필드 드레인 구조를 갖는 고 브레이크다운-전압 반도체 디바이스가 공지되어 있다. 반도체 디바이스의 예로서, 일본 공개특허공보 제 2005-183633 호의 종래기술에는 트랜지스터가 설명된다. 도 1 은 통상적인 필드 드레인 구조를 갖는 고 브레이크다운-전압 트랜지스터를 나타내는 단면도이다. 이 트랜지스터에서는, 제 2 도전형의 소스 영역 (140), 소스 영역 (140) 을 둘러싸는 제 1 도전형의 영역 (120), 제 2 도전형의 고-농도 드레인 영역 (160), 및 드레인 영역 (160) 을 둘러싸는 제 2 도전형의 저-농도 필드 영역 (150) 이 반도체 기판 (110) 의 전면 내에 형성된다. 제 2 도전형의 소스 영역 (140) 과 필드 영역 (150) 사이에 위치한 (영역 (120) 및 반도체 기판 (110) 을 포함하는) 제 1 도전형의 영역 (125) 의 전면은 얇은 게이트 절연층 (175) 으로 커버된다. 제 2 도전형의 필드 영역 (150) 의 전면은 절연 분리층 (170) 으로 커버된다. 절연 분리층 (170) 은, 제 1 도전형의 영역 (125) 과 제 2 도전형의 필드 영역 (150) 사이의 경계 부근으로부터 드레인 영역 (160) 을 향해 (부분 (170a) 에 대응함) 점차 두꺼워진다. 게이트 전극 (180) 은, 게이트 절연층 (175) 의 일부 및 절연 분리층 (170) 의 일부가 게이트 전극 (180) 으로 커버되는 방식으로 제공된다.
일반적으로, 필드 드레인 구조를 갖는 트랜지스터의 브레이크다운 전압 (BVds) 은, 필드 산화막 (도 1 의 절연 분리층 (170) 에 대응) 을 오버랩하는 게이트 전극 (도 1 의 게이트 전극 (180) 에 대응) 의 위치; 오프셋층 (도 1 의 필드 영역 (150) 에 대응) 의 농도; 및 필드 산화막 (도 1 의 절연 분리층 (170) 에 대응) 의 막 (film) 두께 등에 의존한다. 일본 공개특허공보 제 2005-183633 호에 개시된 반도체 디바이스는, 절연 분리층 (170) 의 두께는, 절연 분리층 (170) 의 두께가 (부분 (170a) 과 부분 (170b) 사이에서 샌드위치된 두꺼운 부분의) 미리 결정된 두께에 도달하는 위치와 드레인 영역 (160) 사이의 범위 내에서 적어도 국부적으로 감소되는 도 1 에 도시된 구성을 갖는다는 것이 주목된다.
일본 공개특허공보 평11-317519 호는 반도체 디바이스 및 그 제조 방법을 개시한다. 도 2 는 일본 공개특허공보 평11-317519 호에 개시된 반도체 디바이스의 단면도이다. 이 반도체 디바이스는 적어도, 제 1 도전형의 반도체 기판 (201); 제 1 도전형의 반도체 기판 (201) 상에 형성되는 제 2 도전형의 반도체층 (204); 제 2 도전형의 반도체층 (204) 상에 형성되는 절연막 (216); 제 2 도전형의 반도체층 (204) 의 표면 영역 내에 형성되는 제 1 도전형의 불순물 확산층 (225); 제 1 도전형의 불순물 확산층 (225) 의 표면 영역 내에 형성되는 제 2 도전형의 소스 영역 (231); 제 2 도전형의 드레인 영역 (220) 과 제 1 도전형의 불순물 확산층 (225) 사이에서 미리 결정된 틈 (clearance) 을 갖는 제 2 도전형의 반도체층 (204) 의 표면 영역 내에 형성되는 제 2 도전형의 드레인 영역 (220); 제 2 도전형의 소스 영역 (231) 과 제 2 도전형의 드레인 영역 (220) 사이의 제 2 도전형의 반도체층 (204) 의 표면 영역 내에 형성되는 소자 분리층 (213) 으로서, 소자 분리층 (213) 은 절연 재료로 이루어지는 상기 소자 분리층 (213); 및 제 2 도전형의 소스 영역 (231) 위에 형성되는 게이트 전극 (217) 을 포함하고, 제 1 도전형의 불순물 확산층 (225), 게이트 전극 (217) 과 제 2 도전형의 소스 영역 (231) 사이 및 게이트 전극 (217) 과 제 1 도전형의 불순물 확산층 (225) 사이에 개재되는 절연막 (216) 을 갖는 소자 분리층 (213), 및 게이트 전극 (217) 은 폴리실리콘으로 이루어진다. 소자 분리층 (213) 은 제 1 표면 및 제 1 표면보다 낮게 위치하는 제 2 표면을 포함한다. 제 1 표면은 제 2 도전형의 소스 영역 (231) 가까이에 배열되고, 제 2 표면은 제 2 도전형의 드레인 영역 (220) 가까이에 배열된다. 게이트 전극 (217) 은, 제 1 표면과 제 2 표면이 게이트 전극 (217) 으로 연속적으로 커버되는 방식으로 형성된다.
구체적으로, 이 반도체 디바이스에서, 드레인 영역 (220) 부근에 배치되는 소자 분리층 (213) 의 일부는 소자 분리층 (213) 의 나머지 부분보다 더 얇게 형성된다. 또한, 게이트 전극 (217) 은 소자 분리층 (213) 의 더 두꺼운 부분 (소스 영역 (231) 에 더 가까운 측 부분) 및 더 얇은 부분 (드레인 영역 (220) 에 더 가까운 측 부분) 을 연속적으로 커버한다. 제 1 도전형의 불순물 확산층 (225) (P 우물) 과 N 형 드리프트 영역 (214) 사이의 본딩 계면 부근에 위치하는 소자 분리층 (213) 의 일부는 더 두껍게 형성된다. 이에 대하여, 일본 공개특허공보 평11-317519 는, 트랜지스터가 온 (ON) 인 동안 트랜지스터의 브레이크다운 전압이 감소되는 것을 방지하도록, 제 1 도전형의 불순물 확산층 (225; P 우물) 과 N 형 드리프트 영역 (214) 사이의 식별 가능한 본딩 농도가 증가하지 않는다고 설명한다. 또한, 일본 공개특허공보 평11-317519 호는, 드레인 영역 (220) 부근에 위치하는 소자 분리층 (213) 의 일부가 더 얇게 형성되기 때문에, 축적층의 형성이 드리프트 영역 (220) 의 전면 상에 활발하게 촉진되어, 트랜지스터의 온-저항이 감소될 수 있다고 설명한다.
도 1 에 도시된 바와 같이 통상적인 필드 드레인 구조를 갖는 트랜지스터에서, 브레이크다운 전압 BVds 는, 필드 산화막 (절연 분리층 (170)) 의 에지; 필드 산화막 (절연 분리층 (170)) 상에 위치한 게이트 전극 (게이트 전극 (180)) 의 에지; 및 드레인 고-농도 층 (고-농도 드레인 영역 (160)) 부근 중 하나에 의해 결정된다. BVds 를 증가시키기 위해서, 바람직하게 필드 산화막 (절연 분리층 (170)) 은 더 두껍게 형성되어야 한다. 그러나, 이러한 형성은 온-저항을 증가시킨다. 한편, 도 2 에 도시된 바와 같은 구조를 갖는 트랜지스터의 경우에서, 드레인 영역에 더 가까운 측 상의 필드 산화막 (절연 분리층 (170)) 의 일부가 더 얇게 형성되는 반면에 소스 영역에 더 가까운 측의 필드 산화막의 일부는 더 두껍게 형성되며, 이는 온-저항을 감소시키는 것을 가능하게 할 수도 있다. 그러나, 게이트 전극 (게이트 전극 (217)) 의 에지 아래의 필드 산화막 (절연 분리층 (213)) 은 얇게 형성되기 때문에, 트랜지스터가 오프인 동안 BVds 를 증가시키기 어려운 것으로 간주된다. 따라서, 브레이크다운 전압 (BVds) 을 증가시키는 동시에 온-저항을 감소시킬 수 있는 반도체 디바이스가 요구된다.
이하, 본 발명의 바람직한 실시형태를 설명하는데 이용된 참조 부호 및 문자의 이용에 의해 문제점을 해결하기 위한 수단에 대한 설명이 제공될 것이다. 이들 참조 부호 및 문자는, 본 발명의 바람직한 실시형태 및 청구 범위 내의 설명 사이의 대응 관계를 명백하게 하기 위해 각각의 참조 부호 및 문자 주위의 괄호 안에 있는 본 발명에 따른 반도체 디바이스의 컴포넌트들에 부가된다. 그러나, 참조 부호 및 문자는 청구 범위 내에서 설명되는 본 발명의 기술적 범위를 설명하는데 이용되지 않을 것이다.
본 발명에 따른 반도체 디바이스는, 제 1 영역 (12), 소스 영역 (20), 제 2 영역 (14), 드레인 영역 (30), 게이트 절연층 (60), 필드 절연층 (50), 및 게이트 전극 (40) 을 포함한다. 제 1 영역 (12) 은 반도체 기판 (10) 의 표면 영역 내에 형성되고, 제 1 (P) 도전형이다. 소스 영역 (20) 은 제 1 영역 (12) 의 표면 영역 내에 형성되고, 제 2 (N) 도전형이다. 제 2 영역 (14) 은 반도체 기판 (10) 의 표면 영역 내에 형성되고, 제 2 (N) 도전형이다. 드레인 영역 (30) 은 제 2 영역 (14) 의 표면 영역 내에 형성되고, 제 2 (N) 도전형이다. 게이트 전극 (60) 은 소스 영역 (20) 과 제 2 영역 (14) 사이의 반도체 기판 (10) 의 전면 상에 형성된다. 필드 절연층 (50) 은 드레인 영역 (30) 과 게이트 절연층 (60) 사이의 반도체 기판 (10) 의 표면 영역 내에 형성된다. 게이트 전극 (40) 은 게이트 절연층 (60) 의 일부 및 필드 절연층 (50) 의 일부를 커버한다. 필드 절연층 (50) 은 게이트 전극 (40) 과 오버랩되는 그 일부분에서 단차 (51) 를 가져서, 단차 (51) 와 게이트 절연층 (60) 사이의 필드 절연층 (50) 의 일부가 필드 절연층 (50) 의 나머지 부분보다 더 얇다.
본 발명은 게이트 전극 (40) 을 오버랩하는 필드 절연층 (50) 의 일부에 단차 (51) 를 제공하고, 이에 따라 게이트 절연층 (60) 에 더 가까운 측의 필드 절연층 (50) 의 일부를 필드 절연층 (50) 의 나머지 부분보다 상대적으로 더 얇게 한다. 따라서, 드레인 영역 (30) 에 더 가까운 측의 게이트 전극 (40) 의 단부 아래에 위치하는 필드 절연층 (50) 의 일부가 더 두꺼우며, 이에 의해 전계가 약해질 수 있고 브레이크다운 전압이 증가될 수 있다. 반면에, 게이트 절연층 (60) 과 단차 (51) 사이의 게이트 전극 (40) 의 일부 아래에 위치하는 필드 절연층 (50) 의 일부가 더 얇고, 이에 의해 필드 영역 (14) 의 전면 상에 축적층의 형성이 용이해지며, 동시에 온-저항이 감소된다. 요컨대, 본 발명에 따른 반도체 디바이스는 브레이크다운 전압을 증가시키는 동시에 온-저항을 감소시킬 수 있다.
본 발명에 따른 반도체 디바이스의 제조 방법은, 반도체 기판 (10) 의 전면 상의 절연층 (60a), 반도체 기판 (10) 의 표면 영역 내의 제 2 (N) 도전형의 제 2 영역 (14), 및 제 2 영역 (14) 의 표면 영역 내의 필드 절연층 (50) 을 형성하는 단계; 필드 절연층 (50) 의 일부에 대응하는 개구부를 포함하는 패턴을 갖는 레지스트 막 (92) 을 형성하는 단계; 레지스트 막 (92) 을 마스크로서 이용함으로써 필드 절연층 (50) 일부의 상부를 제거하는 단계; 반도체 기판 (10) 의 전면 상에 형성된 게이트 절연층 (60) 의 일부 및 단차 (51) 를 포함하는 필드 절연층 (50) 의 일부가 게이트 전극 (40) 으로 커버되는 방식으로 게이트 전극 (40) 을 형성하는 단계; 반도체 기판 (10) 의 표면 영역 내에 제 1 (P) 도전형의 제 1 영역 (12) 을 형성하는 단계; 및 제 1 영역 (12) 의 표면 영역 내의 제 2 (N) 도전형의 소스 영역 (20), 및 제 2 영역 (14) 의 표면 영역 내의 제 2 (N) 도전형의 드레인 영역 (30) 을 형성하는 단계를 포함한다.
본 발명에 따라 제조된 반도체 디바이스는, 게이트 전극 (40) 으로 오버랩되는 필드 절연층 (50) 의 일부 내에 단차 (51) 를 포함한다. 또한, 게이트 절연층 (60) 에 더 가까운 측의 필드 절연층 (50) 의 일부는 필드 절연층 (50) 의 나머지 부분보다 상대적으로 더 얇다. 이 때문에, 전술한 반도체 디바이스와 마찬가지로, 본 발명에 따라 제조된 반도체 디바이스는 브레이크다운 전압을 증가시키는 동시에 온-저항을 감소시킬 수 있다.
본 발명에 따른 반도체 디바이스의 다른 제조 방법은, 반도체 기판 (10) 의 제 1 형성 섹션의 전면 상의 제 1 절연층 (60a), 및 반도체 기판의 제 2 형성 섹션의 전면 상의 제 2 절연층 (60a) 을 형성하는 단계; 제 1 형성 섹션의 표면 영역 내의 제 2 (N) 도전형의 제 2 영역 (14), 및 제 1 형성 섹션의 표면 영역 내의 제 2 (N) 도전형의 제 4 영역 (14) 을 형성하는 단계; 및 제 2 영역 (14) 의 표면 영역 내의 제 1 필드 절연층 (50a), 및 제 4 영역 (14) 의 표면 영역 내의 제 2 필드 절연층 (50a) 을 형성하는 단계를 포함한다. 또한, 본 발명에 따른 반도체 디바이스의 제조 방법은, 제 1 형성 섹션의 제 1 절연층 (60a) 의 일부 및 제 1 필드 절연층 (50a) 일부의 상부를 제거함으로써 단차를 형성하는 단계; 결과로서 생기는 제 1 형성 섹션의 전면 상의 제 1 게이트 절연층 (60), 및 결과로서 생기는 제 2 형성 섹션의 전면 상의 제 2 게이트 절연층 (60A) 을 열 산화에 의해 형성하는 단계로서, 상기 제 2 게이트 절연층 (60A) 은 제 2 절연층 (60a) 을 두껍게 함으로써 획득되는, 상기 제 1 게이트 절연층 (60) 및 제 2 게이트 절연층 (60A) 을 열 산화에 의해 형성하는 단계; 제 1 게이트 절연층 (60) 의 일부 및 단차를 포함하는 제 1 필드 절연층 (50) 의 일부가 제 1 게이트 전극 (40) 으로 커버되는 방식으로, 제 1 게이트 전극 (40) 을 형성하는 한편, 제 2 게이트 절연층 (60A) 의 일부 및 제 2 필드 절연층 (50A) 의 일부가 제 2 게이트 전극 (40) 으로 커버되는 방식으로, 제 2 게이트 전극 (40) 을 형성하는 단계; 결과로서 생기는 제 1 형성 섹션의 표면 영역 내의 제 1 (P) 도전형의 제 1 영역 (12), 및 결과로서 생기는 제 2 형성 섹션의 표면 영역 내의 제 1 (P) 도전형의 제 3 영역 (12) 을 형성하는 단계; 및 제 1 영역 (12) 의 표면 영역 내의 제 2 (N) 도전형의 제 1 소스 영역 (20), 및 제 2 영역 (14) 의 표면 영역 내의 제 2 (N) 도전형의 제 1 드레인 영역 (30) 을 형성하는 한편, 제 3 영역 (12) 의 표면 영역 내의 제 2 (N) 도전형의 제 2 소스 영역 (20) 및 제 4 영역 (14) 의 표면 영역 내의 제 2 (N) 도전형의 제 2 드레인 영역 (30) 을 형성하는 단계를 포함한다.
본 발명은, 막 두께면에서 상이한 각각의 게이트 절연층들 (60, 60A) 을 포함하는 2 개 유형의 트랜지스터를 동시에 형성할 수 있다. 2 개 유형의 트랜지스터들 중 적어도 하나는, 게이트 전극 (40) 으로 오버랩되는 필드 절연층 (50) 의 일부에 단차 (51) 를 포함하고, 게이트 절연층 (60) 에 더 가까운 측의 필드 절연층 (50) 의 일부는 필드 절연층 (50) 의 나머지 부분보다 상대적으로 더 얇다. 이 때문에, 전술한 반도체 디바이스와 마찬가지로, 본 발명에 따라 제조된 반도체 디바이스는 브레이크다운 전압을 증가시키는 동시에 온-저항을 감소시킬 수 있다.
본 발명은, 브레이크다운 전압 (BVds) 을 증가시키는 동시에 온-저항을 감소시킬 수 있는 반도체 디바이스를 제공할 수 있으며, 그 제조 방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 디바이스 및 그 제조 방법의 실시형태에 대한 설명이 제공될 것이다.
(제 1 실시형태)
도 3 은 본 발명에 따른 반도체 디바이스의 구성을 나타내는 단면도이다. 반도체 디바이스 (1) 는, 제 1 영역으로서 P 우물 (12); 소스 영역 (20); 제 2 영역으로서 필드 영역 (14); 드레인 영역 (30); 게이트 절연층 (60); 필드 절연층 (50); 및 게이트 전극 (40) 을 포함한다.
P 우물 (12) 은 실리콘 기판이 예시되는 P 형 반도체 기판 (10) 의 표면 영역 내에 형성된다. P 우물 (12) 의 도전성 타입은 P 형이다. P 우물 (12) 의 P 형 불순물 농도는 반도체 기판 (10) 의 P 형 불순물 농도보다 더 높다. 소스 영역 (20) 은 반도체 기판 (10) 의 표면 영역의 P 우물 (12) 내에 형성된다. 소스 영역 (20) 의 도전성 타입은 N 형이다. 소스 영역 (20) 은 드레인 영역 (30) 의 N 형 불순물 농도와 거의 동일한 N 형 불순물 농도를 갖는다. 소스 영역 (20) 은 콘택 (71) 을 통해 상부 상호 접속부에 연결된다.
필드 영역 (14) 은 반도체 기판 (10) 의 표면 영역 내에 형성된다. 필드 영역 (14) 의 도전성 타입은 N 형이다. 필드 영역 (14) 의 N 형 불순물 농도는 드레인 영역 (30) 의 N 형 불순물 농도보다 더 낮다. 드레인 영역 (30) 은 반도체 기판 (10) 의 표면 영역의 필드 영역 (14) 내에 형성된다. 드레인 영역의 도전성 타입은 N 형이다. 드레인 영역 (30) 은 콘택 (72) 을 통해 상부 상호 접속부와 연결된다.
게이트 절연층 (60) 은 소스 영역 (20) 과 필드 영역 (14) 사이에서 반도체 기판 (10) 의 전면 상에 형성된다. 게이트 절연층 (60) 의 일단은 소스 영역 (20) 의 일부 전면에 닿고, 게이트 절연층 (60) 의 타단은 필드 절연층 (50) 의 단부 (52) 에 닿는다. 산화 실리콘층이 게이트 절연층 (60) 으로 예시된다.
필드 절연층 (50) 은, 반도체 기판 (10) 의 표면 영역의 필드 영역 (14) 내의 드레인 영역 (30) 과 게이트 절연층 (60) 사이에 형성된다. 필드 절연층 (50) 은, 게이트 전극 (40) 과 오버랩되는 부분에서, 필드 절연층의 나머지 부분보 다 게이트 절연층 (50) 을 더 얇게 하는 높이 △ 를 갖는 단차 (51) 를 갖는다. 게이트 절연층 (60) 과 단차 (51) 사이에 있는 필드 절연층 (50) 일부의 최대 막 두께 (바닥 표면 (54, 이하 동일하게 적용됨) 으로부터의 두께) t1 은 드레인 영역 (30) 과 단차 (51) 사이에 있는 필드 절연층의 나머지 부분의 최대 두께 t0 보다 더 얇다 (t1<t0). 또한, 게이트 절연층 (60) 과 단차 (51) 사이의 필드 절연층 (50) 일부의 최대 막 두께 t1 은 게이트 절연층 (60) 의 막 두께 t11 보다 더 두껍다 (t1>t11). 또한, 필드 절연층 (50) 은, 게이트 절연층 (60) 과 단차 (51) 사이의 부분에서, 반도체 기판 (10) 의 전면과 거의 평행한 평탄한 표면을 포함하는 평탄부 (53) 를 갖는다. 평탄부 (53) 는, 단차 (51) 로부터 게이트 절연층 (60) 과 더 가까운 측의 필드 절연층 (50) 의 단부 (52) 부근의 위치까지 범위 (폭 L) 내에서 연장된다. 이 범위 내의 임의의 위치에서 평탄부 (53) 의 막 두께 t 는 t11<t(≤t1)<t0 로 표현된다. 실리콘 산화막이 필드 절연층 (50) 으로 예시된다.
단차 (51) 로부터 게이트 절연층 (60) 에 더 가까운 측의 필드 절연층 (50) 의 단부 (52) 부근의 위치까지의 범위에서 임의의 위치에서의 평탄부 (53) 의 막 두께 t 가 t11<t<tO 를 만족하고, 후술될 온-저항이 감소될 수 있도록 막 두께 t 가 설정되는 한, 단차 (51) 의 높이 △ 에는 특정한 제약이 부과되지 않는다. 그렇지만, 높이 △ 는, 평탄부 (53) 의 상부면의 위치가 게이트 절연층 (60) 의 상부면의 위치와 동일하거나 이보다 높은 방식으로 설정되는 것이 바람직하다. 또한, 높이 △ 는, 평탄부 (53) 의 상부면의 위치가 게이트 전극 (40) 과 오버랩 되지 않는 필드 절연층 (50) 일부의 상부면의 높이와 게이트 절연층 (60) 의 상부면의 높이 사이의 중간값과 동일하거나 이보다 높은 방식으로 설정되는 것이 바람직하다. 이는, 필드 절연층 (50) 상의 평탄부 (53) 의 막 두께가 너무 얇은 경우, 브레이크다운 전압 (BVds) 은 이 부분에서 발생된 전계에 의해 결정되기 쉬워서 BVds 가 증가될 수 없기 때문이다.
도 3 은 단차 (51) 가 하나의 층을 갖는 예를 나타낸다. 그러나, 단차 (51) 의 위치와 게이트 절연층 (60) 에 더 가까운 측의 필드 절연층 (50) 의 단부 (52) 의 위치 사이에 다수의 층을 제공하고, 단차 (51) 가 갖는 것과 같이 동일한 기능을 다수의 층에 부여하는 것도 또한 가능하다. 이 경우, 다수의 층은, 필드 절연층 (50) 의 상부면이 반도체 기판 (10) 에 단조롭게 더 가까워지는 방식으로 도 3 에 도시된 단부 (52) 의 위치와 단차 (51) 의 위치 사이에 제공되어야 한다. 또한, 그 대신에 완만한 경사가 포함될 수도 있다. 이러한 구성은, 단차 상의 게이트 전극 (40) 의 단차 커버리지를 용이하게 하면서 온-저항 (on-resistance) 을 감소시키는 것을 가능하게 한다.
게이트 전극 (40) 은 게이트 절연층 (60) 의 일부 및 (단차 (51) 를 포함한) 필드 절연층 (50) 의 일부를 커버한다. 게이트 전극 (40) 의 일단은 소스 영역 (20) 에 더 가까운 측의 게이트 절연층 (60) 의 단부 부근에 닿는다. 게이트 전극 (40) 의 타단은 필드 절연층 (50) 의 단차 (51) 를 지나 위치한 범위에 닿는다. 폴리실리콘 막이 게이트 전극 (40) 으로 예시된다. 게이트 전극 (40) 은 콘택 (미도시) 을 통해 상부 상호 접속부에 연결된다.
도 3 에 도시된 바와 같이, 전술한 실시형태의 경우에서, 필드 드레인 구조를 갖는 트랜지스터는, 필드 절연층 (50) 내의 단차 (51); 및 단차 (51) 를 커버하도록 형성된 게이트 전극 (40) 을 포함한다. 또한, 필드 절연층 (50) 의 더 얇은 구역은 게이트 전극 (40) 으로 완전히 커버되고, 필드 절연층 (50) 의 더 두꺼운 구역은 게이트 전극 (40) 으로 부분적으로 커버된다. 게이트 전극 (40) 과 오버랩되는 필드 절연층 (50) 의 일부에 단차 (51) 를 형성함으로써, 다음의 효과를 획득할 수 있다. (1) 드레인 영역 (30) 에 더 가까운 측의 게이트 전극 (40) 의 단부 아래에 위치한 필드 절연층 (50) 의 일부가 더 두껍다. 이 두께는, 전계를 약하게 하고, 이에 따라 BVds 를 증가시키는 것을 가능하게 한다. (2) 게이트 절연층 (60) 과 단차 (51) 사이에 있는 게이트 전극 (40) 의 일부 아래에 위치한 필드 절연층 (50) 의 일부는 더 얇다. 이 두께는, 오프셋 층 (필드층 (14)) 의 표면 내에 축적층이 형성되는 것을 더 용이하게 하고, 이에 따라 온-저항을 감소시키는 것을 가능하게 한다. 요컨대, 브레이크다운 전압 (BVds) 의 증가 및 온-저항의 감소가 동시에 달성될 수 있다.
다음으로, 본 발명에 따른 반도체 디바이스의 제조 방법에 대한 설명이 제공된다. 도 4 내지 도 12 는 본 발명에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도이다. 본 발명에 따른 반도체 디바이스의 제조 방법은 단지 일 예일 뿐이며, 따라서 본 발명의 범위 내에서 적절하게 변형될 수 있다는 것이 주목된다.
도 4 에 도시된 바와 같이, 반도체 기판 (10) 으로서 기능하는 P 형 (P-) 실리콘 기판 상에 산화막 (60a) 이 형성된다. 다음에, 필드 영역 (14) 을 형성하기 위한 개구부를 포함하는 패턴을 갖는 포토레지스트 막 (미도시) 이 산화막 (60a) 상에 형성된다. 그 후에, 마스크로서 포토레지스트 막을 이용함으로써, N 형 불순물 (P (인) 및 As (비소) 로 예시됨) 이 개구부의 바닥부 내에 위치한 산화막 (60a) 을 통해 반도체 기판 (10) 안으로 주입된다. 이에 의해, 불순물 주입층 (14a) 이 형성된다. 그 후에, 포토레지스트 막이 제거된다. 이에 따라, 산화막 (60a) 은 밖으로 노출된다.
이어서, 산화막 (60a) 상에 질화막 (91) 이 형성된다. 그 후에, 필드 절연층 (50) 을 형성하기 위한 개구를 포함하는 패턴을 갖는 포토레지스트 막 (미도시) 이 질화막 (91) 상에 형성된다. 그 후에, 마스크로서 포토레지스트 막을 이용함으로써, 질화막 (91) 은 개구를 통해 에칭된다. 그 후에, 포토레지스트 막이 제거된다. 이에 따라, 필드 절연층 (50) 을 형성하기 위한 개구부 (91a) 가 질화막 (91) 내에 형성된다.
그 후에, 도 5 에 도시된 바와 같이, 반도체 기판 (10) 은 질화막 (91) 내에 형성된 개구부 (91a) 를 통해 국소적으로 산화되고, 이에 따라 절연층 (50a) 이 형성된다. 이 절연층 (50a) 이 형성되는 동안, 산화 프로세스에 이용된 산소가 개구부 (91a) 의 단부 아래의 부분들에 각각 들어간다. 그 결과, 반도체 기판 (10) 에서의 열 산화가 수평 방향으로 (반도체 기판 (10) 의 전면이 연장되는 방향 으로) 진행된다. 결과적으로, 절연층 (50a) 이 그 단을 향해 두께 면에서 점차 얇아지는 포인트부가 절연층 (50a) 의 양 단에 형성된다. 이 포인트부는 버즈빅 (bird's beak; 새부리) 으로서 지칭된다.
절연층 (50a) 을 형성하기 위한 열 산화가 진행되는 동안, 불순물 주입층 (14a) 내에 N 형 불순물이 확산된다. 이에 따라, 불순물 농도가 더 낮은 필드 영역 (14) 이 형성된다. 이 때, N 형 불순물의 일부가 각 버즈 빅 아래에 위치하는 불순물 주입층 (14a) 영역 안으로 또한 확산되고, 이에 따라 불순물 주입층 영역 아래에 필드 영역 (14) 을 또한 형성한다. 이 영역은 N 형 불순물이 주입되는 바로 위 영역을 수평 방향으로 벗어나 위치하기 때문에, 각 버즈 빅 아래의 영역 내의 불순물 농도는 더욱 낮다는 것이 주목된다.
다음으로, 도 6 에 도시된 바와 같이, 질화막 (91) 이 에칭에 의해 제거된다. 이어서, 도 7 에 도시된 바와 같이, 절연층 (50a) 내의 단차 (51) 및 평탄부 (53) 를 형성하기 위한 개구부를 포함하는 패턴을 갖는 포토레지스트 막 (92) 이 절연층 (50a) 및 산화막 (60a) 상에 부분적으로 형성된다. 그 후에, 도 8 에 도시된 바와 같이, 마스크로서 포토레지스트 막 (92) 을 이용함으로써, 절연층 (50a) 이 에칭된다. 이에 의해, 미리 결정된 위치들 각각에 단차 (51) 및 평탄부 (53) 를 갖는 필드 절연층 (50) 이 형성된다. 예를 들어, 플루오르화수소산계 약액 (chemical liquid) 의 이용에 의한 습식-에칭이 본 명세서에서의 에칭을 구현하기 위한 방법 중 하나이다. 이 때, 반도체 기판 (10) 일부의 전면 상에 위치한 산화막 (60a) 및 포토레지스트 막 (92) 으로 커버되지 않은 부분이 함께 제 거된다. 그 후에, 포토레지스트 막 (92) 이 제거된다.
이어서, 도 9 에 도시된 바와 같이, 산화막 (60a) 이 제거된 반도체 기판 (10) 일부의 전면 상에 열 산화에 의해 게이트 절연막 (60) 이 형성된다. 이 때, 원하는 막 두께를 갖는 게이트 절연층은 산화막을 형성하기 위한 조건에 따라 필드 절연층 (50) 과 독립적으로 형성될 수 있다. 그 후에, 폴리실리콘 막 (미도시) 이 형성된다. 그 후에, 게이트 전극 (40) 을 형성하기 위한 패턴을 갖는 포토레지스트 막 (미도시) 이 폴리실리콘 막 상에 형성된다. 그 다음에, 마스크로서 포토레지스트 막을 이용하여, 폴리실리콘 막이 에칭된다. 이에 의해, 도 10 에 도시된 바와 같이, 게이트 전극 (40) 이 형성된다. 그 후에, 포토레지스트 막이 제거된다.
그 후에, 도 11 에 도시된 바와 같이, 마스크로서 게이트 전극 (40) 을 이용함으로써, P 형 불순물 (B (보론) 로 예시됨) 이 반도체 기판 (10) 안으로 주입된다. 이에 의해, P 우물 (12) 이 형성된다. 다음에, 고 농도의 N 형 불순물이 P 우물의 표면 영역 안으로 주입된다. 이에 의해, 소스 영역 (20) 이 형성된다. 동시에, 고 농도의 N 형 불순물이 필드 영역 (14) 의 표면 영역 안으로 주입된다. 이에 의해, 드레인 영역 (30) 이 형성된다.
그 후에, 층간 절연막 (미도시) 이 형성되어, 결과로서 생기는 반도체 기판 (10) 전체를 커버한다. 이어서, 도 12 에 도시된 바와 같이, 콘택 (71), 콘택 (72), 및 콘택 (미도시) 이 형성되어, 층간 절연체를 관통하는 방식으로 소스 영역 (20), 드레인 영역 (30), 및 게이트 전극 (40) 각각에 연결된다.
전술된 단차를 포함하는 본 발명에 따른 반도체 디바이스의 제조 방법을 수행함으로써, 본 발명에 따른 (도 12 및 도 3 에 도시된) 반도체 디바이스를 제조하는 것이 가능하다.
본 발명에 따른 반도체 디바이스의 제조 방법을 이용하여 제조된 반도체 디바이스는 도 3 에 도시된 구성을 포함한다. 이 때문에, 이에 따라 제조된 반도체 디바이스는, 브레이크다운 전압 (BVds) 이 증가되는 동시에 온-저항이 감소되어야 하는 요건을 만족시킬 수 있다.
(제 2 실시형태)
도 13 은 다른 실시형태에 따른 반도체 디바이스의 구성을 나타내는 단면도이다. 본 실시형태의 경우에서, 막 두께가 서로 다른 각각의 게이트 절연층을 갖는 (단방향의) N 형 고 브레이크다운 전압 트랜지스터가 단일 웨이퍼 상에 형성된다. 구체적으로, 이 반도체 디바이스 (1) 는 막 두께가 서로 다른 각각의 게이트 절연층을 갖는 트랜지스터들 (1A 및 1B) 을 포함한다. 트랜지스터 (1A) 는 제 1 실시형태에 따른 트랜지스터와 동일하다. 트랜지스터 (1A) 는, P 우물 (12), 소스 영역 (20), 필드 영역 (14), 드레인 영역 (30), 게이트 절연층 (60), 필드 절연층 (50) 및 게이트 전극 (40) 을 포함한다. 트랜지스터 (1B) 는, 우물 (12), 소스 영역 (20), 필드 영역 (14), 드레인 영역 (30), 게이트 절연층 (60A), 필드 절연층 (50A) 및 게이트 전극 (40) 을 포함한다.
트랜지스터 (1B) 의 게이트 절연층 (60A) 및 필드 절연층 (50A) 의 막 두께는 트랜지스터 (1A) 의 게이트 절연층 및 필드 절연층과 상이하다. 구체적으 로, 게이트 절연층 (60A) 의 막 두께는 게이트 절연층 (60) 의 막 두께보다 두껍다. 또한, 필드 절연층 (50) 과 다르게, 필드 절연층 (50A) 은 단차 (51) 또는 평탄부 (53) 를 포함하지 않는다. 트랜지스터 (1B) 의 나머지 구성은 (제 1 실시형태에 따른) 트랜지스터 (1A) 의 구성과 동일하므로, 이의 설명은 생략한다.
트랜지스터 (1A) 의 게이트 전극 (40) 의 단부 아래에 위치한 필드 절연층 (50) 의 막 두께는 트랜지스터 (1B) 의 게이트 전극 (40) 의 단부 아래에 위치한 필드 절연층 (50A) 의 막 두께와 동일하다. 이 때문에, 트랜지스터 (1A) 의 BVds 및 트랜지스터 (1B) 의 BVds 는 서로 같아질 수 있다.
또한, 본 실시형태는 하나의 웨이퍼 내에 이용 용도면에서 상이한 다수의 유형의 고 브레이크다운-전압 트랜지스터를 형성하는 것을 가능하게 한다. 이 때, 본 발명은, 제 1 실시형태에 도시된 바와 같이, 다수의 트랜지스터들 중 적어도 하나에서 브레이크다운 전압 (BVds) 을 증가시키는 동시에 온-저항을 감소시키는 것을 가능하게 한다.
다음으로, 본 실시형태에 따른 반도체 디바이스의 제조 방법에 대한 설명이 제공된다. 도 14 내지 도 20 은 본 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도이다. 각 도면의 왼쪽 절반은 트랜지스터 (1B) 를 나타내고, 각 도면의 오른쪽 절반은 트랜지스터 (1A) 를 나타낸다. 본 실시형태에 따른 반도체 디바이스의 제조 방법은 단지 일 예이며, 본 발명의 범위 내에서 적절하게 변형될 수 있다는 것이 주목된다.
초기 단계들은 도 4 내지 도 6 에 각기 도시되는 제 1 실시형태에 따른 단 계들과 동일하므로, 이에 대한 설명은 생략된다. 도 14 는 도 6 에 도시된 바와 동일한 상태를 나타낸다. 이어서, 도 15 에 도시된 바와 같이, 트랜지스터 (1A) 에서, 필드 절연층 (50) 내의 단차 (51) 및 평탄부 (53) 를 형성하기 위한 개구부를 포함하는 패턴을 갖는 포토레지스트 막 (92) 이 절연층 (50a) 및 산화막 (60a) 상에 부분적으로 형성된다. 한편, 이 때, 트랜지스터 (1B) 에서는 포토레지스트 막 (92) 이 절연층 (50a) 및 산화막 (60a) 을 전체적으로 커버하는 방식으로 형성된다.
그 후에, 도 16 에 도시된 바와 같이, 트랜지스터 (1A) 에서는 마스크로서 포토레지스트 막 (92) 을 이용함으로써 절연층 (50a) 이 에칭된다. 이에 의해, 미리 결정된 위치에서 단차 (51) 및 평탄부 (53) 를 갖는 필드 절연층 (50) 이 형성된다. 예를 들어, 플루오르화수소산계 약액의 이용에 의한 습식-에칭이 본 명세서에서의 에칭을 구현하기 위한 방법 중 하나이다. 이 때, 반도체 기판 (10) 일부의 전면 상에 위치하는 산화막 (60a) 및 포토레지스트 막 (92) 으로 커버되지 않은 부분이 함께 제거된다. 반면에, 이때, 트랜지스터 (1B) 에서는 절연층 (50a) 및 산화막 (60a) 이 포토레지스트 막 (92) 으로 커버되기 때문에 절연층 (50a) 및 산화막 (60a) 은 에칭되지 않는다. 이 절연층 (50a) 은 필드 절연층 (50A) 이 된다. 그 후에, 포토레지스트 막 (92) 이 제거된다.
이어서, 도 17 에 도시된 바와 같이, 트랜지스터 (1A) 에서는 열 산화에 의해, 게이트 절연층 (60) 이 산화막 (60a) 이 제거된 반도체 기판 (10) 일부의 전면 상에 형성된다. 이 때, 원하는 막 두께를 갖는 게이트 절연층은 산화막을 형성 하기 위한 조건에 따라 필드 절연층 (50) 과 독립적으로 형성될 수 있다. 한편, 이때 트랜지스터 (1B) 에서는 산화막 (60a) 의 막 두께가 열 산화로 인해 더 두꺼워지고, 이에 따라 산화막 (60a) 은 게이트 절연층 (60A) 이 된다. 이 단계에 의해, 트랜지스터 (1B) 내의 게이트 절연층 (60A) 을 두께 면에서 더 두꺼워지게 하고, 동시에 트랜지스터 (1A) 내의 게이트 절연층 (60) 을 두께 면에서 더 얇아지게 하는 것이 가능하다.
도 18 내지 도 20 에 도시된 다음의 단계들은 제 1 실시형태의 도 10 내지 도 12 에 도시된 단계들과 동일하므로, 이에 대한 설명은 생략한다.
앞의 단계들을 포함하는 본 발명에 따른 반도체 디바이스의 제조 방법을 수행함으로써, 본 발명에 따른 반도체 디바이스 (도 20 및 도 13 에 도시됨) 를 제조하는 것이 가능하다.
본 실시형태에 따른 반도체 디바이스의 제조 방법은 제조 단계의 수를 증가시키지 않고 하나의 웨이퍼 내에서 막 두께가 서로 상이한 각각의 게이트 절연층을 갖는 적어도 2 개의 유형의 고 브레이크다운-전압 트랜지스터를 제조하는 것을 가능하게 한다. 이 때, 본 발명에 따른 방법은 적어도 하나의 트랜지스터가 브레이크다운 전압 (BVds) 을 증가시키는 동시에 온-저항을 감소시키게 한다.
(단방향성인) N 형 고 브레이크다운-전압 트랜지스터에 초점을 맞춤으로써 실시형태에 대한 앞의 설명이 제공되었다. 그렇지만, 본 발명은 이들 실시형태에 한정되는 것은 아니다. 본 발명은 (단방향성인) P 형의 고 브레이크다운-전압 트랜지스터, (양방향성인) N 형의 고 브레이크다운-전압 트랜지스터, 및 (양방 향성인) P 형의 고 브레이크다운-전압 트랜지스터에도 또한 유사하게 적용될 수 있다. 이러한 적용의 경우에서, 본 발명은 또한 앞의 실시형태가 제공할 수 있는 것과 동일한 효과를 제공할 수 있다.
도 1 은 통상적인 필드 드레인 구조를 갖는 고 브레이크다운-전압 트랜지스터를 나타내는 단면도.
도 2 는 일본 공개특허공보 평11-317519 에 개시된 반도체 디바이스를 나타내는 단면도.
도 3 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 구성을 나타내는 단면도.
도 4 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 5 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 6 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 7 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 8 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 9 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 10 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 11 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 12 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 13 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 구성을 나타내는 단면도.
도 14 는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 15 는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 16 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 17 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 18 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 19 는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
도 20 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 제조 방법의 실시예를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1; 반도체 디바이스 12; P 우물 14; 필드 영역
20; 소스 영역 30; 드레인 영역 50; 필드 절연층
51; 단차 53; 평탄부 60; 게이트 절연층

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판의 제 1 형성 섹션의 전면 (front surface) 상의 제 1 절연층, 및 상기 반도체 기판의 제 2 형성 섹션의 전면 상의 제 2 절연층,
    상기 제 1 형성 섹션의 표면 영역 내의 제 2 도전형의 제 2 영역, 및 상기 제 2 형성 섹션의 표면 영역 내의 상기 제 2 도전형의 제 4 영역,
    상기 제 2 영역의 표면 영역 내의 제 1 필드 절연층, 및 상기 제 4 영역의 표면 영역 내의 제 2 필드 절연층을 형성하는 단계;
    상기 제 1 형성 섹션의 상기 제 1 절연층의 일부 및 상기 제 1 필드 절연층 일부의 상부를 제거함으로써 단차를 형성하는 단계;
    결과로서 생기는 제 1 형성 섹션의 전면 상의 제 1 게이트 절연층, 및 결과로서 생기는 제 2 형성 섹션의 전면 상의 제 2 게이트 절연층을 열 산화에 의해 형성하는 단계로서, 상기 제 2 게이트 절연층은 상기 제 2 절연층을 두껍게 함으로써 획득되는, 상기 제 1 게이트 절연층 및 제 2 게이트 절연층을 열 산화에 의해 형성 하는 단계;
    상기 제 1 게이트 절연층의 일부 및 상기 단차를 포함하는 상기 제 1 필드 절연층의 일부가 제 1 게이트 전극으로 커버되는 방식으로, 상기 제 1 게이트 전극을 형성하는 한편, 상기 제 2 게이트 절연층의 일부 및 상기 제 2 필드 절연층의 일부가 제 2 게이트 전극으로 커버되는 방식으로, 상기 제 2 게이트 전극을 형성하는 단계;
    결과로서 생기는 제 1 형성 섹션의 표면 영역 내의 제 1 도전형의 제 1 영역, 및 결과로서 생기는 제 2 형성 섹션의 표면 영역 내의 상기 제 1 도전형의 제 3 영역을 형성하는 단계; 및
    상기 제 1 영역의 표면 영역 내의 상기 제 2 도전형의 제 1 소스 영역, 및 상기 제 2 영역의 표면 영역 내의 상기 제 2 도전형의 제 1 드레인 영역을 형성하는 한편, 상기 제 3 영역의 표면 영역 내의 상기 제 2 도전형의 제 2 소스 영역 및 상기 제 4 영역의 표면 영역 내의 상기 제 2 도전형의 제 2 드레인 영역을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
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