JP5496826B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

図２１は、従来の半導体装置の平面図である。同図に示すように、電源回路等に用いられるレベルシフト用の高耐圧ＭＯＳＦＥＴ２００と高耐圧回路部２０１とは、同一のチップ（シリコン基板）上の分離した領域に形成されている。これら以外の領域には、低電圧回路が形成されている。このレベルシフト用の高耐圧ＭＯＳＦＥＴ２００は、入力電圧を高電圧にレベルシフトする。この高電圧は、ワイヤ２０２を介して高耐圧回路部２０１に入力され、高耐圧回路部２０１に形成された高電圧回路は所定の動作を行う。これらのレベルシフト用の高耐圧ＭＯＳＦＥＴ２００と高耐圧回路部２０１とは、低電圧回路との境界部分がリサーフ構造２０３で形成されているので、この半導体装置は高耐圧を有している。

このような構成のチップでは、レベルシフト用の高耐圧ＭＯＳＦＥＴ２００がチップ全体に占める面積の比率が比較的大きい。よって、このことがチップサイズを縮小する際の制約になっていた。

そこで、図２２（ａ），（ｂ）に示すように、レベルシフト用の高耐圧ＭＯＳＦＥＴ２１０を高耐圧回路部２１１の一部に形成することで、両者を一体化して小型化するようにした半導体装置が知られている（例えば、特許文献１参照）。図２２（ｂ）に示すように、このレベルシフト用の高耐圧ＭＯＳＦＥＴ２１０は、半導体基板２１２に形成されたソース領域２１３及びドレイン領域２１４と、ゲート電極２１５と、を備える。ドレイン領域２１４は、配線２１６を介して高耐圧回路部２１１に接続されている。

特開２００７−５８２３号公報

しかしながら、上述したようなレベルシフト用の高耐圧ＭＯＳＦＥＴ２１０と高耐圧回路部２１１とを一体化した半導体装置では、両者の境界領域Ｘにはｐ型の半導体基板２１２のみが存在しており、この半導体基板２１２が表面に露出している。即ち、この境界領域Ｘはリサーフ構造で形成されていない。このようなリサーフ構造で形成されていない境界領域Ｘでは、電位分布が不安定となるので、この境界領域Ｘを安定的に空乏化させて高耐圧を得ることができない。つまり、この境界領域Ｘは、従来の半導体装置の中で最も耐圧が低い部分となる。

以上より、従来の半導体装置は、小型化すると安定的に高耐圧を得ることができない問題がある。

そこで、本発明に係る実施例では、小型化できると共に安定的に高耐圧化できる半導体装置および半導体装置の製造方法を提供する。

本発明の一態様に係る実施例に従った半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第１導電型の第１領域と、
前記第１領域に隣接して前記半導体基板の表面に形成された本体部と、前記第１領域と前記第１領域の下方の前記半導体基板との間に挟まれた外縁部と、を有する第２導電型の第２領域と、
第１の方向に並んで前記第１領域に形成された第２導電型の第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域とで挟まれた前記第１領域上に酸化膜を介して形成された第１ゲート電極と、を有する第１のＭＯＳトランジスタと、
前記第２領域の前記外縁部の上方の前記第１領域に形成され、一端が前記第１の方向に延びて前記第２領域の前記本体部と電気的に接続している、第２導電型の第３領域を有する半導体素子と、を備え、
前記第１のＭＯＳトランジスタと前記半導体素子の前記第３領域とは、前記第１の方向と交差する第２の方向に並んで、前記第１領域で電気的に分離され、
前記第１ドレイン領域は、前記第２領域の前記外縁部の上方の前記第１領域に形成されている
ことを特徴とする半導体装置である。

本発明の一態様に係る実施例に従った半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第２導電型の第２領域と、
前記第２領域に形成された第１導電型の第１領域と、
第１の方向に並んで前記第１領域に形成された第２導電型の第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域とで挟まれた前記第１領域上に酸化膜を介して形成された第１ゲート電極と、を有する第１のＭＯＳトランジスタと、
前記第１領域に形成され、一端が前記第１の方向に延びて前記第２領域と電気的に接続している、第２導電型の第３領域を有する半導体素子と、を備え、
前記第１領域は、前記半導体基板と電気的に接続して、
前記第１のＭＯＳトランジスタと前記半導体素子の前記第３領域とは、前記第１の方向と交差する第２の方向に並んで、前記第１領域で電気的に分離されている、
ことを特徴とする半導体装置である。

また、前記半導体装置において、
前記半導体素子の部分において、前記第２領域の前記外縁部の先端は、前記第３領域の他端の方向に延びて前記第３領域の前記他端に電気的に接続していても良い。

また、前記半導体装置において、
前記第２の方向に並んで形成された複数の前記第１のＭＯＳトランジスタを備え、
前記複数の第１のＭＯＳトランジスタは、互いに前記第１領域で電気的に分離されていても良い。

また、前記半導体装置において、
前記半導体基板と、前記第１領域と、前記第１ソース領域とは、低圧側電源に接続されており、
前記第２領域と、前記第１ドレイン領域と、前記第３領域とは、高圧側電源に接続されていても良い。

また、前記半導体装置において、
前記第１のＭＯＳトランジスタは、前記第１ゲート電極に加えられた電圧を高電圧にレベルシフトするように構成されていても良い。

また、前記半導体装置において、
前記第１領域の不純物濃度は、前記半導体基板の不純物濃度より高く、
前記第１ソース領域と、前記第１ドレイン領域と、前記第３領域との不純物濃度は、前記第２領域の不純物濃度より高くても良い。

また、前記半導体装置において、
前記第１ドレイン領域は、前記第１の方向に前記第１ソース領域より長く、
前記第３領域の前記第１の方向の長さは、前記第１ドレイン領域の前記第１の方向の長さと略同じであっても良い。

また、前記半導体装置において、
前記第２領域の前記外縁部の先端は、前記第１ゲート電極の下方に形成されていても良い。

また、前記半導体装置において、
前記半導体素子は、
前記第１の方向に前記第３領域と並んで、前記第３領域との間に第１導電型の領域を挟んで形成された第２導電型の第４領域と、
前記第３領域と前記第４領域とで挟まれた前記領域上に酸化膜を介して形成された第２ゲート電極と、をさらに有し、第２のＭＯＳトランジスタとして構成されており、
前記第２ゲート電極と前記第４領域とは、電気的に接続されていても良い。

また、前記半導体装置において、
前記第２ゲート電極と前記第４領域とは、低圧側電源に接続されていても良い。

また、前記半導体装置において、
前記第２領域の前記外縁部は、前記本体部を囲むように形成されて、
前記第１領域は、前記外縁部に沿って略環状に形成されていても良い。

また、前記半導体装置において、
前記第２領域に略環状に形成され、底部が前記半導体基板に電気的に接続している第１導電型のコンタクト領域をさらに備え、
前記第２領域は、前記コンタクト領域によって、前記コンタクト領域で囲まれた領域と、前記コンタクト領域の外側の領域と、に電気的に分離されて、
前記第１領域は、前記コンタクト領域に沿って略環状に形成されると共に、前記コンタクト領域によって前記半導体基板と電気的に接続していても良い。

また、前記半導体装置において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であっても良い。

本発明の一態様に係る実施例に従った半導体装置の製造方法は、
第１導電型の半導体基板の表面に、第２導電型の第２領域を形成する第１の工程と、
前記半導体基板の表面と前記第２領域の表面とに、第１導電型の第１領域を、前記第２領域が、前記第１領域に隣接した本体部と、前記第１領域と前記第１領域の下方の前記半導体基板との間に挟まれた外縁部と、を有するように形成する第２の工程と、
第１の方向に並んだ第１ソース領域及び第１ドレイン領域を有する第１のＭＯＳトランジスタが形成されるように、且つ、前記第１のＭＯＳトランジスタと第３領域とが前記第１の方向と交差する第２の方向に並んで前記第１領域で電気的に分離されるように、前記第２領域の前記外縁部の上方の前記第１領域に第２導電型の前記第１ドレイン領域を形成し、前記第１領域と前記第２領域とにまたがって前記第１の方向に延びる第２導電型の前記第３領域を形成する第３の工程と、
前記半導体基板と、前記第１領域と、前記第２領域と、前記第３領域と、前記第１ドレイン領域との上に、酸化膜を形成する第４の工程と、
前記第１領域の上方の前記酸化膜上に、前記第１のＭＯＳトランジスタの第１ゲート電極を形成する第５の工程と、
前記第５の工程の後、前記第１ソース領域が形成される部分まで前記第１領域を広げる第６の工程と、
前記第６の工程で広げられた前記第１領域の表面に、第２導電型の前記第１ソース領域を形成する第７の工程と、
を備えることを特徴とする半導体装置の製造方法である。

また、前記半導体装置の製造方法において、
前記第３の工程は、
第２導電型の不純物を注入する工程と、
注入された不純物を拡散させる工程と、を含んでも良い。

また、前記半導体装置の製造方法において、
前記第６の工程において、第１導電型の不純物を注入して前記第１領域を広げても良い。

また、前記半導体装置の製造方法において、
前記第２の工程において、前記第１領域の不純物濃度を、前記半導体基板の不純物濃度より高くして、
前記第３の工程において、前記第１ソース領域と前記第３領域との不純物濃度を、前記第２領域の不純物濃度より高くして、
前記第３の工程において、前記第１ドレイン領域の不純物濃度を、前記第２領域の不純物濃度より高くしても良い。

本発明の一態様に係る半導体装置及び半導体装置の製造方法によれば、第１のＭＯＳトランジスタの第１ドレイン領域および半導体素子の第３領域の部分は、表面導電層としての第１ドレイン領域／第３領域と、第１領域と、第２領域と、半導体基板と、による４層のリサーフ構造で形成されている。その上で、第１のＭＯＳトランジスタと半導体素子の第３領域とが、第２の方向に並んで、第１領域で電気的に分離されるように構成し、これらを一体化している。このような構成により、第１ドレイン領域と、第２領域の本体部との境界領域Ｉにおいて、表面に露出した第１領域の下方に、第２領域と、半導体基板とが存在するようになる。従って、境界領域Ｉにおいて、低電圧が加えられる第１領域と半導体基板とに挟まれた第２領域に高電圧が加えられることにより、これらの第１領域と、第２領域と、半導体基板とを、安定的に空乏化できる。

また、第１のＭＯＳトランジスタと、半導体素子の第３領域との境界領域ＩＩは、第１領域と、第２領域と、半導体基板とによる３層のリサーフ構造で形成されている。このような構成により、境界領域Ｉと同様に、境界領域ＩＩを安定的に空乏化することができるので、安定的に高耐圧を得ることができる。

以上より、従来技術よりも上記境界領域Ｉ，ＩＩを安定的に空乏化できるので、この境界領域Ｉ，ＩＩで安定的に高耐圧を得ることができる。よって、半導体装置を小型化した上で、安定的に高耐圧化できる。

図１は、本発明の実施例１に係る半導体装置の平面図である。 図２は、本発明の実施例１に係る半導体装置の拡大平面図である。 図３は、本発明の実施例１に係る半導体装置の断面図である。 図４は、本発明の実施例１に係る半導体装置の製造工程を説明するための断面図である。 図５は、図４に続く、半導体装置の製造工程を説明するための断面図である。 図６は、図５に続く、半導体装置の製造工程を説明するための断面図である。 図７は、図６に続く、半導体装置の製造工程を説明するための断面図である。 図８は、図７に続く、半導体装置の製造工程を説明するための断面図である。 図９は、図８に続く、半導体装置の製造工程を説明するための断面図である。 図１０は、図９に続く、半導体装置の製造工程を説明するための断面図である。 図１１は、図１０に続く、半導体装置の製造工程を説明するための断面図である。 図１２は、図１１に続く、半導体装置の製造工程を説明するための断面図である。 図１３は、図１２に続く、半導体装置の製造工程を説明するための断面図である。 図１４は、図１３に続く、半導体装置の製造工程を説明するための断面図である。 図１５は、図１４に続く、半導体装置の製造工程を説明するための断面図である。 図１６は、図１５に続く、半導体装置の製造工程を説明するための断面図である。 図１７は、図１６に続く、半導体装置の製造工程を説明するための断面図である。 図１８は、本発明の実施例２に係る半導体装置の断面図である。 図１９は、本発明の実施例３に係る半導体装置の断面図である。 図２０は、本発明の実施例４に係る半導体装置の断面図である。 図２１は、従来の半導体装置の平面図である。 図２２は、従来の他の半導体装置の平面図及び断面図である。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の実施例１に係る半導体装置の平面図である。

図１に示す様に、この半導体装置は、レベルシフト用の第１のＭＯＳトランジスタ１００と、高耐圧回路部１０１と、を備える。レベルシフト用の第１のＭＯＳトランジスタ１００は、高耐圧回路部１０１の一部の領域１０２に形成されている。高耐圧回路部１０１は、高耐圧リサーフ構造１０３で形成された領域で囲まれている。高耐圧回路部１０１の内側の領域１１０には、所定の高電圧回路が形成されている（図示せず）。高耐圧回路部１０１の外側の領域１２０には、所定の低電圧回路が形成されている（図示せず）。

次に、図２，３を参照して、第１のＭＯＳトランジスタ１００の周辺の領域１０２の詳細な構造について説明する。

図２は、本発明の実施例１に係る半導体装置の拡大平面図である。この図２は、図１の領域１０２を拡大したものである。

図３は、本発明の実施例１に係る半導体装置の断面図である。図３（ａ）は、図２におけるＡ−Ａ’線の断面図である。図３（ｂ）は、図２におけるＢ−Ｂ’線の断面図である。図３（ｃ）は、図２におけるＣ−Ｃ’線の断面図である。図３（ｄ）は、図２におけるＤ−Ｄ’線の断面図である。

図２，３に示すように、この半導体装置は、Ｐ型（第１導電型）の半導体基板１と、Ｐ−型（第１導電型）の拡散領域（第１領域）２ａ，２ｂと、Ｎ型（第２導電型）の拡散領域（第２領域）３と、Ｎ＋＋型の拡散領域（第４領域）４と、Ｎ＋型の拡散領域（第３領域）５と、Ｎ＋＋型の拡散領域（第３領域）６と、Ｎ＋＋型の第１ソース領域７と、Ｎ＋型の第１ドレイン領域８と、Ｎ＋＋型の拡散領域（第１ドレイン領域）９と、酸化膜１０と、第１ゲート電極１１と、層間膜１２と、電極１３，１４と、ソース電極１５と、ゲート金属電極１６と、ドレイン電極１７と、を備える。また、この半導体装置は、レベルシフト用の第１のＭＯＳトランジスタ１００と、半導体素子Ｓと、を備える。

Ｐ−型の拡散領域２ａ，２ｂは、半導体基板１の表面に形成されている。図３（ｂ）〜（ｄ）に示すように、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面およびＤ−Ｄ’断面では、Ｐ−型の拡散領域２ａと２ｂは接して、連続した領域として形成されている。一方、図３（ａ）に示すように、Ａ−Ａ’断面では、Ｐ−型の拡散領域２ｂはＰ−型の拡散領域２ａと分離されている。

Ｎ型の拡散領域３は、本体部と外縁部とを有する。本体部は、Ｐ−型の拡散領域２ｂに隣接して半導体基板１の表面に形成されている。外縁部は、Ｐ−型の拡散領域２ｂと、Ｐ−型の拡散領域２ｂの下方の半導体基板１と、の間に挟まれている。

このような構成により、図３（ｂ），（ｄ）のＢ−Ｂ’断面及びＤ−Ｄ’断面では、領域ＩＩ及び領域ＩＩＩは、Ｐ−型の拡散領域２ｂ、Ｎ型の拡散領域３およびＰ型の半導体基板１の３層のリサーフ構造で形成されている。

図３（ａ）のＡ−Ａ’断面に示すように、半導体素子Ｓは、Ｎ＋＋型の拡散領域４と、Ｎ＋型の拡散領域５と、を有する。Ｎ＋＋型の拡散領域４は、Ｐ−型の拡散領域２ａの表面に形成されている。Ｎ＋型の拡散領域５は、Ｎ型の拡散領域３の外縁部の上方のＰ−型の拡散領域２ｂに形成されている。Ｎ＋＋型の拡散領域４は、ｘ方向にＮ＋型の拡散領域５と並んで、Ｎ＋型の拡散領域５との間にＰ−型の拡散領域２ａ及びＰ型の半導体基板１を挟んで形成されている。Ｎ＋型の拡散領域５の一端は、ｘ方向に延びてＮ型の拡散領域３の本体部と電気的に接続している。この半導体素子Ｓの部分において、Ｎ型の拡散領域３の外縁部の先端は、Ｎ＋型の拡散領域５の他端の方向に延びてＮ＋型の拡散領域５の他端に電気的に接続している。つまり、Ａ−Ａ’断面において、Ｐ−型の拡散領域２ｂは、Ｎ型の拡散領域３と、Ｎ＋型の拡散領域５と、で囲まれている。これにより、この部分はＮ＋型の拡散領域５、Ｐ−型の拡散領域２ｂ、Ｎ型の拡散領域３及び半導体基板１の４層のリサーフ構造で形成されている。

Ｎ型の拡散領域３の本体部上におけるＮ＋型の拡散領域５の表面には、Ｎ＋＋型の拡散領域６が形成されている。Ｎ＋＋型の拡散領域４は、酸化膜１０及び層間膜１２を貫通した電極１３に接続され、Ｎ＋＋型の拡散領域６は、酸化膜１０及び層間膜１２を貫通した電極１４に接続されている。

図３（ｃ）のＣ−Ｃ’断面に示すように、第１のＭＯＳトランジスタ１００は、第１ソース領域７と、第１ドレイン領域８，９と、第１ゲート電極１１と、を有する。第１ソース領域７及び第１ドレイン領域８，９は、ｘ方向（第１の方向）に並んでＰ−型の拡散領域２ａ，２ｂに形成されている。第１ゲート電極１１は、第１ソース領域７と第１ドレイン領域８，９とで挟まれたＰ−型の拡散領域２ａ，２ｂ上に、酸化膜１０を介して形成されている。第１ドレイン領域８，９は、Ｎ型の拡散領域３の外縁部の上方のＰ−型の拡散領域２ｂに形成されている。これにより、第１ドレイン領域８，９部分は、第１ドレイン領域８，９、Ｐ−型の拡散領域２ｂ、Ｎ型の拡散領域３及びＰ型の半導体基板１の４層のリサーフ構造で形成されている。

Ｎ型の拡散領域３の外縁部の先端は、第１ゲート電極１１の下方に形成されている。

第１ソース領域７はソース電極１５に接続され、第１ドレイン領域８，９はドレイン電極１７に接続されている。第１ゲート電極１１はゲート金属電極１６に接続されている。

第１ドレイン領域８，９は、ｘ方向に第１ソース領域７より長い。また、前述のＮ＋型の拡散領域５のｘ方向の長さは、第１ドレイン領域８，９のｘ方向の長さと略同じである。

Ｐ−型の拡散領域２ａ，２ｂの不純物濃度は、半導体基板１の不純物濃度より高い。

Ｎ＋型の第１ソース領域７と、Ｎ＋／Ｎ＋＋型の第１ドレイン領域８，９と、Ｎ＋＋型の拡散領域４と、Ｎ＋＋型の拡散領域５との不純物濃度は、Ｎ型の拡散領域３の不純物濃度より高い。

図２に示すように、第１のＭＯＳトランジスタ１００と、半導体素子Ｓの拡散領域４，５とは、ｘ方向と交差するｙ方向（第２の方向）に並んで、図３（ｂ）に示すように、Ｐ−型の拡散領域２ａ，２ｂで電気的に分離されている。

また、この半導体装置は、図２に示すように、ｙ方向に並んで形成された２つの第１のＭＯＳトランジスタ１００を備える。図３（ｄ）に示すように、２つの第１のＭＯＳトランジスタ１００は、互いにＰ−型の拡散領域２ａ，２ｂで電気的に分離されている、
以上の説明と図１，２から分かるように、この半導体装置の全体構造としては、ｘｙ面において、高耐圧回路部１０１の内側の領域１１０には、Ｎ型の拡散領域３が形成されている。また、ｘｙ面において、Ｎ型の拡散領域３の外縁部は、Ｎ型の拡散領域３の本体部を囲むように形成されている。また、ｘｙ面において、拡散領域２ａ，２ｂは、Ｎ型の拡散領域３の外縁部に沿って略環状に形成されている。

半導体基板１と、拡散領域２ａ，２ｂと、第１ソース領域７と、拡散領域４は、低圧側電源（図示せず）に接続される。

拡散領域３と、第１ドレイン領域８，９と、拡散領域５，６は、高圧側電源（図示せず）に接続される。

このように電圧が印加されることにより、第１のＭＯＳトランジスタ１００は、第１ゲート電極１１に加えられた電圧を高電圧にレベルシフトしてドレイン電極１７から出力するように構成される。ドレイン電極１７から出力された高電圧は、高耐圧回路部１０１の内側の領域１１０のＮ型の拡散領域３に形成された高電圧回路（図示せず）に加えられる。

また、半導体素子Ｓは、半導体基板１および拡散領域２ａ，２ｂをアノードとし、拡散領域３および拡散領域５，６をカソードとするダイオードとして機能する。

また、境界領域Ｉにおいて、低電圧が加えられるＰ−型の拡散領域２ｂと半導体基板１とに挟まれたＮ型の拡散領域３に高電圧が加えられることにより、これらのＰ−型の拡散領域２ｂと、Ｎ型の拡散領域３と、半導体基板１とを、安定的に空乏化できる。

また、境界領域ＩＩ，ＩＩＩにおいても、低電圧が加えられるＰ−型の拡散領域２ｂと半導体基板１とに挟まれたＮ型の拡散領域３に高電圧が加えられることにより、これらのＰ−型の拡散領域２ｂと、Ｎ型の拡散領域３と、半導体基板１とを、安定的に空乏化することができる。

製造方法
次に、上述した半導体装置の製造方法について説明する。

図４から図１７は、本発明の実施例１に係る半導体装置の製造工程を説明するための断面図である。各図（ａ）は、図２におけるＡ−Ａ’線の断面図であり、各図（ｂ）は、図２におけるＢ−Ｂ’線の断面図である。各図（ｃ）は、図２におけるＣ−Ｃ’線の断面図であり、各図（ｄ）は、図２におけるＤ−Ｄ’線の断面図である。

まず、図４に示すように、半導体基板１上にＳｉＯ_２膜（シリコン酸化膜）２０を形成する。このＳｉＯ_２膜２０をマスクとして、例えば、イオン注入法や拡散法等を用いてＮ型の不純物を半導体基板１に注入し、半導体基板１の表面にＮ型の拡散領域３を形成する。

次に、図５に示すように、ＳｉＯ_２膜２０を除去した後、例えば、イオン注入法等を用いてＰ型の不純物を注入し、半導体基板１の表面と拡散領域３の表面とに、Ｐ−型の拡散領域２ｂを、拡散領域３が、Ｐ−型の拡散領域２ｂに隣接した本体部と、Ｐ−型の拡散領域２ｂとＰ−型の拡散領域２ｂの下方の半導体基板１との間に挟まれた外縁部と、を有するように形成する。図５（ａ）に示すＡ−Ａ’断面では、Ｐ−型の拡散領域２ｂをＮ型の拡散領域３の内部に形成する。また、図５（ｂ）〜（ｄ）に示す各断面では、Ｐ−型の拡散領域２ｂを、Ｎ型の拡散領域３及び半導体基板１にまたがって形成する。

次に、例えば、イオン注入法等を用いてＮ型の不純物を注入し、図６（ａ）に示すＡ−Ａ’断面において、Ｎ＋＋層５ａを、Ｐ−型の拡散領域２ｂ及びＮ型の拡散領域３に形成する。Ｎ＋＋層５ａは、Ｎ型の拡散領域３の一部にまたがるようにする。図６（ｃ）に示すＣ−Ｃ’断面では、同様にしてＮ＋＋層８ａをＰ−型の拡散領域２ｂに形成する。

次に、Ｎ＋＋層５ａ，８ａに注入されたＮ型の不純物を拡散させる。これにより、図７（ａ）に示すＡ−Ａ’断面では、Ｎ＋＋層５ａは半導体基板１の深さ方向とｘｙ方向に拡散し、ｘ方向及び−ｘ方向でＮ型の拡散領域３と接したＮ＋型の拡散領域５が形成される。つまり、この断面において、Ｐ−型の拡散領域２ｂは、Ｎ型の拡散領域３とＮ＋型の拡散領域５とで囲まれるようになる。図７（ｃ）に示すＣ−Ｃ’断面では、Ｐ−型の拡散領域２ｂにＮ＋型の第１ドレイン領域８が形成される。

つまり、図２，３に示したｘ方向に並んだ第１ソース領域７及び第１ドレイン領域８を有する第１のＭＯＳトランジスタ１００が形成されるように、且つ、第１のＭＯＳトランジスタ１００と拡散領域５とがｘ方向と交差するｙ方向に並んで拡散領域２ｂで電気的に分離されるように、拡散領域３の外縁部の上方の拡散領域２ｂに第１ドレイン領域８を形成すると共に、拡散領域２ｂと拡散領域３とにまたがってｘ方向に延びる拡散領域５を形成する。

続いて、例えば、厚さ約７０００〜８０００ÅのＳｉＯ_２の酸化膜１０を半導体基板１と、拡散領域２ｂと、拡散領域３と、拡散領域５と、第１ドレイン領域８との上に形成する。

次に、図８（ａ）に示すＡ−Ａ’断面では、エッチングにより酸化膜１０に開口ＯＰ１，ＯＰ２を形成する。開口ＯＰ１は、半導体基板１の表面、Ｎ型の拡散領域３の端部およびＮ＋型の拡散領域５の端部が露出するように形成する。開口ＯＰ２は、Ｎ＋型の拡散領域５の表面が露出するように形成する。図８（ｃ）に示すＣ−Ｃ’断面では、エッチングにより酸化膜１０に開口ＯＰ３，ＯＰ４を形成する。開口ＯＰ３は、半導体基板１の表面、Ｐ−型の拡散領域２ｂの表面およびＮ＋型の第１ドレイン領域８の端部が露出するように形成する。開口ＯＰ４は、Ｎ＋型の第１ドレイン領域８の表面が露出するように形成する。

次に、図９（ａ），（ｃ）に示すように、開口ＯＰ１〜ＯＰ４に、例えば、約３００〜１０００ÅのＳｉＯ_２の薄い酸化膜を熱酸化により形成する。

次に、図１０に示すように、酸化膜１０上にポリシリコン１１ａを堆積する
次に、図１１（ｃ）に示すように、ポリシリコン１１ａをエッチングして、第１ゲート電極１１を、Ｐ−型の拡散領域２ｂの表面およびＮ＋型の第１ドレイン領域８の端部の上方の酸化膜１０上に形成する。図１１（ａ），（ｂ），（ｄ）に示すように、このエッチングにより第１ゲート電極１１以外のポリシリコン１１ａは除去される。

次に、図１２に示すように、例えば、イオン注入法等を用いてＰ型の不純物を注入し、Ｐ−型の拡散領域２ａを形成する。図１２（ａ）に示すＡ−Ａ’断面では、Ｐ−型の拡散領域２ａを、Ｎ型の拡散領域３の端部との間に半導体基板１を挟んで形成する。Ｂ−Ｂ’断面、Ｃ−Ｃ’断面およびＤ−Ｄ’断面では、Ｐ−型の拡散領域２ａの端部はＰ−型の拡散領域２ｂの端部に重なるように形成する。つまり、次の工程で第１ソース領域７が形成される部分までＰ−型の拡散領域を広げる。

次に、図１３（ａ）に示すＡ−Ａ’断面では、例えば、イオン注入法等を用いてＮ型の不純物を注入し、Ｐ−型の拡散領域２ａ内に、Ｎ＋＋型の拡散領域４を形成する。また、Ｎ＋型の拡散領域５にＮ＋＋型の拡散領域６を形成する。同様に、図１３（ｃ）に示すＣ−Ｃ’断面では、Ｐ−型の拡散領域２ａ内に、Ｎ＋＋型の第１ソース領域７を形成する。また、Ｎ＋型の第１ドレイン領域８にＮ＋＋型の拡散領域９を形成する。

次に、図１４に示すように、例えば、約８０００Åの厚さの層間膜１２を酸化膜１０及び第１ゲート電極１１上に堆積する。層間膜１２の材料として、例えば、ＰＳＧ又はＢＰＳＧ等を用いることができる。

次に、図１５に示すように、エッチングにより、層間膜１２にコンタクト用の開口ＯＰ５〜ＯＰ９を形成する。開口ＯＰ５〜ＯＰ９は、それぞれ、Ｎ＋＋型の拡散領域４、Ｎ＋＋型の拡散領域６、Ｎ＋＋型の第１ソース領域７、Ｎ＋＋型の拡散領域９および第１ゲート電極１１上に形成される。

次に、図１６に示すように、Ａｌ等の金属層２１を堆積する。

次に、図１７に示すように、金属層２１をエッチングして、電極１３，１４と、ソース電極１５と、ゲート金属電極１６と、ドレイン電極１７とを形成する。

以上の製造工程により、図２，３に示した構造の半導体装置が形成される。

以上で説明した様に、本実施例の半導体装置によれば、レベルシフト用の第１のＭＯＳトランジスタ１００におけるＮ＋及びＮ＋＋型の第１ドレイン領域８，９の部分と、高耐圧回路部１０１の高耐圧リサーフ構造１０３で形成された領域を構成する半導体素子ＳのＮ＋及びＮ＋＋型の拡散領域５，６の部分とを、表面導電層としてのＮ＋及びＮ＋＋型の第１ドレイン領域８，９／Ｎ＋及びＮ＋＋型の拡散領域５，６と、Ｐ−型の拡散領域２ｂと、Ｎ型の拡散領域３と、Ｐ型の半導体基板１と、による４層のリサーフ構造で形成している。その上で、第１のＭＯＳトランジスタ１００を、高耐圧回路部１０１の高耐圧リサーフ構造１０３で形成された領域の一部に形成して、高耐圧回路部１０１と一体化している。このような構成により、第１のＭＯＳトランジスタ１００と、高耐圧回路部１０１の内部側のＮ型の拡散領域３との境界領域Ｉにおいて、表面に露出したＰ−型の拡散領域２ｂの下方に、Ｎ型の拡散領域３と、半導体基板１とが存在するようになる（図３（ｃ）のＣ−Ｃ’断面図参照）。従って、境界領域Ｉにおいて、低電圧が加えられるＰ−型の拡散領域２ｂと半導体基板１とに挟まれたＮ型の拡散領域３に高電圧が加えられることにより、これらのＰ−型の拡散領域２ｂと、Ｎ型の拡散領域３と、半導体基板１とを、安定的に空乏化できる。

また、第１のＭＯＳトランジスタ１００と、高耐圧回路部１０１の高耐圧リサーフ構造１０３で形成された領域を構成する半導体素子ＳのＮ＋型の拡散領域５と、の境界領域ＩＩは、Ｐ−型の拡散領域２ｂと、Ｎ型の拡散領域３と、半導体基板１とによる３層のリサーフ構造で形成される（図３（ｂ）のＢ−Ｂ’断面図参照）。

さらに、ｙ方向に隣り合う第１のＭＯＳトランジスタ１００の間の境界領域ＩＩＩも、Ｐ−型の拡散領域２ｂと、Ｎ型の拡散領域３と、半導体基板１と、による３層のリサーフ構造で形成される（図３（ｄ）のＤ−Ｄ’断面図参照）。このような構成により、境界領域Ｉと同様に、これらの境界領域ＩＩ，ＩＩＩを安定的に空乏化することができるので、安定的に高耐圧を得ることができる。

以上より、従来技術よりも上記境界領域Ｉ，ＩＩ，ＩＩＩを安定的に空乏化できるので、この境界領域Ｉ，ＩＩ，ＩＩＩで安定的に高耐圧を得ることができる。よって、半導体装置を小型化した上で、安定的に高耐圧化できる。

本実施例は、実施例１のＮ型の拡散領域３をエピタキシャル層により形成したものである。

図１８は、本発明の実施例２に係る半導体装置の断面図である。図１８（ａ）〜（ｄ）は、それぞれ、図２，３におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図、Ｃ−Ｃ’断面図及びＤ−Ｄ’断面図に対応する。

同図に示すように、本実施例の半導体装置は、Ｎ型のエピタキシャル層（第２領域）３ａと、Ｐ＋型の拡散領域３０と、Ｐ型の埋め込み部３１と、を備える。その他の構成は、図２，３の実施例１と同一であるため、同一の要素に同一の符号を付して説明を省略する。

Ｎ型のエピタキシャル層３ａは、実施例１のＮ型の拡散領域３の代わりに、半導体基板１の表面の全面に形成されている。実施例１の各構成要素は、このＮ型のエピタキシャル層３ａに形成されている。

Ｎ型のエピタキシャル層３ａには、拡散領域２ａに隣接するようにＰ＋型の拡散領域（コンタクト領域）３０が形成されている。Ｐ＋型の拡散領域３０の底部には、半導体基板１と電気的に接続するようにＰ型の埋め込み部（コンタクト領域）３１が埋め込まれている。

拡散領域２ａ，２ｂは、Ｐ＋型の拡散領域３０およびＰ型の埋め込み部３１によって半導体基板１と電気的に接続している。

Ｐ＋型の拡散領域３０およびＰ型の埋め込み部３１は、低圧側電源（図示せず）に接続される。

以上の説明と図１から分かるように、この半導体装置の全体構造としては、ｘｙ面において、拡散領域３０および埋め込み部３１は、Ｎ型のエピタキシャル層３ａに略環状に形成されている。ｘｙ面において、Ｎ型のエピタキシャル層３ａは、拡散領域３０および埋め込み部３１によって、拡散領域３０および埋め込み部３１で囲まれた領域と、拡散領域３０および埋め込み部３１の外側の領域と、に電気的に分離されている。また、ｘｙ面において、拡散領域２ａ，２ｂは、拡散領域３０および埋め込み部３１の内周に沿って略環状に形成されている。

高耐圧回路部１０１の内側の領域１１０では、Ｎ型のエピタキシャル層３ａの拡散領域３０および埋め込み部３１で囲まれた領域に、高電圧回路が形成される。高耐圧回路部１０１の外側の領域１２０では、Ｎ型のエピタキシャル層３ａの拡散領域３０および埋め込み部３１の外側の領域に、低電圧回路が形成される。

以上で説明した本実施例の半導体装置によれば、実施例１と同様の効果が得られる。

本実施例は、Ｐ−型の拡散領域２ａ，２ｂを一体的に形成したものである。

図１９は、本発明の実施例３に係る半導体装置の断面図である。図１９は、図２，３におけるＣ−Ｃ’断面図に対応する。

同図に示すように、本実施例の半導体装置は、一度の不純物の注入により実施例１のＰ−型の拡散領域２ａ，２ｂを一体的に形成したＰ−型の拡散領域２を備える。この半導体装置は、図示を省略したＡ−Ａ’断面図、Ｂ−Ｂ’断面図及びＤ−Ｄ’断面図においても、実施例１のＰ−型の拡散領域２ａ，２ｂを一体的に形成したＰ−型の拡散領域２を備える。その他の構成は、図２，３の実施例１と同一であるため、同一の要素に同一の符号を付して説明を省略する。

以上で説明した本実施例の半導体装置によれば、実施例１と同様の効果が得られる。

本実施例は、実施例１の半導体素子Ｓにゲート電極を形成して、ＭＯＳトランジスタ構造としたものである。

図２０は、本発明の実施例４に係る半導体装置の断面図である。図１９は、図２におけるＡ−Ａ’断面図に対応する。

同図に示すように、本実施例の半導体装置は、実施例１の構成に加え、第２ゲート電極４０を備える。第２ゲート電極４０は、Ｎ＋＋型の拡散領域４とＮ＋型の拡散領域５，６とで挟まれたＰ−型の拡散領域２ａ及び半導体基板１の上方に酸化膜１０を介して形成されている。これにより半導体素子Ｓは、Ｎ＋＋型の拡散領域４がソース領域として機能し、Ｎ＋型の拡散領域５，６がドレイン領域として機能する、第２のＭＯＳトランジスタとして構成されている。第２ゲート電極４０は、電極１３ａによってＮ＋＋型の拡散領域４に接続されている。電極１３ａは、低圧側電源（図示せず）に接続される。つまり、この半導体素子Ｓは、実施例１の半導体素子Ｓと同様に、ダイオードとして機能する。その他の構成は、図２，３の実施例１と同一であるため、同一の要素に同一の符号を付して説明を省略する。

以上で説明した本実施例の半導体装置によれば、実施例１と同様の効果が得られる。

なお、以上で説明した第１のＭＯＳトランジスタ１００は、１個又は３個以上であっても良い。また、各領域の導電型は以上の説明とは逆でも良い。また、実施例２〜４の少なくとも２つを組み合わせても良い。

１ Ｐ型（第１導電型）の半導体基板
２，２ａ，２ｂ Ｐ−型の拡散領域（第１領域）
３ Ｎ型（第２導電型）の拡散領域（第２領域）
３ａ Ｎ型のエピタキシャル層（第２領域）
４ Ｎ＋＋型の拡散領域（第４領域）
５ Ｎ＋型の拡散領域（第３領域）
６ Ｎ＋＋型の拡散領域（第３領域）
７ Ｎ＋＋型の第１ソース領域
８ Ｎ＋型の第１ドレイン領域
９ Ｎ＋＋型の拡散領域（第１ドレイン領域）
１０ 酸化膜
１１ 第１ゲート電極
１２ 層間膜
１３，１３ａ，１４ 電極
１５ ソース電極
１６ ゲート金属電極
１７ ドレイン電極
３０ Ｐ＋型の拡散領域
３１ Ｐ型の埋め込み部
４０ 第２ゲート電極
Ｓ 半導体素子
１００ レベルシフト用の第１のＭＯＳトランジスタ
１０１ 高耐圧回路部
１０２ 高耐圧回路部の一部の領域
１０３ 高耐圧リサーフ構造
１１０ 高耐圧回路部の内側の領域
１２０ 高耐圧回路部の外側の領域
２００ レベルシフト用の高耐圧ＭＯＳＦＥＴ
２０１ 高耐圧回路部
２０２ ワイヤ
２０３ リサーフ構造
２１０ レベルシフト用の高耐圧ＭＯＳＦＥＴ
２１１ 高耐圧回路部
２１２ 半導体基板
２１３ ソース領域
２１４ ドレイン領域
２１５ ゲート電極
２１６ 配線

Claims (17)

1. 第１導電型の半導体基板と、
   前記半導体基板の表面に形成された第１導電型の第１領域と、
   前記第１領域に隣接して前記半導体基板の表面に形成された本体部と、前記第１領域と前記第１領域の下方の前記半導体基板との間に挟まれた外縁部と、を有する第２導電型の第２領域と、
   第１の方向に並んで前記第１領域に形成された第２導電型の第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域とで挟まれた前記第１領域上に酸化膜を介して形成された第１ゲート電極と、を有する第１のＭＯＳトランジスタと、
   前記第２領域の前記外縁部の上方の前記第１領域に形成され、一端が前記第１の方向に延びて前記第２領域の前記本体部と電気的に接続している、第２導電型の第３領域を有する半導体素子と、を備え、
   前記第１のＭＯＳトランジスタと前記半導体素子の前記第３領域とは、前記第１の方向と交差する第２の方向に並んで、前記第１領域で電気的に分離され、
   前記第１ドレイン領域は、前記第２領域の前記外縁部の上方の前記第１領域に形成され、
   前記半導体素子は、
   前記第１の方向に前記第３領域と並んで、前記第３領域との間に第１導電型の領域を挟んで形成された第２導電型の第４領域と、
   前記第３領域と前記第４領域とで挟まれた前記領域上に酸化膜を介して形成された第２ゲート電極と、をさらに有し、第２のＭＯＳトランジスタとして構成されており、
   前記第２ゲート電極と前記第４領域とは、電気的に接続されている、
   ことを特徴とする半導体装置。
2. 第１導電型の半導体基板と、
   前記半導体基板の表面に形成された第２導電型の第２領域と、
   前記第２領域に形成された第１導電型の第１領域と、
   第１の方向に並んで前記第１領域に形成された第２導電型の第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域とで挟まれた前記第１領域上に酸化膜を介して形成された第１ゲート電極と、を有する第１のＭＯＳトランジスタと、
   前記第１領域に形成され、一端が前記第１の方向に延びて前記第２領域と電気的に接続している、第２導電型の第３領域を有する半導体素子と、を備え、
   前記第１領域は、前記半導体基板と電気的に接続して、
   前記第１のＭＯＳトランジスタと前記半導体素子の前記第３領域とは、前記第１の方向と交差する第２の方向に並んで、前記第１領域で電気的に分離され、
   前記半導体素子は、
   前記第１の方向に前記第３領域と並んで、前記第３領域との間に第１導電型の領域を挟んで形成された第２導電型の第４領域と、
   前記第３領域と前記第４領域とで挟まれた前記領域上に酸化膜を介して形成された第２ゲート電極と、をさらに有し、第２のＭＯＳトランジスタとして構成されており、
   前記第２ゲート電極と前記第４領域とは、電気的に接続されている、
   ことを特徴とする半導体装置。
3. 前記半導体素子の部分において、前記第２領域の前記外縁部の先端は、前記第３領域の他端の方向に延びて前記第３領域の前記他端に電気的に接続している、
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記第２の方向に並んで形成された複数の前記第１のＭＯＳトランジスタを備え、
   前記複数の第１のＭＯＳトランジスタは、互いに前記第１領域で電気的に分離されている、
   ことを特徴とする請求項１から請求項３の何れかに記載の半導体装置。
5. 前記半導体基板と、前記第１領域と、前記第１ソース領域とは、低圧側電源に接続されており、
   前記第２領域と、前記第１ドレイン領域と、前記第３領域とは、高圧側電源に接続されている、
   ことを特徴とする請求項１から請求項４の何れかに記載の半導体装置。
6. 前記第１のＭＯＳトランジスタは、前記第１ゲート電極に加えられた電圧を高電圧にレベルシフトするように構成されている、
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記第１領域の不純物濃度は、前記半導体基板の不純物濃度より高く、
   前記第１ソース領域と、前記第１ドレイン領域と、前記第３領域との不純物濃度は、前記第２領域の不純物濃度より高い、
   ことを特徴とする請求項１から請求項６の何れかに記載の半導体装置。
8. 前記第１ドレイン領域は、前記第１の方向に前記第１ソース領域より長く、
   前記第３領域の前記第１の方向の長さは、前記第１ドレイン領域の前記第１の方向の長さと略同じである、
   ことを特徴とする請求項１から請求項７の何れかに記載の半導体装置。
9. 前記第２領域の前記外縁部の先端は、前記第１ゲート電極の下方に形成されている、
   ことを特徴とする請求項１に記載の半導体装置。
10. 前記第２ゲート電極と前記第４領域とは、低圧側電源に接続されている、
    ことを特徴とする請求項１から請求項９の何れかに記載の半導体装置。
11. 前記第２領域の前記外縁部は、前記本体部を囲むように形成されて、
    前記第１領域は、前記外縁部に沿って略環状に形成されている
    ことを特徴とする請求項１に記載の半導体装置。
12. 前記第２領域に略環状に形成され、底部が前記半導体基板に電気的に接続している第１導電型のコンタクト領域をさらに備え、
    前記第２領域は、前記コンタクト領域によって、前記コンタクト領域で囲まれた領域と、前記コンタクト領域の外側の領域と、に電気的に分離されて、
    前記第１領域は、前記コンタクト領域に沿って略環状に形成されると共に、前記コンタクト領域によって前記半導体基板と電気的に接続している
    ことを特徴とする請求項２に記載の半導体装置。
13. 前記第１導電型はｐ型であり、前記第２導電型はｎ型である、
    ことを特徴とする請求項１から請求項１２の何れかに記載の半導体装置。
14. 第１導電型の半導体基板の表面に、第２導電型の第２領域を形成する第１の工程と、
    前記半導体基板の表面と前記第２領域の表面とに、第１導電型の第１領域を、前記第２領域が、前記第１領域に隣接した本体部と、前記第１領域と前記第１領域の下方の前記半導体基板との間に挟まれた外縁部と、を有するように形成する第２の工程と、
    第１の方向に並んだ第１ソース領域及び第１ドレイン領域を有する第１のＭＯＳトランジスタが形成されるように、且つ、前記第１のＭＯＳトランジスタと第３領域とが前記第１の方向と交差する第２の方向に並んで前記第１領域で電気的に分離されるように、前記第２領域の前記外縁部の上方の前記第１領域に第２導電型の前記第１ドレイン領域を形成し、前記第１領域と前記第２領域とにまたがって前記第１の方向に延びる第２導電型の前記第３領域を形成する第３の工程と、
    前記半導体基板と、前記第１領域と、前記第２領域と、前記第３領域と、前記第１ドレイン領域との上に、酸化膜を形成する第４の工程と、
    前記第１領域の上方の前記酸化膜上に、前記第１のＭＯＳトランジスタの第１ゲート電極を形成する第５の工程と、
    前記第５の工程の後、前記第１ソース領域が形成される部分まで前記第１領域を広げる第６の工程と、
    前記第６の工程で広げられた前記第１領域の表面に、第２導電型の前記第１ソース領域を形成する第７の工程と、
    を備えることを特徴とする半導体装置の製造方法。
15. 前記第３の工程は、
    第２導電型の不純物を注入する工程と、
    注入された不純物を拡散させる工程と、を含む
    ことを特徴とする請求項１４の半導体装置の製造方法。
16. 前記第６の工程において、第１導電型の不純物を注入して前記第１領域を広げる
    ことを特徴とする請求項１４又は請求項１５の半導体装置の製造方法。
17. 前記第２の工程において、前記第１領域の不純物濃度を、前記半導体基板の不純物濃度より高くして、
    前記第３の工程において、前記第１ソース領域と前記第３領域との不純物濃度を、前記第２領域の不純物濃度より高くして、
    前記第３の工程において、前記第１ドレイン領域の不純物濃度を、前記第２領域の不純物濃度より高くする、
    ことを特徴とする請求項１４から請求項１６の何れかに記載の半導体装置の製造方法。

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