JP3917211B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は高耐圧分離領域を有する高耐圧半導体装置に関するものである。
【０００２】
【従来の技術】
高耐圧分離領域を有する高耐圧半導体装置については、従来リサーフ（RESURF）構造を用いたものが知られている（例えば、USP4292642参照）。図１２に、従来の高耐圧リサーフ構造を使用したレベルシフト機能を有する半導体装置の構造の断面図を示す。この図に示すように、この半導体装置は、図示左側のn ch-リサーフMOSFETと図示右側のリサーフ分離島領域からなっており、ｐ−基板１、ｎ−エピタキシャル層２、ｐ−基板１に達するように形成されたｐ拡散領域３、ｎ＋埋め込み拡散領域４、ｎ拡散領域５、p拡散領域６、酸化膜７、アルミ配線８、ポリシリコンゲート９、アルミ電極１０、およびポリシリコン１１を備えている。アルミ電極１０は、n拡散領域５とp拡散領域６に接して形成され、リサーフ分離島の電位と同電位となっている。ポリシリコン１１は、ｐ拡散領域３と同電位でありフィールドプレートとして機能する。また、n拡散領域５とn＋埋め込み拡散領域４はp拡散領域３にそれぞれ取り囲まれる形でリサーフ構造を構成している。
【０００３】
このように構成された半導体装置において、ゲート電極９を＋バイアスすることによってn ch MOSFETがオン状態となり、p拡散領域６に流れる電流によって電極１０とアルミ配線８に電位差が生じる。この電位差を出力とすることで、ゲート９に印加されたロジック信号を高電位側にレベルシフトすることができる。
【０００４】
このような従来の高耐圧半導体装置の構造における問題点は、高電位のアルミ配線８が基板電位であるp拡散領域３の上を横切るため、ｎ−エピタキシャル層２とp拡散領域３との間の空乏層の伸びが阻害され、耐圧が低下する事である。この問題に対しては、図１２に示すように、前述のpn接合上にポリシリコン等でフィールドプレート１１を形成し、空乏層の伸びを確保すること、さらにはフィールドプレートをフローティングで多重に形成し容量結合で表面電界を安定化させること（例えば、USP5455439参照）等の方法で対策されていたが、高耐圧化されるにつれてフィールドプレート１１とアルミ配線８間の酸化膜自体の絶縁強度を確保するために酸化膜厚をかなり厚くする必要が生じプロセスコストが上昇するという問題があった。
【０００５】
【発明が解決しようとする課題】
この発明は、このような従来の問題点を解決するためになされたもので、プロセスコストの上昇を生ぜず、しかも必要な面積が小さくて高耐圧分離を実現する高耐圧半導体装置を提供しようとするものである。
【０００６】
【課題を解決するための手段】
この発明の半導体装置は、
低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
前記高耐圧分離領域は、
第一導電型の半導体基板の表面に露出した部分であり、
前記低耐圧領域は、
前記半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の第一領域と、
前記半導体基板の主面に前記第一領域に接して形成され相対的に不純物濃度の濃い第二導電型の第二領域を備え、
前記高耐圧領域は、
前記半導体基板の主面に前記第二領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
前記半導体基板の主面に前記第三領域と接し前記第一領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の薄い第二導電型の第四領域と、
前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
さらに前記半導体基板の主面との間に絶縁層を介して形成され前記第二領域と前記第五領域とを電気的に接続する導電路を備えたことを特徴とするものである。
【０００７】
また、この発明の他の発明の半導体装置は、
低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
前記高耐圧分離領域は、
第一導電型の半導体基板の表面に露出した部分であり、
前記低耐圧領域は、
この半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の複数の第一領域と、
前記半導体基板の主面に前記複数の第一領域にそれぞれ接して形成され相対的に不純物濃度の濃い第二導電型の複数の第二領域を備え、
前記高耐圧領域は、
前記半導体基板の主面に前記複数の第二領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
前記半導体基板の主面に前記第三領域と接しかつ前記複数の第一領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の薄い第二導電型の第四領域と、
前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
さらに前記半導体基板の主面との間に絶縁層を介して形成され前記複数の第二領域と前記第五領域とを電気的に接続する複数の導電路を備えたことを特徴とするものである。
【０００８】
また、この発明の他の発明の半導体装置は、
低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
前記高耐圧分離領域は、
第一導電型の半導体基板の表面に露出した部分であり、
前記低耐圧領域は、
この半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の複数の第一領域と、
前記半導体基板の主面に前記複数の第一領域にそれぞれ接して形成され相対的に不純物濃度の濃い第二導電型の複数の第二領域を備え、
前記高耐圧領域は、
前記半導体基板の主面に前記複数の第二領域の間に前記高耐圧分離領域を介して挟まれた部分を有しかつ前記複数の第二領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
前記半導体基板の主面に前記第三領域と接し前記複数の第一領域との間に前記高耐圧分離領域を介して挟まれた部分を有しかつ前記複数の第一領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の薄い第二導電型の第四領域と、
前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
さらに前記半導体基板の主面との間に絶縁層を介して形成され前記複数の第二領域と前記第五領域とを電気的に接続する複数の導電路を備えたことを特徴とするものである。
【０００９】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記第二領域と前記第三領域とを含む領域の外周を前記第一領域と前記第四領域とを含む領域によって包囲するように形成したことを特徴とするものである。
【００１０】
また、この発明の他の発明の半導体装置は、
低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
前記高耐圧分離領域は、
第一導電型の半導体基板の表面に露出した部分であり、
前記低耐圧領域は、
この半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の環状の第一領域と、
前記半導体基板の主面に前記第一領域の内側に接して形成され相対的に不純物濃度の濃い第二導電型の環状の第二領域を備え、
前記高耐圧領域は、
前記半導体基板の主面に前記第二領域の内側で前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
さらに前記半導体基板の主面との間に絶縁層を介して形成され前記第二領域と前記第五領域とを電気的に接続する導電路を備えたことを特徴とするものである。
【００１１】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記第二領域および前記第三領域と前記半導体基板との間にそれぞれ形成されるｐｎ接合が臨界電界に達する以前に前記ｐｎ接合の空乏層が伸びて互いに接するように形成したことを特徴とするものである。
【００１２】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記第二領域および前記第三領域と前記半導体基板との間にそれぞれ形成されるｐｎ接合の周辺コーナー部の電気力線の密度がこのｐｎ接合の平面部の電気力線の密度以下となるように形成したことを特徴とするものである。
【００１３】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記第二領域と前記第三領域との間の前記半導体基板の主面の幅が第二領域の拡散深さの１．１４倍以下となるように形成したことを特徴とするものである。
【００１４】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記第二領域と前記第三領域との間のパンチスルー電圧が前記第三領域に形成される制御回路の電源電圧より大きくなるように形成したことを特徴とするものである。
【００１５】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記半導体基板の主面と前記導電路との間の前記絶縁層に前記第二領域および前記第三領域の上にまで延びるフィールドプレートを配設したことを特徴とするものである。
【００１６】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記フィールドプレートと前記第三領域との間の絶縁膜と前記第三領域とによる耐圧が前記第三領域に形成される制御回路の電源電圧より大きくなるように前記絶縁膜の厚さと前記第三領域の不純物濃度とを調整したことを特徴とするものである。
【００１７】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記フィールドプレートと前記第三領域との間の絶縁膜の界面電界が臨界電界に達しないように前記第三領域の不純物濃度を調整したことを特徴とするものである。
【００１８】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記絶縁層と前記第三領域とによる耐圧が前記第三領域に形成される制御回路の電源電圧より大きくなるように前記絶縁層の厚さと前記第三領域の不純物濃度とを調整したことを特徴とするものである。
【００１９】
また、この発明の他の発明の半導体装置は、上述の各発明において、前記絶縁層の界面電界が臨界電界に達しないように前記第三領域の不純物濃度を調整したことを特徴とするものである。
【００２０】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１のレベルシフト構造を有する半導体装置の半導体領域を示す平面図である。また、図２は図１の平面図における断面Ａ−Ａでの構造を示す断面図である。
【００２１】
先ず図１の平面図に示すように、この発明の半導体装置は、n拡散領域１２ａ,１２ｂがn−拡散領域２ａ,２ｂに取り囲まれる形でリサーフ（RESURF）構造を構成しているが、一部にスリットが入って分割された形となっている。さらに、図２の断面図に示すように、この半導体装置は、図示左半分のｎchリサーフMOSFET領域と図示右半分のリサーフ分離島領域とからなっており、ｐ−シリコン基板１（半導体基板）、ｎ−拡散領域２ａ（第一領域）、ｎ拡散領域５、p拡散領域６（第五領域）、酸化膜７（絶縁層）、アルミ配線（導電路）８、ポリシリコンゲート９、アルミ電極１０、n拡散領域１２ａ（第二領域）、n拡散領域１２ｂ（第三領域）を備えている。なお、図１のｎ−拡散領域２ｂ（第四領域）は図２には現れていないが、ｎ−拡散領域２ａと同じ形でn拡散領域１２ｂの周辺に形成されている。また、アルミ電極１０は、n拡散領域５とp拡散領域６に接して形成されリサーフ分離島の電位と同電位となっている。
【００２２】
このように構成した半導体装置において、ゲート電極９を＋バイアスすることによってｎch MOSFETがオン状態となり、p拡散領域６に流れる電流によって電極１０とアルミ配線８に電位差が生じる。この電位差を出力とすることでゲート９に印加された信号を高電位側にレベルシフトすることができる。
【００２３】
この発明の構造が従来の構造と異なる点は、ｎchリサーフ MOSFETのドレイン（図２のｎ−拡散領域２ａ）とリサーフ分離島領域１２ｂとの間にリサーフ構造が無く、幅の狭いp−基板領域１がスリット状の領域１ａとして、表面に露出する形となっていることである。
【００２４】
この構造においてn拡散領域１２ｂが高電位の場合の等電位線を図３に示す。
図３に示すようにn拡散領域１２ａ,１２ｂに挟まれたp−基板１ａは空乏化してしまうため、p−基板１ａ の表面電位はn拡散領域１２ａ,１２ｂと大きな差が生じない。したがってアルミ配線８とその下の基板シリコン１の表面の間の電位差は小さく従来例で問題になった電界集中も生じない。
【００２５】
またレベルシフト時の信号は、電極１０とアルミ配線８の間の電位差として出力されるが、これはn拡散領域１２aと１２ｂ間（ｎch MOSFETのドレインとしてのn拡散領域１２aとリサーフ分離島領域１２ｂとの間）の電位差と同じである。したがってn拡散領域１２aと１２ｂの間のパンチスルー電圧は出力電圧より大きくする必要がある。一般的に言うと出力電圧はリサーフ分離島領域に内臓された低耐圧の制御回路等で検出されるため、出力電圧は制御回路の電源電圧以下となるように設計される。
【００２６】
以上のことからp−基板１の表面露出領域１ａはリサーフ耐圧を低下させない程度の空乏化が起こり、かつn拡散領域１２ａ,１２ｂ間のパンチスルー電圧を制御回路電源電圧以上となるような濃度と距離にする必要がある。
【００２７】
これを解析的に検討してみる。図４は、この解析をするためにn拡散領域１２aと１２ｂのコーナー部を単純化して模式的に示した図である。図４に示すように、ｎ拡散領域１２ａのパターンコーナー半径をＲ、n拡散領域１２ａ,１２ｂの拡散深さと横拡散長をｒとする。
【００２８】
まずリサーフ耐圧に影響を及ぼさないための必要条件は、両側のn拡散領域１２ａ,１２ｂから伸びる空乏層が中央で接する時にpn接合電界が臨界電界に達しないことである。 コーナー部分のpn接合の電界についてこの条件は式１の形で表現される。ただし、実際のn拡散領域１２ａ,１２ｂからの空乏層の伸び方はコーナーインサイド１２ａ側とアウトサイド１２ｂ側で異なるがほぼ同一と仮定した。
Figure 0003917211
ここで、
Ecr：臨界電界（約2.5E5［V／cm］）
E1：空乏層が中央で接する時のpn接合電界
q：電子の電荷量
Np：p−基板１の表面近傍での不純物濃度
ε：真空の誘電率
ε′：シリコンの比誘電率
である。
【００２９】
R＞＞rの場合は以下の式で近似される。
Ecr＞E1＝L・q・Np／（ε・ε′）・（L／（２・r）＋１）・・・ 式２
従って、これらの式１または２を満たすように、パターンコーナー半径（R）、n拡散領域１２ａ,１２ｂの拡散深さ（r）およびp−基板１の表面近傍での不純物濃度（Np）を調整する。
【００３０】
次に、図４の構造をとった場合、p−基板１とn拡散領域１２ａ,１２ｂ間の一次元耐圧に対して一般に耐圧低下が発生する。これはn拡散領域１２ａ,１２ｂの周縁部のpn接合コーナー部の単位面積あたりの電気力線が、pn接合の平面部の電気力線より大きくなりpn接合部分での電界が上昇するためである。n拡散領域１２ａのパターンコーナー半径Ｒが、n拡散領域１２の拡散深さおよび横拡散長 ｒより十分大きいとすると、pn接合コーナー部の電界はほぼ
（pn接合を表面から見た面積）／（pn接合の実際の面積）
に比例すると考えられる。ここで、pn接合の実際の面積とは、n拡散領域１２ａ,１２ｂのpn接合コーナー部の接合面積の和であり、pn接合を表面から見た面積とは、n拡散領域１２ａ,１２ｂのコーナー部のpn接合を平面に投射した面積とその間のp−基板1ａの表面上での面積（幅２L）との和を指すものとする。
【００３１】
したがってこの値を１以下、すなわち、pn接合コーナー部の電界をpn接合の平面部分の電界の値以下になるように設計すればよいことになる。この条件は次の式３で表現される。
Figure 0003917211
ここでR＞＞rの場合は
１≧２・(r＋L)／(π・r）・・・・・・・・ 式４
よって
２L≦(π−２)・r ・・・・・・・・ 式５
となり、p−基板1の表面上での幅(スリット状のp−基板1ａの幅（２Ｌ)はn拡散領域１２ａ,１２ｂの拡散深さ（ｒ）の（π−２）程度以下にするべきであることが判る。
【００３２】
この効果をR＞＞rとして２次元シミュレーションで確認した結果を図５に示す。この図から判るように、p−基板1の表面上での幅２Lがn拡散領域１２の拡散深さ（ｒ）の（π−２）程度より大きくなると、pn接合コーナー部の耐圧は一次元耐圧の８０％に満たなくなる。また、Lが十分大きい場合（２Ｌ＝∞）一次元耐圧の４３％まで耐圧が低下することがわかる。
【００３３】
次に、空乏層が２L伸びたときのn拡散領域１２ａ,１２ｂ間のパンチスルー電圧Ｖは、前述の議論よりリサーフ分離島領域における制御回路の電源電圧Vcより大きくなる必要がある。これを一次元階段接合で近似すると以下の式で表わされる。
Vc＜V＝２L・L・q・Np／（ε・ε′)(１＋Np／Nn） ・・・・ 式６
ここで、
q： 電子の電荷量
Nn：n拡散領域１２ａ,１２ｂのpn接合近傍での不純物濃度
Np：p−基板１の表面近傍での不純物濃度
ε：真空の誘電率
ε′：シリコンの比誘電率
である。
【００３４】
従って、この式６を満たすように、 p−基板１ａ部の幅（２Ｌ）、 p−基板１ａの表面近傍での不純物濃度（Np）およびn拡散領域１２ａ,１２ｂのpn接合近傍での不純物濃度（ Nn）を調整する。
【００３５】
図５にパンチスルー電圧のシミュレーション結果を並記している。p−基板1の表面上での幅（２Lがn拡散領域１２ａ,１２ｂの拡散深さ（ｒ）の（π−２）倍において、パンチスルー電圧は５０Vまで上昇しており、一般的な制御回路電源電圧より十分大きな値が得られている。従って、この値からも 間隙部のp−基板１ａの幅２Lはn拡散深さ（ｒ）の（π-2）倍以下、即ちn拡散深さの１．１４倍以下で設計すべきであることがわかる。
【００３６】
以上述べたようなこの実施の形態の半導体装置の構造によると、レベルシフト素子としてのn−拡散領域２ａをリサーフ分離島領域１２ｂの片方のみに形成することでレベルシフトが実現できる。従って、デバイス面積を大幅に削減する事が出来る。また、プロセスを変更する必要も無いためプロセスコストの上昇も無い。
【００３７】
実施の形態２．
図６は、この発明の実施の形態２の半導体装置について、その半導体領域の配設状態を示す平面図である。図６における断面Ａ−Ａの構造は、図２と同様であるので、図示説明を省略する。この実施の形態２の半導体装置は、図６の平面図に示すように、ｐ−シリコン基板１（半導体基板）にｎ−拡散領域２ａ（第一領域）が分離して２つ、所定間隔をおいて形成され、これらに接してそれぞれ n拡散領域（第二領域）１２ａが２つ形成され互いに所定間隔を隔てて対向している。また、この２つのn拡散領域（第二領域）１２ａと所定間隔をおいて、 n拡散領域（第三領域）１２ｂが形成されている。そして、 n拡散領域１２ｂの周縁にｎ−拡散領域（第四領域）２ｂが形成され、ｎ−拡散領域２ａ（第一領域）とは所定間隔を隔てて対向している構図となっている。図中、図１および２と同一の符号は同一または相当部分を示す。
【００３８】
この実施の形態２の構造は、ｎリサーフ分離島から同じ位置で隣り合う複数の小区域を分割して相互に間隔を隔てたものである。そして、これら２つのn拡散領域（第二領域）１２ａとn拡散領域（第三領域）１２ｂとを含めた領域は、その外周をｎ−拡散領域２ａ（第一領域）とｎ−拡散領域（第四領域）２ｂとを含む領域によって包囲されている。
【００３９】
このように、この実施の形態２では、ｎch リサーフ MOSFETを２つ、一般には複数組み込んだものである。このようにすれば一つのリサーフ分離島領域に複数のレベルシフト素子を接続することができる。この点を別にすれば、この半導体装置の高電圧分離の作用、機能は図１および２の実施の形態１のものと同じであるので、詳細な説明は省略する。また、このよな構成においても、リサーフMOSFETは、リサーフ分離島領域の一側にのみ設けることで足りるため、素子面積の増加を抑える事ができる。
【００４０】
実施の形態３．
図７は、この発明の実施の形態３の半導体装置について、その半導体領域の配置を示す平面図である。図７に示す断面Ａ−Ａの構造は、図２と同様であるので、図示説明を省略する。この実施の形態３の半導体装置は、図７の平面図に示すように、ｐ−シリコン基板１（半導体基板）にｎ−拡散領域２ａ（第一領域）が分離して２つ形成され、これに接してそれぞれ n拡散領域（第二領域）１２ａが２つ形成されている。この２つのn拡散領域（第二領域）１２ａと所定間隔をおいて、 n拡散領域（第三領域）１２ｂが形成され、かつ２つのn拡散領域（第二領域）１２ａの間に伸びている。そして、 n拡散領域１２ｂの周縁にｎ−拡散領域（第四領域）２ｂが形成され、 ｎ−拡散領域２ａ（第一領域）とは所定間隔を隔てて対向している。さらに、ｎ−拡散領域（第四領域）２ｂは、２つのn拡散領域（第二領域）１２ａの間のn拡散領域（第三領域）１２ｂに接続し、かつ２つのｎ−拡散領域２ａ（第一領域）の間にこれら２つのｎ−拡散領域２ａ（第一領域）と所定間隔をおいて配置されている。
【００４１】
この実施の形態３の半導体装置は、図１及び２の実施の形態１に示した装置におけるｎchリサーフ MOSFETが、１つのリサーフ分離島の別の位置で、複数個形成されたとみることができる。
【００４２】
このように、本実施の形態３は、n ch リサーフ MOSFETを複数組み込んだものである。実施の形態３との違いは、２つのn ch リサーフMOSFET 間にリサーフ分離島のn拡散領域１２ａに接して形成されたn−拡散領域２ａが形成されていることである。このようにすれば、一つのリサーフ分離島領域に複数のレベルシフト素子を接続するできる。また、リサーフMOSFETは、リサーフ分離島領域の一側にのみ設けることで足りるため、素子面積の増加を抑える事ができる。さらに、２つのｎchリサーフ MOSFET間の寄生素子L-npn（ラテラルトランジスタ構造）等に起因する寄生動作を防止することができる。
【００４３】
なお、図７の例では、ｎchリサーフ MOSFETによるレベルシフト機能を２組備えているが、これは必要に応じ適宜複数組備えることができる。
【００４４】
実施の形態４．
図８は、この発明の実施の形態４によるレベルシフト構造を有する半導体装置について、その半導体領域の配置を示す平面図である。この実施の形態４の半導体装置の図９における断面Ａ−Ａの構造は、図１と同様であるので図示説明を省略する。
【００４５】
この実施の形態４の半導体装置は、図９の平面図に示すように、ｐ−シリコン基板１（半導体基板）に、ｎ−拡散領域２ａ（第一領域）が環状に形成され、この内側に接して、n拡散領域（第二領域）１２ａが環状に形成されている。さらに、この内側に、所定幅のｐ−基板１ａを挟んで島状のn拡散領域１２ｂを備えている。
【００４６】
このようにこの実施の形態４の装置は、実施の形態１と違い、n拡散領域１２ａ,１２ｂの間の分離が環状に形成され、n拡散領域２ａの部分は分割されない構造となっていることである。この点を別にすれば、この実施の形態４の装置の作用、機能は、図１に示したものと同じであるので詳細な説明は省略する。図１および図２に示す実施の形態１の構造では、n−拡散領域２が分離されることによる耐圧の低下の可能性があるが、本構造ではn−拡散領域２を分割することによる耐圧低下のおそれはない。
【００４７】
実施の形態５．
図９は、この発明の実施の形態５によるレベルシフト構造を有する半導体装置の断面構造を示す図である。この実施の形態５の半導体装置の半導体領域の平面構造は、図１と同様であるので図示を省略する。図９は、図１における断面Ａ−Ａと同じ位置における断面図を示すものである。この実施の形態５の半導体装置は、図９の断面構造に示すように、ｐ−シリコン基板１（半導体基板）、ｎ−拡散領域２ａ（第一領域）、ｎ拡散領域５、p拡散領域６、酸化膜７（絶縁層）、アルミ配線８（導電路）、ポリシリコンゲート９、n拡散領域５とp拡散領域６に接して形成され島電位と同電位となっているアルミ電極１０、n拡散領域１２ａ（第二領域）、n拡散領域１２ａ（第三領域）を備えている。また、図１のｎ−拡散領域２ｂ（第四領域）は図９には現れていないが、ｎ−拡散領域２ａと同じ形でn拡散領域１２ｂの周辺に形成されている。なお、これらは、図１のものと同じであるので説明を省略する。
【００４８】
さらに、この実施の形態５では、実施の形態１の構造に加えてｎchリサーフMOSFET側のn拡散領域１２aと同電位のポリシリコン１３が、酸化膜７の中に配置され、その下の酸化膜の部分（これを酸化膜７ａ（絶縁膜）とする）を挟んで、p−基板１の表面に露出した部分１ａを覆うように形成されているものである。そして、このポリシリコン１３は、n拡散領域１２a,１２ｂとｐ−基板１との間に形成されるｐｎ接合を覆い、かつn拡散領域１２a,１２ｂの部分の上に延在している。このように形成した場合、レベルシフト動作時に、n拡散領域１２ａ,１２ｂ間、すなわちｎch MOSドレインのn拡散領域１２aとリサーフ分離島のn拡散領域１２ｂとの間でのパンチスルーを、ポリシリコン層１３によるフィールドプレート効果で防ぐことができる。ただし、リサーフ分離島領域側のn拡散領域１２ｂにおいて、ポリシリコン１３下の酸化膜７ａの厚さが薄すぎるとポリシリコン１３の下のSi表面で電界集中を起こし逆に耐圧低下する可能性がある。
【００４９】
したがって以下の条件を満たす必要がある。先ず、図１０に、ポリシリコン１３とリサーフ分離島領域側のn拡散領域１２ｂが、酸化膜７ａを挟んで対向している構造を拡大して示す。同時に、電界分布も示している。ポリシリコン１３の下の酸化膜７ａの厚さをｔ、n拡散領域１２ｂの中に伸びた空乏層の厚さをｄとする。シリコン酸化膜７ａとn拡散領域１２ｂとによる耐圧は、制御回路の電源電圧Vcより大きくなければならない。このことから次式７が得られる。
Vc＜q・Nn・d／（ε・ε′）・（ε′・t／εox＋d／２） ・・・式７
【００５０】
また、シリコン酸化膜７ａの界面での電界が、臨界電圧Ecr′以下でなければならないことから、次式８が得られる。
Ecr′＞q・Nn・d／（ε・ε′） ・・・・・・・・・・・・ 式８
これらに式において、
Ecr′：シリコンと酸化膜界面の臨界電界（約5E5［V／cm］）
q：電子の電荷量
Nn：n拡散領域１２ｂの不純物濃度
ε：真空の誘電率
ε′：シリコンの比誘電率
εox：酸化膜の比誘電率
d：ポリシリコン１３端部直下の空乏層幅
t：ポリシリコン１３端部直下の酸化膜厚
である。
【００５１】
実際にはn領域１２の不純物濃度（Nn）の大きな所までフィールドプレート１３が延在して形成されている場合が大部分のため、空乏層dはかなり小さくなると見てよい。したがって一般的には式７の右辺第一項の値が制御電圧Vcより大きくなる事が望ましい。すなわち、
Vc＜q・Nn・d／(ε・ε′)・(ε′・ t／εox）
したがって、
Vc＜q・Nn・d・t／ε・εox ・・・・・・・・・・・・ 式９
これらの式７〜９を満たすように、ポリシリコン１３端部直下の酸化膜厚（t）、 n拡散領域１２ｂの不純物濃度（Nn）を調整する。
【００５２】
さらに、 図１１は、図９のようにポリシリコン１３がp−基板１ａを覆うように形成した場合の電気力線の状態（図１１（ａ））を、ポリシリコン１３がない場合（図１１（ｂ））と比較して示した図である。図１１に示すように、p−基板１ａの表面領域上にポリシリコン１３がある事によって一部の電気力線がポリシリコン１３に終端することになり、pn接合コーナー部分の電界が緩和される。このことにより、p−基板１とn拡散領域１２の間の耐圧は、さらに低下しにくくなる。
【００５３】
図５にフィールドプレート１３がある時の耐圧のシミュレーション結果を並記しているが、一次元に対し８５％となりフィールドプレート無しに対し６％の耐圧改善が得られている。この構造によると、実施の形態１の効果に加えて、さらに耐圧とパンチスルー電圧を上げることが出来る。
【００５４】
なお、図９の装置は、実施の形態１の図１および２の装置にフィールドプレート１３をもうけた例であるが、実施の形態２ないし４の図６ないし８の装置にも同様フィールドプレートを適用することができる。
【００５５】
また以上は、酸化膜７の中に配設されたポリシリコン１３とその下の酸化膜７ａおよびｎ拡散領域１２ｂについて耐圧を考察した。この同じ考察は、実施の形態１ないし４における図１ないし図８の装置において、アルミ配線８とその下の酸化膜７およびｎ拡散領域１２ｂの耐圧についても適用できる。すなわち、これらの場合も、式７ないし９の条件が満たされるように、アルミ配線８端部直下の酸化膜厚（t）、 n拡散領域１２ｂの不純物濃度（Nn）が調整される。
【発明の効果】
以上説明したように、この発明によれば、低耐圧領域と高耐圧領域の間に高耐圧分離領域を有し、高耐圧領域へのレベルシフト機能を有する半導体装置であって、面積が小さくかつプロセスコストを上昇させないものが得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置の半導体領域の平面図。
【図２】 この発明の実施の形態１の半導体装置の部分の断面構造図。
【図３】 この発明の実施の形態１の半導体装置の動作を説明するための部分断面構造図。
【図４】 この発明の実施の形態１の半導体装置の動作を説明するための部分断面した斜視図。
【図５】 この発明の実施の形態１の半導体装置の動作を説明するためのシミュレーション結果を示す図。
【図６】 この発明の実施の形態２の半導体装置の半導体領域の平面図。
【図７】 この発明の実施の形態３の半導体装置の半導体領域の平面図。
【図８】 この発明の実施の形態４の半導体装置の半導体領域の平面図。
【図９】 この発明の実施の形態５の半導体装置の部分の断面構造図。
【図１０】 この発明の実施の形態５の半導体装置の動作を説明するための部分断面拡大図。
【図１１】 この発明の実施の形態５の半導体装置の動作を説明するための電気力線図。
【図１２】 従来の半導体装置の構造例を示す断面図。
【符号の説明】
１ 半導体基板（ｐ−基板）、２ａ 第一領域（ｎ−拡散領域）、２ｂ 第四領域（ｎ−拡散領域）、７ 絶縁層（酸化膜）、７ａ 絶縁膜（酸化膜）、８ 導電路（アルミ配線）、１２ａ 第二領域（ｎ拡散領域）、１２ｂ 第三領域（ｎ拡散領域）、１３ フィールドプレート（ポリシリコン）

Claims (14)

  1. 低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
    前記高耐圧分離領域は、
    第一導電型の半導体基板の表面に露出した部分であり、
    前記低耐圧領域は、
    前記半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の第一領域と、
    前記半導体基板の主面に前記第一領域に接して形成され相対的に不純物濃度の濃い第二導電型の第二領域を備え、
    前記高耐圧領域は、
    前記半導体基板の主面に前記第二領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
    前記半導体基板の主面に前記第三領域と接し前記第一領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の薄い第二導電型の第四領域と、
    前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
    さらに前記半導体基板の主面との間に絶縁層を介して形成され前記第二領域と前記第五領域とを電気的に接続する導電路を備えた
    ことを特徴とする半導体装置。
  2. 低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
    前記高耐圧分離領域は、
    第一導電型の半導体基板の表面に露出した部分であり、
    前記低耐圧領域は、
    この半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の複数の第一領域と、
    前記半導体基板の主面に前記複数の第一領域にそれぞれ接して形成され相対的に不純物濃度の濃い第二導電型の複数の第二領域を備え、
    前記高耐圧領域は、
    前記半導体基板の主面に前記複数の第二領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
    前記半導体基板の主面に前記第三領域と接しかつ前記複数の第一領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の薄い第二導電型の第四領域と、
    前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
    さらに前記半導体基板の主面との間に絶縁層を介して形成され前記複数の第二領域と前記第五領域とを電気的に接続する複数の導電路
    を備えたことを特徴とする半導体装置。
  3. 低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
    前記高耐圧分離領域は、
    第一導電型の半導体基板の表面に露出した部分であり、
    前記低耐圧領域は、
    この半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の複数の第一領域と、
    前記半導体基板の主面に前記複数の第一領域にそれぞれ接して形成され相対的に不純物濃度の濃い第二導電型の複数の第二領域を備え、
    前記高耐圧領域は、
    前記半導体基板の主面に前記複数の第二領域の間に前記高耐圧分離領域を介して挟まれた部分を有しかつ前記複数の第二領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
    前記半導体基板の主面に前記第三領域と接し前記複数の第一領域との間に前記高耐圧分 離領域を介して挟まれた部分を有しかつ前記複数の第一領域との間に前記高耐圧分離領域を介して形成され相対的に不純物濃度の薄い第二導電型の第四領域と、
    前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
    さらに前記半導体基板の主面との間に絶縁層を介して形成され前記複数の第二領域と前記第五領域とを電気的に接続する複数の導電路を備えたことを特徴とする半導体装置。
  4. 前記第二領域と前記第三領域とを含む領域の外周を前記第一領域と前記第四領域とを含む領域によって包囲するように形成したことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 低耐圧領域と高耐圧領域の間に高耐圧分離領域を備えた半導体装置であって、
    前記高耐圧分離領域は、
    第一導電型の半導体基板の表面に露出した部分であり、
    前記低耐圧領域は、
    この半導体基板の主面に形成され相対的に不純物濃度の薄い第二導電型の環状の第一領域と、
    前記半導体基板の主面に前記第一領域の内側に接して形成され相対的に不純物濃度の濃い第二導電型の環状の第二領域を備え、
    前記高耐圧領域は、
    前記半導体基板の主面に前記第二領域の内側で前記高耐圧分離領域を介して形成され相対的に不純物濃度の濃い第二導電型の第三領域と、
    前記半導体基板の主面の前記第三領域に形成された第一導電型の第五領域を備え、
    さらに前記半導体基板の主面との間に絶縁層を介して形成され前記第二領域と前記第五領域とを電気的に接続する導電路を備えたことを特徴とする半導体装置。
  6. 前記第二領域および前記第三領域と前記半導体基板との間にそれぞれ形成されるｐｎ接合が臨界電界に達する以前に前記ｐｎ接合の空乏層が伸びて互いに接するように形成したことを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記第二領域および前記第三領域と前記半導体基板との間にそれぞれ形成されるｐｎ接合の周辺コーナー部の電気力線の密度がこのｐｎ接合の平面部の電気力線の密度以下となるように形成したことを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記第二領域と前記第三領域との間の前記高耐圧分離領域の幅が第二領域の拡散深さの１．１４倍以下となるように形成したことを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
  9. 前記第二領域と前記第三領域との間のパンチスルー電圧が前記第三領域に形成される制御回路の電源電圧より大きくなるように形成したことを特徴とする請求項１ないし８のいずれか１項に記載の半導体装置。
  10. 前記半導体基板の主面と前記導電路との間の前記絶縁層に前記第二領域および前記第三領域の上にまで延びるフィールドプレートを配設したことを特徴とする請求項１ないし９のいずれか１項に記載の半導体装置。
  11. 前記フィールドプレートと前記第三領域との間の絶縁膜と前記第三領域とによる耐圧が前記第三領域に形成される制御回路の電源電圧より大きくなるように前記絶縁膜の厚さと前記第三領域の不純物濃度とを調整したことを特徴とする請求項１０に記載の半導体装置。
  12. 前記フィールドプレートと前記第三領域との間の絶縁膜の界面電界が臨界電界に達しないように前記第三領域の不純物濃度を調整したことを特徴とする請求項１０に記載の半導体装置。
  13. 前記絶縁層と前記第三領域とによる耐圧が前記第三領域に形成される制御回路の電源電圧より大きくなるように前記絶縁層の厚さと前記第三領域の不純物濃度とを調整したことを特徴とする請求項１ないし９のいずれか１項に記載の半導体装置。
  14. 前記絶縁層の界面電界が臨界電界に達しないように前記第三領域の不純物濃度を調整したことを特徴とする請求項１ないし９のいずれか１項に記載の半導体装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102349156A (zh) * 2009-09-29 2012-02-08 富士电机株式会社 高电压半导体器件和驱动电路
WO2013073539A1 (ja) 2011-11-14 2013-05-23 富士電機株式会社 高耐圧半導体装置
US8546889B2 (en) 2010-06-04 2013-10-01 Fuji Electric Co., Ltd. Semiconductor device and driving circuit
US8860172B2 (en) 2011-09-16 2014-10-14 Fuji Electric Co., Ltd. High voltage semiconductor device
US9412732B2 (en) 2013-10-07 2016-08-09 Fuji Electric Co., Ltd. Semiconductor device
US9793886B2 (en) 2013-09-02 2017-10-17 Fuji Electric Co., Ltd. Semiconductor device for high-voltage circuit
US10135445B2 (en) 2014-07-02 2018-11-20 Fuji Electric Co., Ltd. Semiconductor integrated circuit device
DE112016007213T5 (de) 2016-09-13 2019-06-06 Mitsubishi Electric Corporation Halbleitervorrichtung
US10658504B2 (en) 2017-11-17 2020-05-19 Fuji Electric Co., Ltd. Semiconductor integrated circuit device
DE102020126963A1 (de) 2020-01-17 2021-07-22 Mitsubishi Electric Corporation Halbleitervorrichtung
US11824085B2 (en) 2019-12-25 2023-11-21 Mitsubishi Electric Corporation Semiconductor device comprising a MOSFET having a RESURF region and higher peak impurity concentration diffusion region in the RESURF region

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7370114B1 (en) * 1998-09-11 2008-05-06 Lv Partners, L.P. Software downloading using a television broadcast channel
KR100534601B1 (ko) * 1999-08-14 2005-12-07 한국전자통신연구원 제조 공정과 특성 제어가 용이한 전력 집적회로 구조
KR100357198B1 (ko) * 2000-12-29 2002-10-19 주식회사 하이닉스반도체 반도체 고전압 소자의 격리영역 및 그 형성방법
US6448625B1 (en) * 2001-03-16 2002-09-10 Semiconductor Components Industries Llc High voltage metal oxide device with enhanced well region
JP4326835B2 (ja) * 2003-05-20 2009-09-09 三菱電機株式会社 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
JP4654574B2 (ja) 2003-10-20 2011-03-23 トヨタ自動車株式会社 半導体装置
JP4593126B2 (ja) * 2004-02-18 2010-12-08 三菱電機株式会社 半導体装置
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置
JP4620437B2 (ja) * 2004-12-02 2011-01-26 三菱電機株式会社 半導体装置
US20060220168A1 (en) * 2005-03-08 2006-10-05 Monolithic Power Systems, Inc. Shielding high voltage integrated circuits
JP4863665B2 (ja) * 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法
JP4832841B2 (ja) * 2005-09-22 2011-12-07 三菱電機株式会社 半導体装置
JP5092174B2 (ja) * 2007-04-12 2012-12-05 三菱電機株式会社 半導体装置
JP4797203B2 (ja) * 2008-12-17 2011-10-19 三菱電機株式会社 半導体装置
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
JP5496826B2 (ja) * 2010-08-25 2014-05-21 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP5191514B2 (ja) * 2010-09-08 2013-05-08 三菱電機株式会社 半導体装置
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6132539B2 (ja) * 2012-12-13 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6134219B2 (ja) * 2013-07-08 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045966A (ja) 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
WO2017086069A1 (ja) 2015-11-19 2017-05-26 富士電機株式会社 半導体装置
JP6690336B2 (ja) 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
KR102227666B1 (ko) 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
JP6414861B2 (ja) * 2017-09-12 2018-10-31 ルネサスエレクトロニクス株式会社 半導体装置
US11562995B2 (en) 2019-04-11 2023-01-24 Fuji Electric Co., Ltd. Semiconductor integrated circuit
JP2023108349A (ja) 2022-01-25 2023-08-04 サンケン電気株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) * 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
DE3029553A1 (de) * 1980-08-04 1982-03-11 Siemens AG, 1000 Berlin und 8000 München Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung
US4868921A (en) * 1986-09-05 1989-09-19 General Electric Company High voltage integrated circuit devices electrically isolated from an integrated circuit substrate
JPS63164362A (ja) * 1986-12-26 1988-07-07 Toshiba Corp 半導体装置
FR2649828B1 (fr) * 1989-07-17 1991-10-31 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
US5446300A (en) * 1992-11-04 1995-08-29 North American Philips Corporation Semiconductor device configuration with multiple HV-LDMOS transistors and a floating well circuit
US5548147A (en) * 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102349156B (zh) * 2009-09-29 2015-03-18 富士电机株式会社 高电压半导体器件和驱动电路
CN102349156A (zh) * 2009-09-29 2012-02-08 富士电机株式会社 高电压半导体器件和驱动电路
US8546889B2 (en) 2010-06-04 2013-10-01 Fuji Electric Co., Ltd. Semiconductor device and driving circuit
US8860172B2 (en) 2011-09-16 2014-10-14 Fuji Electric Co., Ltd. High voltage semiconductor device
WO2013073539A1 (ja) 2011-11-14 2013-05-23 富士電機株式会社 高耐圧半導体装置
US10396775B2 (en) 2013-09-02 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device for high-voltage circuit
US9793886B2 (en) 2013-09-02 2017-10-17 Fuji Electric Co., Ltd. Semiconductor device for high-voltage circuit
US9412732B2 (en) 2013-10-07 2016-08-09 Fuji Electric Co., Ltd. Semiconductor device
US10135445B2 (en) 2014-07-02 2018-11-20 Fuji Electric Co., Ltd. Semiconductor integrated circuit device
DE112016007213T5 (de) 2016-09-13 2019-06-06 Mitsubishi Electric Corporation Halbleitervorrichtung
US11063116B2 (en) 2016-09-13 2021-07-13 Mitsubishi Electric Corporation Semiconductor device
DE112016007213B4 (de) 2016-09-13 2022-05-25 Mitsubishi Electric Corporation Halbleitervorrichtung
US10658504B2 (en) 2017-11-17 2020-05-19 Fuji Electric Co., Ltd. Semiconductor integrated circuit device
US11824085B2 (en) 2019-12-25 2023-11-21 Mitsubishi Electric Corporation Semiconductor device comprising a MOSFET having a RESURF region and higher peak impurity concentration diffusion region in the RESURF region
DE102020126963A1 (de) 2020-01-17 2021-07-22 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2021114527A (ja) * 2020-01-17 2021-08-05 三菱電機株式会社 半導体装置
US11552166B2 (en) 2020-01-17 2023-01-10 Mitsubishi Electric Corporation Semiconductor device comprising resurf isolation structure surrounding an outer periphery of a high side circuit region and isolating the high side circuit region from a low side circuit region
JP7210490B2 (ja) 2020-01-17 2023-01-23 三菱電機株式会社 半導体装置

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