CN102349156B - 高电压半导体器件和驱动电路 - Google Patents

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Abstract

一种高电压半导体器件，包括：n-型区域(101)，该n-型区域(101)被p-阱区域(102)包围且被设置在p-型硅基板(100)上；漏极n+区域(103)，连接到漏极电极(120)；p基极区域(105)，形成为与该漏极n+区域(103)分开并且包围该漏极n+区域(103)；及源极n+区域(114)，形成于p基极区域(105)中。p-区域(131)设置为穿过n-型区域(101)到达p-型硅基板(100)。该n-型区域(101)被p-区域(131)划分成n-型区域(101a)和n-型区域(101b)，n-型区域(101a)具有漏极n+区域(103)，n-型区域(101b)作为具有浮置电势的区域。

Description

高电压半导体器件和驱动电路
技术领域
本发明涉及一种高电压半导体器件和驱动电路。特别地，本发明涉及例如可控半导体元件的控制电极，该可控半导体元件比如是PWM逆变器或开关电源中的电能逆变桥接电路的上臂中的半导体开关元件，即一种用作电平移动电路的高压半导体器件，该器件在传输导通或截止信号时使用，而无需任何从连接到共用电势点的电路到可控半导体器件的控制电极的特定电势绝缘，该可控半导体器件处于这样一种电路中，在该电路中电极(比如发射极电极或源极电极)的电势(该电势将要成为输入驱动控制信号的电势的基准)相关于共用电势(比如接地电势)而变化。此外，本发明较佳地涉及一种在电平移动电路中使用的高电压半导体器件，该器件可以用高电压IC(HVIC)的形式来使用。
背景技术
功率器件被广泛地用于各种领域，除了用作控制电动机的逆变器之外，还被用作显示面板(比如大容量等离子体显示面板PDP和液晶显示面板)的电源，并且还被用作家用电器(比如空调和照明器具)的逆变器。这种功率器件的驱动和控制已经由通过将多个电子部件(比如像光电耦合器和变压器这样的半导体器件)组合起来而形成的电子电路来实现。然而，大规模集成电路(LSI)技术最新的进展已能够实际地使用高达1200V的高电压IC，促成了用于将功率半导体器件作为高侧栅极驱动器和低侧栅极驱动器集成起来的高电压IC以及用于将控制电路和功率半导体器件集成到同一半导体基板上的高电压IC，由此产生了更大的效率并减少了部件数目和安装面积。
图13是具有普通的电平移动电路的高电压IC的电路图。在图13中，二极管41、42被添加到专利文献1的图8所示的电路中。在图13中，标号17、18表示IGBT(输出功率器件)，这些IGBT串联连接在400V高电压的主DC电源的正电极一侧的端子Vdc与作为该电源的负电极一侧的共用电势点COM(图13中的接地)之间，以形成PWM逆变器的电能逆变桥接电路的一个相。OUT端子是该桥接电路的上臂中的IGBT 17的发射极与该桥接电路的下臂中的IGBT 18的校正器的连接点。OUT端子也是由IGBT 17和18的交替导通和截止所产生的AC电能的AC输出端子。
符号E2表示一种辅助电源(也被称为驱动器电源)，该电源的正电极连接到正电极线Vcc2，负电极连接到共用电势点COM，并且该电源提供比如15V的低电压。标号20表示一种驱动器，该驱动器执行下臂中的IGBT 18的导通和截止驱动，并且由辅助的DC电源E2来操作。
该电路中的其它组件形成了一种电平移动电路，用于驱动该桥接电路的上臂中的IGBT 17。标号1和2表示高电压MOSFET。在输入了导通信号25时，使高电压MOSFET 1传导。导通信号25是由控制电路61(低电势一侧，低阻断电压电路)产生的脉冲信号，由低电压电源向控制电路61提供电流，该低电压电源的参考电势是主DC电源的负电极一侧上的电势(COM电势)。高电压MOSFET 1的传导引起了高电压MOSFET 1与负载电阻器3的连接点处的电压降。把这种电压降视为一信号，IGBT 17就被导通了。相似的是，在输入了截止信号26时，使高电压MOSFET 2传导，该截止信号26是由控制电路61产生的脉冲信号。高电压MOSFET 2的传导引起了高电压MOSFET 2与负载电阻器4的连接点处的电压降。把这种电压降视为一信号，IGBT 17就被截止了。
此处，通常，高电压MOSFET 1和2是等价的，并且负载电阻器3和4也是等价的。此外，并联连接到负载电阻器3和4的调压二极管5和6限制了负载电阻器3和4上的过大的电压降，分别保护了像NOT电路(非电路)8和9这样的组件，下文会对此进行解释。在电平移动电路中，两个高电压MOSFET 1和2是向其输入信号的电路部分，且将静态共用电势点COM处的电势作为参考。
虚线所包住的电路部分是高电势一侧的低电压电路部分(浮置电势区域)，在操作该电路部分时以AC输出端子OUT处的电势作为参考。通过上述输出IGBT 17和18交替的导通与截止，AC输出端子OUT处的电势交替地变为共用电势点COM处的电势以及高电压主DC电源的正电极一侧的端子Vdc处的电势。虚线所包住的电路部分中的标号E1表示辅助的DC电源(也被称为驱动器电源)，用于提供15V的电压，例如，该电源的正电极和负电极分别连接到正电极线Vcc1和AC输出端子OUT。尽管图13中的辅助DC电源E1是以AC输出端子OUT的电势为参考电势的电源，但是若IGBT 17是p-沟道类型，则也可以提供以正电极一侧的端子Vdc的电势为参考电势的辅助DC电源。
通过将辅助DC电源E1用作电源，来操作NOT电路8和9以及电路下游(比如低通滤波电路(LPF)30和31、RS触发器(RS锁存)15以及驱动器16)。通过高电压MOSFET 1和负载电阻器3进行配置的负载电阻器电路或通过高电压MOSFET 2和负载电阻器4进行配置的负载电阻器电路被连接在辅助DC电源E1的正电极线Vcc1与共用电势点COM之间，并且是通过使用辅助DC电源E1的正电极线Vcc1与共用电势点COM之间的电压作为电源电压来进行操作的。因为连接到辅助DC电源E1的负电极的AC输出端子OUT的电势是在共用电势点COM的电势与正电极一侧端子Vdc的电势之间变化，所以电源电压在E1+Vdc与E1之间变化(实际上，未示出的续流二极管的阴极连接到IGBT 17和18的每一个校正器一侧，由此，在续流二极管的续流模式中，有时候导致AC输出端子OUT处的电势具有相对于共用电势点COM的负值，该负值的量级是若干伏特)。
接下来，将解释电平移动电路的操作。施加到高电压MOSFET 1的栅极的导通信号25在高电压MOSFET 1中感生出电流，从而在负载电阻器3和高电压MOSFET 1的连接点处引起了电势下降。当该连接点处的电势变得小于或等于NOT电路8的阈值电压时，NOT电路8输出高电平信号Hi。高电平信号Hi通过LPF 30被施加到RS锁存器15的置位端子S，从RS锁存器15的输出端子Q输出，并且通过驱动器16施加到IGBT 17的栅极，从而使IGBT 17导通。同时(严格来讲，在略早于IGBT 17导通的时刻，为的是防止臂-间短路)，通过驱动器20从控制电路61中发送出来的信号使IGBT 18截止。
接下来，施加到高电压MOSFET 2的栅极的截止信号26在高电压MOSFET2中感生出电流，从而在负载电阻器4和高电压MOSFET 2的连接点处引起了电势下降。当该连接点处的电势变得小于或等于NOT电路9的阈值电压时，NOT电路9输出高电平信号Hi，该高电平信号Hi通过LPF 31施加到RS锁存器15的复位端子R 21，从而导致从RS锁存器15的输出端子Q输出低电平信号Lo。通过驱动器16将低电平信号Lo施加到IGBT 17的栅极，并且使IGBT17截止。同时(严格来讲，在略晚于IGBT 17截止的时刻，为的是防止臂-间短路)，通过驱动器20从控制电路61中发送出来的信号使IGBT 18导通。
当IGBT 18截止且IGBT 17导通时，因这种开关切换而在AC输出端子OUT处发生的电势陡然增大dv/dt给高电压MOSFET 1和2中的每一个的漏极-源极电容充电。此刻的充电电流感生出一电压降，该电压降不同于在负载电阻器3和高电压MOSFET 1的连接点处以及负载电阻器4和高电压MOSFET 2的连接点处的真导通信号或真截止信号所导致的电压降，从而导致了RS锁存器15的故障，由此IGBT 17可能被不小心导通，从而导致了桥接电路的臂-间短路或不必要的IGBT 17截止。
在除了IGBT 17和18的开关切换之外的时刻，相似的异常电压降也可能出现在负载电阻器3和高电压MOSFET 1的连接点处以及负载电阻器4和高电压MOSFET 2的连接点处，并且可能是因外部噪声而引起的。插入低通滤波电路30和31是为了通过去除作为异常信号的因开关切换或外部噪声而导致的具有小脉冲宽度(更高频率)的输入信号)，来防止RS锁存器15中的这种故障。
如图13所示，通过使用导通信号25和截止信号26(它们是脉冲信号)，使IGBT 17和18导通和截止，因为为了实现从电路(比如PWM逆变器)输出的AC信号的高速切换，优选增大用于使输出开关器件导通和截止的载波的频率，即优选高速操作电平移动电路。增大用于使上述开关器件导通和截止的载波的频率涉及到增大该PWM逆变器的频率，其优点在于，有可能使逆变器系统中的电源电路板上的线圈缩小尺寸，由此能够减小该电源电路板的面积。
因此，为了高速操作电平移动电路，有必要使相对大的电流流过电平移动电路的高电压MOSFET 1和2。然而，如图13中的虚线所包住的部分所示，在高电势一侧中，其参考电势发生变化(特别是在参考电压很高的情况下)的低电压电路部分因相对较大的电流增大而导致损耗。例如，当由脉冲发生器产生并被输入到栅极的信号使高电压MOSFET 1和2中的每一个导通时，如果10mA的导通电流流过高电压MOSFET 1和2中的每一个，则主DC电源的正电极一侧的端子Vdc的电压是400V，并且用于使高电压MOSFET 1和2导通和截止的占空比是平均10％；高电压MOSFET 1和2中的每一个的平均损耗是在0.4W的量级。
此外，专利文献2描述了一种高电压IC，该IC具有功率器件的高侧栅极驱动器和电平移动电路。在高电压IC中，用于电平移动的高电压MOSFET以及隔离的岛状区域(浮置的电势区域)通过在半导体基板上透过绝缘膜而形成的布线进行连接。由此，在高电压MOSFET和隔离的岛状区域之间，从绝缘膜中选择性形成的开口中露出了半导体基板，并且该露出的区域连接到上述布线。当将高电压施加到用于连接高电压MOSFET和隔离的岛状区域的布线时，从高电压MOSFET扩展的耗尽层与从隔离的岛状区域扩展的耗尽层相遇，从而增大了在该布线下方的基板被露出来的区域的电势。
引用列表
专利文献
[PTL 1]日本专利3,635,975
[PTL 2]日本专利3,917,211
发明内容
技术问题
正如所解释的那样，在图13所示的电路中，当通过开关切换使IGBT 18截止并使IGBT 17导通时，在AC输出端子OUT处出现了电势的陡然增大(即所谓的dV/dt浪涌)以使AC输出端子OUT处的电势变化很大。这进一步导致了辅助DC电源E1的正电极线Vcc1的电势发生相似的变化。
之后，将解释因AC输出端子OUT的电势变化以及正电极线Vcc1的电势变化所导致的故障。首先，高电压MOSFET 1和2分别具有寄生输出电容51和52，寄生输出电容51和52中的每一个包括作为输出电容的漏极-基板电容Cdsub和漏极-源极电容Cds，当漏极电压增大时Cdsub和Cds占据了寄生电容的很大一部分。当dV/dt浪涌出现时，其幅值与该浪涌的幅值相对应的瞬时电流就从辅助DC电源E1的正电极一侧流出并且流过寄生输出电容51和52，由此出现了一种状态，该状态相似于高电压MOSFET 1和2被导通的状态。在这种状态中，在连接到高电压MOSFET 1的漏极的节点(漏极一侧的节点，向该节点输入了导通信号25)处以及在高电压MOSFET 2的漏极一侧的节点(向该节点输入了截止信号26)处，因位移电流而导致出现了假信号。此处，即使在位移电流分别给高电压MOSFET 1或2的寄生输出电容51或52充电的周期内导通信号25被输入到高电压MOSFET 1或截止信号26被输入到高电压MOSFET 2，也没有信号被发送到下游，即该周期变为延迟周期。
另外，因制造变化，高电压MOSFET 2的寄生输出电容52可以增大10％的量级。如果负载电阻器4和高电压MOSFET 2的连接点处的电势因电阻器4的电阻与位移电流(该位移电流是寄生输出电容52的电容与电压相对于时间的变化率dV/dt的乘积)的乘积所代表的电压降而变得小于或等于NOT电路9的阈值，则通过LPF 31将连接到高电压MOSFET 2的漏极的节点处的高电平信号Hi施加到RS锁存器15的复位端子R 21。在RS锁存器15中，输入到复位端子R 21的信号具有优先级，由此导致RS锁存器15从输出端子Q中输出低电平信号Lo。结果，尽管没有向高电压MOSFET 2输入截止信号26，但通过驱动器17而施加到IGBT 17的低电平信号Lo使IGBT 17截止，从而引起了高电压IC的故障。
下文将对上述故障进行解释。首先，AC输出端子OUT处的电势以及正电极线Vcc1的电势被dV/dt浪涌改变，从而使位移电流I1瞬时流向高电压MOSFET 1的漏极一侧的节点并且使位移电流I2瞬时流向高电压MOSFET 2的漏极一侧的节点。在图13所示的高电压IC中，为了允许浪涌电流流向共用电势点COM处的那部分，二极管41被连接在高电压MOSFET 1的漏极与AC输出端子OUT之间，并且二极管42被连接在高电压MOSFET 2的漏极与AC输出端子OUT之间。
此处，当AC输出端子OUT处的电势以及正电极线Vcc1的电势被dV/dt浪涌改变时，流过二极管41和42的电流分量分别对应于图13所示的i1和i2，并且流过负载电阻器3和4的电流分量分别对应于图13所示的i1′和i2′。位移电流I1和I2是通过二极管41和42以及负载电阻器3和4流向MOSFET 1和2的漏极一侧的节点的电流分量i1、i1′、i2和i2′之和。位移电流I1和I2被表达成I1＝i1+i1′和I2＝i2+i2′。
dV/dt浪涌不仅增大了AC输出端子OUT处的电势，也增大了辅助DC电源E1的正电极线Vcc1的电势。由此，紧接着因dV/dt浪涌而导致电势改变之后，微小的位移电流i1′和i2′就分别通过负载电阻器3和4以及高电压MOSFET1和2而流向共用电势点COM。当因负载电阻器3中流动的微小位移电流i1′所致而出现在负载电阻器3和高电压MOSFET 1的连接点处的电压降、以及因微小位移电流i2′所致而出现在负载电阻器4和高电压MOSFET 1的连接点处的电压降变得大于或等于辅助DC电源E1的正电极线Vcc1与AC输出端子OUT之间的电势差(此处视为15V)并且变得比AC输出端子OUT的电势小0.6V或更大时，每个二极管41和42的正向电流就开始流动。即，因陡然的每毫秒数十千伏的dV/dt浪涌导致的位移电流分量i1′和i2′的大部分流过了二极管41和42，从而分别给高电压MOSFET 1和2的寄生输出电容51和52充电。当所得的微小位移电流分量i1′和i2′分别给高电压MOSFET 1和2的寄生输出电容51和52充电时，负载电阻器3和4处的电势差变为至少15.6V，从而使NOT电路8和9都输出高电平信号Hi。RS锁存器15无法在置位信号S和复位信号R之间作出区分，不接受高电平信号Hi作为输入信号，结果就没有故障发生。然而，对于渐变的每毫秒几个千伏的dV/dt浪涌，微小位移电流分量i1′和i2′变得占主导，并且MOSFET 1和负载电阻器3的连接点处的电压降以及MOSFET 1和负载电阻器4的连接点处的电压降接近NOT电路8和9的阈值(Vth)。由此，在一些情况下，NOT电路8和9之一输出了高电平信号Hi，该高电平信号Hi作为假信号被发送给RS锁存器15。
此处所解释的NOT电路8和9的阈值电压Vth取决于用于形成每个NOT电路8和9中的CMOS逆变器电路的NMOS和PMOS各自的电流驱动能力。假使NMOS和PMOS的电流驱动能力是等价的，阈值电压Vth按下式给出：(辅助DC电源E1和AC输出端子OUT之间的电势差(15V))/2＝7.5(V)。
此处，将对假信号进行解释，当高电压MOSFET 1和2的寄生电容分量不一样时，由位移电流分量i1′和i2′触发该假信号。当每毫秒几个千伏的dV/dt浪涌被加到AC输出端子OUT、并且在辅助DC电源E1的正电极线Vcc1与AC输出端子OUT之间流动的微小位移电流分量i1′和i2′超过1.5mA((NOT电路8和9的阈值电压7.5V)/(负载电阻器3和4的5.0千欧的电阻))时，从NOT电路8和9的任一个中输出的信号作为高电平信号Hi被输入到RS锁存器15的置位端子S或复位端子R 21，通过这一过程假信号就被从锁存器15的输出端子Q发送到IGBT 17。
此处，例如，如果高电压MOSFET 1的寄生输出电容51(Cds+Cdsub)的组合电容Cn1是2pF(2*10-12F)、并且高电压MOSFET 2的寄生输出电容52(Cds+Cdsub)的组合电容Cn2是2.2pF((2.2*10-12F)，假定因制造过程的变化而导致该电容增大10％并且每个负载电阻器3和4的电阻是5.0千欧(5.0*103欧姆)，其中0.7kV/μs的dV/dt浪涌(0.7*103/10-6＝0.7*109V/S)被输入到AC输出端子OUT，则可能在输入导通信号25的那一侧或输入截止信号26的那一侧引起假信号的电压降就按如下方式进行估计。
即，通常，施加了电压V的电容Cn中的电荷Q的量是用方程(1)表达的。由此，当电压相对于时间t随dV/dt浪涌改变时，电荷的量也改变，并且改变的速率dQ/dt等于输入到电容C或从电容C中输出的电流i并且通过方程(2)来表达。
Q＝Cn*V
i＝dQ/dt＝Cn*dV/dt
因此，因负载电阻器R中的电流i所导致的电压降V1是通过方程(3)获得的。
V1＝i*R＝Cn*dV/dt*R
由此，根据方程(3)，输入了导通信号25的那一侧(i1′那一侧)的负载电阻器3与高电压MOSFET 1的连接点处的电压降Vs1是Vs1＝2*10-12*0.7*109*5*103＝7.0(V)。此外，根据方程(3)，输入了截止信号26的那一侧(i2′那一侧)的负载电阻器4与高电压MOSFET 2的连接点处的电压降Vr1是Vr1＝(2.2*10-12*0.7*103/1*10-6)*5*103＝7.7(V)。此处，输入了截止信号26的那一侧的负载电阻器4与高电压MOSFET 2的连接点处的电压降超过了阈值电压Vth＝7.5V，结果单单NOT电路9错误地输出了高电平信号Hi。
为了减小引起假信号的电压降，一种方式是将用于电平移动的每个负载电阻器3和4的电阻从5千欧减小到1千欧。然而，这引起了下列问题。假定当所使用的每个负载电阻器3和4的电阻是5千欧时每个高电压MOSFET 1和2的导通电流被设置在其10mA的饱和电流处，则当每个负载电阻器3和4的电阻是1千欧时有必要让50mA的饱和电流流动。当使50mA的饱和电流流过每个高电压MOSFET 1和2时，如果主DC电源的正电极一侧的端子Vdc的电压是400V、并且假定输入到高电压MOSFET 1和2的栅极以使高电压MOSFET 1和2导通和截止的驱动信号是由脉冲发生器产生的并且用于使高电压MOSFET1和2导通和截止的占空比平均是10％，则在IGBT 17的校正器处于高电势的状态中高电压MOSFET 1和2的平均功耗变为高达2.0W。结果，显著地超出了用于高电压IC的树脂密封封装的可允许功耗。通常，即使使用具有增强散热的封装，可允许的功耗也最多在0.8W的量级。由此，为了使每个高电压MOSFET 1和2的平均功耗达0.8W或更小，有必要使用于使高电压MOSFET 1和2导通和截止的占空比减小到4％或更小。
然而，当用于“导通”的占空比减小时，特别是在容量较小的电源设备中使用从几百千赫到几千千赫的高开关频率时，会引起许多可能的问题，这些问题涉及输入信号之间的时间关系、以及由电平移动电路的输入电容和输出电容所导致的延迟时间、以及由缓冲器电路(比如NOT电路和LPF)的输入电容和下游的驱动器16所导致的延迟时间。在如图13所示高电压IC具有通用电平移动电路和通用浮置电势区域的情况下，在将导通或截止信号从由高电压MOSFET 1和负载电阻器3所配置的负载电阻器电路或由高电压MOSFET 2和负载电阻器4所配置的负载电阻器电路发送到驱动器16的过程中所获取的延迟时间是在100ns的量级，因为有寄生输出电容51和52的影响。即，如果该IC的振荡频率是1MHz，则10％的占空比提供了100ns的“导通”周期。因此，提出了一种限制，即用于“导通”的10％或更小的占空比以及用于“截止”的90％或更大的占空比无法被设置。结果，即使根据“导通”周期是4％或更小的占空比来驱动每个高电压MOSFET 1和2以减小每个高电压MOSFET 1和2的平均功耗，有些时候也会因传输延迟而导致没有发送导通信号。
由dV/dt浪涌导致的位移电流所产生的假信号的电平很大程度上分别取决于图13所示的高电压MOSFET 1和2的寄生输出电容51和52的电容值，而不太受NOT电路、LPF以及金属布线下方的其它杂散电容影响。
因此，为了在控制高电压IC的总的可允许功耗的同时减小因dV/dt浪涌而导致的引起故障的位移电流，减小高电压MOSFET 1和2的输出电容是非常有效的。
图14是有关的高电压IC的平面图。图14描绘了电平移动电路，该电路包括高电压MOSFET和驱动电路，该驱动电路设置有形成于单个半导体基板上的浮置电势区域。图15A和15B是沿着图14中的线X-X′截取的横截面图，并且示出了在上述有关的电平移动电路中所使用的高电压MOSFET的主要部分。
如图14所示，在上述有关的电平移动电路中，包括电平移动器件的高电压MOSFET 11和11b是在圆圈中形成的，圆圈的中心处形成了漏极n+区域103。漏极n+区域103被连接到漏电极120，并且通过导线接合，将接合导线201从漏电极120的漏极焊点连接到浮置电势区域300。高电压MOSFET 11和11b分别等价于图13所示的高电压MOSFET 1和2，并且被用作电平移动器件，每个这种电平移动器件充当称为栅极驱动器IC的高电压IC的高电压一侧和低电压一侧之间的接口。
如图15A所示，高电压MOSFET 11是由p-型硅基板100构成的，在其表面层中形成了n-型区域101。在n-型区域101的表面层中，形成了高电压MOSFET 11的漏极n+区域103以及包围该漏极n+区域103的n偏置区域104。在围绕着n-型区域101周边的区域中，形成了作为连接至接地GND(COM电势点)的区域(区域Gnd)的p-阱区域102，并且该区域102包围上述高电压MOSFET 11。p基极区域105形成于p-阱区域102和n-型区域101之间，并且也充当沟道区域。高电压MOSFET 11的基极拾取p+区域113和源极n+区域114都形成于该p基极区域105的表面层中。高电压MOSFET 11的栅电极115例如是由多晶硅制成的，该栅电极115穿过栅极氧化膜而形成于该p基极区域105的表面中。高电压MOSFET 11的漏电极120被连接到漏极n+区域103。高电压MOSFET 11的源电极121被连接到源极n+区域114和接地GND。在n-型区域101的表面中，形成有：场氧化物151，该场氧化物151是通过硅的局部氧化(LOCOS)工艺而形成的；层间电介质152，例如，该层间电介质152是由诸如四乙基原硅酸盐(TEOS)或硼磷硅酸盐玻璃(BPSG)这样的电介质构成的；以及氧化硅膜和氮化硅膜的钝化膜153，该钝化膜153是通过等离子体化学汽相沉积(CVD)而形成的。
此处，构成高电压MOSFET 11的每个区域是根据例如下列设计条件形成的。上述n-型区域101具有1*1015到1*1016/cm3的磷表面杂质浓度以及7到10微米量级的扩散深度。上述n偏置区域104具有1*1017到1*1018/cm3的磷表面杂质浓度以及1到2微米量级的扩散深度。上述p-阱区域102具有1*1015到1*1018/cm3的硼表面杂质浓度以及10到13微米量级的扩散深度。上述p基极区域105具有1*1016到1*1019/cm3的硼表面杂质浓度以及4.0到5.5微米量级的扩散深度。
图15A示出了输出电容(漏极-源极电容Cds)，构成了寄生电容的很大一部分并且在高电压MOSFET 11的漏极电势出现瞬时增大(这种瞬时增大是通过dV/dt浪涌所导致的AC输出端子OUT处的电势跳变而出现的)时引起了许多问题。输入电容分量(栅极-漏极电容Cgd和栅极-源极电容Cgs)被忽略，因为它们是总寄生电容的几个百分点的量级。在图15A所示的输出电容中，漏极-源极电容Cds包括：电容分量Cds1，该电容分量是在p-阱区域102和p基极区域105和n-型区域101之间的结处；以及电容分量Cds2，该电容分量寄生于LOCOS场氧化物151上，该LOCOS场氧化物151形成于源电极121(该电极朝着漏极n+区域103突出且作为负电极一侧的场电极)和n-型区域101(该区域101刚好在源电极121下面)之间。由此，漏极-源极电容Cds是电容分量Cds1和电容分量Cds2之和(Cds＝Cds1+Cds2)。
高电压MOSFET 11的仿真结果(该仿真是用小信号模型来执行的以表征1MHz的AC频率处的C-V(电容-电压))证明了在漏极电势是30V时漏极-源极电容Cds具有0.4pF量级的电容。此外，在输出电容中，漏极-基板电容Cdsub是存在于p-型硅基板100和n-型区域101的结处的电容。漏极-基板电容Cdsub呈现出高电压MOSFET的寄生电容分量中最大的一部分。C-V特征的仿真结果证明了当漏极电势是30V时漏极-源极电容Cds具有1.6pF量级的电容。
此外，如图15B所示，高电压MOSFET 11b形成于SOI(绝缘体上硅)基板上。在SOI基板上，在p-型硅基板100上形成将要成为SOI层的n-型区域101，且在p-型硅基板100和n-型区域101之间设置了厚度为若干微米或更厚的氧化硅膜200。形成p-阱区域102，以便接触氧化硅膜200。像图15A所示的对应区域那样，形成了其它区域。这种高电压MOSFET 11b就像高电压MOSFET 11那样，也具有漏极-源极电容Cds(Cds＝Cds1+Cds2)。
为了减小环形高电压MOSFET 11(它具有环形平面形状)的输出电容，可以想到的是减小诸多区域之间的p-n结的面积，在这些区域中p基极区域105连接到Gnd(在COM电势处)、p-阱区域102和p-型硅基板100以及n-型区域101作为漂移区域(电压阻挡区域)。通过减小p-n结的面积，可以减小漏极-源极电容以及漏极-基板电容。然而，通常，减小环形结构中的p-n结的面积就是减小该环形的直径。减小该直径就是缩短漂移区域(高电压阻挡区域)中的漂移长度Ld，并且减小漂移长度涉及到减小高电压MOSFET 11的击穿电压。因此，对于环形高电压MOSFET 11而言，单单输出电容被减小，而直径保持不变。对于高电压MOSFET 11b而言，存在相同的问题。
在专利文献2中，描述了一种高电压IC，该IC共用了用于电平移动的高电压MOSFET的电压阻挡结构以及隔离岛的电压阻挡结构。然而，没有提供关于高压IC的描述，在该高压IC中高电压MOSFET的电压阻挡结构以及隔离岛的电压阻挡结构是独立地形成的，也没有给出关于输出电容的描述。
为了解决上述问题，本发明的目的因此是提供一种具有高开关响应速度的高电压晶体管。此外，本发明的另一个目的是提供一种驱动电路，在该驱动电路中功率损耗与故障的发生都减少了。
问题的解决方案
为了解决上述问题并实现上述目的，在根据本发明的高电压半导体器件和驱动电路中，n-型区域的两个或更多个电压阻挡区域作为高电压晶体管的漂移区域是分开形成的，且p-区域被置于各个n-型区域之间。此外，具有高杂质浓度的漏极扩散区域被形成于一个n-型区域中，同时使其它或其余的n-型区域处于浮置电势。漏极扩散区域被连接到高电势布线。
发明的有利效果
根据本发明的高电压半导体器件和驱动器件，可以提供具有高开关响应速度的高电压晶体管。此外，可以提供一种驱动电路，它具有减少的功耗和故障发生率。
当环形电压阻挡区域的面积例如变为允许驱动超过高电压MOSFET所要求的电流驱动能力的电流以确保其高电压阻挡能力的面积时，使用本发明的结构就能够在除了电流必须由所要求的电流驱动能力驱动的区域以外的电压阻挡区域中使寄生电容分量无效。这可以低成本地减小高电压MOSFET的输出电容。因此，在电平移动电路中使用高电压MOSFET就能够使出现dV/dt浪涌处的位移电流很小。
此外，通过减小高电压MOSFET的输出电容，当导通信号被输入到高电压MOSFET的栅极时，可以使输出电容的放电变快。此外，当在电平移动电路中使用高电压MOSFET时，在高电势一侧的驱动电路中导通或截止处的信号的发送延迟长度可以被缩短。当信号的发送延迟由此被缩短时，高电压MOSFET的周期性导通-截止驱动中的导通-工作时间也可以被设置得很短，从而允许用于电平移动的负载电阻器的电阻值也很小。结果，在电平移动电路中的功耗被减小的同时，出现dV/dt浪涌处的位移电流和负载电阻变得很小，藉此负载电阻部分中的电压降就变得很小，从而能够实现使驱动电路不太容易因dV/dt浪涌而出故障。
附图说明
图1A是根据本发明第一实施方式的高电压MOSFET的主要部分的横截面图。
图1B是根据第一实施方式的高电压MOSFET的主要部分的横截面图。
图2是根据本发明的高电压IC的主要部分的平面图。
图3A是根据第一实施方式的高电压MOSFET的电压特性估计结果的曲线图。
图3B是根据第一实施方式的高电压MOSFET的电压特性估计结果的曲线图。
图4A是根据第一实施方式的高电压MOSFET的电压特性估计结果的曲线图。
图4B是根据第一实施方式的高电压MOSFET的电压特性估计结果的曲线图。
图5是根据第一实施方式的高电压MOSFET的C-V特性的曲线图。
图6是根据本发明第二实施方式的高电压IC的主要部分的平面图。
图7是根据本发明第三实施方式的高电压MOSFET的主要部分的平面图。
图8A是根据本发明第四实施方式的高电压MOSFET的主要部分的横截面图。
图8B是根据本发明第四实施方式的高电压MOSFET的主要部分的横截面图。
图9A是根据本发明第五实施方式的高电压的主要部分的平面图。
图9B是沿图9A中的线C-C′所获取的横截面图。
图10A是根据本发明第六实施方式的高电压MOSFET的主要部分的横截面图。
图10B是根据本发明第六实施方式的高电压MOSFET的主要部分的横截面图。
图11A是根据本发明第七实施方式的高电压MOSFET的主要部分的平面图。
图11B是沿图11A中的线C-C′所获取的横截面图。
图12A是沿图11A中的线D-D′所获取的横截面图。
图12B是沿图11A中的线E-E′所获取的横截面图。
图13是具有普通电平移动电路的高电压IC的电路图。
图14是有关的高电压IC的主要部分的平面图。
图15A是沿图14中的线X-X′所获取的横截面图。
图15B是沿图14中的线X-X′所获取的横截面图。
图16是示出了作为第一实施方式的另一个示例的高电压MOSFET的主要部分的横截面图。
图17是示出了作为第一实施方式的又一个示例的高电压MOSFET的主要部分的横截面图。
图18是示出了作为根据本发明的高电压MOSFET的示例的高电压MOSFET的主要部分的横截面图。
具体实施方式
下文将参照附图来解释根据本发明的高电压半导体器件和驱动电路的实施方式。附图是示意性的，附图中所示的各层的厚度和水平尺寸以及相对厚度与实际的尺寸不一样。因此，特定的厚度和尺寸必须基于下文的解释来确定。此外，在附图中，完全一样的元件的相对尺寸和比例当然也可以不一样。
在说明书和附图中，附于各层和区域的名称后面的头一个字符″n″或″p″是指这些层和区域中主要的载流子分别是电子或空穴。此外，附于头一个字符″n″或″p″后面的符号″+″或″-″是指该层或区域中的杂质浓度高于或低于其名称只有头一个字符″n″或″p″而不带符号的层或区域中的杂质浓度。
在下面的实施方式中，解释了将硅基板用作半导体基板的那些实施方式。然而，在使用除硅基板以外的半导体基板时，比如碳化硅(SiC)和氮化镓(GaN)，可以实现相同的效果。
(第一实施方式)
将参照图1A-图5和图13解释第一实施方式。图1A和1B是根据本发明第一实施方式的高电压MOSFET的主要部分的横截面图。图2是根据本发明的高电压IC的主要部分的平面图。在图2中，一种电平移动电路包括高电压MOSFET和配有浮置电势区域的驱动电路，所述高电压MOSFET和配有浮置电势区域的驱动电路在单个半导体基板上形成(下文中，对于图6和9A也如此)。沿图2中的线A-A′获取的横截面图对应于图1A所示的横截面图，沿图2中的线B-B′获取的横截面图对应于图1B所示的横截面图。在图2中，在高电压MOSFET 71的半导体区域中，只有n偏置区域104和p-区域131是用虚线示出的。
图1A和1B所示的高电压MOSFET 71对应于图13所示的高电压MOSFET 1和2。此外，高电压MOSFET 71具有环形(参见图2)。图2所示的浮置电势区域300对应于图13所示的由虚线包住的区域，并且设置有相对应的组件，但辅助DC电源E1除外。浮置电势区域300包括多个组件，比如上臂中的输出开关器件(IGBT 17)的栅极驱动器。在图2所示的浮置电势区域300中，仅示出了图13所示电路中的负载电阻器3和4。此外，在浮置电势区域300中，图2所示的Vcc1焊点通过布线连接到图13所示的辅助DC电源E1的正电极一侧。“IGBT-栅极”焊点通过布线连接到IGBT 17的栅极，IGBT 17被连接在主DC电源的正电极一侧的端子Vdc与图13所示的AC输出端子OUT之间。OUT焊点通过布线连接到图13所示的AC输出端子OUT以及辅助DC电源E1(未示出)的负电极一侧。此外，形成了高电压阻挡结端接结构，以便包围住浮置电势区域300。图2所示的高电压IC是图13所示的IGBT 17的驱动电路。
如图1A和1B所示，MOSFET 71包括下列区域。n-型区域101，例如，通过离子注入和扩散，在p-型硅基板100的表面层中选择性地形成(在下文中，对于n-型区域101中所设置的其它区域，也都如此)。上述n-型区域101可以具有1*1015到1*1016/cm3的磷表面浓度以及7到10微米量级的厚度。
在n-型区域101的周边，p-阱区102穿过该n-型区域101到达该p-型硅基板100。该p-阱区102包围该n-型区域101中所设置的其它区域，该p-阱区102是连接到接地GND的接地区域Gnd，且还是用于将高电压MOSFET 71与其它元件分开的分离区域。上述p-阱区102可以具有1*1015到1*1018/cm3的硼杂质表面浓度以及10到13微米量级的扩散深度。
选择性地形成p-区域131，从而穿过n-型区域101到达p-型硅基板100。该p-区域131从一个p-阱区域102延伸到另一个p-阱区域102，以便穿过环形的n-型区域101的中心部分，并且该p-区域131接触p-型硅基板100，从而将该n-型区域101一分为二(在下文中即n-型区域101a和101b)。换句话说，该p-区域131穿过例如环形的高电压MOSFET 71的中心部分，并且从平面图的角度来看，该p-区域131具有线性的形状，其远端单独接触p-阱区域102(参见图1B和2)，即除了远端之外，该p-区域131与p-阱区域102是隔离开的(参照图1A)。上述p-阱区域131可以具有1*1015到1*1017/cm3的p型杂质(比如硼)表面浓度以及10到13微米量级的扩散深度。
在n-型区域101的表面层中且在p-阱区域102和n-型区域101之间，选择性地形成了p基极区域105。该p基极区域105接触p-阱区域102并进一步充当沟道区域。例如，该p基极区域105可以具有1*1016到1*1019/cm3的硼杂质表面浓度以及4.0到5.5微米量级的厚度。
高电压MOSFET 71的基极拾取p+区域113和源极n+区域114都选择性地形成于p基极区域105的表面中。源极n+区域114仅形成于p基极区域105中，该p基极区域105则形成于n-型区域101a中(参见图1A和2)。此外，形成源极n+区域114，以便不接触p-区域131(参见图2)。
在n-型区域101的表面层中，选择性地形成高电压MOSFET 71的漏极n+区域103，以便不接触p-区域131。此外，漏极n+区域103仅形成于n-型区域101a中(参见图1A和2)，并且从平面图的角度来看，漏极n+区域103具有环形的形状(参见图2)。
n偏置区域104包围住漏极n+区域103，并且覆盖漏极n+区域103下方的区域。此外，形成n偏置区域104以便不接触n-区域101b，即，仅在n-型区域101a中形成n偏置区域104(参照图1A和2)。上述n偏置区域104可以例如具有1*1017到1*1018/cm3的磷杂质表面浓度以及1到2微米量级的厚度。
通过LOCOS处理，使场氧化物膜151形成于n-型区域101a的表面中且介于源极n+区域114和漏极n+区域103之间。相似地，在n-区域101b的表面中，场氧化物膜151形成于n偏置区域104和基极拾取p+区域113之间。
高电压MOSFET 71的栅电极115例如是由多晶硅制成的，栅电极115形成于p基极区域105的表面中且使栅极氧化膜介于两者之间。栅电极沿着场氧化膜151的顶部延伸，并且形成为不在p-区域131上方突出来。
高电压MOSFET 71的漏电极120被连接到漏极n+区域103，并且形成为不通过TEOS、BPSG等的层间电介质膜152而连接到p-区域131。例如，通过接合导线201，将漏电极120连接到高电压(HV)布线。高电压MOSFET 71的源电极121被连接到基极拾取p+区域113和源极n+区域114，并且电连接到接地GND。高电压MOSFET 71的表面(该表面上形成了上述元件)被通过等离子体CVD所形成的氧化硅膜和氮化硅膜的钝化膜153覆盖。
上文所解释的接地GND(COM电势点)如图13所示是共用电势且被下列所共用：其电压被施加到作为输出开关器件的IGBT 17和18两端的主DC电源的负电极一侧；辅助DC电源E2的负电极一侧；驱动器20的负电极一侧；以及高电压MOSFET 1和2的负电极一侧。
图16是根据第一实施方式的高电压MOSFET的主要部分的另一个示例的横截面图。与图16所示的高电压MOSFET 711相似，在源电极121和接地(COM电势点)之间可以设置负载电阻器161。在图16所示的高电压MOSFET 711中，p-基极区域105和p-阱区域102彼此分开，接触层(未示出)形成于p-阱区域102的表面层中，连接到接触层的电极(未示出)的电势被形成，并且该电极被视为接地电势。
此外，用于将n-型区域101一分为二的p-区域131也与p-阱区域102同时形成，以减少制造工艺步骤的数目。如上所述，在被p-区域131划分的两个区域中，n-型区域101a设置有源极n+区域114、漏极n+区域103和栅电极115。源电极121被连接到源极n+区域114，而漏电极120被连接到漏极n+区域103。关于另一个n-型区域101b，其电势不是固定的并且是浮置的电势。在n-型区域101b上方，形成漏电极120，其作为场电极进行延伸且穿过诸如LOCOS场氧化物151和层间电介质152这样的绝缘膜。在本示例中，尽管场电极是通过延伸漏电极120而形成的，但是该场电极也可以作为一个不同于漏电极120的层来形成且连接到漏电极120。该场电极也相似地形成于n-型区域101a上方，使得离源电极121的距离变得相等，藉此电场的局部密度得到抑制。
较佳地，绕着具有环形平面形状的高电压MOSFET 71的最外围周边，使p基极区域105和p-阱区域102连续地结合(参见图2)。换句话说，p基极区域105和p-阱区域102优选都具有环形平面形状，其中p-阱区域102优选覆盖p基极区域105和n-型区域101。此外，通过连接到具有共用电势的p-阱区域102，p-型硅基板100也被连接到接地GND(COM电势点)。在p-型硅基板100的后表面上，可以形成连接到接地GND的电极。在本实施方式中，解释了这样的情况：从p-型硅基板100的前面，通过选择性的扩散形成了n-型区域101，并且通过扩散形成了p-阱区域102以便包围住n-型区域101。
因为这种结构可能会改变p-区域131周围的电势分布，所以曾查明该结构是否影响高电压MOSFET 71的电压阻挡特性。图3A、3B、4A和4B的曲线图示出了高电压MOSFET 71的电压阻挡特性的估计结果。图3A的曲线图示出了当漏极电势是820V并且p-型硅基板100、p-阱区域102和p基极区域105都连接到接地GND时的电势分布。图3B的曲线图示出了通过仿真而获得的高电压MOSFET 71的电压波形(漏极电流(A)-仿真)以及通过测量而获得的电压波形(漏极电流(A)-测量)。图4A的曲线图示出了当漏极电势是440V时的电势分布，并且图4B的曲线图示出了沿图4A中的线Z-Z′获取的平面上的电势分布。
这些器件仿真是在如下条件下执行的：高电阻基板被用于p-型硅基板100，该高电阻基板具有1*1014/cm3量级的硼杂质浓度。n-型区域101具有3*1015/cm3的磷杂质浓度以及7微米量级的扩散深度。p-阱区域102具有1*1017/cm3量级的硼杂质浓度以及10微米量上的扩散深度。p-阱区域131具有6*1015/cm3量级的硼杂质浓度以及10微米量级的扩散深度。此处，作为漂移区域的n-型区域101的半径被确定为100微米量级，并且用于划分n-型区域101的p-区域131的宽度被确定是10微米(划分宽度)。
如图4A所示，当漏极电势被设为440V时，在设置于n-型区域101a和n-型区域101b之间的p-区域131中，从p-区域131两侧的结延伸的耗尽层彼此结合起来以使p-区域131的底部设置为耗尽区域。此外，如图4B所示，曲线图示出了沿图4A中的线Z-Z′获取的平面上的电势分布，p-区域131中的电势从接地GND(COM电势点)上升到270到380V量级上的中间电势。此外，在n-型区域101b中，因为场电极在该区域上方延伸，所以在340到380V量级的电势(该电势作为p-区域131的中间电势)处有一个区域在延伸，藉此从0v到380V的电势线被p基极区域105和n-型区域101b的p-n结所共用，从而提供渐变的电势分布。在n-型区域101a中，像在上述有关的环形高电压MOSFET中那样，包括源极区域的p基极区域105与n-型区域101a(漂移区域)之间的p-n结承受着从0V到440V的电势分布。在这种情况下，p基极区域105和n-型区域101a共用电势，从源极一侧和漏极一侧突出的场电极使表面电场强度减小。在这种情况下，漂移长度为100到130微米量级，p-区域131的宽度优选为5到15微米量级。从图3B所示根据本发明的高电压MOSFET结构的测得电压阻挡特性中，获知MOSFET的击穿电压为950V的量级。
像根据本发明的电压阻挡结构那样，即使n-型区域101被划分成n-型区域101a和n-型区域101b且使n-型区域101b的电势成为浮置电势，结构也被形成为使得耗尽层(这些耗尽层从p-区域131和n-型区域101a所形成的p-n结以及p-区域131和n-型区域101b所形成的p-n结扩展)在这些p-n结处发生雪崩击穿之前就结合，从而不会给电压阻挡特性带来任何不利的影响。
图5是根据第一实施方式的高电压MOSFET的C-V特性的曲线图。在图5中，比较根据本发明的高电压MOSFET结构的电容-电压(C-V)特性(这些C-V特性是利用频率为1MHz的小AC信号获得的)与有关的高电压MOSFET结构的C-V特性(这些C-V特性是利用相同的小AC信号获得的)。这些MOSFET结构的尺寸与之前执行器件仿真且得到图3A和3B所示结果的那种MOSFET结构相同。当向漏极端子施加电压且栅极端子和源极端子被短路以固定在Gnd电势处时，水平轴上所示的漏极电压在0V到30V的范围之内，垂直轴上是输出电容(Coss＝Cds(漏极-源极电容)+Cdsub(漏极-基板电容))。从图5所示的结果来看，在整个范围的漏极电压中，根据本发明的高电压MOSFET的输出电容变得比上述有关的高电压MOSFET的输出电容低40％的量级。这是因为根据本发明的高电压MOSFET 71中的n-型区域101被p-区域131划分成n-型区域101a和n-型区域101b并且使n-型区域101b的电势成为浮置电势。浮置电势处的那部分变得没有从漏极端子到源极端子的电容分量。因此，根据n-型区域101b的面积，可以减小Cds和Cdsub。
此处，在根据本发明的高电压MOSFET 71中，用于划分n-型区域101的p-区域131引起了有效沟道宽度的减小，这使高电压MOSFET 71充当一个MOSFET。因此，导通电流可以变得比上述有关的高电压MOSFET中的导通电流要低。关于这一点，在作为沟道区域的p基极区域105中，通过调节表面杂质浓度或沟道长度(源极n+区域114和n-型区域101a之间的距离)，可以很容易地调节电流驱动能力。由此，通过减小p基极区域105的表面杂质浓度且减小的量等价于减小的有效沟道宽度从而将高电压MOSFET 71的阈值电压Vth设置得更低，就可以获得具有目标值的漏极饱和电流。
在上文中，已解释了这样一种情况：n-型区域101是通过杂质扩散而形成的。然而，通过在p-型硅基板100上执行外延生长，也可以形成n-型区域101。在这种情况下，n-型区域101中的杂质浓度可以是从1*1014/cm3到1*1016/cm3。在下面的实施方式中，除了第六实施方式以外，即使形成有扩散区域的n-型区域101以相似的方式被通过执行外延生长而形成的区域替代，也可以获得相同的优点。
图17是示出了作为第一实施方式的又一个示例的高电压MOSFET的主要部分的横截面图。像图17所示的高电压MOSFET 712那样，可设置分离区域，而非图1A和1B所示的p-阱区域102，其中从p-型硅基板100的表面中形成了沟槽171，并且诸如氧化硅膜的材料所构成的绝缘膜172被嵌入到该沟槽171中。
已参照高电压MOSFET 71是n沟道类型的MOSFET这种情况对第一实施方式进行了解释。然而，仅通过在n型和p型之间互换极性，就可以将高电压MOSFET 71实现成p沟道MOSFET，并且MOSFET并不限于n沟道类型的MOSFET。在下文同时包括n型MOSFET和p型MOSFET的解释中同样如此。
如所解释的那样，根据第一实施方式，n-型区域101被p-区域131一分为二，其中形成了充当MOSFET的n-型区域101a以及具有浮置电势的n-型区域101b。因此，可以使漏极-源极电容Cds以及漏极-基板电容Cdsub降低。结果，与常规技术相比，可以使开关响应速度增大。此外，在负载电阻器3和高电压MOSFET 1的连接点处以及在负载电阻器4和高电压MOSFET 2的连接点处，可以防止异常的电压降。由此，高电压IC(驱动电路)的错误操作可以被控制。此外，通过n-型区域101a(漂移区域)和含源极区域的p基极区域105之间的PN结以及p基极区域105和n-型区域101b之间的PN结，根据n-型区域101的电场变为渐变，由此能够抑制高电压MOSFET 71的电功耗。
(第二实施方式)
图6是根据本发明第二实施方式的高电压IC的主要部分的平面图。沿图6中的线A-A′获取的横截面图与图1A所示第一实施方式的横截面图相同。
如图6所示，高电压MOSFET 72与图2所示的高电压MOSFET 71相比，不同之处在于，p-区域131的平面图被形成了V形。在V形p-区域131以这种方式对n-型区域101进行划分的情况下，充当MOSFET的那部分的面积变为大约是上述有关的MOSFET的相应部分的面积的四分之一。这可以使高电压MOSFET 72中的寄生输出电容与有关的高电压MOSFET的示例相比减小60％，最多减小75％的量级。
如所解释的那样，根据第二实施方式，第一实施方式的效果也可以被实现。
(第三实施方式)
图7是根据本发明第三实施方式的高电压MOSFET 73的主要部分的平面图。高电压MOSFET 73与图6所示的高电压MOSFET 72相比，不同之处在于，通过p-区域131划分的n-型区域101b(处于浮置电势处的区域)是由多个部分形成的。这样，p-区域131所划分的区域并不必然是一个区域，而是可以由多个区域构成。
如所解释的那样，根据第三实施方式，第一实施方式的效果也可以被实现。
(第四实施方式)
图8A和8B是根据本发明第四实施方式的高电压MOSFET的主要部分的横截面图。图8A所示的高电压MOSFET 74具有一种结构，其中通过使p-型硅基板100的一部分暴露于其表面上来形成p-区域131。被n-型区域101a和n-型区域101b夹住的p-型硅基板100是p-区域131。
不限于第四实施方式，在根据本发明的每个高电压MOSFET中，当通过优选扩散在p-型硅基板100的表面层中形成n-型区域101时，用于划分n-型区域101的p-区域131并不必然形成为扩散层，而是可以通过使p-型硅基板100暴露于其表面上来形成。在这种情况下，p-型硅基板100的表面被露出来的那一部分被形成为具有这样一种宽度，使得可防止n-型区域101a和n-型区域101b因扩散(比如横向扩散)而彼此接触。
此外，作为图8B所示的高电压MOSFET 75，上述分离区域可以通过将含p-型硅基板100的那部分与作为扩散区域的p-区域231组合起来而形成于n-型区域101a和n-型区域101b之间。
如所解释的那样，根据第四实施方式，第一实施方式的效果也可以被实现。
(第五实施方式)
图9A是根据本发明第五实施方式的高电压IC的主要部分的平面图，而图9B是沿图9A中的线C-C′所获取的横截面图。如图9A和9B所示，第五实施方式的高电压MOSFET 76具有n-型区域101，该n-型区域101具有平面形状，该平面形状是像赛道那样的椭圆形。高电压MOSFET 76还具有形成于两个地方的两个p-区域131，用于将n-型区域101划分成两个n-型区域101a和一个n-型区域101b。此外，在这两个n-型区域101a中的每一个中，形成了高电压MOSFET 76。
如图13所示，这两个MOSFET分别对应于高电压MOSFET 1和2。浮置电势区域300与图2所示的一样。也在这种结构中，可以使作为MOSFET的区域很小，从而能够减小输出电容(漏极-源极电容Cds和漏极-基板电容Cdsub)，同时保持击穿电压。
如图9A所示，通过形成高电压MOSFET 76以具有像赛道那样的平面图形，可以使高电压MOSFET 76的面积小于图2所示的两个高电压MOSFET 71的面积。
在第五实施方式中，高电压IC具有多个分离区域，从而形成多个高电压MOSFET。然而，不限于此，在具有像赛道那样的平面图形的高电压MOSFET中，可以提供一种设置一个分离区域以形成一个高电压MOSFET的结构。
如所解释的那样，根据第五实施方式，第一实施方式的效果也可以被实现。
(第六实施方式)
图10A和10B是根据本发明第六实施方式的高电压MOSFET的主要部分的横截面图。在图10A和10B分别示出的高电压MOSFET 77和78中，与第一实施方式中的图1A和1B所示的高电压MOSFET 71的差异是使用了SOI(绝缘体上硅)基板。
图10A示出了具有以下结构的高电压MOSFET 77：p-型硅基板100和作为n-型区域101的硅基板(SOI层)被接合到一起，氧化硅膜200被置于两者之间。在这种情况下，n-型区域101中的磷杂质浓度可以是从1*1014/cm3到1*1015/cm3。其它结构可以按照与形成图1A和1B所示的高电压MOSFET 71的结构的方式相同的方式来形成。
图10B示出了高电压MOSFET 78，它像图10A所示的高电压MOSFET 77一样具有一种结构，在该结构中p-型硅基板100和作为n-型区域101的硅基板(SOI层)被接合到一起，氧化硅膜200被置于两者之间。与图10A所示的高电压MOSFET 77的差别是：作为分离区域，替代p-阱区域102，形成了电介质分离区域，该电介质分离区域是由沟槽202和绝缘膜203(比如氧化硅膜)形成的，绝缘膜203形成于沟槽202的内表面上。
也在这种高电压MOSFET 77和78中，可以减小漏极-源极电容Cds，同时维持击穿电压。此外，这种结构可以相似地被应用于除了第一实施方式以外的实施方式。
如所解释的那样，根据第六实施方式，第一实施方式的效果也可以被实现。
(第七实施方式)
根据本发明的高电压MOSFET的应用并不限于高电压IC的电平移动器件的领域。该技术可以应用于像MOSFET和IGBT这样的半导体器件，并且适于具有如下规格限定的高电压半导体器件：用于确保高电压阻挡能力的电压阻挡区域的面积变为允许驱动电流超过所要求的电流驱动能力的面积。根据本发明的p-区域和浮置电势处的区域与MOSFET或IGBT组合起来就能够减小输出电容(Cds和Cdsub)，同时维持电压阻挡特性。
图11A是根据本发明第七实施方式的高电压MOSFET的主要部分的平面图。图11B是沿图11A中的线C-C′所获取的横截面图。图12A是沿图11A中的线D-D′所获取的横截面图，
图12B是沿图11A中的线E-E′所获取的横截面图。
如图11A、11B、12A和12B所示，高电压MOSFET 79具有梳状源电极121以及梳状漏电极120，所形成的这两种电极彼此相对。此外，在梳状漏电极120的每个齿(直线部分)下面，形成了漏极n+区域103和n偏置区域104。此外，在梳状源电极121的直线部分下方，形成了与漏极n+区域103相对的源极n+区域114。栅电极115的定位并不特别受限，只要每个栅电极115都形成于源极n+区域114和漏极n+区域103之间就可以。
在本实施方式中，在n-型区域101b上没有形成栅电极115。然而，栅电极115可以形成于n-型区域101b上，且使栅电极115与n-型区域101a上所形成的栅电极115隔离开。此处，该电势将要成为COM电势或浮置电势。
也在本实施方式中，通过形成分离区域(p-区域131)，n-型区域101被划分成n-型区域101a和n-型区域101b，并且通过使n-型区域101b成为具有浮置电势的区域，就可以减小输出电容，同时维持器件击穿电压。
此外，就像在第三实施方式的高电压MOSFET 73中那样，可以形成多个p-区域131作为分离区域。另外，像第四实施方式的高电压MOSFET 74和75那样，作为分离区域的p-区域131可以通过使p-型硅基板100的一部分暴露于顶部表面上而形成，而非通过形成扩散区域而形成，或者，该p-区域131可以通过将p-型硅基板100和扩散区域所构成的p-区域组合起来而形成。此外，像在第六实施方式的高电压MOSFET 77和78中那样，可以使用SOI基板。
如所解释的那样，根据第七实施方式，第一实施方式的效果也可以被实现。
在上述的每一个实施方式中，已关于高电压MOSFET进行了解释。然而，本发明也可以应用于IGBT。图18所示的高电压MOSFET 713是这种IGBT的具体示例。为了形成高电压MOSFET 713，在图1A所示的高电压MOSFET 71中，有必要只形成p+型集电极区域181以替代漏极n+区域103，使源极n+区域114用作发射极n+区域182。
在上述的实施方式中，已经解释了高电压MOSFET。不管怎样，这些实施方式也可应用于IGBT。图18是根据本发明的高电压MOSFET的另一个示例的主要部分的横截面图。像图18所示的高电压MOSFET 713那样，在图1A所示的高电压MOSFET中，可以形成p+集电极区域181以替代漏极n+区域103，这可以被视为源极n+区域114。
在上文的实施方式中，共用的电势被视为接地电势。然而，共用的电势不需要被视为接地电势。
虽然已参考本发明的优选实施例具体示出和描述了本发明，但本领域普通技术人员会理解在形式和细节上可作出上述和其它改变而不背离本发明的精神和范围。
[附图标记列表]
1，2高电压MOSFET
3，4负载电阻器
5，6调压二极管
8，9NOT电路
71，72，73，74，75高电压MOSFET
76，77，78，79高电压MOSFET
711，712，713高电压MOSFET
15RS触发器(RS锁存器)
16驱动器
17，18IGBT
20驱动器
21复位端子R
25导通信号
26截止信号
30，31低通滤波电路
41，42二极管
51，52输出电容
61控制电路
100p-型硅基板
101，101a，101b n-型区域
102p-阱区域
103漏极n+区域
104n偏置区域
105p基极区域
113基极拾取p+区域
114源极n+区域
115栅电极
120漏电极
121源电极
131p-区域
151场氧化物膜
152层间电介质膜
153钝化膜
161负载电阻器
171，202沟槽
172，203绝缘膜
181p+型集电极区域
182发射极n+区域
200氧化硅膜
201接合导线
300浮置电势区域
COM共用电势点
Vdc主DC电源的正电极一侧的端子
OUT AC输出端子
EI，E2辅助DC电源
Vcc1，Vcc2正电极线

Claims (22)

1.一种高电压半导体器件，包括：
第二导电型的电压阻断区，该电压阻断区位于第一导电型的半导体衬底上；
第二导电型的漏极扩散区，该漏极扩散区形成在所述电压阻断区的表面层的一部分中；
第一导电型的基极区，该基极区与所述漏极扩散区分离形成，包围所述漏极扩散区，并接触所述电压阻断区；
第一导电型的拾取区，该拾取区形成在所述基极区的表面层中；
第一主电极，该第一主电极与所述拾取区连接；
第二主电极，该第二主电极与所述漏极扩散区连接，且对该第二主电极施加的电压比施加到所述第一主电极的电压高；以及
分离区，该分离区接触所述半导体衬底，且包围所述电压阻断区和所述基极区，其中
所述电压阻断区包括由所述漏极扩散区形成的漂移区和具有浮动电位的浮动区，并且
所述高电压半导体器件还包括：
第一导电型的半导体区，该半导体区在所述漂移区和所述浮动区之间形成为接触所述分离区和所述半导体衬底，且所述漂移区与所述浮动区彼此分离开；
第二导电型的源极扩散区，该源极扩散区位于所述漂移区中的基极区的表面层中，且与所述第一主电极连接；以及
栅电极，该栅电极经由绝缘膜形成在所述漂移区和所述源极扩散区之间的所述基极区的表面上。
2.一种高电压半导体器件，包括：
第二导电型的电压阻断区，该电压阻断区位于第一导电型的半导体衬底上；
第一导电型的集电极扩散区，该集电极扩散区形成在所述电压阻断区的表面层的一部分中；
第一导电型的基极区，该基极区形成为与所述集电极扩散区分离开且包含所述集电极扩散区，并接触所述电压阻断区；
第一导电型的拾取区，该拾取区形成在所述基极区的表面层中；
第一主电极，该第一主电极与所述拾取区连接；
第二主电极，该第二主电极与所述集电极扩散区连接，且对该第二主电极施加的电压比施加到所述第一主电极的电压高；以及
分离区，该分离区与所述半导体衬底接触，且包围所述电压阻断区和所述基极区，其中
所述电压阻断区包括由所述集电极扩散区形成的漂移区和具有浮动电位的浮动区，并且
所述高电压半导体器件还包括：
第一导电型的半导体区，该半导体区设置在所述漂移区和所述浮动区之间，接触所述分离区和所述半导体衬底，且所述漂移区与所述浮动区彼此分离开；
第二导电型的发射极扩散区，该发射极扩散区位于所述漂移区中的基极区的表面层中，且与所述第一主电极连接；以及
栅电极，该栅电极经由绝缘膜形成在所述漂移区和所述发射极扩散区之间的所述基极区的表面上。
3.如权利要求1所述的高电压半导体器件，其特征在于，所述电压阻断区是有选择地形成在所述半导体衬底的表面层中的扩散层。
4.如权利要求3所述的高电压半导体器件，其特征在于，所述分离区是有选择地形成在所述半导体衬底的表面层中的扩散区，且具有比所述半导体衬底的杂质浓度更高的杂质浓度。
5.如权利要求3所述的高电压半导体器件，其特征在于，所述分离区是被埋入从所述半导体衬底的表面开始形成的沟槽中的绝缘材料。
6.如权利要求3所述的高电压半导体器件，其特征在于，所述半导体区是有选择地形成在所述半导体衬底的表面层中的扩散区。
7.如权利要求3所述的高电压半导体器件，其特征在于，所述半导体区是使所述半导体衬底暴露在所述半导体区的表面上的区域。
8.如权利要求1所述的高电压半导体器件，其特征在于，所述电压阻断区是第二导电型的外延层，且形成在所述半导体衬底上。
9.如权利要求8所述的高电压半导体器件，其特征在于，所述分离区是具有从所述外延层的表面到所述半导体衬底的深度的扩散区，且具有比所述半导体衬底的杂质浓度更高的杂质浓度。
10.如权利要求8所述的高电压半导体器件，其特征在于，所述分离区是被埋入具有从所述外延层的表面到所述半导体衬底的深度的沟槽中的绝缘材料。
11.如权利要求8所述的高电压半导体器件，其特征在于，所述半导体区由具有从所述外延层的表面到所述半导体衬底的深度的扩散区形成。
12.如权利要求1所述的高电压半导体器件，其特征在于，所述电压阻断区形成在SOI层中，该SOI层经由绝缘膜形成在所述半导体衬底上。
13.如权利要求12所述的高电压半导体器件，其特征在于，所述分离区是具有从所述SOI层的表面到所述绝缘膜的深度的扩散区，且具有比所述半导体衬底的杂质浓度更高的杂质浓度。
14.如权利要求12所述的高电压半导体器件，其特征在于，所述分离区是被埋入具有从所述SOI膜的表面到所述绝缘膜的深度的沟槽中的绝缘材料。
15.如权利要求12所述的高电压半导体器件，其特征在于，所述半导体区是具有从所述SOI层的表面到所述绝缘膜的深度的扩散区。
16.如权利要求1所述的高电压半导体器件，其特征在于，所述第二主电极和与所述第二主电极连接的场电极之一经由绝缘膜排列在所述浮动区的表面上。
17.如权利要求1所述的高电压半导体器件，其特征在于，所述浮动区由多个区域形成。
18.如权利要求17所述的高电压半导体器件，其特征在于，第一导电型的第二半导体区形成在相邻浮动区之间，且接触所述半导体区、所述分离区、和所述半导体衬底。
19.如权利要求1至17的任一项所述的高电压半导体器件，其特征在于，所述漂移区由多个区域形成。
20.如权利要求1至17的任一项所述的高电压半导体器件，其特征在于，第一导电型的第三半导体区设置在相邻漂移区之间，且接触所述半导体区、所述分离区、和所述半导体衬底。
21.如权利要求1至18的任一项所述的高电压半导体器件，其特征在于，在对所述第一主电极施加电压且对所述第二主电极施加比施加到所述第一主电极的电压更高的电压时，所述半导体区和所述漂移区的pn结与所述半导体区和所述浮动区的pn结中的一个pn结发生雪崩击穿之前，耗尽层从各个pn结扩展到所述半导体区中，从而结合在一起。
22.一种用于驱动一个或多个输出功率器件的栅极的驱动电路，每个输出功率器件具有与DC电源的正极侧连接的主端子以及与所述驱动电路的AC输出端子连接的另一个主端子，所述驱动电路包括：
高电位侧低阻断电压电路，通过第一辅助DC电源对该高电位侧低阻断电压电路提供电流，该第一辅助DC电源的基准电位被作为功率器件的任一主端子的电位；以及
高电压晶体管，该高电压晶体管用于对来自低电位侧低阻断电压电路的信号进行电平移动，以将电平移动后的信号传输到高电位侧低阻断电压电路，其中从第二辅助DC电源向低电位侧低阻断电压电路提供电流，该第二辅助DC电源的基准电位被取作为主DC电源的负极的电位；并且
所述高电压晶体管是如权利要求1所述的高电压半导体器件。
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