JP6337634B2 - 半導体集積回路装置 - Google Patents

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Description

この発明は、半導体集積回路装置に関する。
ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）インバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上アームを構成するスイッチングパワーデバイスをオン・オフ駆動させる半導体集積回路装置として、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が公知である。最近、スイッチングパワーデバイスの異常時の過電流検出・温度検出による高機能化や、電源システムの小型化・コスト低減を図るために、トランスやフォトカプラ等による電位絶縁を行わない、高耐圧接合を利用した素子分離方式のＨＶＩＣが採用されている。
従来のＨＶＩＣの接続構成について、インバータなどの電力変換装置を構成するスイッチングパワーデバイスとして用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を駆動するＨＶＩＣを例に説明する。図７は、高耐圧集積回路装置の接続構成を示す回路図である。図７には、２つのスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）を直列に接続したハーフブリッジ回路を備えた電力変換装置を示す。
図７に示す電力変換装置は、ＨＶＩＣ、低電圧電源１１２，１１３、ＩＧＢＴ１１４，１１５、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）１１６，１１７、Ｌ負荷（誘導負荷）１１８およびコンデンサ１１９を備える。この電力変換装置は、ハーフブリッジ回路の上アームであるＩＧＢＴ１１５と下アームであるＩＧＢＴ１１４とを交互にオンさせることで出力端子であるＶｓ端子１１１から高電位または低電位を交互に出力し、Ｌ負荷１１８に交流電力を供給している（流している）。
すなわち、ＨＶＩＣは、ハーフブリッジ回路の上アームであるＩＧＢＴ１１５と下アームであるＩＧＢＴ１１４とを相補にオン・オフさせる駆動素子である。Ｖｓ端子１１１から高電位を出力する場合、ＨＶＩＣによって、上アームのＩＧＢＴ１１５がオンし、かつ下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４，１１５を動作させる。一方、Ｖｓ端子１１１から低電位を出力する場合、ＨＶＩＣによって、上アームのＩＧＢＴ１１５がオフし、かつ下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４，１１５を動作させる。
動作期間中、ＨＶＩＣは、ＧＮＤの電位（接地電位）を基準とするローサイド側の回路（以下ローサイド制御回路部：不図示）を備え、ローサイド制御回路部は、Ｌ−ＯＵＴから下アームのＩＧＢＴ１１４のゲート信号を出力する。また、ＨＶＩＣは、Ｖｓ端子１１１の電位を基準にしてＨ−ＯＵＴから上アームのＩＧＢＴ１１５のゲート信号を出力する。ＨＶＩＣは、Ｖｓ端子１１１の電位を基準にしてＨ−ＯＵＴから上アームのＩＧＢＴ１１５のゲート信号を出力するために、ローサイド制御回路部とハイサイド側の回路（以下、ハイサイド制御回路部とする：不図示）との間の信号伝達を行うレベルシフト機能（レベルシフト回路（レベルアップ回路やレベルダウン回路）：不図示）を備える。
レベルアップ回路は、Ｈ−ＩＮから入力されたロジックレベルの入力信号をレベルアップしてＩＧＢＴ１１５のゲート信号を生成する。レベルダウン回路は、ＩＧＢＴ１１５の過熱や過電流などの異常信号１１０を入力し、異常信号１１０に基づきアラーム信号を形成し、このアラーム信号をレベルダウンする。Ｈ−ＩＮにはローサイド制御回路部が接続される。ローサイド制御回路部は、入力信号をレベルアップ回路に出力する。Ｈ−ＩＮは、レベルアップ回路の前段のローサイド回路部に伝達する入力信号の入力を受ける入力端子である。
Ｈ−ＯＵＴには、ハイサイド制御回路部の出力端子が接続されている。Ｈ−ＯＵＴは、上アームのＩＧＢＴ１１５のゲートに接続される。Ｈ−ＯＵＴは、ＩＧＢＴ１１５にゲート信号を供給する出力端子である。Ｌ−ＩＮには、ローサイド制御回路部が接続されている。Ｌ−ＩＮは、ＩＧＢＴ１１４にゲート信号を供給する入力信号の入力を受ける入力端子である。Ｌ−ＯＵＴは、ＨＶＩＣの後段に配置された下アームのＩＧＢＴ１１４のゲートに接続される。Ｌ−ＯＵＴは、ＩＧＢＴ１１４にゲート信号を供給する出力端子である。
ＡＬＭ−ＩＮは、異常信号１１０の入力を示す。異常信号１１０は、異常信号１１０に基づきアラーム信号を形成する検出回路（不図示）に入力される。ＡＬＭ−ＯＵＴには、ローサイド制御回路部が接続されている。ＡＬＭ−ＯＵＴは、レベルダウン回路によってレベルダウンされたアラーム信号を出力する出力端子である。Ｈ−ＶＤＤは、Ｖｓの電位を基準とする低電圧電源１１３の高電位側を接続する端子である。Ｌ−ＶＤＤは、ＧＮＤの電位を基準とする低電圧電源１１２の高電位側を接続する端子である。
Ｖｓは、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位からＧＮＤの電位まで変動する中間電位（浮遊電位）の端子であり、Ｖｓ端子１１１に接続される。ＧＮＤはグランド（接地）端子である。低電圧電源１１２はＨＶＩＣのＬ−ＶＤＤとＧＮＤとの間に接続されたローサイド駆動電源である。低電圧電源１１３は、ＨＶＩＣのＨ−ＶＤＤとＶｓとの間に接続されたハイサイド駆動電源である。ＩＧＢＴ１１４のエミッタは高電圧電源の低電位側であるＧＮＤに接続され、コレクタはＩＧＢＴ１１５のエミッタに接続されている。ＩＧＢＴ１１５のコレクタは高電圧電源の高電位側Ｖｓｓに接続されている。
また、ＩＧＢＴ１１４，１１５には、それぞれ逆並列にＦＷＤ１１６，１１７が接続されている。ＩＧＢＴ１１４のコレクタとＩＧＢＴ１１５のエミッタとの接続点（すなわちハーフブリッジ回路の出力端子）はＶｓ端子１１１に接続されている。Ｖｓ端子１１１には、ＨＶＩＣのＶｓおよびＬ負荷１１８が接続されている。Ｌ負荷１１８は、ハーフブリッジ回路（ＩＧＢＴ１１４，１１５）を組み合わせて構成されたブリッジ回路を利用して動作する例えばモータや照明などの交流抵抗（リアクタンス）である。コンデンサ１１９は、Ｌ−ＶＤＤとＧＮＤとの間に接続されている。
次に、ＨＶＩＣのレベルシフト回路（レベルアップ回路およびレベルダウン回路）について説明する。図８は、レベルアップ回路の構成を示す回路図である。図９は、レベルダウン回路の構成を示す回路図である。図８，９には、レベルシフト回路の周辺回路として、レベルシフト回路へ入力信号を伝達するＣＭＯＳ回路と、レベルシフト回路の出力信号を後段に伝達するＣＭＯＳ回路とを示す。図８，９に示すＨ−ＩＮ、Ｈ−ＯＵＴ、ＡＬＭ−ＩＮ、ＡＬＭ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶｓおよびＧＮＤは、それぞれ、図７に示すＨ−ＩＮ、Ｈ−ＯＵＴ、ＡＬＭ−ＩＮ、ＡＬＭ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶｓおよびＧＮＤと対応する。
図８に示すレベルアップ回路２１０は、ｎチャネル型絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）２１１、レベルシフト抵抗２１２およびダイオード２１３を備える。レベルアップ回路２１０は、ハーフブリッジ回路の上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。ｎチャネルＭＯＳＦＥＴ２１１のドレインはレベルシフト抵抗２１２の一端に接続され、ソースは接地されている。ｎチャネルＭＯＳＦＥＴ２１１には、ｎチャネルＭＯＳＦＥＴ２１１に逆並列に接続されたボディーダイオード２１４が内蔵されている。ｎチャネルＭＯＳＦＥＴ２１１とレベルシフト抵抗２１２との接続点は、レベルアップ回路２１０の出力部２１５である。
レベルシフト抵抗２１２の他端は、Ｈ−ＶＤＤに接続されている。レベルシフト抵抗２１２に並列にダイオード２１３が接続されている。ダイオード２１３は、Ｈ−ＶＤＤの電位がＧＮＤの電位よりも大幅に低電位になったときに（過大な負のサージ電圧（以下、負サージ電圧とする）が印加されたとき）、レベルシフト抵抗２１２が破壊されることを防止するためや、次段のハイサイド回路部２１７のＣＭＯＳ回路の保護クランプのために配置されている。また、ダイオード２１３は、ｎチャネルＭＯＳＦＥＴ２１１のオン動作時にＨ−ＶＤＤに過電圧が印加された場合に、後述するハイサイド回路部２１７のＣＭＯＳ回路のゲートに過大な電圧が印加されることを防止する機能を有する。ダイオード２１３には、通常はツェナーダイオードが多用される。
レベルアップ回路２１０の周辺回路として、レベルアップ回路２１０の前段にローサイド回路部２１６がローサイド制御回路部内に配置され、後段にハイサイド回路部２１７がハイサイド制御回路部内に配置されている。ローサイド回路部２１６およびハイサイド回路部２１７は、ともに、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とを相補うように接続したＣＭＯＳ回路を備えている。ローサイド回路部２１６のＣＭＯＳ回路のゲートは、Ｈ−ＩＮに接続され、外部から伝達される入力信号の入力を受ける。ローサイド回路部２１６のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴのソースはＬ−ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴのソースは接地されている。なお、ローサイド回路部２１６およびハイサイド回路２１７はＣＭＯＳ回路以外の伝達回路を備えている場合もある。
ローサイド回路部２１６のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点（出力端子）は、ｎチャネルＭＯＳＦＥＴ２１１のゲートに接続され、レベルアップ回路２１０へ入力信号を伝達する。ハイサイド回路部２１７のＣＭＯＳ回路のゲートは、レベルアップ回路２１０の出力部２１５に接続され、レベルアップ回路２１０から伝達される入力信号の入力を受ける。ハイサイド回路部２１７のＣＭＯＳ回路（以下、第２ＣＭＯＳ回路とする）のｐチャネルＭＯＳＦＥＴ（以下、第２ｐチャネルＭＯＳＦＥＴとする）１３０ａのソースはＨ−ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴ（以下、第２ｎチャネルＭＯＳＦＥＴとする）１３０ｂのソースはＶｓに接続されている。ハイサイド回路部２１７のＣＭＯＳ回路を構成する第２ｐチャネルＭＯＳＦＥＴ１３０ａと第２ｎチャネルＭＯＳＦＥＴ１３０ｂとの接続点は、Ｈ−ＯＵＴに接続され、ＨＶＩＣへ入力信号を伝達する。
このようなレベルアップ回路２１０では、Ｈ−ＩＮからの入力信号がローサイド回路部２１６のＣＭＯＳ回路のゲートに入力されると、その信号はローサイド回路部２１６のＣＭＯＳ回路を経由してレベルアップ回路２１０のｎチャネルＭＯＳＦＥＴ２１１のゲートに入力される。この入力信号の入力を受けてｎチャネルＭＯＳＦＥＴ２１１がオン・オフし、レベルアップ回路２１０の出力部２１５から出力信号が出力され、ハイサイド回路部２１７のＣＭＯＳ回路のゲートに入力される。この入力信号の入力を受けてハイサイド回路部２１７のＣＭＯＳ回路がオン・オフし、ハイサイド回路部２１７のＣＭＯＳ回路の出力信号（レベルアップ回路２１０によりレベルアップされた信号）がＨ−ＯＵＴから出力される。この出力信号は、Ｖｓ端子１１１の電位を基準とした信号に変換され、上アームのＩＧＢＴ１１５のゲートに入力される。この入力信号の入力を受けてハーフブリッジ回路の上アームのＩＧＢＴ１１５がオン・オフする。
図９に示すように、レベルダウン回路２２０は、ｐチャネルＭＯＳＦＥＴ２２１、レベルシフト抵抗２２２およびダイオード２２３を備える。ｐチャネルＭＯＳＦＥＴ２２１のドレインはレベルシフト抵抗２２２の一端に接続され、ソースはＨ−ＶＤＤに接続されている。ｐチャネルＭＯＳＦＥＴ２２１には、ｐチャネルＭＯＳＦＥＴ２２１に逆並列に接続されたボディーダイオード２２４が内蔵されている。ｐチャネルＭＯＳＦＥＴ２２１とレベルシフト抵抗２２２との接続点は、レベルダウン回路２２０の出力部２２５である。
レベルシフト抵抗２２２の他端は、接地されている。レベルシフト抵抗２２２に並列にダイオード２２３が接続されている。ダイオード２２３は、Ｈ−ＶＤＤの電位がＧＮＤの電位よりも大幅に低電位になったときに、レベルシフト抵抗２２２が破壊されることを防止する機能を有する。また、ダイオード２２３は、ｐチャネルＭＯＳＦＥＴ２２１のオン動作時にＨ−ＶＤＤに過電圧が印加された場合に、後述するローサイド回路部２２７のＣＭＯＳ回路のゲートに過電圧が印加されることを防止する機能を有する。
レベルダウン回路２２０の周辺回路として、レベルダウン回路２２０の前段にハイサイド回路部２２６がハイサイド制御回路部内に配置され、後段にローサイド回路部２２７がローサイド制御回路部内に配置されている。ハイサイド回路部２２６およびローサイド回路部２２７は、ともに、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とを相補うように接続したＣＭＯＳ回路を備えている。ハイサイド回路部２２６のＣＭＯＳ回路のゲートは、異常信号１１０に基づいて形成されたアラーム信号の入力を受ける。ハイサイド回路部２２６のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴのソースはＨ−ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴのソースはＶｓに接続されている。なお、ローサイド回路部２２７およびハイサイド回路２２６はＣＭＯＳ回路以外の伝達回路を備えている場合もある。
ハイサイド回路部２２６のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点（出力端子）は、ｐチャネルＭＯＳＦＥＴ２２１のゲートに接続され、レベルダウン回路２２０へ入力信号を伝達する。ローサイド回路部２２７のＣＭＯＳ回路のゲートは、レベルダウン回路２２０の出力部２２５に接続され、レベルダウン回路２２０から伝達される入力信号の入力を受ける。ローサイド回路部２２７のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴのソースはＬ−ＶＤＤに接続され、ｎチャネルＭＯＳＦＥＴのソースは接地されている。ローサイド回路部２２７のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点は、ＡＬＭ−ＯＵＴに接続され、ＡＬＭ−ＯＵＴから外部へ出力信号を出力する。
このようなレベルダウン回路２２０では、異常信号１１０に基づくアラーム信号がハイサイド回路部２２６のＣＭＯＳ回路のゲートに入力されると、その信号はハイサイド回路部２２６のＣＭＯＳ回路を経由してレベルダウン回路２２０のｐチャネルＭＯＳＦＥＴ２２１のゲートに入力される。この入力信号の入力を受けてｐチャネルＭＯＳＦＥＴ２２１がオン・オフし、レベルダウン回路２２０の出力部２２５から出力信号が出力され、ローサイド回路部２２７のＣＭＯＳ回路のゲートに入力される。この入力信号の入力を受けてローサイド回路部２２７のＣＭＯＳ回路がオン・オフし、ローサイド回路部２２７のＣＭＯＳ回路の出力信号（レベルダウン回路２２０によりレベルダウンされたアラーム信号）がＡＬＭ−ＯＵＴから出力される。
次に、従来のＨＶＩＣの断面構造について、図７〜１０を参照しながら説明する。図１０は、従来の高耐圧集積回路装置の構造を示す断面図である。図１０には、自己分離型のＨＶＩＣ１８０の各構成部のうち、ローサイド制御回路部１８１のロジック部、ハイサイド制御回路部１８２のロジック部および高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）１８３の要部を示す。図１０の上方に図示された断面図右側から、下方に図示された断面図左側まで続く矢印は、上方に図示された断面図と下方に図示された断面図とがつながった１つのｐ型半導体基板１０１（半導体チップ）であることを示している（図１，３〜６，１１においても同様）。
図１０に示すように、従来のＨＶＩＣ１８０において、ＧＮＤに接続されたｐ型半導体基板１０１のおもて面の表面層には、ｎ-型ウエル領域１０２，１０４、ｎ型ウエル領域１０３およびｐ型ウエル領域１０５がそれぞれ選択的に設けられている。ｎ-型ウエル領域１０４はｎ型ウエル領域１０３の周囲を囲み、ｎ-型ウエル領域１０２はｎ-型ウエル領域１０４の外側（ｎ型ウエル領域１０３側に対して反対側）に設けられている。ｐ型ウエル領域１０５は、ｎ-型ウエル領域１０２とｎ-型ウエル領域１０４との間に設けられている。
ｎ-型ウエル領域１０２には、ローサイド制御回路部１８１として、ハーフブリッジ回路の下アームのＩＧＢＴ１１４にゲート信号を出力する第１ＣＭＯＳ回路（ｐチャネルＭＯＳＦＥＴ（以下、第１ｐチャネルＭＯＳＦＥＴとする）１２０ａおよびｎチャネルＭＯＳＦＥＴ（以下、第１ｎチャネルＭＯＳＦＥＴとする）１２０ｂ）が配置される。また、図示省略するが、ｎ-型ウエル領域１０２には、ローサイド制御回路部１８１として、レベルシフト回路の周辺回路であるローサイド回路部２１６，２２７などが配置される。
ｎ型ウエル領域１０３には、ハイサイド制御回路部１８２として、レベルシフト回路やレベルシフト回路の周辺回路であるハイサイド回路部２１７，２２６などが配置される。図１０には、レベルアップ回路２１０のハイサイド回路部２１７のロジック部を構成する第２ＣＭＯＳ回路（第２ｐチャネルＭＯＳＦＥＴ１３０ａおよび第２ｎチャネルＭＯＳＦＥＴ１３０ｂ）を示す。レベルアップ回路２１０を構成するｎチャネルＭＯＳＦＥＴ２１１は、ｎ型ウエル領域１０３から、ＨＶＪＴ１８３であるｎ-型ウエル領域１０４、およびｎ-型ウエル領域１０４に接するｐ型ウエル領域１０５にわたって配置される。
レベルアップ回路２１０を構成するｎチャネルＭＯＳＦＥＴ２１１は、ｎ型ウエル領域１０３、ｎ-型ウエル領域１０４、ｐ型ウエル領域１０５、ｎ+型領域１４１，１４４，１６１、ｐ+型コンタクト領域１４３、ゲート電極１４８、ソース電極１４５およびドレイン電極１６２を備える。ｐ型ウエル領域１０５はベース領域として機能する。ｎ+型領域１４４はソース領域として機能する。ｎ+型領域１６１はドレイン領域として機能する。符号１４６，１４７はそれぞれピックアップ電極およびｐ+型コンタクト領域である。符号１４２はピックアップ電極である。
具体的には、ｐ型ウエル領域１０５の内部に、ｎ+型領域１４４およびｐ+型コンタクト領域１４３，１４７がそれぞれ選択的に設けられている。ｎ型ウエル領域１０３の内部に、ｎ+型領域１４１が選択的に設けられている。ｐ型ウエル領域１０５の、ｎ+型領域１４４とｎ+型領域１４１（ｎ+型領域１４１に接するｎ型ウエル領域１０３およびｎ-型ウエル領域１０４からなるｎ型領域）とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極１４８が設けられている。ソース電極１４５は、ｎ+型領域１４４およびｐ+型コンタクト領域１４３に接する。
ソース電極１４５はＧＮＤに接続されている。ドレイン電極１６２は、ｎ+型領域１４１に接する。また、ドレイン電極１６２は、表面金属配線（不図示）によってレベルシフト抵抗２１２（図１０には不図示）に接続され、レベルシフト抵抗２１２を介してＨ−ＶＤＤに電気的に接続されている。また、ドレイン電極１６２とレベルシフト抵抗２１２との接続部がレベルアップ回路２１０の出力部２１５となる。この出力部２１５からの出力は、レベルシフト用のｎチャネルＭＯＳＦＥＴのオン時は低電位であり、オフ時には高電位となる。このため、ＨＶＩＣ１８０は、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。
符号１２２〜１２５は、それぞれ、第１ｐチャネルＭＯＳＦＥＴ１２０ａのｎ+型コンタクト領域、ｐ+型ソース領域、ｐ+型ドレイン領域およびゲート電極である。符号１２１，１２６〜１２９は、それぞれ、第１ｎチャネルＭＯＳＦＥＴ１２０ｂのｐ型オフセット領域、ｎ+型ドレイン領域、ｎ+型ソース領域、ｐ+型コンタクト領域およびゲート電極である。符号１３２〜１３５は、それぞれ、第２ｐチャネルＭＯＳＦＥＴ１３０ａのｎ+型コンタクト領域、ｐ+型ソース領域、ｐ+型ドレイン領域およびゲート電極である。符号１３１，１３６〜１３９は、それぞれ、第２ｎチャネルＭＯＳＦＥＴ１３０ｂのｐ型オフセット領域、ｎ+型ドレイン領域、ｎ+型ソース領域、ｐ+型コンタクト領域およびゲート電極である。Ｈ−ＯＵＴ、Ｌ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶｓおよびＧＮＤは、それぞれ、図７に示すＨ−ＯＵＴ、Ｌ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶｓおよびＧＮＤと対応する端子である。
このようなＨＶＩＣ１８０を駆動素子とするスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）で構成されたハーフブリッジ回路を組み合わせて構成されるブリッジ回路は、モータ制御用のインバータのほか、大容量のプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。これらモータや照明などは上述したようにＬ負荷１１８となる。このため、ＨＶＩＣ１８０は、プリント基板上の配線やＬ負荷１１８までのケーブル等による寄生インダクタンス成分等の悪影響を受ける。
具体的には、この寄生インダクタンス成分等の悪影響により、上アームのＩＧＢＴ１１５がオフするときや、下アームのＩＧＢＴ１１４がオンとなるスイッチング時に、Ｖｓ端子１１１の電位（ハイサイド回路部２１７，２２６の基準電位）やＨ−ＶＤＤの電位（Ｖｓ端子１１１の電位を基準とする電位）はＧＮＤの電位（０Ｖ）に対して負電位側へ変動する。例えば、上アームＩＧＢＴ１１５をオフするタイミングでＶｓ端子１１１には、ＧＮＤの電位に対して負電位となる負サージ電圧ＶS0が印加される。この負サージ電圧ＶS0は、下記（１）式を用いて算出することができる。下記（１）式において、Ｌ0はＬ負荷１１８のインダクタンス値であり、ＩはＩＧＢＴ１１５に流れる電流値である。
ＶS0＝Ｌ0×ｄＩ／ｄｔ ・・・（１）
Ｖｓ端子１１１に印加された負サージ電圧ＶS0が［ＧＮＤの電位−（Ｖspy＋Ｖfd）］よりも低くなると、自己分離型のＨＶＩＣ１８０（チップ）の寄生ｐｎダイオード１５１，１５２が導通し始める。寄生ｐｎダイオード１５１は、ｐ型半導体基板１０１とｎ型ウエル領域１０３とからなる。寄生ｐｎダイオード１５２は、ｐ型ウエル領域１０５とｎ-型ウエル領域１０４からなる。Ｖspyはハイサイド駆動電源である低電圧電源１１３または図示しないブートストラップコンデンサの両端間のバッテリ電圧である。Ｖfdは寄生ｐｎダイオード１５１，１５２の順方向電圧降下である。
Ｖｓ端子１１１の電位が大きくマイナス方向に引かれた場合には、ＨＶＩＣ１８０（チップ）に過電流が流れる。その結果、ＨＶＩＣ１８０を構成するハイサイド制御回路部の誤動作やラッチアップを引き起こし、ＨＶＩＣ１８０が故障や破壊に至る虞がある。Ｖｓ端子１１１に印加される負サージ電圧ＶS0は、Ｌ負荷１１８のインダクタンス値やＨＶＩＣ１８０に流れる電流によっても異なるが、およそ−２０Ｖ〜−１００Ｖ程度であり、その印加期間はおよそ数百ｎｓから１μｓ程度である。
このようなＨＶＩＣとして、出力ノードでの過大な負のスイング（負サージ電圧が印加されること）を見込んでハーフブリッジ型のパワートランジスタを駆動するＨＶＩＣを保護するために、ＨＶＩＣチップ内の寄生ダイオードと直列に接続され、かつＨＶＩＣチップの基板と接地電位端子との間に配置され、出力ノードでの負の電圧過渡現象に起因してＨＶＩＣの寄生ダイオードに流れる負電圧スパイク（負サージ）中の電流を制限する抵抗器を備えた回路が提案されている（例えば、下記特許文献１参照。）。
また、別のＨＶＩＣとして、レベルシフト回路に属するスイッチング素子のドレイン電極と増幅器（ＣＭＯＳ回路）に属するＭＯＳトランジスタのゲート電極との間にダイオードを挿入することで、定格耐圧を超えて印加される負の電圧（逆バイアス）の悪影響を減殺する装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、スイッチング素子を逆流する電流によって、増幅器の動作が悪影響を受けることを防止している。
また、別のＨＶＩＣとして、高電圧電源の高電位側と低電位（接地電位）側との間に、高電圧電源の高電位側から、レベルシフト抵抗、電流制限抵抗、および、レベルアップ回路を構成するスイッチング素子（ドレインが高電位側）の順に直列接続され、レベルシフト抵抗と電流制限抵抗との間をレベルアップ回路の出力部とする装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、Ｖｓ端子の電位を基準とするレベルシフト回路の低電圧電源の高電位側（Ｈ−ＶＤＤ）と低電位側（ＧＮＤ）との間の電流経路に電流制限抵抗を接続することで、レベルアップ回路を構成するｎチャネルＭＯＳＦＥＴのボディーダイオードやＨＶＩＣの寄生ｐｎダイオード自体が過電流により破壊に至ることや、レベルシフト回路の電流容量の小さい箇所が過電流により破壊に至ることを防止している。
また、別のＨＶＩＣとして、次の装置が提案されている。ｐ型半導体基板の表面層に、ハイサイド回路部が設けられるｎ型ウエル領域が設けられている。このｎ型ウエル領域内に、ハイサイド回路部のロジック部を構成するＣＭＯＳ回路のｎチャネルＭＯＳＦＥＴを設けるためのｐ型オフセット領域が設けられ、かつｐ型オフセット領域に隣接してＶｓの電位のｐ+型不純物領域が設けられている。さらに、ハイサイド回路部が設けられるｎ型ウエル領域内には、ハイサイド回路部のロジック部を構成するＣＭＯＳ回路周辺に、Ｈ−ＶＤＤの電位のｎ+型不純物領域およびｐ+型不純物領域が設けられている（例えば、下記特許文献４参照。）。
下記特許文献４では、ハイサイド回路部を構成するｎ型ウエル領域にｎ+型不純物領域およびｐ+型不純物領域を設けて、これらの不純物領域をＨ−ＶＤＤの電位またはＶｓの電位に固定することで、ＧＮＤの電位の領域からｎ型ウエル領域へ流れ込んだ正孔電流をｐ型ウエル領域に流れ込む前に吸収する。これによって、Ｖｓ端子の電位を基準とするハイサイド回路部のロジック部での負サージ電圧印加に起因した寄生動作を防止し、寄生サイリスタのラッチアップを回避している。
また、別のＨＶＩＣとして、次の装置が提案されている。ｐ型半導体基板の表面層に、ハイサイド浮遊電位領域であるｎ型領域と、高耐圧接合終端領域となるｎ-型領域と、ローサイド電源（Ｌ−ＶＤＤ）電位領域であるｎ型領域と、を備え、このローサイド電源電位領域にローサイド回路部が配置されている。高耐圧接合終端領域には、ピックアップ電極とのオーミックコンタクト（電気的接触部）を形成するユニバーサルコンタクト領域が設けられている。ユニバーサルコンタクト領域は、ｐ型半導体基板表面に沿ってｐ+型領域とｎ+型領域とを交互に繰り返し、かつ互いに接するように配置した構成を有する（例えば、下記特許文献５参照。）。
下記特許文献５では、負サージ電圧印加によって動作する寄生ダイオードによるハイサイド回路部やローサイド回路部への少数キャリアの引き抜き効果を高めるため、ＨＶＪＴ（高耐圧接合終端領域）を構成する高電位のｎ-型領域とＧＮＤ電位のｐ型領域とのピックアップをユニバーサル電極化することが開示されている。これによって、下記特許文献５では、ＨＶＩＣに負サージ電圧が印加された場合に、ローサイド制御回路部に流れ込むキャリア量を低減し、ローサイド制御回路部のロジック部における誤動作やラッチアップによる破壊を防止している。
しかしながら、上述した従来のＨＶＩＣには次の問題がある。図７に示すスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）とＨＶＩＣとが接続されてなる電力変換装置において、高電圧電源（主回路電源）の高電位側Ｖｓｓが１２００Ｖ程度であり、ＨＶＩＣのＨ−ＶＤＤの電位がＶｓの電位に対して２０Ｖ程度高い場合を例に説明する。ハーフブリッジ回路の上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフしている際には、上アームのＩＧＢＴ１１５からＬ負荷１１８へ向かって電流が流れる。
この状態から上アームのＩＧＢＴ１１５がオフすると、Ｌ負荷１１８が電力変換装置に流れる電流を維持しようとする（Ｌ負荷１１８によって交流電圧に対して電流位相が遅れる）ため、ＧＮＤから下アームのＩＧＢＴ１１４に並列に接続されたＦＷＤ１１６を経由してＬ負荷１１８に電流が流れた状態となる。これにより、Ｖｓ端子１１１の電位がＧＮＤ電位よりも低くなり、例えば−１００Ｖ程度になる。Ｖｓ端子１１１の電位が−１００Ｖ程度となった場合、上述したようにＨ−ＶＤＤの電位はＶｓの電位に対して２０Ｖ程度高いため、−８０Ｖ（＝−１００Ｖ＋２０Ｖ）程度となる。
図１０に示す従来のＨＶＩＣ１８０の構造では、ｐ型半導体基板１０１およびｐ型ウエル領域１０５がＧＮＤ電位にある。そのため、レベルアップ回路２１０のハイサイド回路部２１７のロジック部のＣＭＯＳ回路を構成するｎ型ウエル領域１０３およびｎ-型ウエル領域１０４がともにＧＮＤ電位よりも低くなるまでＶｓ端子１１１の電位が低下した場合、寄生ｐｎダイオード１５１，１５２が順方向バイアスとなり大電流が流れる。この大電流によって、ＨＶＩＣ１８０のハイサイド回路部２１７，２２６やローサイド回路部２１６，２２７が誤動作したり、ラッチアップによる破壊に至ったりする。
寄生動作によって誤動作や破壊が生じることについて、下記特許文献１には、電流を制限する抵抗器を基板とグランド端子との間に接続することで電流量を抑制しているが、それ以外の箇所に抵抗器を接続することについて記載されていない。また、この抵抗器はポリシリコン層で形成されているため、負サージ電圧による大きなパルス電流（数Ａ〜数十Ａ）が過渡的にＶｓ端子とグランド端子との間の寄生ダイオードに流れた際に、抵抗器を構成するポリシリコン層が過電流により熱溶解し破壊に至る虞がある。
下記特許文献２には、Ｌ負荷によってＨ−ＶＤＤの電位が負電位になった場合に、レベルシフト回路を構成するＭＯＳＦＥＴのボディーダイオードやＨＶＩＣの寄生ｐｎダイオードの電流を制限するための抵抗やレイアウトについて記載されていない。下記特許文献３には、Ｖｓ端子の電位を基準とするハイサイド制御回路部のロジック部を構成するＣＭＯＳ回路や、ＧＮＤの電位を基準とするローサイド制御回路部のロジック部を構成するＣＭＯＳ回路の寄生動作による誤動作（誤反転）を防止することについて記載されていない。下記特許文献４には、ローサイド制御回路部のロジック部を構成するＣＭＯＳ回路の寄生動作による誤動作を防止することについて記載されていない。
また、下記特許文献５において、本発明者は、ハイサイド制御回路部やローサイド制御回路部への少数キャリア注入量を低減させることについて言及している。ハイサイド制御回路部やローサイド制御回路部に少数キャリアが注入された場合、ハイサイド制御回路部やローサイド制御回路部のロジック部を構成するＣＭＯＳ回路の寄生動作によって、ＨＶＩＣが誤動作したり、ラッチアップによる破壊を起こしたりするからである。以下に、従来のＨＶＩＣ１８０のローサイド制御回路部１８１およびハイサイド制御回路部１８２のロジック部を構成するＣＭＯＳ回路の寄生動作による誤動作について説明する。
図１１は、図１０の高耐圧集積回路装置にＨ−ＶＤＤを経由して負サージ電圧が印加されたときの電子および正孔の挙動を示す説明図である。図１１では、レベルアップ回路（図１０のｎチャネルＭＯＳＦＥＴ２１１）の構成を図示省略する。Ｖｓ端子１１１（図７参照）を経由してＨ−ＶＤＤに負サージ電圧が印加された場合、寄生ｐｎダイオード１５２に順方向電流が流れる。このとき、寄生ｐｎダイオード１５２のアノード領域であるｐ型ウエル領域１０５に、カソード領域であるｎ-型ウエル領域１０４から少数キャリア（電子）が注入される。
ｐ型ウエル領域１０５に注入された電子はｐ型ウエル領域１０５の内部に設けられたｐ+型コンタクト領域１４３からはほぼ引き抜かれず、ｐ型ウエル領域１０５の外側（チップ外周側）に接するｎ-型ウエル領域１０２へ流れ込み、ｎ-型ウエル領域１０２の内部の、ｎ-型ウエル領域１０２よりも例えば１５Ｖ程度電位の高いｎ+型コンタクト領域１２２に向かって流れる。その過程において、ローサイド制御回路部１８１のロジック部を構成するＣＭＯＳ回路（第１ｐチャネルＭＯＳＦＥＴ１２０ａおよび第１ｎチャネルＭＯＳＦＥＴ１２０ｂ）が設けられているｎ-型ウエル領域１０２の内部に存在する寄生抵抗１５３の電圧降下が生じる。
この寄生抵抗１５３の電圧降下により、第１ｐチャネルＭＯＳＦＥＴ１２０ａのｐ+型ドレイン領域１２４付近におけるｎ-型ウエル領域１０２の電位が引き下げられる。その結果、ローサイド制御回路部１８１においてロジック部を構成する第１ｐチャネルＭＯＳＦＥＴ１２０ａのｐ+型ドレイン領域１２４をエミッタとし、ｎ-型ウエル領域１０２をベースとし、ｐ型半導体基板１０１をコレクタとする寄生ｐｎｐバイポーラトランジスタ１５４がオンする。このため、Ｌ−ＯＵＴの出力論理が反転するなどの誤動作や、ローサイド制御回路部１８１がラッチアップすることにより破壊に至る虞がある。
一方、ｎ-型ウエル領域１０４にはｐ型ウエル領域１０５から少数キャリア（正孔）が注入される。ｎ-型ウエル領域１０４に入り込んだ正孔は、ｎ型ウエル領域１０３へ流れ込み、さらにハイサイド制御回路部１８２のロジック部を構成する第２ｐチャネルＭＯＳＦＥＴ１３０ａのｐ+型ソース領域１３３およびｐ+型ドレイン領域１３４に流入したり、第２ｎチャネルＭＯＳＦＥＴ１３０ｂが設けられたｐ型オフセット領域１３１に流入したりする。これにより、第２ｎチャネルＭＯＳＦＥＴ１３０ｂのｎ+型ソース領域１３７をエミッタとし、ｐ型オフセット領域１３１をベースとし、ｎ型ウエル領域１０３をコレクタとする寄生ｎｐｎトランジスタ（不図示）がオンする。このため、ハイサイド制御回路部１８２のロジック部の誤動作やラッチアップにより破壊に至る虞がある。
特許第３３４６７６３号公報 特開２００１−２５２３５号公報 特開２００８−３０１１６０号公報 特許第５０７２０４３号公報 特許第５０９９２８２号公報
この発明は、上述した従来技術による問題点を解消するため、誤動作や破壊を防止することができる高耐圧集積回路装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。第１導電型の半導体基板の一方の主面側に、第１の第２導電型ウエル領域が設けられている。前記半導体基板の一方の主面側に、前記第１の第２導電型ウエル領域と離して、第２の第２導電型ウエル領域が設けられている。前記第１の第２導電型ウエル領域には、第１回路部が設けられている。前記第１回路部には、第１電位を基準とする第１低電圧電源から前記第１電位よりも高い第２電位が供給される。前記第２の第２導電型ウエル領域には、第２回路部が設けられている。前記第２回路部には、第３電位を基準とする第２低電圧電源から前記第３電位よりも高い第４電位が供給される。前記第１の第２導電型ウエル領域と接して、第１導電型ウエル領域が設けられている。前記第１導電型ウエル領域は、前記第１の第２導電型ウエル領域の周囲を囲み、前記半導体基板に接する。前記第１導電型ウエル領域の内部に、第１導電型半導体領域が選択的に設けられている。前記第１電位が供給される第１電極は、前記第１導電型半導体領域に接する。前記第１導電型ウエル領域の、前記第１導電型半導体領域よりも前記第２の第２導電型ウエル領域側に、前記第１導電型半導体領域と離して、第２導電型半導体領域が選択的に設けられている。前記第２電位が供給される第２電極は、前記第２導電型半導体領域と接する。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第２の第２導電型ウエル領域の周囲を囲み、前記第１導電型ウエル領域と前記第２の第２導電型ウエル領域との間に該両者に接して設けられ、前記第２の第２導電型ウエル領域よりも不純物濃度の低い第３の第２導電型領域を備えることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第３の第２導電型領域と前記第１導電型半導体領域との間には、前記第２電極が配置されていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１導電型ウエル領域の不純物濃度、または、前記第１導電型ウェル領域と前記第３の第２導電型領域とのｐｎ接合と前記第２導電型半導体領域との間の距離、もしくはその両方は、前記ｐｎ接合から広がる空乏層が前記第２導電型半導体領域に到達しないように設定されていることを特徴とする。
上述した発明によれば、ハイサイド側の第２回路を囲む高耐圧接合終端領域を構成する第１部分と第１導電型ウエル領域との間のｐｎ接合部と、第１導電型ウエル領域に設けられた第１電位（最低電位）の第１導電型半導体領域との間に、第１電位よりも高い第２電位（または内部電源や分圧抵抗の分圧点の電位）に固定された第２導電型半導体領域を設けることで、負サージ電圧発生時（第４電位または第３電位が負電位になったとき）に生じる寄生ダイオード（第１部分と第１導電型ウエル領域とからなる寄生のｐｎ接合部）動作によりローサイド側の第１回路部に流れ込む電子を当該第２導電型半導体領域から第２電極へ引き抜くことができる。これにより、第１電位の端子および第２電位の端子（または内部電源や分圧抵抗の分圧点）に接続されたローサイド側の第１回路部のロジック部の誤動作やラッチアップによる破壊を防止することができる。
また、上述した発明によれば、第１導電型ウエル領域の、第１電位よりも高い第２電位に固定された第２導電型半導体領域直下の部分がピンチ抵抗となるため、負サージ電圧発生時に、第１電位の第１導電型ウエル領域をアノードとし、第４電位の第２導電型ウエル領域（第２の第２導電型ウエル領域および第１部分）をカソードとする寄生ダイオードのアノード抵抗が高くなる。これにより、第４電位の端子および第３電位の端子に接続されたハイサイド側の第２回路部へ流れ込む正孔注入量を低減することができ、第２回路部のロジック部の誤動作やラッチアップによる破壊を防止することができる。
本発明にかかる半導体集積回路装置によれば、ハイサイド制御回路部やローサイド制御回路部の誤動作や破壊を防止することができるという効果を奏する。
実施の形態１にかかる高耐圧集積回路装置の断面構造を示す断面図である。 図１の高耐圧集積回路装置の平面構造を示す平面図である。 図１の高耐圧集積回路装置にＨ−ＶＤＤを経由して負サージ電圧が印加されたときの電子および正孔の挙動を示す説明図である。 実施の形態２にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 実施の形態３にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 実施の形態４にかかる高耐圧集積回路装置の要部の構造を示す断面図である。 高耐圧集積回路装置の接続構成を示す回路図である。 レベルアップ回路の構成を示す回路図である。 レベルダウン回路の構成を示す回路図である。 従来の高耐圧集積回路装置の構造を示す断面図である。 図１０の高耐圧集積回路装置にＨ−ＶＤＤを経由して負サージ電圧が印加されたときの電子および正孔の挙動を示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体集積回路装置の構造について、自己分離型の高耐圧集積回路装置（ＨＶＩＣ）を例に図１，２，７〜９を参照しながら説明する。図１は、実施の形態１にかかる高耐圧集積回路装置の断面構造を示す断面図である。図２は、図１の高耐圧集積回路装置の平面構造を示す平面図である。実施の形態１にかかるＨＶＩＣ８０は、図７に示す電力変換装置を構成するＨＶＩＣに対応する駆動素子であり、ハーフブリッジ回路のＩＧＢＴ１１４，１１５のオン・オフを制御する機能を有する。
ＨＶＩＣ８０の接続構成（電力変換装置の回路構成）、ＨＶＩＣ８０のレベルシフト機能（レベルシフト回路）の回路構成、および、ＨＶＩＣ８０によるＩＧＢＴ１１４，１１５の駆動方法は従来と同様であるため、説明を省略する（図７〜９の説明を参照）。図１には、ＨＶＩＣ８０の各構成部のうち、ローサイド制御回路部（第１回路部）８１のロジック部、ハイサイド制御回路部（第２回路部）８２のロジック部および高耐圧接合終端領域（ＨＶＪＴ）８３の要部を図示し、レベルシフト回路を図示省略する。
まず、ＨＶＩＣ８０の平面レイアウトについて説明する。図２に示すように、ｐ型半導体基板１には、ｎ-型ウエル領域（第１の第２導電型ウエル領域）２，４、ｎ型ウエル領域（第２の第２導電型ウエル領域）３およびｐ型ウエル領域（第１導電型ウエル領域）５がそれぞれ選択的に配置されている。図２には、ｎ-型ウエル領域２，４、ｎ型ウエル領域３、ｐ型ウエル領域５、ｐ+型コンタクト領域４３およびｎ+型コンタクト領域４４の平面レイアウトを示し、それ以外の構成を図示省略する。
ｎ-型ウエル領域２には、ＧＮＤの電位（接地電位：第１電位）を基準とする低電圧電源（第１低電圧電源）１１２からＧＮＤの電位よりも高電位のＬ−ＶＤＤの電位（第２電位）が供給（印加）されるローサイド制御回路部８１が配置される。ｎ型ウエル領域３には、Ｖｓの電位（第３電位）を基準とする低電圧電源（第２低電圧電源）１１３からＬ−ＶＤＤおよびＶｓよりも高電位のＨ−ＶＤＤの電位（第４電位）が供給されるハイサイド制御回路部８２が配置される。ｎ-型ウエル領域（第１部分）４とｐ型ウエル領域５のｎ-型ウエル領域４側の部分とでＨＶＪＴ８３が構成される。
ｎ-型ウエル領域４は、ｎ型ウエル領域３に接し、ｎ型ウエル領域３の周囲を囲む。すなわち、ｎ型ウエル領域３の周囲はＨＶＪＴ８３に囲まれている。ｎ-型ウエル領域２は、ｎ-型ウエル領域４の外側（ｎ型ウエル領域３側に対して反対側）に、ｎ-型ウエル領域４と離して配置されている。ｐ型ウエル領域５は、ｎ-型ウエル領域２とｎ-型ウエル領域４との間に配置されている。ｐ型ウエル領域５は、ｎ-型ウエル領域２に接してｎ-型ウエル領域２の周囲を囲む。また、ｐ型ウエル領域５は、ｎ-型ウエル領域４に接してｎ-型ウエル領域４の周囲を囲む。
ｐ型ウエル領域５には、ｎ-型ウエル領域４と離して、ｎ-型ウエル領域４の周囲を囲む例えば矩形環状のｐ+型コンタクト領域（第１導電型半導体領域）４３が配置されている。また、ｐ型ウエル領域５には、ｎ-型ウエル領域４とｐ+型コンタクト領域４３との間に、ｎ-型ウエル領域４およびｐ+型コンタクト領域４３と離して、ｎ-型ウエル領域４の周囲を囲む例えば矩形環状のｎ+型コンタクト領域（第２導電型半導体領域）４４が配置されている。すなわち、ｎ-型ウエル領域４の周囲はｎ+型コンタクト領域４４によって覆われ、ｎ+型コンタクト領域４４の周囲はｐ+型コンタクト領域４３によって覆われている。
次に、実施の形態１にかかるＨＶＩＣ８０の断面構造について説明する。図１に示すように、ｐ型半導体基板１は、ＧＮＤに接続されている。ｐ型半導体基板１のおもて面の表面層には、ｎ-型ウエル領域２，４、ｎ型ウエル領域３およびｐ型ウエル領域５がそれぞれ選択的に設けられている。ｎ-型ウエル領域２には、ローサイド制御回路部８１として、例えば、ハーフブリッジ回路の下アームのＩＧＢＴ１１４にゲート信号を出力する第１ＣＭＯＳ回路（第１ｐチャネルＭＯＳＦＥＴ１２０ａおよび第１ｎチャネルＭＯＳＦＥＴ１２０ｂ）を配置することができる。また、図示省略するが、ｎ-型ウエル領域２には、ローサイド制御回路部８１として、例えば、レベルシフト回路の周辺回路である図８で示すローサイド回路部２１６や図９で示すローサイド回路部２２７などが配置される。
第１ｐチャネルＭＯＳＦＥＴ１２０ａは、ｎ-型ウエル領域２、ｎ+型コンタクト領域２２、ｐ+型ソース領域２３、ｐ+型ドレイン領域２４およびゲート電極２５からなる一般的な横型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備える。具体的には、ｎ-型ウエル領域２の基板おもて面側の表面層には、ｎ+型コンタクト領域２２、ｐ+型ソース領域２３およびｐ+型ドレイン領域２４がそれぞれ選択的に設けられている。ｎ-型ウエル領域２の、ｐ+型ソース領域２３とｐ+型ドレイン領域２４とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極２５が設けられている。ソース電極７１は、ｐ+型ソース領域２３およびｎ+型コンタクト領域２２とオーミック接触している。また、ソース電極７１は、Ｌ−ＶＤＤに接続されている。ドレイン電極７２は、ｐ+型ドレイン領域２４とオーミック接触している。また、ドレイン電極７２は、Ｌ−ＯＵＴに接続されている。
第１ｎチャネルＭＯＳＦＥＴ１２０ｂは、ｐ型オフセット領域２１、ｎ+型ドレイン領域２６、ｎ+型ソース領域２７、ｐ+型コンタクト領域２８およびゲート電極２９からなる一般的な横型のＭＯＳゲート構造を備える。具体的には、ｎ-型ウエル領域２の基板おもて面側の表面層には、ベース領域であるｐ型オフセット領域２１が選択的に設けられている。ｐ型オフセット領域２１の内部には、ｎ+型ドレイン領域２６、ｎ+型ソース領域２７およびｐ+型コンタクト領域２８がそれぞれ選択的に設けられている。ｐ型オフセット領域２１の、ｎ+型ドレイン領域２６とｎ+型ソース領域２７とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極２９が設けられている。ソース電極７３は、ｎ+型ソース領域２７およびｐ+型コンタクト領域２８とオーミック接触している。ソース電極７３は、ＧＮＤに接続されている。ドレイン電極７４は、ｎ+型ドレイン領域２６とオーミック接触している。また、ドレイン電極７４は、第１ｐチャネルＭＯＳＦＥＴ１２０ａのドレイン電極７２に接続され、かつＬ−ＯＵＴに接続されている。
ｎ型ウエル領域３は、ｎ-型ウエル領域２とｎ型ウエル領域３との間に設けられたｎ-型ウエル領域４にその周囲を囲まれ、かつｎ-型ウエル領域４とｎ-型ウエル領域２との間においてｎ-型ウエル領域４の周囲を囲むｐ型ウエル領域５によってｎ-型ウエル領域２と電気的に分離されている。ｎ型ウエル領域３は、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位からＧＮＤの電位まで変動する中間電位（Ｖｓの電位）を基準とするハイサイド浮遊電位領域である。ｎ型ウエル領域３には、ハイサイド制御回路部８２として、図８で示すハイサイド回路部２１７や図９で示すハイサイド回路部２２６などが配置される。図１には、ハイサイド回路部２１７のロジック部を構成する第２ＣＭＯＳ回路（第２ｐチャネルＭＯＳＦＥＴ１３０ａおよび第２ｎチャネルＭＯＳＦＥＴ１３０ｂ）を示す。
第２ｐチャネルＭＯＳＦＥＴ１３０ａは、ｎ型ウエル領域３、ｎ+型コンタクト領域３２、ｐ+型ソース領域３３、ｐ+型ドレイン領域３４およびゲート電極３５からなる一般的な横型のＭＯＳゲート構造を備える。具体的には、ｎ型ウエル領域３の基板おもて面側の表面層には、ｎ+型コンタクト領域３２、ｐ+型ソース領域３３およびｐ+型ドレイン領域３４がそれぞれ選択的に設けられている。ｎ型ウエル領域３の、ｐ+型ソース領域３３とｐ+型ドレイン領域３４とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極３５が設けられている。ソース電極７５は、ｐ+型ソース領域３３およびｎ+型コンタクト領域３２とオーミック接触している。また、ソース電極７５は、Ｈ−ＶＤＤに接続されている。ドレイン電極７６は、ｐ+型ドレイン領域３４とオーミック接触している。また、ドレイン電極７６は、Ｈ−ＯＵＴに接続されている。
第２ｎチャネルＭＯＳＦＥＴ１３０ｂは、ｐ型オフセット領域３１、ｎ+型ドレイン領域３６、ｎ+型ソース領域３７、ｐ+型コンタクト領域３８およびゲート電極３９からなる一般的な横型のＭＯＳゲート構造を備える。具体的には、ｎ型ウエル領域３の基板おもて面側の表面層には、ベース領域であるｐ型オフセット領域３１が選択的に設けられている。ｐ型オフセット領域３１の内部には、ｎ+型ドレイン領域３６、ｎ+型ソース領域３７およびｐ+型コンタクト領域３８がそれぞれ選択的に設けられている。ｎ型ウエル領域３の、ｎ+型ドレイン領域３６とｎ+型ソース領域３７とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極３９が設けられている。ソース電極７７は、ｎ+型ソース領域３７およびｐ+型コンタクト領域３８とオーミック接触している。また、ソース電極７７は、Ｖｓに接続されている。ドレイン電極７８は、ｎ+型ドレイン領域３６とオーミック接触している。また、ドレイン電極７８は、第２ｐチャネルＭＯＳＦＥＴ１３０ａのドレイン電極７６に接続され、かつＨ−ＯＵＴに接続されている。
また、ｎ型ウエル領域３の基板おもて面側の表面層には、ｎ+型コンタクト領域４１が選択的に設けられている。ｎ+型コンタクト領域４１は、ｎ型ウエル領域３の電位をＶｓの電位を基準とするＨ−ＶＤＤの電位に固定する固定電位領域である。ｎ+型コンタクト領域４１は、ハイサイド制御回路部８２を囲む例えば矩形環状の平面形状を有する。第１ピックアップ電極４２は、ｎ+型コンタクト領域４１とオーミック接触している。また、第１ピックアップ電極４２は、Ｈ−ＶＤＤに接続され、かつ第２ｐチャネルＭＯＳＦＥＴ１３０ａのソース電極７５に電気的に接続されている。第１ピックアップ電極４２は、ＨＶＪＴ８３よりもハイサイド制御回路部８２側に配置される。
第１ピックアップ電極４２と後述する第２ピックアップ電極（第１電極）４５との間に逆バイアスの電圧が印加されたときに、ｐ型ウエル領域５とｎ-型ウエル領域４との間のｐｎ接合からｐ型ウエル領域５およびｎ-型ウエル領域４に広がる空乏層によって空乏化される領域がＨＶＪＴ（高耐圧接合終端領域）８３となる。第１ピックアップ電極４２と第２ピックアップ電極４５との間に逆バイアスの電圧が印加されたときに、ｐ型ウエル領域５とｎ-型ウエル領域４との間のｐｎ接合から広がる空乏層がｐ型ウエル領域５の内部のｎ+型コンタクト領域４４に到達しないように、ｐ型ウエル領域５の不純物濃度や、ｎ+型コンタクト領域４４の配置（例えばｐ型ウエル領域５とｎ-型ウエル領域４との間のｐｎ接合と、ｎ+型コンタクト領域４４との間の距離など）、もしくはその両方が調整される。すなわち、ｎ-型ウエル領域４と、ｐ型ウエル領域５の、ｎ+型コンタクト領域４４よりもｎ-型ウエル領域４側の部分（第２部分）とでＨＶＪＴ８３が構成される。なお、ここで述べた逆バイアスの電圧値としては、ＨＶＩＣ８０の定格電圧である。定格電圧としては、例えば、ＡＣ１００Ｖ〜２５０Ｖの場合で６００Ｖ程度であり、ＡＣ４００Ｖの場合で１２００Ｖ程度である。
ｐ型ウエル領域５は、ｐ型半導体基板１の残部（ｐ型半導体基板１の裏面側の、ｎ-型ウエル領域２，４およびｎ型ウエル領域３が設けられていない部分）に接するように設けられている。ｐ型ウエル領域５は、後述するｐ+型コンタクト領域４３および第２ピックアップ電極４５を介してＧＮＤに電気的に接続され、ｐ型半導体基板１の電位をＧＮＤ電位に固定する固定電位領域である。すなわち、ｐ型ウエル領域５は、ＧＮＤおよびＬ−ＶＤＤ（またはローサイド制御回路部８１で生成された中間電位ライン）に接続されたｎ-型ウエル領域２と、Ｈ−ＶＤＤおよびＶｓに接続されたｎ型ウエル領域３およびｎ-型ウエル領域４とを電気的に分離する自己分離領域として機能する。ｐ型ウエル領域５の不純物濃度は、ｐ型半導体基板１の不純物濃度よりも高い。
ローサイド制御回路部８１で生成された中間電位とは、Ｌ−ＶＤＤの電位からＧＮＤの電位まで変動する浮遊電位であり、例えば、内部電源や分圧抵抗の分圧点である（以下、単に内部電源とする）。このように、ｐ型ウエル領域５は、ｎ型ウエル領域３の周囲を囲むｎ-型ウエル領域（例えばｎ-型ウエル領域２，４に代えて設けられた連続する１つのｎ-型ウエル領域）の、ローサイド制御回路部８１が設けられた領域よりもｎ型ウエル領域３側に、ｎ型ウエル領域３と離して、かつ当該ｎ-型ウエル領域を基板おもて面から深さ方向に貫通してｐ型半導体基板１の残部に接するように設けられていればよい。
ｐ型ウエル領域５の基板おもて面側の表面層には、ｐ+型コンタクト領域４３が選択的に設けられている。また、ｐ型ウエル領域５の基板おもて面側の表面層には、ｐ+型コンタクト領域４３とｎ-型ウエル領域４との間に、ｐ+型コンタクト領域４３およびｎ-型ウエル領域４と離して、ｎ+型コンタクト領域４４が選択的に設けられている。ｐ型ウエル領域５の不純物濃度は、ｐ+型コンタクト領域４３の不純物濃度よりも低い。ｐ+型コンタクト領域４３は、ＨＶＪＴ８３とｎ+型コンタクト領域４４との間には配置されない。すなわち、ｐ+型コンタクト領域４３は、ｎ+型コンタクト領域４４よりもローサイド制御回路部８１側に配置される。
第２ピックアップ電極４５は、ｐ+型コンタクト領域４３とオーミック接触している。また、第２ピックアップ電極４５は、ＧＮＤに接続され、かつ第１ｎチャネルＭＯＳＦＥＴ１２０ｂのソース電極７３に電気的に接続されている。第２ピックアップ電極４５は、ＨＶＪＴ８３よりもローサイド制御回路部８１側に配置される。また、第２ピックアップ電極４５は、ＨＶＪＴ８３とｎ+型コンタクト領域４４との間には配置されない。すなわち、第２ピックアップ電極４５は、後述する第３ピックアップ電極（第２電極）４６よりもローサイド制御回路部８１側に配置される。第３ピックアップ電極４６は、ｎ+型コンタクト領域４４とオーミック接触している。また、第３ピックアップ電極４６は、Ｌ−ＶＤＤまたは内部電源に接続されている。
第２ピックアップ電極４５と第３ピックアップ電極４６との間にＬ−ＶＤＤの電位に相当する電圧が印加された場合に、アバランシェによってブレークダウンしないように、ｐ型ウエル領域５の不純物濃度や、ｐ+型コンタクト領域４３とｎ+型コンタクト領域４４と間の間隔が調整される。図示省略するが、レベルアップ回路２１０を構成するｎチャネルＭＯＳＦＥＴ２１１は、ｎ-型ウエル領域４およびｐ型ウエル領域５に配置される。また、必要に応じて、ＩＧＢＴ１１５の過熱や過電流などの異常信号１１０に基づくアラーム信号をレベルダウンするレベルダウン回路２２０を、レベルアップ回路２１０と同様にｎ型ウエル領域３、ｎ-型ウエル領域４およびｐ型ウエル領域５に配置してもよい。
Ｌ−ＶＤＤとＧＮＤとの端子間には、ＨＶＩＣ８０の外部に外付けされた数百ｎＦの容量のコンデンサ１１９が設けられている。Ｈ−ＯＵＴ、Ｌ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶｓおよびＧＮＤは、それぞれ、図７に示すＨ−ＯＵＴ、Ｌ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶｓおよびＧＮＤと対応する端子である。Ｈ−ＯＵＴは、ハーフブリッジ回路の上アームのＩＧＢＴ１１５のゲートに接続され、ＩＧＢＴ１１５にゲート信号を供給する出力端子である。Ｌ−ＯＵＴは、ハーフブリッジ回路の下アームのＩＧＢＴ１１４のゲートに接続され、ＩＧＢＴ１１４にゲート信号を供給する出力端子である。Ｈ−ＶＤＤは、Ｖｓ端子１１１の電位を基準とする低電圧電源１１３の高電位側を接続する端子である。Ｌ−ＶＤＤは、ＧＮＤの電位を基準とする低電圧電源１１２の高電位側を接続する端子であり、Ｈ−ＶＤＤよりも低電位である。Ｖｓは、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位からＧＮＤの電位まで変動する中間電位の端子であり、ＩＧＢＴ１１４，１１５からなるハーフブリッジ回路の出力端子（Ｖｓ端子１１１）と同電位である。
次に、実施の形態１にかかるＨＶＩＣ８０の製造方法について説明する。まず、フォトリソグラフィおよびイオン注入を繰り返し複数回行い、ｐ型半導体基板１のおもて面の表面層に、ｎ-型ウエル領域２，４、ｎ型ウエル領域３およびｐ型ウエル領域５を形成するための不純物をそれぞれ選択的に導入する。次に、例えば、高温（１１００℃以上１２００℃以下程度）で熱処理を行い、導入した不純物を所定の深さに拡散し、ｎ-型ウエル領域２，４、ｎ型ウエル領域３およびｐ型ウエル領域５を形成する。ｎ-型ウエル領域２，４、ｎ型ウエル領域３は、例えばリン（Ｐ）のイオン注入により形成する。ｎ-型ウエル領域２，４は、例えば１回のイオン注入により同時に形成してもよい。ｐ型ウエル領域５は、例えばボロン（Ｂ）のイオン注入により形成する。ｎ-型ウエル領域２，４、ｎ型ウエル領域３およびｐ型ウエル領域５を形成する順序は種々変更可能である。
次に、フォトリソグラフィおよび例えばボロンのイオン注入により、ｎ-型ウエル領域２およびｎ型ウエル領域３の表面層にそれぞれｐ型オフセット領域２１，３１を形成するための不純物を選択的に導入する。次に、例えば、高温（１１００〜１２００℃程度）で熱処理を行い、導入した不純物を所定の深さに拡散し、ｐ型オフセット領域２１，３１を形成する。ｐ型オフセット領域２１，３１は、１回のイオン注入により同時に形成してもよいし、異なるイオン注入により個々に形成してもよい。次に、フォトリソグラフィおよび例えば砒素（Ａｓ）のイオン注入により、ｎ型ウエル領域３の表面層にｎ+型コンタクト領域４１を形成するための不純物を選択的に導入する。次に、例えば７５０℃以上９００℃以下程度の温度の熱処理により、導入した不純物を所定の深さに拡散し、ｎ+型コンタクト領域４１を形成する。ｎ+型コンタクト領域４１の表面不純物濃度を、例えば１×１０20／ｃｍ3程度としてもよい。
次に、フォトリソグラフィおよびイオン注入により、ｐ型ウエル領域５の表面層にｎ+型コンタクト領域４４を形成するための不純物を選択的に導入する。次に、熱処理により、ｎ+型コンタクト領域４４を所定の拡散深さにする。ｎ+型コンタクト領域４４は、例えばｎ+型コンタクト領域４１を形成するためのイオン注入によって、ｎ+型コンタクト領域４１と同時に形成してもよい。次に、フォトリソグラフィおよびイオン注入により、ｐ型ウエル領域５の表面層にｐ+型コンタクト領域４３を形成するための不純物を選択的に導入する。次に、熱処理により、導入した不純物を所定の深さに拡散し、ｐ+型コンタクト領域４３を形成する。
次に、フォトリソグラフィおよび例えば砒素（Ａｓ）のイオン注入により、ｎ-型ウエル領域２、ｎ型ウエル領域３およびｐ型オフセット領域２１，３１の表面層にそれぞれ所定のｎ+型領域を形成するための不純物を選択的に導入する。この１回のイオン注入により形成される各ｎ+型領域は、ローサイド制御回路部８１のｎ+型コンタクト領域２２、ｎ+型ドレイン領域２６およびｎ+型ソース領域２７と、ハイサイド制御回路部８２のｎ+型コンタクト領域３２、ｎ+型ドレイン領域３６およびｎ+型ソース領域３７である。次に、例えば７５０℃以上９００℃以下程度の温度の熱処理により、導入された不純物を所定の深さに拡散し、これらのｎ+型領域を形成する。これらのｎ+型領域の表面不純物濃度を、例えば１×１０20／ｃｍ3程度としてもよい。
次に、フォトリソグラフィおよび例えばフッ化ボロン（ＢＦ2）のイオン注入により、ｎ-型ウエル領域２、ｎ型ウエル領域３およびｐ型オフセット領域２１，３１の表面層にそれぞれ所定のｐ+型領域を形成するための不純物を選択的に導入する。この１回のイオン注入により形成される各ｐ+型領域は、ローサイド制御回路部８１のｐ+型ソース領域２３、ｐ+型ドレイン領域２４およびｐ+型コンタクト領域２８と、ハイサイド制御回路部８２のｐ+型ソース領域３３、ｐ+型ドレイン領域３４およびｐ+型コンタクト領域３８である。次に、熱処理により、導入された不純物を所定の深さに拡散し、これらのｐ+型領域を形成する。これらのｐ+型領域の表面不純物濃度を、１×１０20／ｃｍ3程度としてもよい。
ローサイド制御回路部８１の各ｎ+型領域および各ｐ+型領域を形成することにより、第１ｐチャネルＭＯＳＦＥＴ１２０ａおよび第１ｎチャネルＭＯＳＦＥＴ１２０ｂを構成する各半導体領域が形成される。ハイサイド制御回路部８２の各ｎ+型領域および各ｐ+型領域を形成することにより、第２ｐチャネルＭＯＳＦＥＴ１３０ａおよび第２ｎチャネルＭＯＳＦＥＴ１３０ｂを構成する各半導体領域が形成される。ｎ+型コンタクト領域４１、ｐ+型コンタクト領域４３、ｎ+型コンタクト領域４４、その他の各ｎ+型領域および各ｐ+型領域を形成する順序は種々変更可能である。また、各ｎ+型領域を形成する際の熱処理と各ｐ+型領域を形成する際の熱処理とを同時に行ってもよい。
次に、ローサイド制御回路部８１およびハイサイド制御回路部８２に形成したＭＯＳＦＥＴ（符号１２０ａ，１２０ｂ，１３０ａ，１３０ｂ）のゲート絶縁膜およびゲート電極２５，２９，３５，３９を形成する。次に、ｐ型半導体基板１のおもて面に層間絶縁膜（不図示）を形成し、複数のコンタクトホールを形成する。次に、基板おもて面におもて面電極となる金属層を堆積しパターニングすることにより、ソース電極７１，７３，７５，７７、ドレイン電極７２，７４，７６，７８および第１〜３ピックアップ電極４２，４５，４６を形成する。その後、基板おもて面を覆うパッシベーション保護膜の形成などを行うことにより、図１に示すＨＶＩＣ８０が完成する。
次に、ＨＶＩＣ８０にＨ−ＶＤＤを経由して負サージ電圧発生時（Ｈ−ＶＤＤ電位やＶｓ電位が負電位になったとき）の状態について説明する。図３は、図１の高耐圧集積回路装置にＨ−ＶＤＤを経由して負サージ電圧が印加されたときの電子および正孔の挙動を示す説明図である。実施の形態１にかかるＨＶＩＣ８０においては、Ｌ−ＶＤＤに接続されたｎ+型コンタクト領域４４と、ｐ型ウエル領域５とのｐｎ接合が逆バイアス状態になり、ｐ型ウエル領域５の、ｎ+型コンタクト領域４４直下（基板裏面側）の部分がピンチ抵抗５３となる。このため、Ｖｓ端子１１１を経由してＨ−ＶＤＤに負サージ電圧が印加されたときに、ｐ型ウエル領域５（アノード）とｎ-型ウエル領域４（カソード）とからなる寄生ｐｎダイオード５２のアノード抵抗がピンチ抵抗５３によって高くなる。これにより、ｐ型ウエル領域５からｎ-型ウエル領域４を経由してｎ型ウエル領域３に注入される少数キャリア（正孔）の注入量が激減する。これによって、ハイサイド制御回路部８２のロジック部を構成する第２ｐチャネルＭＯＳＦＥＴ１３０ａや第２ｎチャネルＭＯＳＦＥＴ１３０ｂに入り込む正孔注入量を抑制することができる。また、Ｌ−ＶＤＤに接続された第３ピックアップ電極４６がＧＮＤに接続された第２ピックアップ電極４５よりもハイサイド制御回路部８２側に配置されているため、寄生ｐｎダイオード５２の順方向電流によってｎ-型ウエル領域４からｐ型ウエル領域５に注入される少数キャリア（電子）は速やかに第３ピックアップ電極４６から引き抜かれる。これにより、ｐ型ウエル領域５からｎ-型ウエル領域２に入り込む電子量も抑制することができる。これによって、ローサイド制御回路部８１のロジック部を構成する第１ｐチャネルＭＯＳＦＥＴ１２０ａや第１ｎチャネルＭＯＳＦＥＴ１２０ｂに入り込む電子注入量を抑制することができる。したがって、ハイサイド制御回路部８２とローサイド制御回路部８１のロジック部の誤動作やラッチアップによる破壊を同時に防止することができる。
また、負サージ電圧発生時にｎ+型コンタクト領域４４および第３ピックアップ電極４６に過渡的に電子が引き抜かれるため、ｎ+型コンタクト領域４４および第３ピックアップ電極４６が接続されているＬ−ＶＤＤの電圧が低下する虞があるが、Ｌ−ＶＤＤとＧＮＤとの端子間に上述したように数百ｎＦ程度の容量のコンデンサ１１９を接続することで、ＨＶＩＣ８０の動作上問題ない程度に、Ｌ−ＶＤＤの過渡的な電圧低下を抑えることができる。符号５１は、ｐ型半導体基板１とｎ型ウェル領域３とからなる寄生ｐｎダイオードである。
以上、説明したように、実施の形態１によれば、ハイサイド制御回路部を囲むＨＶＪＴを構成するｎ-型ウエル領域とｐ型ウエル領域との間のｐｎ接合部と、ｐ型ウエル領域に設けられたＧＮＤ電位のｐ+型コンタクト領域との間に、ＧＮＤ電位よりも高電位（Ｌ−ＶＤＤ電位または内部電源電位）に固定されたｎ+型コンタクト領域を設けることで、負サージ電圧発生時（Ｈ−ＶＤＤ電位やＶｓ電位が負電位になったとき）に生じる寄生ｐｎダイオード動作によりローサイド制御回路部に流れ込む電子を当該ｎ+型コンタクト領域から第３ピックアップ電極へ引き抜くことができる。これにより、ＧＮＤおよびＬ−ＶＤＤ（または内部電源）に接続されたローサイド制御回路部のロジック部の誤動作やラッチアップによる破壊を防止することができる。
また、実施の形態１によれば、ｐ型ウエル領域の、ＧＮＤ電位よりも高電位に固定されたｎ+型コンタクト領域直下の部分がピンチ抵抗となるため、負サージ電圧発生時に、ＧＮＤの電位のｐ型ウエル領域をアノードとし、Ｈ−ＶＤＤの電位のｎ型ウエル領域（ｎ型ウエル領域およびｎ-型ウエル領域）をカソードとする寄生ダイオードのアノード抵抗が高くなる。これにより、Ｈ−ＶＤＤおよびＶｓに接続されたハイサイド制御回路部へ流れ込む正孔注入量を低減することができ、ハイサイド制御回路部のロジック部の誤動作やラッチアップによる破壊を防止することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図４は、実施の形態２にかかる高耐圧集積回路装置の要部の構造を示す断面図である。実施の形態２にかかるＨＶＩＣ８４が実施の形態１にかかるＨＶＩＣと異なる点は、ｐ型ウエル領域５に、ＧＮＤの電位よりも高電位に接続されたｎ+型コンタクト領域４４を、ｎ-型ウエル領域４から外側（ｐ型ウエル領域５側）へ向かう方向に並列に複数配置した点である。すなわち、ｐ型ウエル領域５には矩形環状の平面形状を有する２つ以上のｎ+型コンタクト領域４４が設けられ、ｎ-型ウエル領域４（ＨＶＪＴ８３）の周囲を２重以上に囲んでいる。図４には、例えばｎ+型コンタクト領域４４を３つ配置した場合を示す。
具体的には、各ｎ+型コンタクト領域４４は、ｐ型ウエル領域５の基板おもて面側の表面層に互いに離れて配置されている。複数のｎ+型コンタクト領域４４のうち、最も内側（ハイサイド制御回路部８２側）のｎ+型コンタクト領域４４は、ｎ-型ウエル領域４と離して配置され、ｎ-型ウエル領域４の周囲を囲む。複数のｎ+型コンタクト領域４４のうち、最も内側以外のｎ+型コンタクト領域４４は、その内側のｎ+型コンタクト領域４４の周囲を囲む。各ｎ+型コンタクト領域４４には、それぞれ第３ピックアップ電極４６がオーミック接触している。すべての第３ピックアップ電極４６は、Ｌ−ＶＤＤまたはローサイド制御回路部８１で生成された中間電位ラインに接続されている。
このように、ＧＮＤの電位よりも高電位に接続されたｎ+型コンタクト領域４４をｐ型ウエル領域５に複数配置した構造とすることで、ｐ型ウエル領域５の、ｎ+型コンタクト領域４４直下の部分のピンチ抵抗（すなわち寄生ｐｎダイオード５２のアノード抵抗）をさらに高くすることができる。このため、ハイサイド制御回路部８２やローサイド制御回路部８１に注入されるキャリア注入量をさらに低減することができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図５は、実施の形態３にかかる高耐圧集積回路装置の要部の構造を示す断面図である。実施の形態３にかかるＨＶＩＣ８５が実施の形態１にかかるＨＶＩＣと異なる点は、ＧＮＤの電位よりも高電位に接続されたｎ+型コンタクト領域４４の下側（基板裏面側）を覆うように、ｐ型ウエル領域５よりも拡散深さが浅いｎ型バッファ領域４７が設けられている点である。具体的には、ｐ型ウエル領域５の基板裏面側の表面層にｎ型バッファ領域４７が選択的に設けられ、ｎ型バッファ領域４７の内部にｎ+型コンタクト領域４４が選択的に設けられている。
実施の形態３にかかるＨＶＩＣ８５においては、ｐ型ウエル領域５の、ｎ型バッファ領域４７直下の部分がピンチ抵抗となる。ｎ型バッファ領域４７の拡散深さはｎ+型コンタクト領域４４の拡散深さよりも深いため、ｎ型バッファ領域４７を設けない場合に比べて、ｐ型ウエル領域５の深い部分がピンチ抵抗となる。したがって、寄生ｐｎダイオード５２のアノード抵抗をさらに高くすることができ、ハイサイド制御回路部８２やローサイド制御回路部８１に注入されるキャリア注入量をさらに低減することができる。
また、実施の形態３においては、ｐ型ウエル領域５の内部にｎ型バッファ領域４７を設ければよいため、ＨＶＩＣ８５のチップサイズは、ｎ型バッファ領域４７を設けない構成のＨＶＩＣとほぼ変わらない。また、ｎ型バッファ領域４７は、例えば、ハイサイド制御回路部８２のロジック部を構成する例えば２０Ｖ耐圧クラスの第２ｎチャネルＭＯＳＦＥＴ１３０ｂのｎ型オフセットドレイン領域（不図示）と同時に形成可能である。ｎ型オフセットドレイン領域は、ｐ型オフセット領域３１の基板おもて面側の表面層に、ｎ+型ドレイン領域３６の下側を覆うように設けられた、所定耐圧を確保するための領域である。ｎ型オフセットドレイン領域と同時にｎ型バッファ領域４７を形成することで、新たな工程を追加することなくｎ型バッファ領域４７を形成することができる。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図６は、実施の形態４にかかる高耐圧集積回路装置の要部の構造を示す断面図である。実施の形態４にかかるＨＶＩＣ８６が実施の形態１にかかるＨＶＩＣと異なる点は、ハイサイド制御回路部８２、ローサイド制御回路部８１およびＨＶＪＴ８３を構成するｎ型領域（図１のｎ-型ウエル領域２，４およびｎ型ウエル領域３）に代えて、ｎ型エピタキシャル成長層１２を設けている点である。すなわち、ｐ型半導体基板（ｐ型支持基板）１のおもて面にｎ型エピタキシャル成長層１２を積層してなるエピタキシャル基板（半導体チップ）を用いてＨＶＩＣ８６が作製されている。
ｎ型エピタキシャル成長層１２には、実施の形態１と同様に、第１，２ｐチャネルＭＯＳＦＥＴ１２０ａ，１３０ａおよび第１，２ｎチャネルＭＯＳＦＥＴ１２０ｂ，１３０ｂが設けられている。ｐ型ウエル領域５は、エピタキシャル基板のおもて面（ｎ型エピタキシャル成長層１２側の面）から、ｎ型エピタキシャル成長層１２を貫通してｐ型半導体基板１に達する深さで設けられている。ｐ型ウエル領域５の、エピタキシャル基板おもて面側の表面層にｐ+型コンタクト領域４３およびｎ+型コンタクト領域４４がそれぞれ選択的に設けられている点は、実施の形態１と同様である。
また、上述した実施の形態２，３に実施の形態４を適用して、エピタキシャル基板を用いたＨＶＩＣとしてもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
以上において本発明では、上述した各実施の形態に限らず、ハイサイド制御回路部とＨＶＪＴとの間に寄生のｐｎ接合部（寄生ｐｎダイオード）が形成される様々な集積回路に適用可能である。また、各実施の形態は、半導体層または半導体領域の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体集積回路装置は、例えばＰＷＭインバータ、スイッチング電源等における、パワーデバイスのゲートに、オン・オフの駆動信号を伝達する場合などに使用される高耐圧集積回路装置に有用である。
１ ｐ型半導体基板
２，４ ｎ-型ウエル領域
３ ｎ型ウエル領域
５ ｐ型ウエル領域
１２ ｎ型エピタキシャル成長層
２１，３１ ｐ型オフセット領域
２２，３２，４１，４４ ｎ+型コンタクト領域
２３，３３ ｐ+型ソース領域
２４，３４ ｐ+型ドレイン領域
２５，２９，３５，３９ ゲート電極
２６，３６ ｎ+型ドレイン領域
２７，３７ ｎ+型ソース領域
２８，３８，４３ ｐ+型コンタクト領域
４２ 第１ピックアップ電極
４５ 第２ピックアップ電極
４６ 第３ピックアップ電極
４７ ｎ型バッファ領域
５１，５２ 寄生ｐｎダイオード
５３ ピンチ抵抗
７１，７３，７５，７７ ソース電極
７２，７４，７６，７８ ドレイン電極
８０，８４〜８６ 高耐圧集積回路装置（ＨＶＩＣ）
８１ ローサイド制御回路部
８２ ハイサイド制御回路部
８３ 高耐圧接合終端領域（ＨＶＪＴ）
１１０ 異常信号
１１１ Ｖｓ端子
１１２，１１３ 低電圧電源
１１４，１１５ ＩＧＢＴ（ハーフブリッジ回路）
１１６，１１７ 還流ダイオード（ＦＷＤ）
１１８ Ｌ負荷
１１９ コンデンサ
１２０ａ 第１ｐチャネルＭＯＳＦＥＴ
１２０ｂ 第１ｎチャネルＭＯＳＦＥＴ
１３０ａ 第２ｐチャネルＭＯＳＦＥＴ
１３０ｂ 第２ｎチャネルＭＯＳＦＥＴ
２１０ レベルアップ回路
２１１ レベルアップ回路を構成するｎチャネルＭＯＳＦＥＴ
２１２，２２２ レベルシフト抵抗
２１３，２２３ ダイオード
２１４，２２４ ボディーダイオード
２１５，２２５ 出力部
２１６，２２７ ローサイド回路部
２１７，２２６ ハイサイド回路部
２２０ レベルダウン回路
２２１ レベルダウン回路を構成するｐチャネルＭＯＳＦＥＴ

Claims (4)

  1. 第１導電型の半導体基板の一方の主面側に設けられた第１の第２導電型ウエル領域と、
    前記半導体基板の一方の主面側に、前記第１の第２導電型ウエル領域と離して設けられた第２の第２導電型ウエル領域と、
    前記第１の第２導電型ウエル領域に設けられ、第１電位を基準とする第１低電圧電源から前記第１電位よりも高い第２電位が供給される第１回路部と、
    前記第２の第２導電型ウエル領域に設けられ、第３電位を基準とする第２低電圧電源から前記第３電位よりも高い第４電位が供給される第２回路部と、
    前記第１の第２導電型ウエル領域と接して設けられ、前記第１の第２導電型ウエル領域の周囲を囲み、前記半導体基板に接する第１導電型ウエル領域と、
    前記第１導電型ウエル領域の内部に選択的に設けられた第１導電型半導体領域と、
    前記第１導電型半導体領域に接する、前記第１電位が供給される第１電極と、
    前記第１導電型ウエル領域の、前記第１導電型半導体領域よりも前記第２の第２導電型ウエル領域側に、前記第１導電型半導体領域と離して選択的に設けられた第２導電型半導体領域と、
    前記第２導電型半導体領域と接する、前記第２電位が供給される第２電極と、
    を備えることを特徴とする半導体集積回路装置。
  2. 前記第２の第２導電型ウエル領域の周囲を囲み、前記第１導電型ウエル領域と前記第２の第２導電型ウエル領域との間に該両者に接して設けられ、前記第２の第２導電型ウエル領域よりも不純物濃度の低い第３の第２導電型領域を備えることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記第３の第２導電型領域と前記第１導電型半導体領域との間には、前記第２電極が配置されていることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記第１導電型ウエル領域の不純物濃度、または、前記第１導電型ウェル領域と前記第３の第２導電型領域とのｐｎ接合と前記第２導電型半導体領域との間の距離、もしくはその両方は、前記ｐｎ接合から広がる空乏層が前記第２導電型半導体領域に到達しないように設定されていることを特徴とする請求項２または３に記載の半導体集積回路装置。
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