CN105321944B - 半导体集成电路装置 - Google Patents

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Abstract

本发明提供一种能够防止错误操作和/或损坏的半导体集成电路装置。在n‑型阱区2配置有低端控制电路部81。在n型阱区3配置有高端控制电路部82。n‑型阱区4包围在n型阱区3的周围。n‑型阱区2配置在n‑型阱区4的外侧。p型阱区5包围在n‑型阱区4的周围。n‑型阱区4以及p型阱区5构成在n‑型阱区2和n型阱区3之间的HVJT83。在p型阱区5配置有固定在GND电位的p+型接触区43以及第二信号电极45。并且，在p型阱区5，在HVJT83和p+型接触区43之间，配置有固定在比GND电位高的L‑VDD的电位的n+型接触区44以及第三信号电极46。

Description

半导体集成电路装置
技术领域
本发明涉及一种半导体集成电路装置。
背景技术
作为对构成PWM(Pulse Width Modulation，脉冲宽度调制)逆变器等的电力逆变换(直流交流变换)用全桥电路的上桥臂的开关功率设备进行导通或截止驱动的半导体集成电路装置，已知有高压集成电路装置(HVIC：High-Voltage Integrated Circuit)。最近，为了实现在开关功率设备异常时进行过电流检测、温度检测的高功能化和/或电源系统的小型化和降低成本，采用了不进行变压器和/或光耦合器等引起的电位绝缘，而利用高压接合的元件分离型的HVIC。
针对现有的HVIC的连接构成，以驱动绝缘栅型双极晶体管(IGBT：Insulated GateBipolar Transistor)的HVIC为例进行说明，其中，IGBT作为构成逆变器等的电力变换装置的开关功率设备而使用。图7为表示高压集成电路装置的连接构成的电路图。图7中示出具备串联了两个功率开关设备(IGBT114、115)的半桥电路的电力变换装置。
图7所示的电力变换装置具备：HVIC，低压电源112、113，IGBT114、115，续流二极管(FWD：Free Wheel Diode)116、117，L负载(感性负载)118以及电容器119。该电力变换装置通过使半桥电路作为上桥臂的IGBT115和作为下桥臂的IGBT114交替地导通，从而从作为输出端子的Vs端子111交替地输出高电位或低电位，交流电被供给到(流过)L负载118。
即，HVIC是使半桥电路的作为上桥臂的IGBT115和作为下桥臂的IGBT114互补地导通或截止的驱动元件。当从Vs端子111输出高电位时，通过HVIC，以使上桥臂的IGBT115导通，并且使下桥臂的IGBT114截止的方式使IGBT114、115动作。另一方面，当从Vs端子111输出低电位时，通过HVIC，以使上桥臂的IGBT115截止，并且使下桥臂的IGBT114导通的方式使IGBT114、115动作。
在动作期间，HVIC具备以GND的电位(接地电位)为基准的低端侧的电路(以下称为低端控制电路部：未图示)，低端控制电路部从L-OUT输出下桥臂的IGBT114的栅极信号。并且，HVIC以Vs端子111的电位为基准，从H-OUT输出上桥臂的IGBT115的栅极信号。HVIC为了以Vs端子111的电位为基准从H-OUT输出上桥臂的IGBT115的栅极信号，具备在低端控制电路部和高端侧的电路(以下称为高端控制电路部：未图示)之间进行信号传输的电平转换功能(电平转换电路(电平上升电路和/或电平下降电路)：未图示)。
电平上升电路将从H-IN输入的逻辑电平的输入信号的电平上升，生成IGBT115的栅极信号。电平下降电路输入有IGBT115的过热和/或过电流等的异常信号110，基于异常信号110形成警报信号，使该警报信号的电平下降。在H-IN连接有低端控制电路部。低端控制电路部将输入信号输出至电平上升电路。H-IN是接收传输至电平上升电路的前段的低端电路部的输入信号的输入的输入端子。
在H-OUT连接有高端控制电路部的输出端子。H-OUT与上桥臂的IGBT115的栅极连接。H-OUT是向IGBT115提供栅极信号的输出端子。在L-IN连接有低端控制电路部。L-IN是接收将栅极信号供给到IGBT114的输入信号的输入的输入端子。L-OUT与配置在HVIC后段的下桥臂的IGBT114的栅极连接。L-OUT是向IGBT114提供栅极信号的输出端子。
ALM-IN表示异常信号110的输入。异常信号110被输入至基于异常信号110而形成警报信号的检测电路(未图示)。在ALM-OUT连接有低端控制电路部。ALM-OUT是输出通过电平下降电路而使电平下降后的警报信号的输出端子。H-VDD是连接以Vs的电位为基准的低电压电源113的高电位侧的端子。L-VDD是连接以GND电位为基准的低电压电源112的高电位侧的端子。
Vs是从高电压电源(主电路电源)的高电位侧Vss的电位到GND的电位进行变动的中间电位(浮动电位)的端子，与Vs端子111连接。GND是接地(Ground)端子。低电压电源112是在HVIC的L-VDD与GND之间连接的低端驱动电源。低电压电源113是在HVIC的H-VDD与Vs之间连接的高端驱动电源。IGBT114的发射极与作为高电压电源的低电位侧的GND连接，集电极与IGBT115的发射极连接。IGBT115的集电极与高电压电源的高电位侧Vss连接。
并且，在IGBT114、115，分别反向并联地连接有FWD116、117。IGBT114的集电极和IGBT115的发射极的连接点(即，半桥电路的输出端子)与Vs端子111连接。在Vs端子111，连接有HVIC的Vs以及L负载118。L负载118是利用组合半桥电路(IGBT114、115)而构成的全桥电路而进行动作的例如电动机和/或照明设备等的交流电阻(电抗)。电容器119连接在L-VDD和GND之间。
接下来，针对HVIC的电平转换电路(电平上升电路以及电平下降电路)进行说明。图8是表示电平上升电路的构成的电路图。图9是表示电平下降电路的构成的电路图。在图8、图9中，作为电平转换电路的周边电路，示出向电平转换电路传输输入信号的CMOS电路和向后段传输电平转换电路的输出信号的CMOS电路。图8、图9中所示的H-IN、H-OUT、ALM-IN、ALM-OUT、H-VDD、L-VDD、Vs以及GND分别与图7所示的H-IN、H-OUTALM-IN、ALM-OUT、H-VDD、L-VDD、Vs以及GND对应。
图8所示的电平上升电路210具备n沟道型绝缘栅型场效应晶体管(MOSFET:MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)211、电平转换电阻212以及二极管213。在半桥电路的上桥臂的IGBT115为n沟道型的情况下需要有电平上升电路210。n沟道MOSFET211的漏极与电平转换电阻212的一端连接，源极接地。在n沟道MOSFET211内置有与n沟道MOSFET211反向并联连接的体二极管214。n沟道MOSFET211与电平转换电阻212的连接点是电平上升电路210的输出部215。
电平转换电阻212的另一端与H-VDD连接。与电平转换电阻212并联地连接有二极管213。二极管213是在H-VDD电位变成大幅地低于GND电位的低电位时(在施加了过大的负的浪涌电压(以下，称为负浪涌电压)时)，为防止电平转换电阻212损坏和/或用于下一段的高端电路部217的CMOS电路的钳位(Clamp)保护而配置的。并且，在n沟道MOSFET211的导通动作时在H-VDD施加有过电压的情况下，二极管213具有防止向后述的高端电路部217的CMOS电路的栅极施加过大的电压的功能。在二极管213，通常多使用齐纳二极管。
作为电平上升电路210的周边电路，在电平上升电路210的前段，低端电路部216配置在低端控制电路部内，在后段，高端电路部217配置在高端控制电路部内。低端电路部216以及高端电路部217都具备以使p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)互补的方式连接而成的CMOS电路。低端电路部216的CMOS电路的栅极与H-IN连接，接收从外部传输来的输入信号的输入。低端电路部216的CMOS电路的p沟道MOSFET的源极与L-VDD连接，n沟道MOSFET的源极接地。其中，低端电路部216以及高端电路部217也存在具备CMOS电路以外的传输电路的情况。
构成低端电路部216的CMOS电路的p沟道MOSFET和n沟道MOSFET的连接点(输出端子)与n沟道MOSFET211的栅极连接，向电平上升电路210传输输入信号。高端电路部217的CMOS电路的栅极与电平上升电路210的输出部215连接，接受从电平上升电路210传输来的输入信号的输入。高端电路部217的CMOS电路(以下，称为第二CMOS电路)的p沟道MOSFET(以下，称为第二p沟道MOSFET)130a的源极与H-VDD连接，n沟道MOSFET(以下，称为第二n沟道MOSFET)130b的源极与Vs连接。构成高端电路部217的CMOS电路的第二p沟道MOSFET130a和第二n沟道MOSFET130b的连接点与H-OUT连接，向HVIC传输输入信号。
在这样的电平上升电路210中，当来自H-IN的输入信号被输入至低端电路部216的CMOS电路的栅极时，该信号经由低端电路部216的CMOS电路输入至电平上升电路210的n沟道MOSFET211的栅极。n沟道MOSFET211接受该输入信号的输入而导通或截止，从电平上升电路210的输出部215输出输出信号，并输入至高端电路部217的CMOS电路的栅极。高端电路部217的CMOS电路接受该输入信号的输入而导通或截止，从H-OUT输出高端电路部217的CMOS电路的输出信号(由电平上升电路210引起电平上升的信号)。该输出信号变换为以Vs端子111的电位为基准的信号，并输入至上桥臂的IGBT115的栅极。半桥电路的上桥臂的IGBT115接受该输入信号的输入而导通或截止。
如图9所示，电平下降电路220具备p沟道MOSFET221、电平转换电阻222和二极管223。p沟道MOSFET221的漏极与电平转换电阻222的一端连接，源极与H-VDD连接。在p沟道MOSFET221，内置有与p沟道MOSFET221反向并联连接的体二极管224。p沟道MOSFET221和电平转换电阻222的连接点为电平下降电路220的输出部225。
电平转换电子222的另一端接地。与电平转换电阻222并联地连接有二极管223。二极管223具有在H-VDD电位成为大幅地低于GND电位的低电位时，防止电平转换电阻222损坏的功能。并且，在p沟道MOSFET221的导通动作时在H-VDD施加有过电压的情况下，二极管223具有防止向后述的低端电路部227的CMOS电路的栅极施加过电压的功能。
作为电平下降电路220的周边电路，在电平下降电路220的前段，高端电路部226配置在高端控制电路部内，在后段，低端电路部227配置在低端控制电路部内。高端电路部226以及低端电路部227都具备以使p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)互补的方式连接而成的CMOS电路。高端电路部226的CMOS电路的栅极接收基于异常信号110而形成的警报信号的输入。高端电路部226的CMOS电路的p沟道MOSFET的源极与H-VDD连接，n沟道MOSFET的源极与Vs连接。其中，低端电路部227以及高端电路部226也存在具备CMOS电路以外的传输电路的情况。
构成高端电路部226的CMOS电路的p沟道MOSFET和n沟道MOSFET的连接点(输出端子)与p沟道MOSFET221的栅极连接，向电平下降电路220传输输入信号。低端电路部227的CMOS电路的栅极与电平下降电路220的输出部225连接，接受从电平下降电路220传输来的输入信号的输入。低端电路部227的CMOS电路的p沟道MOSFET的源极与L-VDD连接，n沟道MOSFET的源极接地。构成低端电路部227的CMOS电路的p沟道MOSFET和n沟道MOSFET的连接点与ALM-OUT连接，从ALM-OUT向外部输出输出信号。
在这样的电平下降电路220中，当基于异常信号110的警报信号被输入至高端电路部226的CMOS电路的栅极时，该信号经由高端电路部226的CMOS电路输入至电平下降电路220的p沟道MOSFET221的栅极。p沟道MOSFET221接受该输入信号的输入而导通或截止，从电平下降电路220的输出部225输出输出信号，并输入至低端电路部227的CMOS电路的栅极。低端电路部227的CMOS电路接受该输入信号的输入而导通或截止，从ALM-OUT输出低端电路部227的CMOS电路的输出信号(通过电平下降电路220而使电平下降后的警报信号)。
接下来，针对现有的HVIC的剖面构造，参照图7～图10进行说明。图10是示出现有的高压集成电路装置的构造的剖面图。在图10中示出自分离型的HVIC180的各构成部分中的低端控制电路部181的逻辑部、高端控制电路部182的逻辑部以及高压结终端区(HVJT：High Voltage Junction Termination region)183的主要部分。从图10的上方图示的剖面图的右侧开始至下方图示的剖面图的左侧为止持续的箭头，表示上方图示的剖面图和下方图示的剖面图是连在一起的一个p型半导体基板101(半导体芯片)(图1、图3～图6、图11也同样)。
如图10所示，在现有的HVIC180中，在与GND连接的p型半导体基板101的正面的表面层，分别选择性地设置有n-型阱区102、104，n型阱区103以及p型阱区105。n-型阱区104包围在n型阱区103的周围，n-型阱区102设置在n-型阱区104的外侧(相对于n型阱区103侧的相反侧)。p型阱区105设置于n-型阱区102和n-型阱区104之间。
在n-型阱区102，作为低端控制电路部181，配置有将栅极信号输出至半桥电路的下桥臂的IGBT114的第一CMOS电路(p沟道MOSFET(以下，称为第一p沟道MOSFET)120a以及n沟道MOSFET(以下，称为第一n沟道MOSFET)120b)。并且，虽然省略了图示，在n-型阱区102作为低端控制电路部181配置有作为电平转换电路的周边电路的低端电路部216、227等。
在n型阱区103，作为高端控制电路部182，配置有作为电平转换电路的周边电路的高端电路部217、226等。在图10中示出构成作为电平上升电路210的周边电路的高端电路部217的逻辑部的第二CMOS电路(第二p沟道MOSFET130a以及第二n沟道MOSFET130b)。构成电平上升电路210的n沟道MOSFET211被配置为从n型阱区103开始，持续到作为HVJT183的n-型阱区104、以及与n-型阱区104接触的p型阱区105。
构成电平上升电路210的n沟道MOSFET211具备n型阱区103、n-型阱区104、p型阱区105、n+型区141、144、161、p+型接触区143、栅电极148、源电极145以及漏电极162。p型阱区105作为基区发挥功能。n+型区144作为源区发挥功能。n+型区161作为漏区发挥功能。符号146、147分别为信号电极(pickup electrode)以及p+型接触区。符号142为信号电极。
具体来说，在p型阱区105的内部，分别选择性地设置有n+型区144、以及p+型接触区143、147。在n型阱区103的内部选择性地设置有n+型区141。在p型阱区105的、n+型区144和n+型区141(由与n+型区141接触的n型阱区103以及n-型区104构成的n型区)夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极148。源电极145与n+型区144以及p+型接触区143接触。
源电极145与GND连接。漏电极162与n+型区161接触。并且，漏电极162通过表面金属布线(未图示)与电平转换电阻212(未在图10图示)连接，经由电平转换电阻212与H-VDD电连接。并且，漏电极162和电平转换电阻212的连接部成为电平上升电路210的输出部215。来自该输出部215的输出，当电平转换用的n沟道MOSFET导通时为低电位，当截止时为高电位。因此，HVIC180能够进行作为不同基准电位间的信号传输的电平转换动作。
符号122～125分别为第一p沟道MOSFET120a的n+型接触区、p+型源区、p+型漏区以及栅电极。符号121、126～129分别为第一n沟道MOSFET120b的p型偏置(offset)区、n+型漏区、n+型源区、p+型接触区以及栅电极。符号132～135分别为第二p沟道MOSFET130a的n+型接触区、p+型源区、p+型漏区以及栅电极。符号131、136～139分别为第二n沟道MOSFET130b的p型偏置区、n+型漏区、n+型源区、p+型接触区以及栅电极。H-OUT、L-OUT、H-VDD、L-VDD、Vs以及GND分别为与图7所示的H-OUT、L-OUT、H-VDD、L-VDD、Vs以及GND对应的端子。
组合以这样的HVIC180作为驱动元件的开关功率设备(IGBT114、115)构成的半桥电路而构成的全桥电路，除电动机控制用的逆变器以外，还广泛用于大容量的等离子显示面板(PDP：Plasma Display Panel)、液晶面板等的电源用途、空调和/或照明等家电用逆变器等多个领域。这些电动机和/或照明等成为如上所述的L负载118。因此，HVIC180受到由印刷基板上的布线和/或到L负载118的线缆等引起的寄生电感成分等的不良影响。
具体来说，由于受该寄生电感成分等的不良影响，在上桥臂的IGBT115截止时和/或将下桥臂的IGBT114导通而进行开关时，Vs端子111的电位(高端电路部217、226的基准电位)和/或H-VDD的电位(以Vs端子111的电位为基准的电位)相对于GND的电位(0V)向负电位侧变动。例如，在截止上桥臂IGBT115的时刻，向Vs端子111施加相对于GND的电位为负电位的负浪涌电压VS0。该负浪涌电压VS0能够使用以下公式(1)计算。在以下公式(1)中，L0是L负载118的电感值，I是IGBT115中流过的电流值。
VS0＝L0×dI/dt…(1)
当施加至Vs端子111的负浪涌电压VS0比[GND的电位-(Vspy+Vfd)]还低时，自分离型的HVIC180(芯片)的寄生pn二极管151、152开始导通。寄生pn二极管151由p型半导体基板101和n型阱区103构成。寄生pn二极管152由p型阱区105和n-型阱区104构成。Vspy是作为高端驱动电源的低电压电源113或未图示的自举电容器的两端之间的电池电压。Vfd是寄生pn二极管151、152的正向电压降。
当Vs端子111的电位在负方向被大幅下拉时，HVIC180(芯片)中流过过电流。其结果，有引起构成HVIC180的高端控制电路部的错误操作和/或闩锁甚至导致HVIC180故障和/或损坏的隐患。施加至Vs端子111的负浪涌电压VS0根据L负载118的电感值和/或HVIC180中流过的电流不同而不同，大约在-20V～-100V的程度，其施加期间从大约数百ns到1μs的程度。
为了保护作为这样的HVIC，即，预测在输出节点会出现过大的负振幅(施加有负浪涌电压)从而驱动半桥型功率晶体管的HVIC，提出有具备以下电阻器的电路，该电阻与HVIC芯片内的寄生二极管并联连接，并配置在HVIC芯片的基板和接地电位端子之间，对由在输出节点的负的电压过渡现象引起，并在HVIC的寄生二极管中流过的负电压尖峰(负浪涌)中的电流进行限制(例如，参考以下专利文献1)。
另外，作为其他的HVIC，提出了以下装置。通过在属于电平转换电路的开关元件的漏电极和属于放大器(CMOS电路)的MOS晶体管的栅电极之间插入二极管，从而削减超过额定耐压而施加的负电压(反向偏压)的不良影响。在以下专利文献2中，通过反向流过开关元件的电流，而防止放大器的运行受到不良影响(例如，参考以下专利文献2)。
另外，作为其他的HVIC，提出了以下装置。在高压电源的高电位侧和低电位(接地电位)侧之间，从高电压电源的高电位侧开始，以电平转换电阻、电流限制电阻、以及构成电平上升电路的开关元件(漏区在高电位侧)的顺序将他们串联连接，将电平上升电路的输出部设置在电平转换电阻和电流限制电阻之间。在以下专利文件3中，通过将电流限制电阻连接于以Vs端子的电位为基准的电平转换电路的低电压电源的高电位侧(H-VDD)和低电位侧(GND)之间的电流通路，从而防止构成电平上升电路的n沟道MOSFET的体二极管和/或HVIC的寄生pn二极管自身由于过电流而导致损坏，和/或电平转换电路的电流容量小的部位由于过电流而导致损坏(例如，参考以下专利文献3)。
另外，作为其他的HVIC，提出有以下装置。在p型半导体基板的表面层，设置有设有高端电路部的n型阱区。在该n型阱区内，设有用于设置构成高端电路部的逻辑部的CMOS电路的n沟道MOSFET的p型偏置区，并且与p型偏置区相邻地设置有Vs的电位的p+型杂质区。并且，在设置有高端电路部的n型阱区内，在构成高端电路部的逻辑部的CMOS电路周边，设置有H-VDD的电位的n+型杂质区以及p+型杂质区(例如，参考以下专利文献4)。
在专利文献4中，在构成高端电路部的n型阱区设置n+型杂质区以及p+型杂质区，通过将这些杂质区固定在H-VDD的电位或者Vs的电位，从而使得从GND的电位的区域向n型阱区流入的空穴电流在流入p型阱区之前被吸收。由此，防止在以Vs端子的电位为基准的高端电路部的逻辑部的由于施加负浪涌电压而引起的寄生动作，并避免寄生晶闸管的闩锁。
另外，作为其他的HVIC，提出了以下装置。在p型半导体基板的表面层，具备作为高端浮动电位区的n型区、成为高压结终端区的n-型区和作为低端电源(L-VDD)电位区的n型区，在该低端电源电位区配置有低端电路部。在高压结终端区设置有与信号电极形成欧姆接触(电接触部)的通用接触区。通用接触区具有沿着p型半导体基板表面，以交替重复，并且相互接触的方式配置p+型区和n+型区的构成(例如，参考以下专利文献5)。
在以下专利文献5中，公开了以下技术内容。为了提高通过由施加负浪涌电压而动作的寄生二极管来引出朝向高端电路部和/或低端电路部的少数载流子的效果，使构成HVJT(高压结终端区)的高电位的n-型区和GND电位的p型区的信号区为通用接触区。由此，在以下的专利文献5中，当向HVIC施加有负浪涌电压时，降低流入低端控制电路部的载流子量，以防止在低端控制电路部的逻辑部的错误操作和/或由闩锁而引起的损坏。
但是，上述现有的HVIC具有以下的问题。在图7所示的将开关功率设备(IGBT114、115)与HVIC连接的电力变换装置中，以高压电源(主电路电源)的高电位侧Vss为1200V左右，HVIC的H-VDD的电位相对于Vs的电位高20V左右的情况为例进行说明。当半桥电路的上桥臂的IGBT115导通，下桥臂的IGBT114截止时，电流从上桥臂的IGBT115向L负载118流动。
在该状态下，当上桥臂的IGBT115为截止时，因为L负载118要维持在电力变换装置中流过的电流(由L负载118造成电流相位相对于交流电压延迟)，成为电流从GND经由与下桥臂的IGBT114并联连接的FWD116而流过L负载118的状态。由此，Vs端子111的电位变得比GND电位低，例如变为-100V左右。当Vs端子111的电位变成了-100V左右时，因为如上所述H-VDD的电位相对于Vs的电位高20V左右，所以H-VDD的电位变为-80V(＝-100V+20V)。
在图10所示的现有的HVIC180的构造中，p型半导体基板101以及p型阱区105处于GND电位。因此，当在构成作为电平上升电路210的周边电路的高端电路部217的逻辑部的CMOS电路的n型阱区103以及n-型阱区104都变为比GND电位低之前，Vs端子111的电位得到了降低时，寄生pn二极管151、152成为正向偏压，流过大电流。由于该大电流，HVIC180的高端电路部217、226和/或低端电路部216、227进行错误操作，或由于闩锁而造成损坏。
关于由于寄生动作而产生错误操作和/或损坏，在专利文献1中，记载了通过将限制电流的电阻器连接在基板和接地端子之间从而抑制电流量，但没有有关在除此以外的位置连接电阻器的记载。并且，该电阻器由于以多晶硅层形成，当由于由负浪涌电压造成的大的脉冲电流(数A～数十A)流过Vs端子和接地端子之间的寄生二极管时，会有构成电阻器的多晶硅层由于过电流而热熔解导致损坏的隐患。
在以下的专利文献2中，没有针对当通过L负载而使H-VDD的电位成为了负电位时，用于限制构成电平转换电路的MOSFET的体二极管和/或HVIC的寄生pn二极管的电流的电阻和/或布局方法的记载。在以下的专利文献3中，没有有关防止由构成以Vs端子的电位为基准的高端控制电路部的逻辑部的CMOS电路、和/或构成以GND的电位为基准的低端控制电路部的逻辑部的CMOS电路的寄生动作而引起的错误操作(错误反转)的记载。在以下的专利文献4中，没有有关防止由于构成低端控制电路部的逻辑部的CMOS电路的寄生动作而引起的错误操作的记载。
并且，在以下的专利文献5中，本发明人提及有关减少朝向高端控制电路部和/或低端控制电路部的少数载流子的注入量的内容。这是由于当在高端控制电路部和/或低端控制电路部注入有少数载流子时，由于构成高端控制电路部和/或低端控制电路部的逻辑部的CMOS电路的寄生动作，而使HVIC进行错误操作，或由于闩锁而造成损坏。以下，说明有关构成现有的HVIC180的低端控制电路部181以及高端控制电路部182的逻辑部的CMOS电路的寄生动作所引起的错误操作。
图11是表示当经由H-VDD对图10的高压集成电路装置施加了负浪涌电压时的电子以及空穴的运动的说明图。在图11中省略了电平上升电路(图8的n沟道MOSFET211)构成的图示。当经由Vs端子111(参考图7)而向H-VDD施加了负浪涌电压时，在寄生pn二极管152中流过正向电流。这时，少数载流子(电子)从作为阴极区的n-型阱区104注入到作为寄生pn二极管152的阳极区的p型阱区105。
注入至p型阱区105的电子几乎没有从设在p型阱区105的内部的p+型接触区143被引出，而流入与p型阱区105的外侧(芯片外围侧)接触的n-型阱区102，并朝向n-型阱区102的内部的、电位比n-型阱区102例如高15V左右的n+型接触区122流动。在该过程中，产生存在于n-型阱区102的内部的寄生电阻153的电压降，在n-型阱区102设置有构成低端控制电路部181的逻辑部的CMOS电路(第一p沟道MOSFET120a以及第一n沟道MOSFET120b)。
由于该寄生电阻153的电压降，导致在第一p沟道MOSFET120a的p+型漏区124附近的n-型阱区102的电位下降。其结果，使在低端控制电路部181中，以构成逻辑部的第一p沟道MOSFET120a的p+型漏区124作为发射区，n-型阱区102作为基区，p型半导体基板101作为集电区的寄生pnp双极型晶体管154导通。因此，可能导致L-OUT输出逻辑值反相等的错误操作和/或由于低端控制电路181闩锁而造成损坏。
另一方面，从p型阱区105将少数载流子(空穴)注入到n-型阱区104。进入了n-型阱区104的空穴流入n型阱区103，并进一步流入构成高端控制电路部182的逻辑部的第二p沟道MOSFET130a的p+型源区133以及p+型漏区134，或者流入设置有第二n沟道MOSFET130b的p型偏置区131。由此，以第二n沟道MOSFET130b的n+型源区137作为发射区，p型偏置区131作为基区，n型阱区103作为集电区的寄生npn晶体管(未图示)导通。因此，会有导致高端控制电路部182的逻辑部的错误操作和/或由于闩锁而造成损坏的隐患。
现有技术文献
专利文献
专利文献1：日本专利第3346763号公报
专利文献2：日本特开2001-25235号公报
专利文献3：日本特开2008-301160号公报
专利文献4：日本专利第5072043号公报
专利文献5：日本专利第5099282号公报
发明内容
技术问题
本发明为了解决上述现有技术的问题点，目的在于提供一种能够防止错误操作和/或损坏的高压集成电路装置。
技术方案
为了解决上述课题，达到本发明的目的，本发明所涉及的半导体集成电路装置具有以下的特征。在第一导电型的半导体基板的一侧的主面侧，设置有第一个第二导电型阱区。在上述半导体基板的一侧的主面侧，与上述第一个第二导电型阱区分离，设置有第二个第二导电型阱区。在上述第一个第二导电型阱区，设置有第一电路部。在上述第一电路部，从以第一电位为基准的第一低电压电源接收比上述第一电位高的第二电位。在上述第二个第二导电型阱区，设置有第二电路部。在上述第二电路部，从以第三电位为基准的第二低电压电源接收比上述第三电位高的第四电位。与上述第二个第二导电型阱区接触，设置有第一导电型阱区。上述第一导电型阱区包围上述第二个第二导电型阱区的周围，与上述半导体基板接触。在上述第一导电型阱区的内部选择性地设置有第一导电型半导体区。接收上述第一电位的第一电极，与上述第一导电型半导体区接触。与上述第一导电型半导体区分离并在上述第一导电型阱区的比上述第一导电型半导体区更靠近上述第二个第二导电型阱区侧的位置，，选择性地设置有第二导电型半导体区。接收上述第二电位的第二电极，与上述第二导电型半导体区接触。
并且，本发明所涉及的半导体集成电路装置，其特征在于，在上述发明中，具备包围上述第二个第二导电型阱区的周围，在上述第一导电型阱区和上述第二个第二导电型阱区之间设置有与该两者接触的、比上述第二个第二导电型阱区的杂质浓度低的第三个第二导电型区。
并且，本发明所涉及的半导体集成电路装置，其特征在于，在上述发明中，在上述第三个第二导电型区和上述第一导电型半导体区之间，配置有上述第二电极。
并且，本发明所涉及的半导体集成电路装置，其特征在于，在上述发明中，设定上述第一导电型阱区的杂质浓度，或者上述第一导电型阱区和上述第二个第二导电型阱区的pn结与上述第二导电型半导体区之间的距离，或者它们两者，以使从上述pn结扩张的耗尽层不到达上述第二导电型半导体区。
根据上述发明，由于在构成包围高端侧的第二电路的高压结终端区的第一部分和第一导电型阱区之间的pn结部、与设置于第一导电型阱区第一电位(最低电位)的第一导电型半导体区之间，设置固定为比第一电位高的第二电位(或者内部电压和/或分压电阻的分压点的电位)的第二导电型半导体区，通过在发生负浪涌电压时(当第四电位或第三电位变为负电位时)产生的寄生二极管(由第一部分和第一导电型阱区构成的寄生的pn结部)的动作，使流入低端侧的第一电路部中的电子能够从该第二导电型半导体区向第二电极引出。由此，能够防止与第一电位的端子以及第二电位的端子(或者内部电源和/或分压电阻的分压点)连接的低端侧的第一电路部的逻辑部的错误操作和/或由闩锁而引起的损坏。
并且，根据上述发明，因为第一导电型阱区的、固定在比第一电位高的第二电位的第二导电型半导体区的正下方的部分成为收缩电阻，当产生负浪涌电压时，以第一电位的第一导电型阱区为阳极，以第四电位的第二导电型阱区(第二个第二导电型阱区以及第一部分)为阴极的寄生二极管的阳极电阻变高。由此，能够降低向与第四电位的端子以及第三电位的端子连接的高端侧的第二电路部流入的空穴注入量，能够防止第二电路部的逻辑部的错误操作和/或由闩锁而引起的损坏。
发明效果
根据本发明所涉及的半导体集成电路装置，能够起到防止高端控制电路部和/或低端控制电路部的错误操作和/或损坏的效果。
附图说明
图1是表示第一实施方式所涉及的高压集成电路装置的剖面构造的剖面图。
图2是表示图1的高压集成电路装置的平面构造的俯视图。
图3是表示在图1的高压集成电路装置经由H-VDD施加有负浪涌电压时的电子以及空穴的运动的说明图。
图4是表示第二实施方式所涉及的高压集成电路装置的主要部分的构造的剖面图。
图5是表示第三实施方式所涉及的高压集成电路装置的主要部分的构造的剖面图。
图6是表示第四实施方式所涉及的高压集成电路装置的主要部分的构造的剖面图。
图7是表示高压集成电路装置的连接构成的电路图。
图8是表示电平上升电路的构成的电路图。
图9是表示电平下降电路的构成的电路图。
图10是表示现有的高压集成电路装置的构造的剖面图。
图11是表示在图10的高压集成电路装置经由H-VDD施加有负浪涌电压时的电子以及空穴的运动的说明图。
符号说明
1 p型半导体基板
2、4 n-型阱区
3 n型阱区
5 p型阱区
12 n型外延生长层
21、31 p型偏置区
22、32、41、44 n+型接触区
23、33 p+型源区
24、34 p+型漏区
25、29、35、39 栅电极
26、36 n+型漏区
27、37 n+型源区
28、38、43 p+型接触区
42 第一信号电极
45 第二信号电极
46 第三信号电极
47 n型缓冲区
51、52 寄生pn二极管
53 收缩电阻
71、73、75、77 源电极
72、74、76、78 漏电极
80、84～86 高压集成电路装置(HVIC)
81 低端控制电路部
82 高端控制电路部
83 高压结终端区(HVJT)
110 异常信号
111 Vs端子
112、113 低电压电源
114、115 IGBT(半桥电路)
116、117 续流二极管(FWD)
118 L负载
119 电容器
120a 第一p沟道MOSFET
120b 第一n沟道MOSFET
130a 第二p沟道MOSFET
130b 第二n沟道MOSFET
210 电平上升电路
211 构成电平上升电路的n沟道MOSFET
212、222 电平转换电阻
213、223 二极管
214、224 体二极管
215、225 输出部
216、227 低端电路部
217、226 高端电路部
220 电平下降电路
221 构成电平下降电路的p沟道MOSFET
具体实施方式
以下参考附图，对本发明所涉及的半导体集成电路装置的优选实施方式进行详细地说明。在本说明书以及附图中，标记n或者p的层和/或区分别代表电子或空穴为多数载流子。并且，在n和/或p上附带的+以及-，分别代表与不附带该标志的层和/或区相比具有高杂质浓度和低杂质浓度。其中，在以下的实施方式的说明以及附图中，对同样的构成标记相同的符号，并省略重复的说明。
(第一实施方式)
针对第一实施方式所涉及的半导体集成电路装置的构造，以自分离型的高压集成电路装置(HVIC)为例，参考图1、2、7～9进行说明。图1是表示第一实施方式所涉及的高压集成电路装置的剖面构造的剖面图。图2是表示图1的高压集成电路装置的平面构造的俯视图。第一实施方式所涉及的HVIC80是对应构成图7所示的电力变换装置的HVIC的驱动元件，具有控制半桥电路的IGBT114、115的导通或截止的功能。
HVIC80的连接构成(电力变换装置的电路构成)、HVIC80的电平转换功能(电平转换电路)的电路构成、以及通过HVIC80而进行的IGBT114、115的驱动方法与现有的相同，因此省略说明(参考图7～9的说明)。在图1中图示了在HVIC80的各个构成部件中，低端控制电路部(第一电路部)81的逻辑部、高端控制电路部(第二电路部)82的逻辑部以及高压结终端区(HVJT)83的主要部分，图示省略电平转换电路。
首先，针对HVIC80的平面布局进行说明。如图2所示，在p型半导体基板1，分别选择性地配置有n-型阱区2(第一个第二导电型阱区)、n-型阱区4(第三个第二导电型阱区)；n型阱区(第二个第二导电型阱区)3以及p型阱区(第一导电型阱区)5。在图2中示出n-型阱区2、4，n型阱区3，p型阱区5，p+型接触区43以及n+型接触区44的平面布局，图示省略除此以外的构成。
在n-型阱区2，配置有低端控制电路部81，该低端控制电路部81从以GND的电位(接地电位：第一电位)为基准的低电压电源(第一低电压电源)112接收(被施加)比GND的电位高的L-VDD的电位(第二电位)。在n型阱区3，配置有高端控制电路部82，该高端控制电路部82从以Vs的电位(第三电位)为基准的低电压电源(第二低电压电源)113接收比L-VDD以及Vs的电位高的H-VDD的电位(第四电位)。由n-型阱区(第一部分)4和p型阱区5的n-型阱区4侧的部分构成HVJT83。
n-型阱区4与n型阱区3接触并包围在n型阱区3的周围。也就是说，n型阱区3的周围被HVJT83包围。n-型阱区2与n-型阱区4分离地配置在n-型阱区4的外侧(相对于n型阱区3侧的相反侧)。p型阱区5配置在n-型阱区2和n-型阱区4之间。p型阱区5与n-型阱区2接触并包围在n-型阱区2的周围。并且，p型阱区5与n-型阱区4连接并包围在n-型阱区4的周围。
在p型阱区5，配置有与n-型阱区4分离并包围在n-型阱区4的周围的例如矩形环状的p+型接触区(第一导电型半导体区)43。并且，在p型阱区5，在n-型阱区4和p+型接触区43之间，配置有与n-型阱区4以及p+型接触区43分离并包围在n-型阱区4的周围的例如矩形环状的n+型接触区(第二导电型半导体区)44。也就是说，n-型阱区4的周围被n+型接触区44包裹，n+型接触区44的周围被p+型接触区43包裹。
接下来，针对第一实施方式所涉及的HVIC80的剖面构造进行说明。如图1所示，p型半导体基板1与GND连接。在p型半导体基板1的正面的表面层，分别选择性地设置有n-型阱区2、4、n型阱区3以及p型阱区5。在n-型阱区2，作为低端控制电路部81，例如可配置将栅极信号输出至在半桥电路的下桥臂的IGBT114的第一CMOS电路(第一p沟道MOSFET120a以及第一n沟道MOSFET120b)。并且，虽然省略了图示，但在n-型阱区2，作为低端控制电路部81，例如，配置有作为电平转换电路的周边电路的在图8所示的低端电路部216和/或在图9所示的低端电路部227等。
第一p沟道MOSFET120a具备由n-型阱区2、n+型接触区22、p+型源区23、p+型漏区24以及栅电极25构成的通常的横向型MOS栅(由金属-氧化膜-半导体构成的绝缘栅)构造。具体来说，在n-型阱区2的基板正面侧的表面层，分别选择性地设置有n+型接触区22、p+型源区23以及p+型漏区24。在n-型阱区2的、p+型源区23和p+型漏区24所夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极25。源电极71与p+型源区23以及n+型接触区22进行欧姆接触。并且，源电极71与L-VDD连接。漏电极72与p+型漏区24进行欧姆接触。并且，漏电极72与L-OUT连接。
第一n沟道MOSFET120b具备由p型偏置区21、n+型漏区26、n+型源区27、p+型接触区28以及栅电极29构成的通常的横向型MOS栅构造。具体来说，在n-型阱区2的基板正面侧的表面层，选择性地设置有作为基区的p型偏置区21。在p型偏置区21的内部，分别设置有n+型漏区26、n+型源区27以及p+型接触区28。在p型偏置区21的、n+型漏区26和n+型源区27所夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极29。源电极73与n+型源区27以及p+型接触区28进行欧姆接触。源电极73与GND连接。漏电极74与n+型漏区26进行欧姆接触。并且，漏电极74与第一p沟道MOSFET120a的漏电极72连接，而且与L-OUT连接。
n型阱区3被设置于n-型阱区2和n型阱区3之间的n-型阱区4包围在其周围，并且通过在n-型阱区4和n-型阱区2之间包围在n-型阱区4的周围的p型阱区5，而与n-型阱区2电分离。n型阱区3是以从高电压电源(主电路电源)的高电位侧Vss的电位至GND的电位进行变动的中间电位(Vs的电位)为基准的高端浮动电位区。在n型阱区3，作为高端控制电路部82，配置有如图8所示的高端电路部217和/或图9所示的高端电路部226等。在图1中示出构成高端电路部217的逻辑部的第二CMOS电路(第二p沟道MOSFET130a以及第二n沟道MOSFET130b)。
第二p沟道MOSFET130a具备由n型阱区3、n+型接触区32、p+型源区33、p+型漏区34以及栅电极35构成的通常的横向型MOS栅构造。具体来说，在n型阱区3的基板正面侧的表面层，分别选择性地设置有n+型接触区32、p+型源区33以及p+型漏区34。在n型阱区3的、p+型源区33和p+型漏区34所夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极35。源电极75与p+型源区33以及n+型接触区32进行欧姆接触。并且，源电极75与H-VDD连接。漏电极76与p+型漏区34进行欧姆接触。并且，漏电极76与H-OUT连接。
第二n沟道MOSFET130b具备由p型偏置区31、n+型漏区36、n+型源区37、p+型接触区38以及栅电极39构成的通常的横向型MOS栅构造。具体来说，在n型阱区3的基板正面侧的表面层，选择性地设置有作为基区的p型偏置区31。在p型偏置区31的内部，分别选择性地设置有n+型漏区36、n+型源区37以及p+型接触区38。在n型阱区3的、n+型漏区36和n+型源区37所夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极39。源电极77与n+型源区37以及p+型接触区38进行欧姆接触。并且，源电极77与Vs连接。漏电极78与n+型漏区36进行欧姆接触。并且，漏电极78与第二p沟道MOSFET130a的漏电极76连接，而且与H-OUT连接。
并且，在n型阱区3的基板正面侧的表面层，选择性地设置有n+型接触区41。n+型接触区41为将n型阱区3的电位固定在以Vs的电位为基准的H-VDD的电位的固定电位区。n+型接触区41具有包围高端控制电路部82的例如矩形环状的平面形状。第一信号电极42与n+型接触区41进行欧姆接触。并且，第一信号电极42与H-VDD连接，并且与第二p沟道MOSFET130a的源电极75电连接。第一信号电极42在HVJT83的高端控制电路部82侧配置。
当在第一信号电极42和后述的第二信号电极(第一电极)45之间施加有反向偏压的电压时，通过从p型阱区5和n-型阱区4之间的pn结开始向p型阱区5以及n-型阱区4扩张的耗尽层而被耗尽的区域成为HVJT(高压结终端区)83。当在第一信号电极42和第二信号电极45之间施加有反向偏压的电压时，对p型阱区5的杂质浓度或n+型接触区44的配置(例如p型阱区5和n-型阱区4之间的pn结与n+型接触区44之间的距离等)，或者这两方面进行调整，以使从p型阱区5和n-型阱区4之间的pn结开始扩张的耗尽层不到达p型阱区5的内部的n+型接触区44。也就是说，由n-型阱区4和p型阱区5的比n+型接触区44更靠近n-型阱区4侧的部分(第二部分)构成HVJT83。其中，在此所述的反向偏压的电压值为HVIC80的额定电压。作为额定电压，例如，当AC100V～250V时为600V左右，当AC400V时为1200V左右。
p型阱区5设置为与p型半导体基板1的剩余部(在p型半导体基板1的背面侧的、未设有n-型阱区2、4以及n型阱区3的部分)接触。p型阱区5是通过后述的p+型接触区43以及第二信号电极45与GND电连接，并将p型半导体基板1的电位固定在GND电位的固定电位区。也就是说，p型阱区5作为对连接到GND以及L-VDD(或在低端控制电路部81生成的中间电位线)的n-型阱区2、和连接到H-VDD以及Vs的n型阱区3以及n-型阱区4进行电分离的自分离区起作用。p型阱区5的杂质浓度比p型半导体基板1的杂质浓度高。
在低端控制电路部81生成的中间电位是从L-VDD的电位至GND的电位进行变动的浮动电位，例如为内部电源和/或分压电阻的分压点(以下，仅称为内部电源)。如此，p型阱区5可以设置为：包围n型阱区3的周围的n-型阱区(例如，代替n-型阱区2、4而设置的连续的一个n-型阱区)的、比设置有低端控制电路部81的区域更靠近n型阱区3侧的区域，与n型阱区3分离，并且将该n-型阱区从基板正面沿深度方向贯通并与p型半导体基板1的剩余部连接。
在p型阱区5的基板正面侧的表面层，选择性地设置有p+型接触区43。并且，在p型阱区5的基板正面侧的表面层，在p+型接触区43和n-型阱区4之间，与p+型接触区43以及n-型阱区4分离而选择性地设置有n+型接触区44。p型阱区5的杂质浓度比p+型接触区43的杂质浓度低。p+型接触区43未配置在HVJT83和n+型接触区44之间。也就是说，p+型接触区43配置于比n+接触区44更靠近低端控制电路部81侧的位置。
第二信号电极45与p+型接触区43进行欧姆接触。并且，第二信号电极45与GND连接，并且与第一n沟道MOSFET120b的源电极73电连接。第二信号电极45配置于比HVJT83更靠近低端控制电路部81侧的位置。并且，第二信号电极45未配置在HVJT83和n+型接触区44之间。也就是说，第二信号电极45配置于比后述第三信号电极(第二电极)46更靠近低端控制电路部81侧的位置。第三信号电极46与n+型接触区44进行欧姆接触。并且，第三信号电极46与L-VDD或内部电源连接。
当在第二信号电极45和第三信号电极46之间施加相当于L-VDD的电位的电压时，为了不使由p+型接触区43(阳极)和n+型接触区44(阴极)构成的寄生二极管由于雪崩而击穿，对p型阱区5的杂质浓度和/或p+型接触区43和n+型接触区44之间的间隔进行调整。虽然省略了图示，但构成电平上升电路210的n沟道MOSFET211配置于n-型阱区4以及p型阱区5。并且，根据需要，也可以与电平上升电路210相同地，将对基于IGBT115的过热和/或过电流等的异常信号110的警报信号进行电平降低的电平下降电路220配置在n型阱区3、n-型阱区4以及p型阱区5。
在L-VDD和GND的端子间，设置有另设在HVIC80外部的数百nF的电容的电容器119。H-OUT、L-OUT、H-VDD、L-VDD、Vs以及GND是分别与图7所示的H-OUT、L-OUT、H-VDD、L-VDD、Vs以及GND对应的端子。H-OUT与半桥电路的上桥臂的IGBT115的栅极连接，是向IGBT115提供栅极信号的输出端子。L-OUT与半桥电路的下桥臂的IGBT114的栅极连接，是向IGBT114提供栅极信号的输出端子。H-VDD是连接以Vs端子111的电位为基准的低电压电源113的高电位侧的端子。L-VDD是连接以GND的电位为基准的低电压电源112的高电位侧的端子，L-VDD的电位比H-VDD的电位低。Vs是从高电压电源(主电路电源)的高电位侧Vss的电位至GND的电位进行变动的中间电位的端子，与由IGBT114、115构成的半桥电路的输出端子(Vs端子111)具有相同电位。
接下来，针对第一实施方式所涉及的HVIC80的制造方法进行说明。首先，重复进行多次光刻蚀以及离子注入，在p型半导体基板1的正面的表面层分别选择性地导入用于形成n-型阱区2、4，n型阱区3以及p型阱区5的杂质。接下来，例如，在高温(1100以上1200以下的程度)下进行热处理，将进行了导入的杂质扩散至预定深度而形成n-型阱区2、4，n型阱区3以及p型阱区5。例如通过磷(P)的离子注入而形成n-型阱区2、4，n型阱区3。例如也可以通过一次离子注入而同时形成n-型阱区2、4。例如通过硼(B)的离子注入形成p型阱区5。对形成n-型阱区2、4，n型阱区3以及p型阱区5的顺序能够进行各种更改。
接下来，通过光刻蚀以及例如硼的离子注入，在n-型阱区2以及n型阱区3的表面层分别选择性地导入用于形成p型偏置区21、31的杂质。接下来，例如，在高温(1100～1200℃的程度)下进行热处理，将进行了导入的杂质扩散至预定的深度，形成p型偏置区21、31。p型偏置区21、31可以通过一次离子注入而同时形成，也可以通过不同的离子注入而分别形成。接下来，通过光刻蚀以及例如砷(As)的离子注入，在n型阱区3的表面层选择性地导入用于形成n+型接触区41的杂质。接下来，通过750℃以上900℃以下的程度的温度的热处理，将进行了导入的杂质扩散至预定的深度，形成n+型接触区41。n+型接触区41的表面杂质浓度可以为例如1×1020/cm3左右。
接下来，通过光刻蚀以及离子注入，在p型阱区5的表面层选择性地导入用于形成n+型接触区44的杂质。接下来，通过热处理，将n+型接触区44扩散至预定的深度。n+型接触区44例如也可以通过用于形成n+型接触区41的离子注入，而与n+型接触区41同时形成。接下来，通过光刻蚀以及离子注入，在p型阱区5的表面层选择性地导入用于形成p+接触区43的杂质。接下来，通过热处理，将进行了导入的杂质扩散至预定的深度，而形成p+接触区43。
接下来，通过光刻蚀以及例如砷(As)的离子注入，在n-型阱区2、n型阱区3以及p型偏置区21、31的表面层分别选择性地导入用于形成n+型区的杂质。通过该一次离子注入而形成的各n+型区是低端控制电路部81的n+型接触区22、n+型漏区26以及n+型源区27，和高端控制电路部82的n+型接触区32、n+型漏区36以及n+型源区37。接下来，通过在例如750℃以上900℃以下程度的温度的热处理，将进行了导入的杂质扩散至预定的深度，形成这些n+型区。这些n+型区的表面杂质浓度可以为例如1×1020/cm3左右。
接下来，通过光刻蚀以及例如氟化硼(BF2)的离子注入，在n-型阱区2、n型阱区3以及p型偏置区21、31的表面层分别选择性地导入用于形成预定的p+型区的杂质。通过该一次离子注入而形成的各p+型区是低端控制电路部81的p+型源区23、p+型漏区24以及p+型源区28，和高端控制电路部82的p+型源区33、p+型漏区34以及p+型接触区38。接下来，通过热处理，将进行了导入的杂质扩散至预定的深度，形成这些p+型区。这些p+型区的表面杂质浓度可以为1×1020/cm3左右。
通过形成低端控制电路部81的各n+型区以及p+型区，从而形成构成第一p沟道MOSFET120a以及第一n沟道MOSFET120b的各半导体区。通过形成高端控制电路部82的各n+型区以及p+型区，从而形成构成第二p沟道MOSFET130a以及第二n沟道MOSFET130b的各半导体区。形成n+型接触区41、p+型接触区43、n+型接触区44、其他的各n+型区以及各p+型区的顺序能够进行各种更改。并且，也可以同时进行形成各n+型区时的热处理和形成各p+型区时的热处理。
接下来，形成在低端控制电路部81以及高端控制电路部82所形成的MOSFET(符号120a、120b、130a、130b)的栅极绝缘膜以及栅电极25、29、35、39。接下来，在p型半导体基板1的正面形成层间绝缘膜(未图示)，并形成多个接触孔。接下来，通过在基板正面沉积成为正面电极的金属层并对金属层进行图形化，而形成源电极71、73、75、77，漏电极72、74、76、78以及第一信号电极42、第二信号电极45、第三信号电极46。然后，通过形成覆盖基板正面的钝化保护膜等，完成图1所示的HVIC80。
接下来，针对在HVIC80经由H-VDD产生负浪涌电压时(H-VDD电位和/或Vs电位变为负电位时)的状态进行说明。图3是表示在图1的高压集成电路装置经由H-VDD施加有负浪涌电压时的电子以及空穴的运动的说明图。在第一实施方式的HVIC80中，与L-VDD连接的n+型接触区44和p型阱区5的pn结成为反向偏压状态，p型阱区5的n+型接触区44正下方(基板背面侧)的部分成为收缩电阻53。因此，当经由Vs端子111对H-VDD施加有负浪涌电压时，由p型阱区5(阳极)和n-型阱区4(阴极)构成的寄生pn二极管52的阳极电阻由于收缩电阻53而变高。由此，从p型阱区5经由n-型阱区4注入n型阱区3的少数载流子(空穴)的注入量大量减少。因此，能够抑制进入构成高端控制电路部82的逻辑部的第二p沟道MOSFET130a和/或第二n沟道MOSFET130b的空穴注入量。并且，由于与L-VDD连接的第三信号电极46配置于比与GND连接的第二信号电极45更靠近高端控制电路部82侧的位置，所以根据寄生pn二极管52的正向电流，从n-型阱区4注入至p型阱区5的少数载流子(电子)迅速地从第三信号电极46被引出。由此，也能够抑制从p型阱区5注入n-型阱区2的电子量。因此，能够抑制注入构成低端控制电路部81的逻辑部的第一p沟道MOSFET120a和/或第一n沟道MOSFET120b的电子注入量。因此，能够同时防止高端控制电路部82和低端控制电路部81的逻辑部的错误操作和/或由闩锁而引起的损坏。
并且，由于在负浪涌电压发生时n+型接触区44以及第三信号电极46，电子被引出，可能导致连接有n+型接触区44以及第三信号电极46的L-VDD的电压降低，但通过在L-VDD和GND的端子间连接上述的数百nF程度的电容的电容器119，在HVIC80在运行上没有问题的程度下，能够抑制L-VDD的电压降低。符号51是由p型半导体基板1和n型阱区3构成的寄生pn二极管。
以上，如说明所述，根据第一实施方式，通过在构成包围高端控制电路部的HVJT的n-型阱区和p型阱区之间的pn结部、和设置在p型阱区的GND电位的p+型接触区之间，设置固定在比GND电位高的电位(L-VDD电位或者内部电源电位)的n+型接触区，从而能够通过在负浪涌电压发生时(H-VDD电位和/或Vs电位变为负电位后)产生的寄生pn二极管动作，使流入低端控制电路部的电子从该n+型接触区向第三信号电极引出。由此，能够防止与GND以及L-VDD(或者内部电源)连接的低端控制电路部的逻辑部的错误操作和/或由闩锁而引起的损坏。
并且，根据第一实施方式，通过使p型阱区的、固定在比GND电位高的电位的n+型接触区正下方的部分成为收缩电阻，从而在发生负浪涌电压时，以GND的电位的p型阱区为阳极，H-VDD的电位的n型阱区(n型阱区以及n-型阱区)为阴极的寄生二极管的阳极电阻变高。由此，能够降低向与H-VDD以及Vs连接的高端控制电路部流入的空穴注入量，能够防止高端控制电路部的逻辑部的错误操作和/或由闩锁而引起的损坏。
(第二实施方式)
接下来，针对第二实施方式所涉及的半导体集成电路装置(HVIC)的构造进行说明。图4是第二实施方式所涉及的高压集成电路装置的主要部分的构造的剖面图。第二实施方式所涉及的HVIC84与第一实施方式所涉及的HVIC的区别点在于，在p型阱区5，在从n-型阱区4朝向外侧(p型阱区5侧)的方向上并列配置有多个连接于比GND的电位高的电位的n+型接触区44。也就是说，在p型阱区5设置有具有矩形环状的平面形状的两个以上的n+型接触区44，在n-型阱区4(HVJT83)的周围包围两层以上。在图4中示出例如配置有三个n+型接触区44的情况。
具体来说，各n+型接触区44在p型阱区5的基板的正面侧的表面层相互分离地配置。在多个n+型接触区44中，最内侧(高端控制电路部82侧)的n+型接触区44与n-型阱区4分离地配置，并包围在n-型阱区4的周围。在多个n+型接触区44中，最内侧以外的n+型接触区44包围在该内侧的n+型接触区44的周围。，第三信号电极46分别与各n+型接触区44进行欧姆接触。所有的第三信号电极46都与L-VDD或由低端控制电路部81生成的中间电位线连接。
如此，通过构造为在p型阱区5配置多个与比GND的电位高的电位连接的n+型接触区44，从而能够进一步提高p型阱区5的、在n+型接触区44正下方部分的收缩电阻(即，寄生pn二极管52的阳极电阻)。因此，能够进一步降低注入高端控制电路部82和/或低端控制电路部81的载流子注入量。
以上，如说明所示，根据第二实施方式，能够得到与第一实施方式相同的效果。
(第三实施方式)
接下来，针对第三实施方式所涉及的半导体集成电路装置(HVIC)的构造进行说明。图5是表示第三实施方式所涉及的高压集成电路装置的主要部分的构造的剖面图。第三实施方式所涉及的HVIC85与第一实施方式所涉及的HVIC的区别点在于，设置有比p型阱区5扩散深度浅的n型缓冲区47，以包裹与比GND的电位高的电位连接的n+型接触区44的下侧(基板背面侧)。具体来说，在p型阱区5的基板正面侧的表面层选择性地设置有n型缓冲区47，在n型缓冲区47的内部选择性地设置有n+型接触区44。
在第三实施方式所涉及的HVIC85中，p型阱区5的、n型缓冲区47正下方的部分成为收缩电阻。由于n型缓冲区47的扩散深度比n+型接触区44的扩散深度深，因此与不设置n型缓冲区47的情况相比，p型阱区5的较深的部分成为收缩电阻。因此，能够进一步提高寄生pn二极管52的阳极电阻，能够进一步降低注入高端控制电路部82和/或低端控制电路部81的载流子注入量。
并且，在第三实施方式中，由于在p型阱区5的内部设置n型缓冲区47即可，HVIC85的芯片大小与不设置n型缓冲区47的构成的HVIC几乎相同。并且，n型缓冲区域47，例如能够与构成高端控制电路部82的逻辑部的例如20V耐压等级的第二n沟道MOSFET130b的n型偏置漏区(未图示)同时形成。n型偏置漏区是在p型偏置区31的基板正面侧的表面层，以包裹n+型漏区36的下侧而设置的用于确保预定耐压的区域。通过与n型偏置漏区同时形成n型缓冲区47，能够不增加新的工序而形成n型缓冲区47。
以上，如说明所示，根据第三实施方式，能够得到与第一、第二实施方式相同的效果。
(第四实施方式)
接下来，针对第四实施方式所涉及的半导体集成电路装置(HVIC)的构造进行说明。图6是表示第四实施方式所涉及的高压集成电路装置的主要部分的构造的剖面图。第四实施方式所涉及的HVIC86与第一实施方式所涉及的HVIC的区别点在于，代替构成高端控制电路部82、低端控制电路部81以及HVJT83的n型区(图1的n-型阱区2、4以及n型阱区3)，而设置有n型外延生长层12。即，在p型半导体基板(p型支撑基板)1的正面，使用层叠n型外延生长层12而成的外延基板(半导体芯片)来制作HVIC86。
在n型外延生长层12，与第一实施方式相同，设置有第一p沟道MOSFET120a、第二p沟道MOSFET130a以及第一n沟道MOSFET120b、第二n沟道MOSFET130b。p型阱区5以从外延基板的正面(n型外延生长层12侧的面)开始，贯通n型外延生长层12而到达p型半导体基板1的深度的方式进行设置。在p型阱区5的、外延基板正面侧的表面层分别选择性地设置有p+型接触区43以及n+型接触区44，这点与第一实施方式相同。
并且，也可以在上述的第二、第三实施方式应用第四实施方式，使用外延基板作为HVIC。
以上，如说明所示，根据第四实施方式，能够得到与第一～第三实施方式相同的效果。
根据以上所述，本发明不限于上述的各实施方式，能够应用于在高端控制电路部和HVJT之间形成寄生的pn结部(寄生pn二极管)的各种集成电路。并且，反转半导体层或者半导体区的导电类型(n型、p型)，各实施方式也同样成立。
产业上的可利用性
如以上所述，本发明所涉及的半导体集成电路装置，对例如在PWM逆变器、开关电源等，向功率设备的栅极传输导通或截止的驱动信号等情况下使用的高压集成电路装置具有有益效果。

Claims (4)

1.一种半导体集成电路装置，其特征在于，具备：
第一个第二导电型阱区，设置在第一导电型的半导体基板的一侧的主面侧；
第二个第二导电型阱区，在所述半导体基板的一侧的主面侧，与所述第一个第二导电型阱区分离地设置；
第一电路部，设置在所述第一个第二导电型阱区，并从以第一电位为基准的第一低电压电源接收比所述第一电位高的第二电位；
第二电路部，设置在所述第二个第二导电型阱区，并从以第三电位为基准的第二低电压电源接收比所述第三电位高的第四电位；
第一导电型阱区，包围所述第二个第二导电型阱区的周围，并与所述半导体基板接触；
第一导电型半导体区，设置在所述第一导电型阱区的内部；
第一电极，与所述第一导电型半导体区接触，并接收所述第一电位；
第二导电型半导体区，与所述第一导电型半导体区分离并设置在所述第一导电型阱区的比所述第一导电型半导体区更靠近所述第二个第二导电型阱区侧的位置；和
第二电极，与所述第二导电型半导体区接触，并接收所述第二电位。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，具备：
第三个第二导电型阱区，包围所述第二个第二导电型阱区的周围，并在所述第一导电型阱区和所述第二个第二导电型阱区之间与该两个区接触地设置，并且所述第三个第二导电型阱区的杂质浓度比所述第二个第二导电型阱区的杂质浓度低。
3.根据权利要求2所述的半导体集成电路装置，其特征在于，
在所述第三个第二导电型阱区和所述第一导电型半导体区之间，配置有所述第二电极。
4.根据权利要求2或3所述的半导体集成电路装置，其特征在于，
设定所述第一导电型阱区的杂质浓度，和/或所述第一导电型阱区和所述第三个第二导电型阱区之间的pn结与所述第二导电型半导体区之间的距离，以使从所述pn结扩张的耗尽层不到达所述第二导电型半导体区。
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