JP4671666B2 - 駆動回路 - Google Patents

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Description

本発明は、複数の出力バッファを有する駆動回路およびその駆動回路を備えるデータ線ドライバに係わるもので、特にプラズマディスプレイパネル等の高電圧駆動信号で画像を表示するディスプレイパネルを駆動するのに用いる駆動回路およびデータ線ドライバに関する。
近年、薄型で高精細な表示装置として注目されているプラズマディスプレイパネル（以下、ＰＤＰと称す）は、マトリクス状に配置されたデータ電極と走査維持電極で構成される複数の放電セルを有する表示装置で、放電セルはデータ電極配線とこれに直交する走査電極配線および維持電極配線によって放電が制御されており、その放電発光および非発光によって所望の表示画像を得るように構成されている。
このようなＰＤＰを駆動するために、デジタルのＲＧＢカラー画像信号を、ＰＤＰを駆動可能な高電圧に変換するレベルシフタなどを含む半導体回路装置が用いられる。
以上のような従来の半導体回路装置について以下に図を用いて説明する。
図１０は一般的なプラズマディスプレイパネルの概略構成図、図１１は従来のＰＤＰを駆動するデータ線ドライバのブロック図、図１２は従来の駆動回路の回路構成図、図１３は従来の駆動回路の駆動波形図、図１４（ａ）は従来のＰＤＰを駆動する駆動回路の構造を示す概略図、図１４（ｂ）は従来のＰＤＰを駆動する駆動回路の断面構造概略図であり、図１４（ａ）のＡ−Ｂ間の断面構造概略図、図１５は従来の駆動回路におけるＮＰＮ寄生バイポーラトランジスタの電流特性図である。
図１０に示すように、表示パネル（ＰＤＰ）９００は、複数の走査電極ライン９０１に接続される複数の走査線ドライバ９０２と、複数の表示データ電極ライン９０３に接続される複数の表示データ線ドライバ９０４によって駆動されている。カラー表示を行うＰＤＰは、各表示データ電極ラインが、それぞれＲ（ＲＥＤ：赤）、Ｇ（ＧＲＥＥＮ：緑）、Ｂ（ＢＬＵＥ：青）の異なる色の蛍光体を用いた３色の電極を有し、それぞれの表示データ電極ラインを個別に駆動させることにより、カラー表示を行うことができる。
図１１に示すように、データ入力端子から入力される画像データは、シフトレジスタ９０５にシリアルに供給される。シフトレジスタ９０５により受信されたシリアルデータは、シフトレジスタ９０５によりパラレルデータに変換された後に、ラッチ回路９０６で保持される。ラッチ回路９０６に保持されたパラレルデータは、レベルシフト回路９０７で電圧変換をされた後に、駆動回路９０８を介して駆動出力端子Ｏ１〜Ｏｎから接地電位（ＧＮＤ）または電源電位（ＶＣＣ）の電位として選択的に出力され表示データ電極９０３に印加される。
図１２は駆動回路９０８の回路構成の一部を示しており、駆動回路９０８は、プッシュプル回路が隣接して複数個配置される多出力ドライバとして構成されている。ここで、出力端子Ｏｎと出力端子Ｏｎ＋１は隣接する駆動出力端子であり、出力端子Ｏｎと出力端子Ｏｎ＋１に対して、駆動電源端子１０３および接地端子１３０が共通に配置されている。このように複数の駆動出力端子が隣接して配置された構成においては図１３に示すように、ある出力端子に隣接する駆動出力端子の出力変化に伴う自己ノイズやパネルからの外来ノイズが重畳される。
ここで、図１４に示すように、出力バッファを構成するトランジスタの高濃度Ｎ型拡散層１０６及び隣接する高濃度Ｎ型拡散層１６０は接地電位（ＧＮＤ）に固定されたＰ型ウェル１０８上に形成されている。これによって任意出力端子ＯＵＴｎ１０４とその隣接出力端子ＯＵＴｎ＋１１０５の間には、出力端子ＯＵＴｎ１０４に繋がる高濃度Ｎ型拡散層１０６−ＧＮＤに繋がるＰ型ウェル１０８−出力端子ＯＵＴｎ＋１１０５に繋がるＮ型拡散層１６０の経路でＮＰＮ寄生バイポーラトランジスタ１０２が形成される。
出力端子ＯＵＴｎ１０４が“電源電位（ＶＣＣ）”出力状態で出力端子ＯＵＴｎ＋１１０５が“接地電位（ＧＮＤ）”出力状態の時に自己ノイズまたは外来ノイズによって“接地電位（ＧＮＤ）“出力状態のＯＵＴｎ＋１１０５に繋がるＮ型拡散層１６０にＰ型ウェル１０８との間のビルトイン電圧以上の電位差が発生すると隣接間に形成されるＮＰＮ寄生バイポーラトランジスタ１０２が動作し始める。
これにより、Ｐ型ウェル１０８からＯＵＴｎ＋１１０５（本端子に繋がるＮ型拡散層を以下エミッタ）に向かってエミッタ電流Ｉｅが流れ、接地端子１３０からＰ型ウェル１０８に向かってベース電流Ｉｂが流れるために、出力端子ＯＵＴｎ１０４（本端子に繋がるＮ型拡散層を以下コレクタ）からＰ型ウェル１０８（以下ベース）に向かってコレクタ電流Ｉｃが流れ始める。この時、高電位にバイアスされるコレクタ部に流れるコレクタ電流Ｉｃが許容電流値を超えると、コレクタが熱破壊して誤動作の原因になるという問題があった。
図１５に示すとおり、ＮＰＮ寄生バイポーラトランジスタの電流特性は、物理的な構成や拡散濃度、コレクタ−エミッタ間電圧によって決まり、駆動電源電圧（ＶＣＣ）が高い程、またコレクタ電流が大きいほど、コレクタのジャンクション部に高電界が印加されるため熱破壊に至りやすい。一方、コレクタ電圧はパネル駆動電圧により決まるため、駆動電源電圧を下げずにコレクタ電流を小さくすることが誤動作や破壊に対する耐性を向上する手段となる。
この問題に対して他の駆動回路として、互いに隣接するトランジスタ間の距離を十分に確保する構成や、トランジスタ間をシリコン酸化膜で絶縁したＳＯＩ（ＳｉｌｌｉｃｏｎＯｘｉｄｅ Ｉｎｓｕｌａｔｅｄ）プロセスを用いる構成として対策していた。
特開２００１−０５３２２８号公報
しかしながら上記従来の駆動回路では、隣接するトランジスタ間の距離を確保するためにチップサイズが増加したり、寄生トランジスタを形成しない構成とするために特殊なプロセスを必要とするなどコストアップの要因となる問題点があった。
本発明の駆動回路は、上記従来の問題点を解決するもので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することを目的とする。
上記の目的を達成するために、本発明の駆動回路は、第１導電型の半導体基板と、前記半導体基板に形成される第１導電型のウェルと、前記ウェルに形成される第２の導電型の第１の拡散層と、前記第１の拡散層に接続される第１の出力端子と、前記ウェルに形成される第２の導電型の第２の拡散層と、前記第２の拡散層に接続される第２の出力端子と、前記ウェルの前記第１の拡散層と前記第２の拡散層との間に形成される第３の拡散層と、前記第３の拡散層内に形成される第１の導電型の第４の拡散層と、前記第３の拡散層内に形成される第１の導電型の第５の拡散層と、前記第４の拡散層と前記第５の拡散層との間に形成される第２の導電型の第６の拡散層とを有し、前記第６の拡散層には前記ウェルの電圧以上の電圧が印加されることを特徴とする。
また、前記第１の導電型がＰ型で、前記第２の導電型がＮ型であっても良い。
以上により、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。
分離領域に高濃度Ｎ型拡散層を設けることにより、寄生ＮＰＮトランジスタのコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。
以下、本発明の実施の形態における半導体回路装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１における駆動回路を図１，図２，図３を用いて説明する。
図１（ａ）は実施の形態１におけるＰＤＰを駆動する駆動回路の構造を示す概略図、図１（ｂ）は実施の形態１におけるＰＤＰを駆動する駆動回路の断面構造概略図であり、駆動回路を上方から見た概略図１（ａ）のＡ−Ｂ間の断面構造概略図である。
まず、実施の形態１における駆動回路の構成について説明する。
図１（ａ）において、２００は駆動回路を構成するトランジスタのソースドレイン形成パターン、２０１はゲート形成パターン、２０２はＰ型ウェル電位供給用拡散形成パターン、２０３は分離領域に形成されたコレクタ電流低減用高濃度Ｎ型拡散層形成パターンである。また、図１（ｂ）において１０６は出力端子ＯＵＴｎに繋がる高濃度Ｎ型拡散層、１６０は出力端子ＯＵＴｎ＋１に繋がる高濃度Ｎ型拡散層、１０７は高濃度Ｐ型拡散層、１１６はトランジスタ間の分離領域１１５に設けられたコレクタ電流低減用高濃度Ｎ型拡散層、１０８はＰ型ウェル、１０９はＰ型基板、１０４は任意のトランジスタの出力端子ＯＵＴｎ、１０５はその隣接するトランジスタの出力端子ＯＵＴｎ＋１、１３０は接地端子、１３１は固定電位供給端子である。ここで、コレクタ電流低減用高濃度Ｎ型拡散層１１６は分離領域１１５の高濃度Ｐ型拡散層１０７中に形成され、固定電位供給端子１３１によりＰ型ウェル１０８の電位以上の電位に固定される。
次に、この半導体回路装置の動作を説明する。
自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
ＮＰＮ寄生バイポーラトランジスタ１０２が動作した時に流れる電流経路は、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８−高濃度Ｎ型拡散層１６０−出力端子ＯＵＴｎ＋１１０５の順である。一方、分離領域１１５にＰ型ウェル１０８の電位以上の電位に固定される固定電位供給端子１３１をコレクタ電流低減用高濃度Ｎ型拡散層１１６に繋げることにより、ＮＰＮ寄生バイポーラトランジスタ１０２のコレクタ電流のパスが高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８のパスの他にコレクタ電流低減用高濃度Ｎ型拡散層１１６−Ｐ型ウェル１０８のパスも形成されるため、高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８間に流れるコレクタ電流が低減されるので、隣接端子間のノイズに対する耐性を向上することができる。
以上のように本実施の形態１によれば、駆動回路を構成するトランジスタ間の分離領域１１５にコレクタ電流低減用高濃度Ｎ型拡散層１１６を設け、コレクタ電流低減用高濃度Ｎ型拡散層１１６をＰ型ウェル１０８の電位以上の電位に固定することにより、ＮＰＮ寄生バイポーラトランジスタのコレクタ電流のパスが追加されるため、高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８間を流れるコレクタ電流を低く留められ、誤動作または破壊に至る耐性を向上でき、通常のＣＭＯＳプロセスを用いて、隣接端子間のノイズに対する耐性を向上することができる。
さらに、図２、図３を用いて詳細に本発明の開発事例を説明する。
図２は実施の形態１の開発事例を説明する断面構造図、図３は実施の形態１の開発事例における破壊耐性の評価結果を説明する図である。
図２において、１４０は低電圧用Ｎ型ウェル、１４１はＮ型オフセット拡散層、１４２はＰ型オフセット拡散層、１４３はＬＯＣＯＳ、１４４は出力取出し用アルミ電極である。
今、Ｐ型ウェル１０８の濃度が２×１０１５Ａｔｏｍｓ／ｃｍ−３、低電位用Ｎ型ウェル１４０の濃度が５．８×１０１６Ａｔｏｍｓ／ｃｍ−３、高濃度Ｎ型拡散層１０６、１１６の濃度が５．０×１０２０Ａｔｏｍｓ／ｃｍ−３、高濃度Ｐ型拡散層１０７の濃度が５．０×１０２０Ａｔｏｍｓ／ｃｍ−３、Ｎ型オフセット拡散層１４１の濃度が３．０×１０１６Ａｔｏｍｓ／ｃｍ−３、Ｐ型オフセット拡散層１４２の濃度が５．０×１０１６Ａｔｏｍｓ／ｃｍ−３で構成され、対向する分離領域１１５を５４μｍの距離で設計されたデバイスについて説明する。
出力端子ＯＵＴｎ１０４に８０Ｖ電位を隣接出力端子ＯＵＴｎ＋１１０５に０Ｖ電位を供給し、出力端子ＯＵＴｎ＋１１０５に負電位のノイズパルスを入力し、そのノイズレベルを大きくするとやがて寄生バイポーラタランジスタの許容電流を超えて破壊に至る。
図３は、分離領域内に本発明のコレクタ電流低減用高濃度Ｎ型拡散層１１６を挿入した場合の前記破壊に至る耐性の結果を比較したものである。ＮＰＮ寄生バイポーラトランジスタが動作した時にベース領域に注入される電荷を吸収するコレクタ電流低減用高濃度Ｎ型拡散層１１６が無い場合に比べてそれを挿入した場合、耐性向上の効果が認められる。
この時、従来の分離領域を広くして耐圧の向上を図る構造に比べて、分離領域を小さくすることができるために、チップサイズが大きくなることをおさえながらトランジスタのノイズ耐性を向上することができる。
（実施の形態２）
本発明の実施の形態２における駆動回路を図４，図５，図６を用いて説明する。
図４（ａ）は実施の形態２におけるＰＤＰを駆動する駆動回路の構造を示す概略図、図４（ｂ）は実施の形態２におけるＰＤＰを駆動する駆動回路の断面構造概略図であり、そのＡ−Ｂ間の断面構造概略図である。実施の形態１との違いは、分離領域１１５に高濃度Ｎ型拡散層を形成するかわりに、隣接するトランジスタそれぞれのドレイン領域の対向する位置に低濃度Ｎ型拡散層１１０を備えることである。
次に、この半導体回路装置の動作を説明する。
自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
ドレインの領域をドレイン領域１１７とし、ドレイン領域１１７の対向する位置に低濃度Ｎ型拡散層１１０を有することで、寄生トランジスタが動作した時に流れる電流経路は、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−低濃度Ｎ型拡散層１１０−Ｐ型ウェル１０８−低濃度Ｎ型拡散層１１０−高濃度Ｎ型拡散層１６０−出力端子ＯＵＴｎ＋１１０５の順である。
前記電流経路にある低濃度Ｎ型拡散層１１０の抵抗値が高濃度Ｎ型拡散層１０６の抵抗値より高くなるため、高濃度Ｎ型拡散層１０６−低濃度Ｎ型拡散層１１０−Ｐ型ウェル１０８間に流れるコレクタ電流が低減されるので、隣接端子間のノイズに対する耐性を向上することができる。
以上のように本実施の形態２によれば、隣接するトランジスタそれぞれのドレイン領域の対向する位置に低濃度Ｎ型拡散層１１０を設けることにより、コレクタ電流が流れるパスの抵抗が高くなり、ＮＰＮ寄生バイポーラトランジスタのコレクタ電流を低く留められるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することができる。
さらに図５、図６を用いて詳細に本発明の開発事例を説明する。
図５は実施の形態２の開発事例を説明する断面構造図、図６は実施の形態２の開発事例における破壊耐性の評価結果を説明する図である。
今、Ｐ型ウェル１０８の濃度が２×１０１５Ａｔｏｍｓ／ｃｍ−３、低電位用Ｎ型ウェル１４０の濃度が５．８×１０１６Ａｔｏｍｓ／ｃｍ−３、高濃度Ｎ型拡散層１０６の濃度が５．０×１０２０Ａｔｏｍｓ／ｃｍ−３、高濃度Ｐ型拡散層１０７の濃度が５．０×１０２０Ａｔｏｍｓ／ｃｍ−３、Ｎ型オフセット拡散層１４１の濃度が３．０×１０１６Ａｔｏｍｓ／ｃｍ−３、Ｐ型オフセット拡散層１４２の濃度が５．０×１０１６Ａｔｏｍｓ／ｃｍ−３で構成され、対向するドレイン間の領域である分離領域１１５を５４μｍの距離で設計されたデバイスについて説明する。
出力端子ＯＵＴｎ１０４に８０Ｖ電位を隣接端子ＯＵＴｎ＋１１０５に０Ｖ電位を供給し、出力端子ＯＵＴｎ＋１１０５に負電位のノイズパルスを入力し、そのノイズレベルを大きくするとやがてＮＰＮ寄生バイポーラトランジスタの許容電流を超えて破壊に至る。
図６は、本発明のドレイン領域内に形成された低濃度Ｎ型拡散層１１０の濃度を変更して出力取出し用アルミ電極１４４からドレイン端までの拡散抵抗値を変更した場合の前記破壊に至る耐性の結果を比較したものである。低濃度Ｎ型拡散層１１０の拡散抵抗値を大きくするに従い、耐性向上の効果が認められる。
この時、従来の分離領域を広くして耐圧の向上を図る構造に比べて、分離領域を小さくすることができるために、チップサイズが大きくなることをおさえながらトランジスタのノイズ耐性を向上することができる。
（実施の形態３）
本発明の実施の形態３における駆動回路について図７を用いて説明する。
図７（ａ）は実施の形態３におけるＰＤＰを駆動する駆動回路の構造を示す概略図、図７（ｂ）は実施の形態３におけるＰＤＰを駆動する駆動回路の断面構造概略図であり、そのＡ−Ｂ間の断面構造概略図である。実施の形態１に対して異なる点は、基板をＮ型基板１１３とし、各トランジスタを独立したＰ型ウェル１０８に形成し、Ｎ基板電位供給端子１３２によりＮ型基板１１３とＰ型ウェル１０８の間のビルトイン電圧よりも高い電位に固定可能なＮ型基板電位供給用のＮ型拡散層１１８およびＮ型基板領域１１３により各トランジスタの分離領域１１５を構成する点である。
次に、この半導体回路装置の動作を説明する。
自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
以上のように、隣接するトランジスタを独立したＰ型ウェルに形成し、さらに、ドレインを形成するＮ型基板１１３とＰ型ウェル１０８の間のビルトイン電圧よりも高い電位を有するＮ型拡散層１１８、およびＮ型基板１１３を分離領域１１５に設けることにより、隣接するトランジスタ間のＰウェル領域が離れているので、互いの隣接端子間にＮＰＮ寄生バイポーラトランジスタを形成しない構成とすることができ、誤動作または破壊に至る耐性を向上でき、通常のＣＭＯＳプロセスを用いて、隣接端子間のノイズに対する耐性を向上することができる。
ここで、分離領域１１５をＮ型基板１１３のみで形成し、Ｎ型拡散層１１８を設けない構成も可能である。
（実施の形態４）
本発明の実施の形態４における半導体回路装置について図８を用いて説明する。
図８（ａ）は実施の形態４におけるＰＤＰを駆動する駆動回路の構造を示す概略図、図８（ｂ）は実施の形態４におけるＰＤＰを駆動する駆動回路の断面構造概略図であり、そのＡ−Ｂ間の断面構造概略図である。実施の形態１に対して異なる点は、独立したＰ型ウェル１０８に各トランジスタを形成し、各トランジスタの分離領域１１５をＰ型ウェル１０８より低濃度のＰ型基板１０９により構成する点である。
次に、この半導体回路装置の動作を説明する。
自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
ＮＰＮ寄生バイポーラトランジスタ１０２のベース領域がＰ型基板１０９で構成されることによりＮＰＮ寄生バイポーラトランジスタ１０２が動作した時に流れる電流経路は、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８−Ｐ型基板１０９−Ｐ型ウェル１０８−高濃度Ｎ型拡散層１６０−ＯＵＴｎ＋１１０５の順である。
以上のように、ＮＰＮ寄生バイポーラトランジスタ１０２のベースに相当する領域に、Ｐ型ウェル１０８より低濃度のＰ型基板１０９を設けることで、Ｐ型基板１０９が高抵抗であるために、ベース抵抗を高抵抗にでき、コレクタに相当する高濃度拡散層１０６に流れるコレクタ電流を低減でき、通常のＣＭＯＳプロセスを用いて、隣接端子間のノイズに対する耐性を向上することができる。
（実施の形態５）
本発明の実施の形態５における半導体回路装置について図９を用いて説明する。
図９（ａ）は実施の形態５におけるＰＤＰを駆動する駆動回路の構造を示す概略図、図９（ｂ）は実施の形態５におけるＰＤＰを駆動する駆動回路の断面構造概略図であり、そのＡ−Ｂ間の断面構造概略図である。実施の形態１に対して異なる点は、独立したＰ型ウェル１０８に各トランジスタを形成し、各トランジスタの分離領域１１５にＮ型ウェル１１４を形成する点である。
次に、この半導体回路装置の動作を説明する。
自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
ＮＰＮ寄生バイポーラトランジスタ１０２のベース領域にＮ型ウェル１１４を形成することによりＮＰＮ寄生バイポーラトランジスタ１０２が動作した時に流れる電流経路は、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８−Ｐ型基板１０９−Ｐ型ウェル１０８−高濃度Ｎ型拡散層１６０−出力端子ＯＵＴｎ＋１１０５の順になる。図に示すように、電流経路がＮ型ウェル１１４を迂回するため実効的なベース長が大きくなりベース抵抗が高抵抗化するため、コレクタに相当する高濃度拡散層１０６に流れるコレクタ電流を低減できる。
以上のように、本実施の形態５によれば、ＮＰＮ寄生バイポーラトランジスタのベース領域にＮ型ウェル１１４を形成することにより、実効的なベース長が大きくなりベース抵抗を高抵抗化するために、ＮＰＮ寄生バイポーラトランジスタに流れるコレクタ電流を低く留められ、通常のＣＭＯＳプロセスを用いて、隣接端子間のノイズに対する耐性を向上することができる。
本発明にかかる半導体回路装置は、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することができ、複数の出力バッファを有する駆動回路およびその駆動回路を備えるデータ線ドライバに係わるもので、特にプラズマディスプレイパネル等の高電圧駆動信号で画像を表示するディスプレイパネルを駆動するのに用いる駆動回路およびデータ線ドライバ等として有用である。
（ａ）実施の形態１におけるＰＤＰを駆動する駆動回路の構造を示す概略図 （ｂ）実施の形態１におけるＰＤＰを駆動する駆動回路の断面構造概略図 実施の形態１の開発事例を説明する断面構造図 実施の形態１の開発事例における破壊耐性の評価結果を説明する図 （ａ）実施の形態２におけるＰＤＰを駆動する駆動回路の構造を示す概略図 （ｂ）実施の形態２におけるＰＤＰを駆動する駆動回路の断面構造概略図 実施の形態２の開発事例を説明する断面構造図 実施の形態２の開発事例における破壊耐性の評価結果を説明する図 （ａ）実施の形態３におけるＰＤＰを駆動する駆動回路の構造を示す概略図 （ｂ）実施の形態３におけるＰＤＰを駆動する駆動回路の断面構造概略図 （ａ）実施の形態４におけるＰＤＰを駆動する駆動回路の構造を示す概略図 （ｂ）実施の形態４におけるＰＤＰを駆動する駆動回路の断面構造概略図 （ａ）実施の形態５におけるＰＤＰを駆動する駆動回路の構造を示す概略図 （ｂ）実施の形態５におけるＰＤＰを駆動する駆動回路の断面構造概略図 一般的なプラズマディスプレイパネルの概略構成図 従来のＰＤＰを駆動するデータ線ドライバのブロック図 従来の駆動回路の回路構成図 従来の駆動回路の駆動波形図 （ａ）従来のＰＤＰを駆動する駆動回路の構造を示す概略図 （ｂ）従来のＰＤＰを駆動する駆動回路の断面構造概略図 従来の駆動回路におけるＮＰＮ寄生バイポーラトランジスタの電流特性図
符号の説明
１０２ ＮＰＮ寄生バイポーラトランジスタ
１０３ 駆動電源端子
１０４ 出力端子（ＯＵＴｎ）
１０５ 出力端子（ＯＵＴｎ＋１）
１０６ 高濃度Ｎ型拡散層
１６０ 高濃度Ｎ型拡散層
１０７ 高濃度Ｐ型拡散層
１０８ Ｐ型ウェル
１０９ Ｐ型基板
１１０ 低濃度Ｎ型拡散層
１１３ Ｎ型基板
１１４ Ｎ型ウェル
１１５ 分離領域
１１６ コレクタ電流低減用高濃度Ｎ型拡散層
１１７ ドレイン領域
１１８ Ｎ型拡散層
１３０ 接地端子
１３１ 固定電位供給端子
１３２ Ｎ基板電位供給端子
１４０ 低電位用Ｎ型ウェル
１４１ Ｎ型オフセット拡散層
１４２ Ｐ型オフセット拡散層
１４３ ＬＯＣＯＳ
１４４ 出力取出し用アルミ電極
２００ ソースドレイン形成パターン
２０１ ゲート形成パターン
２０２ Ｐ型ウェル電位供給用拡散形成パターン
２０３ 高濃度Ｎ型拡散層形成パターン
２０４ 低濃度Ｎ型拡散層形成パターン
９００ ＰＤＰ
９０１ 走査電極ライン
９０２ 走査線ドライバ
９０３ 表示データ電極ライン
９０４ 表示データ線ドライバ
９０５ シフトレジスタ
９０６ ラッチ回路
９０７ レベルシフト回路
９０８ 駆動回路

Claims (2)

  1. 第１導電型の半導体基板と、
    前記半導体基板に形成される第１導電型のウェルと、
    前記ウェルに形成される第２の導電型の第１の拡散層と、
    前記第１の拡散層に接続される第１の出力端子と、
    前記ウェルに形成される第２の導電型の第２の拡散層と、
    前記第２の拡散層に接続される第２の出力端子と、
    前記ウェルの前記第１の拡散層と前記第２の拡散層との間に形成される第３の拡散層と、
    前記第３の拡散層内に形成される第１の導電型の第４の拡散層と、
    前記第３の拡散層内に形成される第１の導電型の第５の拡散層と、
    前記第４の拡散層と前記第５の拡散層との間に形成される第２の導電型の第６の拡散層と
    を有し、前記第６の拡散層には前記ウェルの電圧以上の電圧が印加されることを特徴とする駆動回路。
  2. 前記第１の導電型がＰ型で、前記第２の導電型がＮ型であることを特徴とする請求項１記載の駆動回路。
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