JP2002373943A - 平面表示装置駆動用集積回路装置 - Google Patents
平面表示装置駆動用集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Abstract
(57)【要約】 （修正有）
【課題】同一半導体基板に、ＭＯＳＦＥＴとショットキ
ーバリアダイオードを集積し、消費電力を抑制し、チッ
プサイズを縮小する。 【解決手段】ｐ型半導体基板２０１にｎ埋め込み層２０
８を選択的に形成し、その上にｎ型エピタキシャル層２
０２を、アイソレイション層２０３で各デバイスを分離
し、ドレイン領域にｎ拡散層２１１をｎ埋め込み層２０
８まで到達するように形成し、チャネル領域にｐ拡散
層、そのチャネル領域上にソースのｎ拡散層２０５を形
成し、酸化膜２０６を介してゲート領域となりポリシリ
コン２０９、ソース／ドレイン電極となるＡｌ配線２０
７により電界効果トランジスタが構成される。ドレイン
領域となるｎ型エピタキシャル層２０２の一部にｎ拡散
層２１０を形成し、その上にＡｌ配線２０７を施し、そ
のＡｌ配線２０７の一方をｐアイソレーション層２０３
の中のｐ拡散層２０４と接続して、ショットキバリアダ
イオードを形成する。
ーバリアダイオードを集積し、消費電力を抑制し、チッ
プサイズを縮小する。 【解決手段】ｐ型半導体基板２０１にｎ埋め込み層２０
８を選択的に形成し、その上にｎ型エピタキシャル層２
０２を、アイソレイション層２０３で各デバイスを分離
し、ドレイン領域にｎ拡散層２１１をｎ埋め込み層２０
８まで到達するように形成し、チャネル領域にｐ拡散
層、そのチャネル領域上にソースのｎ拡散層２０５を形
成し、酸化膜２０６を介してゲート領域となりポリシリ
コン２０９、ソース／ドレイン電極となるＡｌ配線２０
７により電界効果トランジスタが構成される。ドレイン
領域となるｎ型エピタキシャル層２０２の一部にｎ拡散
層２１０を形成し、その上にＡｌ配線２０７を施し、そ
のＡｌ配線２０７の一方をｐアイソレーション層２０３
の中のｐ拡散層２０４と接続して、ショットキバリアダ
イオードを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、平面表示装置駆動
用集積回路装置に関し、特に大型の平面表示装置として
利用されるプラズマディスプレイパネルを駆動するため
の平面表示駆動用集積回路装置に関する。
用集積回路装置に関し、特に大型の平面表示装置として
利用されるプラズマディスプレイパネルを駆動するため
の平面表示駆動用集積回路装置に関する。
【０００２】
【従来の技術】近年、画像表示装置の大型化傾向にあっ
て薄型で大画面化の容易なプラズマディスプレイパネル
は、縦の電極群と横の電極群との間に放電セルを構成
し、表示画素に対応する電極の交点位置でガス放電をオ
ン・オフすることにより画像を形成するものである。
て薄型で大画面化の容易なプラズマディスプレイパネル
は、縦の電極群と横の電極群との間に放電セルを構成
し、表示画素に対応する電極の交点位置でガス放電をオ
ン・オフすることにより画像を形成するものである。
【０００３】図３は、プラズマディスプレイパネルを駆
動する周辺部分を示した概略ブロック図である。この図
において、プラズマディスプレイパネル１０はＸ電極１
２およびＹ電極１４を有し、これらは互いに水平に、か
つ対を成して配置されている。Ｘ電極１２は一端が互い
に接続されて共通電極を構成し、Ｙ電極１４は互いに独
立して個別に制御される電極を構成している。
動する周辺部分を示した概略ブロック図である。この図
において、プラズマディスプレイパネル１０はＸ電極１
２およびＹ電極１４を有し、これらは互いに水平に、か
つ対を成して配置されている。Ｘ電極１２は一端が互い
に接続されて共通電極を構成し、Ｙ電極１４は互いに独
立して個別に制御される電極を構成している。
【０００４】また、プラズマディスプレイパネル１０
は、Ｘ電極１２およびＹ電極１４と直交する形で互いに
垂直に配置されたアドレス電極１６を有している。そし
てプラズマディスプレイパネル１０のＸ電極１２は、Ｘ
側共通ドライバ１８に接続され、Ｙ電極１４は、Ｙスキ
ャンドライバ２０に接続されている。Ｙスキャンドライ
バ２０は、このＹスキャンドライバ２０を通じてＹ電極
１４を共通に制御するＹ側共通ドライバ２２が接続され
ている。プラズマディスプレイパネル１０のアドレス電
極１６は、アドレスドライバ２４に接続されている。
は、Ｘ電極１２およびＹ電極１４と直交する形で互いに
垂直に配置されたアドレス電極１６を有している。そし
てプラズマディスプレイパネル１０のＸ電極１２は、Ｘ
側共通ドライバ１８に接続され、Ｙ電極１４は、Ｙスキ
ャンドライバ２０に接続されている。Ｙスキャンドライ
バ２０は、このＹスキャンドライバ２０を通じてＹ電極
１４を共通に制御するＹ側共通ドライバ２２が接続され
ている。プラズマディスプレイパネル１０のアドレス電
極１６は、アドレスドライバ２４に接続されている。
【０００５】このような構成ににおいて、１フィールド
分の表示を行う場合、各ドライバは、１フィールド内で
はリセット期間、アドレス期間および維持放電期間の３
つに区分して駆動している。すなわち、まず、リセット
期間ではＹ側共通ドライバ２２およびＸ側共通ドライバ
１８により、すべてのＹ電極１４とＸ電極１２とに交互
にパルスを印加し、すべての放電セルを維持放電させて
一括書き込みを実行し、続いてＸ電極１２にだけ消去パ
ルスを印加して、すべての放電セルにおける記憶情報を
一括消去する。
分の表示を行う場合、各ドライバは、１フィールド内で
はリセット期間、アドレス期間および維持放電期間の３
つに区分して駆動している。すなわち、まず、リセット
期間ではＹ側共通ドライバ２２およびＸ側共通ドライバ
１８により、すべてのＹ電極１４とＸ電極１２とに交互
にパルスを印加し、すべての放電セルを維持放電させて
一括書き込みを実行し、続いてＸ電極１２にだけ消去パ
ルスを印加して、すべての放電セルにおける記憶情報を
一括消去する。
【０００６】次のアドレス期間では、Ｘ側共通ドライバ
１８およびＹスキャンドライバ２０は、Ｘ電極１２およ
びすべてのＹ電極１４に電圧を印加する。ここでＹスキ
ャンドライバ２０は、Ｙ電極１４のそれぞれに、順次ス
キャンパルスを印加していく。その一方で、アドレスド
ライバ２４は、線順次に点灯させる放電セルに対応する
アドレス電極にアドレスパルスを選択的に印加してい
く。これにより選択された放電セルにアドレス放電が発
生し、電荷蓄積による記憶が行われる。そして維持放電
期間では、Ｘ側共通ドライバ１８およびＹ側共通ドライ
バ２２によってＸ電極１２とＹ電極１４とに交互に維持
パルスを印加することにより、アドレス放電された放電
セルに対し維持放電を実行させ表示を実行させる。
１８およびＹスキャンドライバ２０は、Ｘ電極１２およ
びすべてのＹ電極１４に電圧を印加する。ここでＹスキ
ャンドライバ２０は、Ｙ電極１４のそれぞれに、順次ス
キャンパルスを印加していく。その一方で、アドレスド
ライバ２４は、線順次に点灯させる放電セルに対応する
アドレス電極にアドレスパルスを選択的に印加してい
く。これにより選択された放電セルにアドレス放電が発
生し、電荷蓄積による記憶が行われる。そして維持放電
期間では、Ｘ側共通ドライバ１８およびＹ側共通ドライ
バ２２によってＸ電極１２とＹ電極１４とに交互に維持
パルスを印加することにより、アドレス放電された放電
セルに対し維持放電を実行させ表示を実行させる。
【０００７】ここでＹスキャンドライバ２０は、Ｙ電極
１４のそれぞれを個々に制御することになるので各電極
を駆動する出力回路を集積した集積回路をもちいること
になる。この出力回路としてはその機能上アドレス期間
の間、Ｙ電極１４の１本を充電および放電する素子とリ
セット期間および維持放電期間の間、Ｙ側共通ドライバ
２２によりすべてのＹ電極１４を充電および放電する素
子とを有している。
１４のそれぞれを個々に制御することになるので各電極
を駆動する出力回路を集積した集積回路をもちいること
になる。この出力回路としてはその機能上アドレス期間
の間、Ｙ電極１４の１本を充電および放電する素子とリ
セット期間および維持放電期間の間、Ｙ側共通ドライバ
２２によりすべてのＹ電極１４を充電および放電する素
子とを有している。
【０００８】このときの各素子の電流は、アドレス期間
においてＹ電極１４を個々に駆動する素子に約１００〜
４００ｍＡ程度の電流が流れ、リセット期間および維持
放電期間では、Ｙ電極１４を共通に駆動する素子に約４
００〜６００ｍＡもの大電流が流れる。図４は、Ｙスキ
ャンドライバ２０の１出力（出力回路６０）を示したブ
ロック図であり、画像信号を駆動信号に変換する制御回
路６２と、制御回路６２の駆動信号により放電セル７８
を駆動する能動デバイス６４、６６およびＹ側共通ドラ
イバ２２から放電セル７８駆動するダイオード６８、７
０により構成される。
においてＹ電極１４を個々に駆動する素子に約１００〜
４００ｍＡ程度の電流が流れ、リセット期間および維持
放電期間では、Ｙ電極１４を共通に駆動する素子に約４
００〜６００ｍＡもの大電流が流れる。図４は、Ｙスキ
ャンドライバ２０の１出力（出力回路６０）を示したブ
ロック図であり、画像信号を駆動信号に変換する制御回
路６２と、制御回路６２の駆動信号により放電セル７８
を駆動する能動デバイス６４、６６およびＹ側共通ドラ
イバ２２から放電セル７８駆動するダイオード６８、７
０により構成される。
【０００９】ここで前述のアドレス期間時は能動デバイ
ス６４、６６により駆動し、リセットおよび維持放電期
間時はダイオード６８、７０により駆動する。リセット
および維持放電期間時の駆動動作は共通ドライバ２２の
パワーＭＯＳ７６からダイオード７０を経由して放電セ
ル７８を充電し、ダイオード６８からパワーＭＯＳ７４
を経由して放電させる。このときにそれぞれの充電電流
および放電電流は４００〜６００ｍＡもの大電流が流れ
る。Ｙ側スキャンドライバＩＣ２０は、通常６４出力回
路を内蔵しているのが一般的であるが前述のような大電
流をダイオード６８、７０に流した場合、消費電力が大
きくなり( ２〜３Ｗ／チップ）発熱する問題が生じる。
ス６４、６６により駆動し、リセットおよび維持放電期
間時はダイオード６８、７０により駆動する。リセット
および維持放電期間時の駆動動作は共通ドライバ２２の
パワーＭＯＳ７６からダイオード７０を経由して放電セ
ル７８を充電し、ダイオード６８からパワーＭＯＳ７４
を経由して放電させる。このときにそれぞれの充電電流
および放電電流は４００〜６００ｍＡもの大電流が流れ
る。Ｙ側スキャンドライバＩＣ２０は、通常６４出力回
路を内蔵しているのが一般的であるが前述のような大電
流をダイオード６８、７０に流した場合、消費電力が大
きくなり( ２〜３Ｗ／チップ）発熱する問題が生じる。
【００１０】そのため、スキャンドライバＩＣ２０を放
熱を良くするためヒートシンクを用いたパワーパッケー
ジを採用しなければならないがコストが通常パッケージ
の２〜５倍程度高くなる。この消費電力を小さくする方
策の一つは、図４のダイオード６８、７０をショットキ
ーバイリダイオードに代えることである。以下にそれを
説明する。
熱を良くするためヒートシンクを用いたパワーパッケー
ジを採用しなければならないがコストが通常パッケージ
の２〜５倍程度高くなる。この消費電力を小さくする方
策の一つは、図４のダイオード６８、７０をショットキ
ーバイリダイオードに代えることである。以下にそれを
説明する。
【００１１】図５は、図４のＹスキャンドライバ２０の
出力回路ブロック図のダイオード６８、７０をショット
キーバリアダイオードの６８０、７００に変更したもの
で、それ以外は同じである。出力回路６００は、制御回
路６２と、二つの電界効果トランジスタ６４、６６と、
二つのショットキーバリアダイオード６８０、７００と
から構成されている。
出力回路ブロック図のダイオード６８、７０をショット
キーバリアダイオードの６８０、７００に変更したもの
で、それ以外は同じである。出力回路６００は、制御回
路６２と、二つの電界効果トランジスタ６４、６６と、
二つのショットキーバリアダイオード６８０、７００と
から構成されている。
【００１２】トランジスタ６４のソース端子は、電圧Ｖ
Ａの電源ラインに接続され、ドレイン端子は、出力端子
７２に接続されている。トランジスタ６６のドレイン端
子は、出力端子７２に接続され、ソース端子は、接地端
子（ＧＮＤ）に接続されている。ダイオード６８０のア
ノード端子は、出力端子７２に接続され、カソード端子
は、ＳＤ端子を介して外部のパワーＭＯＳ型電界効果ト
ランジスタ７４のドレイン端子に接続されている。ダイ
オード７０のカソード端子は出力端子７２に接続され、
アノード端子は、ＳＵ端子を介して外部のパワーＭＯＳ
型電界効果トランジスタ７６のドレィン端子に接続され
ている。
Ａの電源ラインに接続され、ドレイン端子は、出力端子
７２に接続されている。トランジスタ６６のドレイン端
子は、出力端子７２に接続され、ソース端子は、接地端
子（ＧＮＤ）に接続されている。ダイオード６８０のア
ノード端子は、出力端子７２に接続され、カソード端子
は、ＳＤ端子を介して外部のパワーＭＯＳ型電界効果ト
ランジスタ７４のドレイン端子に接続されている。ダイ
オード７０のカソード端子は出力端子７２に接続され、
アノード端子は、ＳＵ端子を介して外部のパワーＭＯＳ
型電界効果トランジスタ７６のドレィン端子に接続され
ている。
【００１３】出力回路６００の出力端子７２は、プラズ
マディスプレイパネルにおいて、一つの画素に対応した
放電セル７８を構成するＹ電極の一つに接続される。ト
ランジスタ７４のソース端子は接地され、トランジスタ
７６のソース端子は電圧ＶＳの電源ラインに接続され
る。ここでトランジスタ６４、６６は充電用素子および
放電用素子に対応し、二つのショットキーバリアダイオ
ード６８０、７００は放電用ダイオード、および充電用
ダイオードに対応する。また出力回路６００はＹスキャ
ンドライバの中でＹ電極の一つを駆動する回路に相当
し、トランジスタ７４、７６はＹ側共通ドライバに相当
する。
マディスプレイパネルにおいて、一つの画素に対応した
放電セル７８を構成するＹ電極の一つに接続される。ト
ランジスタ７４のソース端子は接地され、トランジスタ
７６のソース端子は電圧ＶＳの電源ラインに接続され
る。ここでトランジスタ６４、６６は充電用素子および
放電用素子に対応し、二つのショットキーバリアダイオ
ード６８０、７００は放電用ダイオード、および充電用
ダイオードに対応する。また出力回路６００はＹスキャ
ンドライバの中でＹ電極の一つを駆動する回路に相当
し、トランジスタ７４、７６はＹ側共通ドライバに相当
する。
【００１４】プラズマディスプレイパネルを駆動制御す
る場合、まずリセット期間においては、Ｘ電極に書き込
みパルスおよび消去パルスを印加しているときに、トラ
ンジスタ７４をオンにして出力端子７２を接地レベルに
し、書き込みパルスと消去パルスとの間ではトランジス
タ７６をオンにして、出力端子７２を電圧ＶＳのレベル
にする。この時の駆動電流は４００〜６００ｍＡであ
る。
る場合、まずリセット期間においては、Ｘ電極に書き込
みパルスおよび消去パルスを印加しているときに、トラ
ンジスタ７４をオンにして出力端子７２を接地レベルに
し、書き込みパルスと消去パルスとの間ではトランジス
タ７６をオンにして、出力端子７２を電圧ＶＳのレベル
にする。この時の駆動電流は４００〜６００ｍＡであ
る。
【００１５】アドレス期間では、この期間を通じて出力
回路６００のトランジスタ６４をオンに制御することに
より出力端子７２を電圧ＶＡのレベルにしておき、スキ
ャンパルスを印加する期間だけトンジスタ６４をオフに
し、トランジスタ６６をオンにして出力端子７２を接地
レベルにする。このアドレス期間での駆動電流は１００
〜２００ｍＡである。
回路６００のトランジスタ６４をオンに制御することに
より出力端子７２を電圧ＶＡのレベルにしておき、スキ
ャンパルスを印加する期間だけトンジスタ６４をオフに
し、トランジスタ６６をオンにして出力端子７２を接地
レベルにする。このアドレス期間での駆動電流は１００
〜２００ｍＡである。
【００１６】そして維持放電期間ではトランジスタ７４
および７６を交互にオン、オフ制御して維持パルスを出
力端子７２に与え、アドレス期間で選択的にアドレス放
電された放電セルの放電を維持させる。この維持放電期
間での駆動電流は約４００〜６００ｍＡである。
および７６を交互にオン、オフ制御して維持パルスを出
力端子７２に与え、アドレス期間で選択的にアドレス放
電された放電セルの放電を維持させる。この維持放電期
間での駆動電流は約４００〜６００ｍＡである。
【００１７】
【発明が解決しようとする課題】このショットキーバリ
アダイオード６８０、７００に変更した回路は、特開平
１０−３２６０８６号公報に開示されている。しかし、
特開平１０−３２６０８６号公報には、パネル自身の製
造ばらつきなどにより異常電圧が発生した場合でも、正
常な動作が可能な回路技術が提供されているが、消費電
力の低減やショットキーバリアダイオードを同一半導体
基板に集積して、半導体チップの小型化を図ることは開
示されていない。
アダイオード６８０、７００に変更した回路は、特開平
１０−３２６０８６号公報に開示されている。しかし、
特開平１０−３２６０８６号公報には、パネル自身の製
造ばらつきなどにより異常電圧が発生した場合でも、正
常な動作が可能な回路技術が提供されているが、消費電
力の低減やショットキーバリアダイオードを同一半導体
基板に集積して、半導体チップの小型化を図ることは開
示されていない。
【００１８】本発明の目的は、同一半導体基板に、ショ
ットキーバリアダイオードを集積し、消費電力を抑制
し、チップサイズを小型化することで、低コスト化を図
ることができる平面表示装置駆動用集積回路装置を提供
することにある。
ットキーバリアダイオードを集積し、消費電力を抑制
し、チップサイズを小型化することで、低コスト化を図
ることができる平面表示装置駆動用集積回路装置を提供
することにある。
【００１９】
【課題を解決するための手段】本発明の目的を達成する
ために、平面表示装置の電極を制御駆動する充電用素子
および放電用素子より構成される出力回路を複数個備え
た平面表示装置駆動用集積回路装置において、同一半導
体基板に、充電用素子と、放電用素子と、ショットキー
ダイオードとを形成し、該充電用素子および放電用素子
に並列に前記ショットキーバリアダイオードを接続した
構成とする。
ために、平面表示装置の電極を制御駆動する充電用素子
および放電用素子より構成される出力回路を複数個備え
た平面表示装置駆動用集積回路装置において、同一半導
体基板に、充電用素子と、放電用素子と、ショットキー
ダイオードとを形成し、該充電用素子および放電用素子
に並列に前記ショットキーバリアダイオードを接続した
構成とする。
【００２０】また、前記ショットキーバリアダイオード
が、前記充電用素子形成領域を囲む分離領域の外側およ
び／または前記放電素子形成領域を囲む分離領域の外側
に形成されるとよい。また、前記ショットキーバリアダ
イオードが、分離領域に囲まれた前記充電用素子形成領
域の内側および／または前記放電素子形成領域の内側に
形成されるとよい。
が、前記充電用素子形成領域を囲む分離領域の外側およ
び／または前記放電素子形成領域を囲む分離領域の外側
に形成されるとよい。また、前記ショットキーバリアダ
イオードが、分離領域に囲まれた前記充電用素子形成領
域の内側および／または前記放電素子形成領域の内側に
形成されるとよい。
【００２１】また、前記充電用素子および／または前記
放電用素子を分離領域で囲み、この分離領域とは別の第
二の分離領域を形成し、この第二の分離領域内に、前記
ショットキーバリアダイオードが形成されるとよい。上
記構成によれば、従来技術のｐｎ接合ダイオードの順方
向電圧（約０. ６〜０. ７Ｖ）よりショットキーバリア
ダイオードの順方向電圧は２００ｍＶ〜３００ｍＶ低く
（約０. ３〜０. ４Ｖ以下）大幅に小さく出来るので消
費電力が押さえられ発熱も小さくなる。また、半導体チ
ップの小型化も実現できる。
放電用素子を分離領域で囲み、この分離領域とは別の第
二の分離領域を形成し、この第二の分離領域内に、前記
ショットキーバリアダイオードが形成されるとよい。上
記構成によれば、従来技術のｐｎ接合ダイオードの順方
向電圧（約０. ６〜０. ７Ｖ）よりショットキーバリア
ダイオードの順方向電圧は２００ｍＶ〜３００ｍＶ低く
（約０. ３〜０. ４Ｖ以下）大幅に小さく出来るので消
費電力が押さえられ発熱も小さくなる。また、半導体チ
ップの小型化も実現できる。
【００２２】
【発明の実施の形態】図１は、本発明の第１実施例の平
面表示装置駆動用集積回路装置の要部断面図である。図
１の平面表示装置駆動用集積回路装置の出力回路の等価
回路は、図５と同じである。図１は、ショットキーバリ
アダイオード部分の要部断面図を示す。 ｐ型半導体基
板１０１の上にｎ型エピタキシャル層１０２を成長さ
せ、その上からｐ+ アイソレーション拡散層（ｐ+ 拡散
層１０３）を形成する。これにより図示しないがダイオ
ードと他のデバイスを別々な島に分離する。分離された
ｎ型エピタキシャル層１０２の一部にカソード領域とな
るｎ+ 拡散層１０５（表面濃度約１×１０20ｃｍ-3）と
アノード領域となるｎ拡散層１１０（逆方向耐圧に応じ
て表面濃度０. ５×１０15〜２×１０15ｃｍ-3）をイオ
ン注入により形成する。このアノード領域は、ｎ拡散層
１１０とＡｌ配線１０７と、これらの界面に形成される
ショットキー接合とを含む。前記領域上の酸化膜１０６
の窓明けを行い、Ａｌ電極１０７を配線することにより
ショットキーバリアダイオードが形成される。
面表示装置駆動用集積回路装置の要部断面図である。図
１の平面表示装置駆動用集積回路装置の出力回路の等価
回路は、図５と同じである。図１は、ショットキーバリ
アダイオード部分の要部断面図を示す。 ｐ型半導体基
板１０１の上にｎ型エピタキシャル層１０２を成長さ
せ、その上からｐ+ アイソレーション拡散層（ｐ+ 拡散
層１０３）を形成する。これにより図示しないがダイオ
ードと他のデバイスを別々な島に分離する。分離された
ｎ型エピタキシャル層１０２の一部にカソード領域とな
るｎ+ 拡散層１０５（表面濃度約１×１０20ｃｍ-3）と
アノード領域となるｎ拡散層１１０（逆方向耐圧に応じ
て表面濃度０. ５×１０15〜２×１０15ｃｍ-3）をイオ
ン注入により形成する。このアノード領域は、ｎ拡散層
１１０とＡｌ配線１０７と、これらの界面に形成される
ショットキー接合とを含む。前記領域上の酸化膜１０６
の窓明けを行い、Ａｌ電極１０７を配線することにより
ショットキーバリアダイオードが形成される。
【００２３】ここでは、ショットキーバリア接合の金属
としてアルミニューム（Ａｌ）を例としたが必要に応じ
てモリブデン（Ｍｏ）、チタン（Ｔｉ）等を使う場合も
ある。ショットキーバリアダイオードを形成すること
で、順方向電圧を３００〜４００ｍＶと小さくすること
が出来る。そのため、消費電力が１〜１. ７Ｗとなり、
また、低消費電力と、半導体チップの小型化により、安
価なパッケージ（ＱＦＰ）が採用可能となり、その結
果、低コスト化を図ることができる。
としてアルミニューム（Ａｌ）を例としたが必要に応じ
てモリブデン（Ｍｏ）、チタン（Ｔｉ）等を使う場合も
ある。ショットキーバリアダイオードを形成すること
で、順方向電圧を３００〜４００ｍＶと小さくすること
が出来る。そのため、消費電力が１〜１. ７Ｗとなり、
また、低消費電力と、半導体チップの小型化により、安
価なパッケージ（ＱＦＰ）が採用可能となり、その結
果、低コスト化を図ることができる。
【００２４】図２は、本発明の第２実施例の平面表示装
置駆動用集積回路装置の要部断面図である。この平面表
示装置駆動用集積回路装置の出力回路の等価回路は、図
５と同じである。図２は、電界効果トランジスタ６６を
形成する領域内に、ショットキーバリアダイオード７０
０を形成して、小型化を図った要部断面図である。ｐ型
半導体基板２０１にｎ+ 埋め込み層２０８を選択的に形
成し、その上にｎ型エピタキシャル層２０２を成長させ
る。次にｐ+ アイソレイション層（ｐ+ 拡散層２０３）
で各デバイスを分離し、ドレイン領域にｎ+ 拡散層２１
１をｎ+ 埋め込み層２０８まで到達するように形成す
る。チャネル領域にｐ拡散層２１２、そのチャネル領域
上にソースのｎ+ 拡散層２０５を形成する。
置駆動用集積回路装置の要部断面図である。この平面表
示装置駆動用集積回路装置の出力回路の等価回路は、図
５と同じである。図２は、電界効果トランジスタ６６を
形成する領域内に、ショットキーバリアダイオード７０
０を形成して、小型化を図った要部断面図である。ｐ型
半導体基板２０１にｎ+ 埋め込み層２０８を選択的に形
成し、その上にｎ型エピタキシャル層２０２を成長させ
る。次にｐ+ アイソレイション層（ｐ+ 拡散層２０３）
で各デバイスを分離し、ドレイン領域にｎ+ 拡散層２１
１をｎ+ 埋め込み層２０８まで到達するように形成す
る。チャネル領域にｐ拡散層２１２、そのチャネル領域
上にソースのｎ+ 拡散層２０５を形成する。
【００２５】そして酸化膜２０６を介してゲート領域と
なりポリシリコン２０９、ソース／ドレイン電極となる
Ａｌ配線２０７により電界効果トランジスタが構成され
る。そのドレイン領域となるｎ型エピタキシャル層２０
２の一部にｎ拡散層２１０を形成し、その上にＡｌ配線
２０７を施し、そのＡｌ配線２０７の一方をｐ+ アイソ
レーション層（ｐ+ 拡散層２０３）の中にｐ+ 拡散層２
０４を形成した領域上に接続することにより電界効果ト
ランジスタとショットキバリアダイオードの複合デバイ
スの構成が可能となる。
なりポリシリコン２０９、ソース／ドレイン電極となる
Ａｌ配線２０７により電界効果トランジスタが構成され
る。そのドレイン領域となるｎ型エピタキシャル層２０
２の一部にｎ拡散層２１０を形成し、その上にＡｌ配線
２０７を施し、そのＡｌ配線２０７の一方をｐ+ アイソ
レーション層（ｐ+ 拡散層２０３）の中にｐ+ 拡散層２
０４を形成した領域上に接続することにより電界効果ト
ランジスタとショットキバリアダイオードの複合デバイ
スの構成が可能となる。
【００２６】尚、本発明はＹ側スキャンドライバで説明
したがアドレスドライバにも適用できることは十分可能
である。ショットキーバリアダイオードを形成すること
で、順方向電圧を３００〜４００ｍＶと小さくすること
が出来る。そのため、消費電力が１〜１. ７Ｗとなり、
また、低消費電力と、半導体チップの小型化により、安
価なパッケージ（ＱＦＰ）が採用可能となり、その結
果、低コスト化を図ることができる。
したがアドレスドライバにも適用できることは十分可能
である。ショットキーバリアダイオードを形成すること
で、順方向電圧を３００〜４００ｍＶと小さくすること
が出来る。そのため、消費電力が１〜１. ７Ｗとなり、
また、低消費電力と、半導体チップの小型化により、安
価なパッケージ（ＱＦＰ）が採用可能となり、その結
果、低コスト化を図ることができる。
【００２７】また、電界効果トランジスタを形成する領
域である、ｐ+ 拡散層２０３（ｐ+アイソレーション
層）に囲まれたｎ型エピタキシャル層２０２に、ショッ
トキバリアダイオードを形成することで、一層、半導体
チップの小型化を図ることができる。また、図示しない
が、図２のＭＯＳＦＥＴをＩＧＢＴ（絶縁ゲート型バイ
ポーラトランジスタ）で形成する場合は、ｎ+ 拡散層２
１１の表面層にｐ+ 拡散層を形成する。この場合は、ｎ
拡散層２１０は形成しないで、図１のようにｐ+ アイソ
レーション層（ｐ+ 拡散層１０３）内に独立してショト
キーバイアダイオードを形成して、金属配線でＩＧＢＴ
と接続する。この場合も、前記と同様の効果が期待され
る。
域である、ｐ+ 拡散層２０３（ｐ+アイソレーション
層）に囲まれたｎ型エピタキシャル層２０２に、ショッ
トキバリアダイオードを形成することで、一層、半導体
チップの小型化を図ることができる。また、図示しない
が、図２のＭＯＳＦＥＴをＩＧＢＴ（絶縁ゲート型バイ
ポーラトランジスタ）で形成する場合は、ｎ+ 拡散層２
１１の表面層にｐ+ 拡散層を形成する。この場合は、ｎ
拡散層２１０は形成しないで、図１のようにｐ+ アイソ
レーション層（ｐ+ 拡散層１０３）内に独立してショト
キーバイアダイオードを形成して、金属配線でＩＧＢＴ
と接続する。この場合も、前記と同様の効果が期待され
る。
【００２８】
【発明の効果】以上説明したように本発明では、同一半
導体基板に、出力回路の充電用ダイオードと放電用ダイ
オードのデバイス構造をショットキーバリアダイオード
の構造で形成することにより、順方向電圧を３００〜４
００ｍＶと小さくすることが出来る。そのため、消費電
力が１〜１. ７Ｗとなり、また、低消費電力と、半導体
チップの小型化により、安価なパッケージ（ＱＦＰ）が
採用可能となり、その結果、低コスト化を図ることがで
きる。
導体基板に、出力回路の充電用ダイオードと放電用ダイ
オードのデバイス構造をショットキーバリアダイオード
の構造で形成することにより、順方向電圧を３００〜４
００ｍＶと小さくすることが出来る。そのため、消費電
力が１〜１. ７Ｗとなり、また、低消費電力と、半導体
チップの小型化により、安価なパッケージ（ＱＦＰ）が
採用可能となり、その結果、低コスト化を図ることがで
きる。
【００２９】また、ショットキーバリアダイオードを分
離領域で囲むことにより、充電用素子、放電用素子との
分離がより確実になる。
離領域で囲むことにより、充電用素子、放電用素子との
分離がより確実になる。
【図１】本発明の第１実施例の平面表示装置駆動用集積
回路装置の要部断面図
回路装置の要部断面図
【図２】本発明の第２実施例の平面表示装置駆動用集積
回路装置の要部断面図
回路装置の要部断面図
【図３】従来のプラズマディスプレイパネルを駆動する
周辺部分を示した概略ブロック図
周辺部分を示した概略ブロック図
【図４】従来のスキャン電極駆動用の出力回路図
【図５】ショットキーバリアダイオードが用いられた従
来のスキャン電極駆動用の出力回路図
来のスキャン電極駆動用の出力回路図
１０１ ｐ型半導体基板 １０２ ｎ型エピタキシャル層 １０３ ｐ+ 拡散層（ｐ+ アイソレーション層） １０５ ｎ+ 拡散層（カソード） １０６ 酸化膜 １０７ Ａｌ配線 １１０ ｎ拡散層 ２０１ ｐ型半導体基板 ２０２ ｎ型エピタキシャル層 ２０３ ｐ+ 拡散層（ｐ+ アイソレーション層） ２０４ ｐ+ 拡散層 ２０５ ｎ+ 拡散層（ソース） ２０６ 酸化膜 ２０７ Ａｌ配線 ２０８ ｎ+ 埋め込み層 ２０９ ポリシリコン ２１０ ｎ拡散層 ２１１ ｎ+ 拡散層（ドレイン） ２１２ ｐ拡散層（チャネル層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/28 Ｈ０１Ｌ 27/06 １０２Ａ Ｈ０１Ｌ 27/06 Ｇ０９Ｇ 3/28 Ｊ 29/78 ６５５ Ｈ０１Ｌ 29/48 Ｆ 29/872 Ｆターム(参考） 4M104 BB01 BB02 BB14 BB16 BB40 CC03 DD26 GG06 GG10 GG14 HH14 HH20 5C080 AA05 BB05 DD25 DD26 DD27 HH02 HH04 JJ02 JJ03 JJ06 5F048 AA01 AA04 AB07 AB10 AC06 AC10 BA02 BB05 BC01 BC03 BC07 BD09 BH01 BH04
Claims (4)
- 【請求項１】平面表示装置の電極を制御駆動する充電用
素子および放電用素子より構成される出力回路を複数個
備えた平面表示装置駆動用集積回路装置において、同一
半導体基板に、充電用素子と、放電用素子と、ショット
キーダイオードとを形成し、該充電用素子および放電用
素子に並列に、前記ショットキーバリアダイオードをそ
れぞれ接続したことを特徴とする平面表示装置駆動用集
積回路装置。 - 【請求項２】前記ショットキーバリアダイオードが、前
記充電用素子形成領域を囲む分離領域の外側および／ま
たは前記放電素子形成領域を囲む分離領域の外側に形成
されることを特徴とする請求項１に記載の平面表示装置
駆動用集積回路装置。 - 【請求項３】前記ショットキーバリアダイオードが、分
離領域に囲まれた前記充電用素子形成領域の内側および
／または前記放電素子形成領域の内側に形成されること
を特徴とする請求項１に記載の平面表示装置駆動用集積
回路装置。 - 【請求項４】前記分離領域とは別に第二の分離領域を形
成し、該第二の分離領域内に、前記ショットキーバリア
ダイオードが形成されることを特徴とする請求項２に記
載の平面表示装置駆動用集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001179451A JP2002373943A (ja) | 2001-06-14 | 2001-06-14 | 平面表示装置駆動用集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001179451A JP2002373943A (ja) | 2001-06-14 | 2001-06-14 | 平面表示装置駆動用集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002373943A true JP2002373943A (ja) | 2002-12-26 |
Family
ID=19020007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001179451A Withdrawn JP2002373943A (ja) | 2001-06-14 | 2001-06-14 | 平面表示装置駆動用集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002373943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023536A1 (ja) * | 2005-08-24 | 2007-03-01 | Fujitsu Hitachi Plasma Display Limited | プラズマディスプレイパネルおよび表示の制御方法 |
| US7829970B2 (en) * | 2007-05-30 | 2010-11-09 | Intersil Americas Inc. | Junction barrier schottky diode having high reverse blocking voltage |
| US8368166B2 (en) | 2007-05-30 | 2013-02-05 | Intersil Americas Inc. | Junction barrier Schottky diode |
| US8647971B2 (en) | 2007-05-30 | 2014-02-11 | Intersil Americas Inc. | Method of manufacturing junction barrier schottky diode with dual silicides |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197870A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
| JPS5969956A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 半導体装置 |
| JPS63249363A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | 半導体装置 |
| JPH08130249A (ja) * | 1994-11-01 | 1996-05-21 | Sharp Corp | 半導体装置 |
| JPH10163335A (ja) * | 1996-11-27 | 1998-06-19 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH10326086A (ja) * | 1997-03-27 | 1998-12-08 | Hitachi Ltd | 回路素子、駆動回路、及びこれらを用いた装置 |
| JPH11163373A (ja) * | 1997-12-01 | 1999-06-18 | Mitsubishi Electric Corp | ショットキーバリアダイオードを有する半導体装置およびその製造方法 |
-
2001
- 2001-06-14 JP JP2001179451A patent/JP2002373943A/ja not_active Withdrawn
Patent Citations (7)
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