JP2002134744A - 横型絶縁ゲート型電界効果トランジスタ及びその駆動方法 - Google Patents
横型絶縁ゲート型電界効果トランジスタ及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 ディスプレイパネルの消費電力を抑制するた
めの電力回収を実現可能とする横型絶縁ゲート型電界効
果トランジスタを提供する。 【解決手段】 本発明による横型絶縁ゲート型電界効果
トランジスタは、第１導電型の半導体基板（１）の表面
部に形成された第２導電型のウェル領域（２）と、前記
ウェル領域（２）に形成された前記第１導電型のソース
領域と、前記ソース領域に接続されたソース電極（１
１）と、前記ウェル領域（２）に形成された前記第１導
電型のドレイン領域と、前記ドレイン領域に接続された
ドレイン電極（１０）と、前記ウェル領域（２）上に形
成され、前記ソース領域と前記ドレイン領域に渡って延
びるゲート絶縁膜（９）と、前記ゲート絶縁膜（９）上
に形成されたゲート電極（８）とを具備し、前記ドレイ
ン電極（１０）は、前記ドレイン領域以外の部分で前記
ウェル領域（２）に接続されている。
めの電力回収を実現可能とする横型絶縁ゲート型電界効
果トランジスタを提供する。 【解決手段】 本発明による横型絶縁ゲート型電界効果
トランジスタは、第１導電型の半導体基板（１）の表面
部に形成された第２導電型のウェル領域（２）と、前記
ウェル領域（２）に形成された前記第１導電型のソース
領域と、前記ソース領域に接続されたソース電極（１
１）と、前記ウェル領域（２）に形成された前記第１導
電型のドレイン領域と、前記ドレイン領域に接続された
ドレイン電極（１０）と、前記ウェル領域（２）上に形
成され、前記ソース領域と前記ドレイン領域に渡って延
びるゲート絶縁膜（９）と、前記ゲート絶縁膜（９）上
に形成されたゲート電極（８）とを具備し、前記ドレイ
ン電極（１０）は、前記ドレイン領域以外の部分で前記
ウェル領域（２）に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、横型絶縁ゲート型
電界効果トランジスタ及びその駆動方法に関するもので
あり、特に電界を与えて発光させる方式の容量性負荷を
駆動させる横型絶縁ゲート型電界効果トランジスタ及び
その駆動方法に関するものである。
電界効果トランジスタ及びその駆動方法に関するもので
あり、特に電界を与えて発光させる方式の容量性負荷を
駆動させる横型絶縁ゲート型電界効果トランジスタ及び
その駆動方法に関するものである。
【０００２】
【従来の技術】一般的なプラズマディスプレイパネルや
ＥＬディスプレイパネルの電極は、容量性負荷とみなせ
る。これらのプラズマディスプレイパネルやＥＬディス
プレイパネル（以下、ディスプレイパネルまたは負荷と
称す）は、駆動させる際、ディスプレイパネルの電極に
充放電させ、任意の画素を発光あるいは消灯させたりす
るものである。この場合、充電時には、容量性負荷に電
力が蓄積されるが、放電時には、この蓄積された電力が
容量性負荷から放出される。ディスプレイパネルの消費
電力を抑制するための駆動方法として、放電の際、この
電力を回収し、再利用あるいは電源側に戻すものが一般
的である。ここで、電力を回収することを電力回収と称
す。
ＥＬディスプレイパネルの電極は、容量性負荷とみなせ
る。これらのプラズマディスプレイパネルやＥＬディス
プレイパネル（以下、ディスプレイパネルまたは負荷と
称す）は、駆動させる際、ディスプレイパネルの電極に
充放電させ、任意の画素を発光あるいは消灯させたりす
るものである。この場合、充電時には、容量性負荷に電
力が蓄積されるが、放電時には、この蓄積された電力が
容量性負荷から放出される。ディスプレイパネルの消費
電力を抑制するための駆動方法として、放電の際、この
電力を回収し、再利用あるいは電源側に戻すものが一般
的である。ここで、電力を回収することを電力回収と称
す。
【０００３】電力回収とは、容量性負荷に充放電を繰り
返す負荷駆動用途において、消費電力抑制のため、放電
時には充電により負荷に蓄積された電力を再利用できる
よう回収することをいう。
返す負荷駆動用途において、消費電力抑制のため、放電
時には充電により負荷に蓄積された電力を再利用できる
よう回収することをいう。
【０００４】従来のディスプレイパネルの駆動装置とし
て、半導体基板の表面からのみ不純物を導入する自己分
離構造の半導体装置として横型絶縁ゲート型電界効果ト
ランジスタが知られている。従来の横型絶縁ゲート型電
界効果トランジスタについて図１０を参照しながら説明
する。
て、半導体基板の表面からのみ不純物を導入する自己分
離構造の半導体装置として横型絶縁ゲート型電界効果ト
ランジスタが知られている。従来の横型絶縁ゲート型電
界効果トランジスタについて図１０を参照しながら説明
する。
【０００５】図１０は、従来の横型絶縁ゲート型電界効
果トランジスタの構造を示した断面図である。
果トランジスタの構造を示した断面図である。
【０００６】図１０に示されるように、符号２５０は従
来の横型絶縁ゲート型電界効果トランジスタを示してい
る。Ｐ型半導体基板２０１の表面部には、Ｎ型ウェル拡
散層２０２が形成されている。
来の横型絶縁ゲート型電界効果トランジスタを示してい
る。Ｐ型半導体基板２０１の表面部には、Ｎ型ウェル拡
散層２０２が形成されている。
【０００７】Ｎ型ウェル拡散層２０２の表面には、Ｐ型
ソース高濃度拡散層２０３、Ｎ型高濃度拡散層２０４及
びＰ型延長ドレイン拡散層２０５が２つずつ形成されて
いる。また、Ｐ型ソース高濃度拡散層２０３とＮ型高濃
度拡散層２０４は互いに接続されている。上述したＰ型
延長ドレイン拡散層２０５のうち一方のＰ型延長ドレイ
ン拡散層２０５とＮ型ウェル拡散層２０２の表面には、
Ｐ型ドレイン高濃度拡散層２２１が形成されている。ま
た、他方のＰ型延長ドレイン拡散層２０５とＮ型ウェル
拡散層２０２の表面には、上述したＰ型ドレイン高濃度
拡散層２２１が形成されている。Ｐ型延長ドレイン拡散
層２０５の表面には、フィールド酸化膜２０７が形成さ
れている。また、Ｐ型ドレイン高濃度拡散層２２１は、
Ｐ型延長ドレイン拡散層２０５及びフィールド酸化膜２
０７と接続されている。また、Ｎ型ウェル拡散層２０２
とＰ型ソース高濃度拡散層２０３の表面には、ゲート酸
化膜２０９が形成され、フィールド酸化膜２０７に接続
されている。フィールド酸化膜２０７とゲート酸化膜２
０９の表面側には、ゲート電極２０８が形成されてい
る。Ｐ型半導体基板２０１とＮ型ウェル拡散層２０２の
表面には、フィールド酸化膜２０７’が形成されてい
る。また、フィールド酸化膜２０７’は、Ｎ型高濃度拡
散層２０４と接続されている。尚、フィールド酸化膜２
０７とフィールド酸化膜２０７’は、一工程で形成され
る。
ソース高濃度拡散層２０３、Ｎ型高濃度拡散層２０４及
びＰ型延長ドレイン拡散層２０５が２つずつ形成されて
いる。また、Ｐ型ソース高濃度拡散層２０３とＮ型高濃
度拡散層２０４は互いに接続されている。上述したＰ型
延長ドレイン拡散層２０５のうち一方のＰ型延長ドレイ
ン拡散層２０５とＮ型ウェル拡散層２０２の表面には、
Ｐ型ドレイン高濃度拡散層２２１が形成されている。ま
た、他方のＰ型延長ドレイン拡散層２０５とＮ型ウェル
拡散層２０２の表面には、上述したＰ型ドレイン高濃度
拡散層２２１が形成されている。Ｐ型延長ドレイン拡散
層２０５の表面には、フィールド酸化膜２０７が形成さ
れている。また、Ｐ型ドレイン高濃度拡散層２２１は、
Ｐ型延長ドレイン拡散層２０５及びフィールド酸化膜２
０７と接続されている。また、Ｎ型ウェル拡散層２０２
とＰ型ソース高濃度拡散層２０３の表面には、ゲート酸
化膜２０９が形成され、フィールド酸化膜２０７に接続
されている。フィールド酸化膜２０７とゲート酸化膜２
０９の表面側には、ゲート電極２０８が形成されてい
る。Ｐ型半導体基板２０１とＮ型ウェル拡散層２０２の
表面には、フィールド酸化膜２０７’が形成されてい
る。また、フィールド酸化膜２０７’は、Ｎ型高濃度拡
散層２０４と接続されている。尚、フィールド酸化膜２
０７とフィールド酸化膜２０７’は、一工程で形成され
る。
【０００８】また、Ｐ型ソース高濃度拡散層２０３、Ｎ
型高濃度拡散層２０４、フィールド酸化膜２０７、フィ
ールド酸化膜２０７’、ゲート電極２０８及びＰ型ドレ
イン高濃度拡散層２２１の上には、層間絶縁膜２１２が
形成されている。層間絶縁膜２１２は、Ｐ型ソース高濃
度拡散層２０３、Ｎ型高濃度拡散層２０４、フィールド
酸化膜２０７’、ゲート電極２０８、ゲート酸化膜２０
９及びＰ型ドレイン高濃度拡散層２２１と接続されてい
る。
型高濃度拡散層２０４、フィールド酸化膜２０７、フィ
ールド酸化膜２０７’、ゲート電極２０８及びＰ型ドレ
イン高濃度拡散層２２１の上には、層間絶縁膜２１２が
形成されている。層間絶縁膜２１２は、Ｐ型ソース高濃
度拡散層２０３、Ｎ型高濃度拡散層２０４、フィールド
酸化膜２０７’、ゲート電極２０８、ゲート酸化膜２０
９及びＰ型ドレイン高濃度拡散層２２１と接続されてい
る。
【０００９】層間絶縁膜２１２には、Ｐ型ソース高濃度
拡散層２０３及びＮ型高濃度拡散層２０４の表面側と、
ソース電極２１１とを接続させるための開口部が形成さ
れている。また、層間絶縁膜２１２には、Ｐ型ドレイン
高濃度拡散層２２１の表面側とドレイン電極２１０とを
接続させるための開口部が形成されている。
拡散層２０３及びＮ型高濃度拡散層２０４の表面側と、
ソース電極２１１とを接続させるための開口部が形成さ
れている。また、層間絶縁膜２１２には、Ｐ型ドレイン
高濃度拡散層２２１の表面側とドレイン電極２１０とを
接続させるための開口部が形成されている。
【００１０】層間絶縁膜２１２の表面側には、ソース電
極２１１が形成されている。このソース電極２１１は、
Ｐ型ソース高濃度拡散層２０３及びＮ型高濃度拡散層２
０４に接続されている。層間絶縁膜２１２の表面側に
は、ドレイン電極２１０が形成されている。このドレイ
ン電極２１０は、Ｐ型ドレイン高濃度拡散層２２１に接
続されている。
極２１１が形成されている。このソース電極２１１は、
Ｐ型ソース高濃度拡散層２０３及びＮ型高濃度拡散層２
０４に接続されている。層間絶縁膜２１２の表面側に
は、ドレイン電極２１０が形成されている。このドレイ
ン電極２１０は、Ｐ型ドレイン高濃度拡散層２２１に接
続されている。
【００１１】これにより、Ｎ型ウェル拡散層２０２の表
面には、Ｎ型ウェル拡散層２０２を内包するように横型
の高耐圧Ｐチャネル絶縁ゲート型電界効果トランジスタ
が形成される。横型の高耐圧Ｐチャネル絶縁ゲート型電
界効果トランジスタのドレイン電極２１０は、フィール
ド酸化膜２０７が形成されていないドレイン領域全域に
形成されたＰ型ドレイン高濃度拡散層２２１と電気的接
続をとるものである。
面には、Ｎ型ウェル拡散層２０２を内包するように横型
の高耐圧Ｐチャネル絶縁ゲート型電界効果トランジスタ
が形成される。横型の高耐圧Ｐチャネル絶縁ゲート型電
界効果トランジスタのドレイン電極２１０は、フィール
ド酸化膜２０７が形成されていないドレイン領域全域に
形成されたＰ型ドレイン高濃度拡散層２２１と電気的接
続をとるものである。
【００１２】次に、ＥＬディスプレイを例として、従来
の横型絶縁ゲート型電界効果トランジスタ２５０を用い
たＥＬディスプレイ装置の構成について図１２を参照し
ながら説明する。
の横型絶縁ゲート型電界効果トランジスタ２５０を用い
たＥＬディスプレイ装置の構成について図１２を参照し
ながら説明する。
【００１３】図１２は、従来の横型絶縁ゲート型電界効
果トランジスタを用いたＥＬディスプレイ装置の構成を
示した図である。
果トランジスタを用いたＥＬディスプレイ装置の構成を
示した図である。
【００１４】図１２に示されるように、ＥＬディスプレ
イ装置は、ＥＬディスプレイパネル６１、駆動用半導体
装置２６２、高圧電源制御回路６３から構成されてい
る。
イ装置は、ＥＬディスプレイパネル６１、駆動用半導体
装置２６２、高圧電源制御回路６３から構成されてい
る。
【００１５】ＥＬディスプレイパネル６１は、アレー状
に数百個配列され、縦横方向にそれぞれ等間隔で格子状
に構成されている。このＥＬディスプレイパネル６１
は、水平方向に延びる走査線電極６８と垂直方向に延び
るデータ線電極６９を有している。走査線電極６８とデ
ータ線電極６９との各交点は、それぞれ画素となってい
る。ＥＬディスプレイやプラズマディスプレイは、走査
線電極６８とデータ線電極６９との間に高電界を発生さ
せ発光させる原理である。この原理上、必然的にそれぞ
れの画素には、大きな容量（画素に寄生する容量）６７
が寄生する。このＥＬディスプレイパネル６１は、駆動
用半導体装置２６２により駆動され、ＥＬディスプレイ
やプラズマディスプレイを発光させる。
に数百個配列され、縦横方向にそれぞれ等間隔で格子状
に構成されている。このＥＬディスプレイパネル６１
は、水平方向に延びる走査線電極６８と垂直方向に延び
るデータ線電極６９を有している。走査線電極６８とデ
ータ線電極６９との各交点は、それぞれ画素となってい
る。ＥＬディスプレイやプラズマディスプレイは、走査
線電極６８とデータ線電極６９との間に高電界を発生さ
せ発光させる原理である。この原理上、必然的にそれぞ
れの画素には、大きな容量（画素に寄生する容量）６７
が寄生する。このＥＬディスプレイパネル６１は、駆動
用半導体装置２６２により駆動され、ＥＬディスプレイ
やプラズマディスプレイを発光させる。
【００１６】高圧電源制御回路６３には、高圧定電圧を
供給する高圧定電圧電源６５、駆動用半導体装置２６２
が接続され、一方は、接地されている。高圧電源制御回
路６３は、高圧定電圧電源６５からの高圧定電圧を周期
的な矩形波に変換する。この高圧電源制御回路６３は、
駆動用半導体装置２６２がＥＬディスプレイパネル６１
を駆動させる電力として、高電圧側電源端子２６６を介
して駆動用半導体装置２６２へ電圧を供給する。この駆
動用半導体装置２６２に供給された電圧は、周期的に０
Ｖから１５０Ｖに変化する矩形波である。電力回収の期
間は、駆動用半導体装置２６２に供給されている電圧が
１５０Ｖから０Ｖに変化する期間に行われる。
供給する高圧定電圧電源６５、駆動用半導体装置２６２
が接続され、一方は、接地されている。高圧電源制御回
路６３は、高圧定電圧電源６５からの高圧定電圧を周期
的な矩形波に変換する。この高圧電源制御回路６３は、
駆動用半導体装置２６２がＥＬディスプレイパネル６１
を駆動させる電力として、高電圧側電源端子２６６を介
して駆動用半導体装置２６２へ電圧を供給する。この駆
動用半導体装置２６２に供給された電圧は、周期的に０
Ｖから１５０Ｖに変化する矩形波である。電力回収の期
間は、駆動用半導体装置２６２に供給されている電圧が
１５０Ｖから０Ｖに変化する期間に行われる。
【００１７】駆動用半導体装置２６２には、高圧電源制
御回路６３、ＥＬディスプレイパネル６１が接続され、
一方は、接地されている。
御回路６３、ＥＬディスプレイパネル６１が接続され、
一方は、接地されている。
【００１８】駆動用半導体装置２６２は、高圧電源制御
回路６３から高電圧側電源端子２６６を介して高電圧側
電源線２７９により１５０Ｖを入力する。ここで、高電
圧側電源線２７９に印加される電圧を高電圧側電源ＶＤ
Ｄとする。駆動用半導体装置２６２には、高耐圧ＣＭＯ
Ｓ（従来の横型絶縁ゲート型電界効果トランジスタ２５
０（あるいはＰＭＯＳ２５０と称す）及びＮＭＯＳ２６
０）がアレー状に数百個配列されている。ＰＭＯＳ２５
０のソース電極２１１は、高電圧側電源線２７９と接続
されている。また、ＰＭＯＳ２５０のソース電極２１１
には、高圧電源制御回路６３から供給された１５０Ｖが
印加される。ＮＭＯＳ２６０のソース電極Ｓは、低電圧
側電源線２８０に接続されており、接地されている。こ
こで、低電圧側電源線２８０に印加される電圧を低電圧
側電源ＶＳＳとする。また、ＮＭＯＳ２６０のドレイン
電極Ｄとソース電極Ｓとの間には、ドレイン・ソース間
の寄生ダイオード２７０（いわゆるボディーダイオー
ド）が寄生する。この寄生ダイオード２７０は、拡散層
構造上、寄生するものである。
回路６３から高電圧側電源端子２６６を介して高電圧側
電源線２７９により１５０Ｖを入力する。ここで、高電
圧側電源線２７９に印加される電圧を高電圧側電源ＶＤ
Ｄとする。駆動用半導体装置２６２には、高耐圧ＣＭＯ
Ｓ（従来の横型絶縁ゲート型電界効果トランジスタ２５
０（あるいはＰＭＯＳ２５０と称す）及びＮＭＯＳ２６
０）がアレー状に数百個配列されている。ＰＭＯＳ２５
０のソース電極２１１は、高電圧側電源線２７９と接続
されている。また、ＰＭＯＳ２５０のソース電極２１１
には、高圧電源制御回路６３から供給された１５０Ｖが
印加される。ＮＭＯＳ２６０のソース電極Ｓは、低電圧
側電源線２８０に接続されており、接地されている。こ
こで、低電圧側電源線２８０に印加される電圧を低電圧
側電源ＶＳＳとする。また、ＮＭＯＳ２６０のドレイン
電極Ｄとソース電極Ｓとの間には、ドレイン・ソース間
の寄生ダイオード２７０（いわゆるボディーダイオー
ド）が寄生する。この寄生ダイオード２７０は、拡散層
構造上、寄生するものである。
【００１９】また、駆動用半導体装置２６２には、図示
せぬＰＭＯＳ制御回路、図示せぬＮＭＯＳ制御回路が接
続されている。ＰＭＯＳ制御回路は、ＰＭＯＳ２５０の
ゲート電極２０８に周期的な電圧を供給する。この場
合、ＰＭＯＳ２５０のゲートは、接地されたときオン、
１５０Ｖが印加されたときオフである。また、ＮＭＯＳ
制御回路は、ＮＭＯＳ２６０のゲート電極に周期的な電
圧を供給する。この場合、ＮＭＯＳ２６０のゲートは、
接地されたときオフ、１５０Ｖが印加されたときオンで
ある。但し、従来の横型絶縁ゲート型電界効果トランジ
スタ２５０を用いたＥＬディスプレイ装置では、ＮＭＯ
Ｓ２６０のゲートは、通常オフである。
せぬＰＭＯＳ制御回路、図示せぬＮＭＯＳ制御回路が接
続されている。ＰＭＯＳ制御回路は、ＰＭＯＳ２５０の
ゲート電極２０８に周期的な電圧を供給する。この場
合、ＰＭＯＳ２５０のゲートは、接地されたときオン、
１５０Ｖが印加されたときオフである。また、ＮＭＯＳ
制御回路は、ＮＭＯＳ２６０のゲート電極に周期的な電
圧を供給する。この場合、ＮＭＯＳ２６０のゲートは、
接地されたときオフ、１５０Ｖが印加されたときオンで
ある。但し、従来の横型絶縁ゲート型電界効果トランジ
スタ２５０を用いたＥＬディスプレイ装置では、ＮＭＯ
Ｓ２６０のゲートは、通常オフである。
【００２０】駆動用半導体装置２６２は、ＰＭＯＳ２５
０のドレイン電極２１０からＥＬディスプレイパネル６
１に対象電極を充電させる際に流れる電流として充電電
流２７７を出力する。このとき、ＥＬディスプレイパネ
ル６１は、充電電流２７７により充電する。また、ＥＬ
ディスプレイパネル６１は、駆動用半導体装置２６２に
対象電極を放電させる際に流れる電流として放電電流２
７８を出力する。このとき、ＥＬディスプレイパネル６
１は、放電電流２７８により放電する。この放電電流２
７８は、ＰＭＯＳ２５０のドレイン電極２１０からソー
ス電極２１１を介して高圧電源制御回路６３、高圧定電
圧電源６５へ流れ、高圧定電圧電源６５に回収される。
０のドレイン電極２１０からＥＬディスプレイパネル６
１に対象電極を充電させる際に流れる電流として充電電
流２７７を出力する。このとき、ＥＬディスプレイパネ
ル６１は、充電電流２７７により充電する。また、ＥＬ
ディスプレイパネル６１は、駆動用半導体装置２６２に
対象電極を放電させる際に流れる電流として放電電流２
７８を出力する。このとき、ＥＬディスプレイパネル６
１は、放電電流２７８により放電する。この放電電流２
７８は、ＰＭＯＳ２５０のドレイン電極２１０からソー
ス電極２１１を介して高圧電源制御回路６３、高圧定電
圧電源６５へ流れ、高圧定電圧電源６５に回収される。
【００２１】高耐圧ＣＭＯＳ（ＰＭＯＳ２５０及びＮＭ
ＯＳ２６０）には、構造上、寄生バイポーラトランジス
タ２６４が存在する。この寄生バイポーラトランジスタ
２６４は、高耐圧ＣＭＯＳと同様にアレー状に数百個配
列されている。寄生バイポーラトランジスタ２６４のエ
ミッタ電極は、ＰＭＯＳ２５０のドレイン電極２１０と
ＮＭＯＳ２６０のドレイン電極Ｄとの間に接続されてい
る。また、寄生バイポーラトランジスタ２６４のベース
電極は、高電圧側電源線２７９に接続されている。ま
た、寄生バイポーラトランジスタ２６４のコレクタ電極
は、低電圧側電源線２８０に接続されている。この寄生
バイポーラトランジスタ２６４は、ＥＬディスプレイ装
置として消費電力に大きく影響するものである。
ＯＳ２６０）には、構造上、寄生バイポーラトランジス
タ２６４が存在する。この寄生バイポーラトランジスタ
２６４は、高耐圧ＣＭＯＳと同様にアレー状に数百個配
列されている。寄生バイポーラトランジスタ２６４のエ
ミッタ電極は、ＰＭＯＳ２５０のドレイン電極２１０と
ＮＭＯＳ２６０のドレイン電極Ｄとの間に接続されてい
る。また、寄生バイポーラトランジスタ２６４のベース
電極は、高電圧側電源線２７９に接続されている。ま
た、寄生バイポーラトランジスタ２６４のコレクタ電極
は、低電圧側電源線２８０に接続されている。この寄生
バイポーラトランジスタ２６４は、ＥＬディスプレイ装
置として消費電力に大きく影響するものである。
【００２２】また、特許３０５０１６７号公報では、Ｅ
Ｌディスプレイパネル装置やプラズマディスプレイパネ
ル装置の消費電力を抑制する半導体装置が知られてい
る。この半導体装置は、第１導電型の半導体基板の表面
に第２導電型のウェル拡散層が形成され、第２導電型の
ウェル拡散層のウェル拡散層内に、第１導電型のドレイ
ン拡散層を有する第１導電型の電界効果トランジスタが
構成される半導体装置において、第１導電型のドレイン
拡散層と第２導電型のウェル拡散層との間に順方向の電
流が流れる際に、第１導電型の半導体基板を、その第１
導電型の半導体基板に直列接続した第１の半導体スイッ
チング素子により、電気的に開放させるものである。こ
れにより、上述した半導体装置は、電力回収時にスイッ
チング素子で電力回収されない側に流れる電流を遮断さ
せている。また、上述した半導体装置は、電力回収の詳
細な説明や、自己分離構造の半導体装置を用いた場合の
寄生バイポーラ効果による電力回収効率の劣化、埋め込
み高濃度拡散層を有するエピタキシャル基板を用いた半
導体装置の電力回収効率上の利点について述べられてい
る。また、“Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ
１０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ”のｐ１４１〜１４４
に記載されたＫｅｎｙａ Ｋｏｂａｙａｓｈｉらによる
“Ｈｉｇｈ Ｖｏｌｔａｇｅ ＳＯＩＣＭＯＳ ＩＣ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｄｒｉｖｉｎｇ Ｐｌ
ａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌｓ”では、埋込
絶縁膜を有する基板（ＳＯＩ基板）を用いた場合の電力
回収効率上の利点について述べられている。
Ｌディスプレイパネル装置やプラズマディスプレイパネ
ル装置の消費電力を抑制する半導体装置が知られてい
る。この半導体装置は、第１導電型の半導体基板の表面
に第２導電型のウェル拡散層が形成され、第２導電型の
ウェル拡散層のウェル拡散層内に、第１導電型のドレイ
ン拡散層を有する第１導電型の電界効果トランジスタが
構成される半導体装置において、第１導電型のドレイン
拡散層と第２導電型のウェル拡散層との間に順方向の電
流が流れる際に、第１導電型の半導体基板を、その第１
導電型の半導体基板に直列接続した第１の半導体スイッ
チング素子により、電気的に開放させるものである。こ
れにより、上述した半導体装置は、電力回収時にスイッ
チング素子で電力回収されない側に流れる電流を遮断さ
せている。また、上述した半導体装置は、電力回収の詳
細な説明や、自己分離構造の半導体装置を用いた場合の
寄生バイポーラ効果による電力回収効率の劣化、埋め込
み高濃度拡散層を有するエピタキシャル基板を用いた半
導体装置の電力回収効率上の利点について述べられてい
る。また、“Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ
１０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ”のｐ１４１〜１４４
に記載されたＫｅｎｙａ Ｋｏｂａｙａｓｈｉらによる
“Ｈｉｇｈ Ｖｏｌｔａｇｅ ＳＯＩＣＭＯＳ ＩＣ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｄｒｉｖｉｎｇ Ｐｌ
ａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌｓ”では、埋込
絶縁膜を有する基板（ＳＯＩ基板）を用いた場合の電力
回収効率上の利点について述べられている。
【００２３】また、特開平２−２１０８６２号公報で
は、寄生バイポーラトランジスタ動作を抑制し、ラッチ
アップ等の発生を阻止する半導体装置が知られている。
この半導体装置は、絶縁ゲート電界効果トランジスタ
（ＭＯＳＦＥＴと略記する）のチャネル領域が複数の部
分に分かれて存在し、ドレイン電流が、主として表面か
ら半導体基板内部に向かって形成された領域及び基板内
部に形成された高濃度の領域を通して供給されるＭＯＳ
ＦＥＴを含む半導体装置において表面から半導体装置内
部に向かって形成された領域の近傍に電流を流入させる
素子を形成したものである。
は、寄生バイポーラトランジスタ動作を抑制し、ラッチ
アップ等の発生を阻止する半導体装置が知られている。
この半導体装置は、絶縁ゲート電界効果トランジスタ
（ＭＯＳＦＥＴと略記する）のチャネル領域が複数の部
分に分かれて存在し、ドレイン電流が、主として表面か
ら半導体基板内部に向かって形成された領域及び基板内
部に形成された高濃度の領域を通して供給されるＭＯＳ
ＦＥＴを含む半導体装置において表面から半導体装置内
部に向かって形成された領域の近傍に電流を流入させる
素子を形成したものである。
【００２４】また、特開平２−１３５７８１号公報で
は、寄生サイリスタがなくラッチアップすることのない
絶縁ゲート形縦形半導体装置が知られている。この半導
体装置は、第１導電形の半導体基体と、半導体基体の表
面から所定深さの位置に形成され所定の開口部を有する
埋込絶縁層と、半導体基体の開口部にほぼ対向する部分
の表面上に金属電極を設けることによって形成されたシ
ョットキー接合若しくは半導体基体の表面部分に第２導
電形層を設けることによって形成された接合と、埋込絶
縁層で分離された半導体基体の表面部分に設けられたチ
ャネル領域の上に絶縁膜を介して設けられたゲートと、
チャネル領域に電気接続するための第１導電形の高濃度
領域とを備え、半導体基体と金属電極若しくは第２導電
形層との間に出来る電圧障壁をゲートに印加する電圧で
制御することにより、ソースとなる第１導電形の高濃度
領域とドレインとなる半導体基体間でキャリアの注入・
遮断制御を行うものである。
は、寄生サイリスタがなくラッチアップすることのない
絶縁ゲート形縦形半導体装置が知られている。この半導
体装置は、第１導電形の半導体基体と、半導体基体の表
面から所定深さの位置に形成され所定の開口部を有する
埋込絶縁層と、半導体基体の開口部にほぼ対向する部分
の表面上に金属電極を設けることによって形成されたシ
ョットキー接合若しくは半導体基体の表面部分に第２導
電形層を設けることによって形成された接合と、埋込絶
縁層で分離された半導体基体の表面部分に設けられたチ
ャネル領域の上に絶縁膜を介して設けられたゲートと、
チャネル領域に電気接続するための第１導電形の高濃度
領域とを備え、半導体基体と金属電極若しくは第２導電
形層との間に出来る電圧障壁をゲートに印加する電圧で
制御することにより、ソースとなる第１導電形の高濃度
領域とドレインとなる半導体基体間でキャリアの注入・
遮断制御を行うものである。
【００２５】また、特開平１−３０５５６４号公報で
は、無効電流比を実用上問題のない程度に制御でき、安
定した半導体集積回路動作を保持することができる半導
体集積回路が知られている。この半導体集積回路は、Ｐ
導電型基板の所望の領域にＮ導電型埋込拡散層とを有
し、さらに、このＮ導電型埋込拡散層上にＮ導電型層を
有し、Ｐ導電型分離拡散領域によって囲まれた個別素子
領域内にショットキーバリア型ダイオードが形成された
半導体集積回路において、ショットキーバリア型ダイオ
ードの障壁金属の周辺部に設けたＰ導電型ガードリング
部の拡散層領域内にＮ導電型ガードリング部を形成した
ものである。
は、無効電流比を実用上問題のない程度に制御でき、安
定した半導体集積回路動作を保持することができる半導
体集積回路が知られている。この半導体集積回路は、Ｐ
導電型基板の所望の領域にＮ導電型埋込拡散層とを有
し、さらに、このＮ導電型埋込拡散層上にＮ導電型層を
有し、Ｐ導電型分離拡散領域によって囲まれた個別素子
領域内にショットキーバリア型ダイオードが形成された
半導体集積回路において、ショットキーバリア型ダイオ
ードの障壁金属の周辺部に設けたＰ導電型ガードリング
部の拡散層領域内にＮ導電型ガードリング部を形成した
ものである。
【００２６】また、特開昭６３−２４４７７７号公報で
は、ゲートしきい値電圧の制御の困難化を招くことな
く、寄生バイポーラトランジスタが動作することによる
素子破壊を防止するＭＯＳ型電界効果トランジスタが知
られている。このＭＯＳ型電界効果トランジスタは、第
１導電型の半導体領域から成るドレイン領域と、このド
レイン領域の表面領域に形成された第２導電型の半導体
領域から成るベース領域と、このベース領域の表面領域
に形成された第１導電型の半導体領域から成るソース領
域と、ドレイン領域とソース領域との間のベース領域上
にゲート酸化膜を介して形成されたゲート電極とを具備
し、ソース領域が低濃度拡散層と金属層とのショットキ
ー接合によって形成されているものである。
は、ゲートしきい値電圧の制御の困難化を招くことな
く、寄生バイポーラトランジスタが動作することによる
素子破壊を防止するＭＯＳ型電界効果トランジスタが知
られている。このＭＯＳ型電界効果トランジスタは、第
１導電型の半導体領域から成るドレイン領域と、このド
レイン領域の表面領域に形成された第２導電型の半導体
領域から成るベース領域と、このベース領域の表面領域
に形成された第１導電型の半導体領域から成るソース領
域と、ドレイン領域とソース領域との間のベース領域上
にゲート酸化膜を介して形成されたゲート電極とを具備
し、ソース領域が低濃度拡散層と金属層とのショットキ
ー接合によって形成されているものである。
【００２７】
【発明が解決しようとする課題】ところで、従来の横型
絶縁ゲート型電界効果トランジスタ２５０を用いたＥＬ
ディスプレイ装置によれば、図１２に示されるように、
駆動用半導体装置２６２は、高圧電源制御回路６３への
放電電流２７８がほとんど流れず、寄生バイポーラトラ
ンジスタ２６４の動作によって流れる電流２６１が生じ
てしまう。この寄生バイポーラトランジスタ２６４の動
作によって流れる電流２６１は、回収されない電力に対
応する。
絶縁ゲート型電界効果トランジスタ２５０を用いたＥＬ
ディスプレイ装置によれば、図１２に示されるように、
駆動用半導体装置２６２は、高圧電源制御回路６３への
放電電流２７８がほとんど流れず、寄生バイポーラトラ
ンジスタ２６４の動作によって流れる電流２６１が生じ
てしまう。この寄生バイポーラトランジスタ２６４の動
作によって流れる電流２６１は、回収されない電力に対
応する。
【００２８】また、ＥＬディスプレイ装置は、駆動用半
導体装置２６２の寄生バイポーラトランジスタ２６４の
電流増幅率が低いほど、負荷の容量成分に蓄積された電
力はほとんど回収できる。ところが、駆動用半導体装置
２６２は、寄生バイポーラトランジスタ２６４を電流増
幅率がゼロになるようなダイオードとして動作させたい
が、製造工程が簡単な自己分離構造では電流増幅率が比
較的大きくなってしまう。
導体装置２６２の寄生バイポーラトランジスタ２６４の
電流増幅率が低いほど、負荷の容量成分に蓄積された電
力はほとんど回収できる。ところが、駆動用半導体装置
２６２は、寄生バイポーラトランジスタ２６４を電流増
幅率がゼロになるようなダイオードとして動作させたい
が、製造工程が簡単な自己分離構造では電流増幅率が比
較的大きくなってしまう。
【００２９】次に、上述した寄生バイポーラトランジス
タ２６４の動作によって流れる電流２６１について従来
の横型絶縁ゲート型電界効果トランジスタ２５０の構造
を示す図１１を参照しながら説明する。
タ２６４の動作によって流れる電流２６１について従来
の横型絶縁ゲート型電界効果トランジスタ２５０の構造
を示す図１１を参照しながら説明する。
【００３０】図１１は、従来の横型絶縁ゲート型電界効
果トランジスタにおける構造の一部を示した図であり、
電圧条件と、電子の流れと正孔の流れとを模式的に表し
た図である。
果トランジスタにおける構造の一部を示した図であり、
電圧条件と、電子の流れと正孔の流れとを模式的に表し
た図である。
【００３１】図１１に示されるように、従来の横型絶縁
ゲート型電界効果トランジスタ２５０のゲート電極２０
８及びソース電極２１１には、１５０Ｖが印加される。
また、ドレイン電極２１０には、１５０Ｖ以上の１５０
Ｖ＋ＸＶ（Ｘは実数）が出力される。通常の半導体装置
または横型絶縁ゲート型電界効果トランジスタにおける
電力回収時の動作として、ドレインからソースに向かっ
て強制的に電流を流す。ところが、寄生バイポーラ効果
により、Ｐ型ドレイン高濃度拡散層２２１からＮ型ウェ
ル拡散層２０２に注入された正孔（正孔の流れ２１４）
は、Ｎ型ウェル拡散層２０２をおもに拡散の機構により
伝達し、Ｐ型半導体基板２０１側に流れる。このとき、
正孔の流れ２１４は、ソース電極２１１側に流れれば、
これは電力回収の対象となるが、Ｐ型半導体基板２０１
側は電力回収の対象とはならない。この正孔の流れ２１
４は、上述した寄生バイポーラトランジスタ２６４の動
作によって流れる電流２６１に対応する。また、その時
の電子（電子の流れ２１３）は、ソース電極２１１から
Ｎ型高濃度拡散層２０４、Ｎ型ウェル拡散層２０２、Ｐ
型延長ドレイン拡散層２０５へと流れる。
ゲート型電界効果トランジスタ２５０のゲート電極２０
８及びソース電極２１１には、１５０Ｖが印加される。
また、ドレイン電極２１０には、１５０Ｖ以上の１５０
Ｖ＋ＸＶ（Ｘは実数）が出力される。通常の半導体装置
または横型絶縁ゲート型電界効果トランジスタにおける
電力回収時の動作として、ドレインからソースに向かっ
て強制的に電流を流す。ところが、寄生バイポーラ効果
により、Ｐ型ドレイン高濃度拡散層２２１からＮ型ウェ
ル拡散層２０２に注入された正孔（正孔の流れ２１４）
は、Ｎ型ウェル拡散層２０２をおもに拡散の機構により
伝達し、Ｐ型半導体基板２０１側に流れる。このとき、
正孔の流れ２１４は、ソース電極２１１側に流れれば、
これは電力回収の対象となるが、Ｐ型半導体基板２０１
側は電力回収の対象とはならない。この正孔の流れ２１
４は、上述した寄生バイポーラトランジスタ２６４の動
作によって流れる電流２６１に対応する。また、その時
の電子（電子の流れ２１３）は、ソース電極２１１から
Ｎ型高濃度拡散層２０４、Ｎ型ウェル拡散層２０２、Ｐ
型延長ドレイン拡散層２０５へと流れる。
【００３２】ＰＮ接合の順方向電流は、互いに少数キャ
リアの注入を行って流れるものであり、それ以外の電流
成分はない。この順方向電流を構成する電子の量と正孔
の量の比は、それぞれ源となる拡散層の濃度比にほぼ比
例する。このため、正孔の量は、電子の量よりも数倍高
いことになる。また、Ｎ型ウェル拡散層２０２に注入さ
れた正孔のほとんど全てがＰ型半導体基板２０１に到達
する（これは、拡散層の幾何学的構造によるためであ
る。また、正孔のＮ型ウェル拡散層２０２の通過時間が
再結合ライフタイムより遥かに短いことによるためであ
る。）このため、電力回収時の電流の半分以上は、電力
回収の対象とはならずにドレイン電極２１０からＰ型半
導体基板２０１へと流れることになる。
リアの注入を行って流れるものであり、それ以外の電流
成分はない。この順方向電流を構成する電子の量と正孔
の量の比は、それぞれ源となる拡散層の濃度比にほぼ比
例する。このため、正孔の量は、電子の量よりも数倍高
いことになる。また、Ｎ型ウェル拡散層２０２に注入さ
れた正孔のほとんど全てがＰ型半導体基板２０１に到達
する（これは、拡散層の幾何学的構造によるためであ
る。また、正孔のＮ型ウェル拡散層２０２の通過時間が
再結合ライフタイムより遥かに短いことによるためであ
る。）このため、電力回収時の電流の半分以上は、電力
回収の対象とはならずにドレイン電極２１０からＰ型半
導体基板２０１へと流れることになる。
【００３３】この従来の横型絶縁ゲート型電界効果トラ
ンジスタ２５０は、安価であるが、寄生バイポーラ効果
により、放電時電力回収ができない経路に電流が流れて
しまいディスプレイパネルの消費電力を抑制する妨げと
なる。
ンジスタ２５０は、安価であるが、寄生バイポーラ効果
により、放電時電力回収ができない経路に電流が流れて
しまいディスプレイパネルの消費電力を抑制する妨げと
なる。
【００３４】これに対して、上記特許３０５０１６７号
公報に示されているような半導体装置では、充分な電力
回収を行い、ディスプレイパネルの消費電力を抑制させ
るが、従来の横型絶縁ゲート型電界効果トランジスタ２
５０（自己分離構造の半導体装置）と比べて高価となっ
てしまう。また、電力回収時には、スイッチング素子で
電力回収されない側に流れる電流を遮断させるものであ
るが、スイッチング素子のスイッチング時の損失（低電
圧側の電源線までは充放電され、この分は回収できな
い。また、スイッチングのタイミングずれによる損失も
生じる）や、新たにスイッチング素子が必要となる。
公報に示されているような半導体装置では、充分な電力
回収を行い、ディスプレイパネルの消費電力を抑制させ
るが、従来の横型絶縁ゲート型電界効果トランジスタ２
５０（自己分離構造の半導体装置）と比べて高価となっ
てしまう。また、電力回収時には、スイッチング素子で
電力回収されない側に流れる電流を遮断させるものであ
るが、スイッチング素子のスイッチング時の損失（低電
圧側の電源線までは充放電され、この分は回収できな
い。また、スイッチングのタイミングずれによる損失も
生じる）や、新たにスイッチング素子が必要となる。
【００３５】本発明は、上記課題を解決するためになさ
れたものである。
れたものである。
【００３６】本発明の目的は、ディスプレイパネルの消
費電力を抑制するための電力回収を実現可能とする横型
絶縁ゲート型電界効果トランジスタ及びその駆動方法を
提供することにある。
費電力を抑制するための電力回収を実現可能とする横型
絶縁ゲート型電界効果トランジスタ及びその駆動方法を
提供することにある。
【００３７】本発明の他の目的は、埋込拡散層を有する
エピタキシャル基板や埋込絶縁層を有するＳＯＩ基板と
いった高価となる資材や製造プロセスを用いることなく
電力回収を実現可能とする横型絶縁ゲート型電界効果ト
ランジスタ及びその駆動方法を提供することにある。
エピタキシャル基板や埋込絶縁層を有するＳＯＩ基板と
いった高価となる資材や製造プロセスを用いることなく
電力回収を実現可能とする横型絶縁ゲート型電界効果ト
ランジスタ及びその駆動方法を提供することにある。
【００３８】本発明の更に他の目的は、ディスプレイの
低消費電力化や低価格化に寄与する横型絶縁ゲート型電
界効果トランジスタ及びその駆動方法を提供することに
ある。
低消費電力化や低価格化に寄与する横型絶縁ゲート型電
界効果トランジスタ及びその駆動方法を提供することに
ある。
【００３９】本発明の更に他の目的は、スイッチング素
子を必要とすることなくスイッチング動作をさせる横型
絶縁ゲート型電界効果トランジスタ及びその駆動方法を
提供することにある。
子を必要とすることなくスイッチング動作をさせる横型
絶縁ゲート型電界効果トランジスタ及びその駆動方法を
提供することにある。
【００４０】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、本発明の実
施の複数・形態又は複数の実施例のうちの少なくとも１
つの実施の形態又は複数の実施例を構成する技術的事
項、特に、その実施の形態又は実施例に対応する図面に
表現されている技術的事項に付せられている参照番号、
参照記号等に一致している。このような参照番号、参照
記号は、請求項記載の技術的事項と実施の形態又は実施
例の技術的事項との対応・橋渡しを明白にしている。こ
のような対応・橋渡しは、請求項記載の技術的事項が実
施の形態又は実施例の技術的事項に限定されて解釈する
ことを意味しない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、本発明の実
施の複数・形態又は複数の実施例のうちの少なくとも１
つの実施の形態又は複数の実施例を構成する技術的事
項、特に、その実施の形態又は実施例に対応する図面に
表現されている技術的事項に付せられている参照番号、
参照記号等に一致している。このような参照番号、参照
記号は、請求項記載の技術的事項と実施の形態又は実施
例の技術的事項との対応・橋渡しを明白にしている。こ
のような対応・橋渡しは、請求項記載の技術的事項が実
施の形態又は実施例の技術的事項に限定されて解釈する
ことを意味しない。
【００４１】本発明による横型絶縁ゲート型電界効果ト
ランジスタは、第１導電型の半導体基板（１、１０１）
の表面部に形成された第２導電型のウェル領域（２、１
０２）と、前記ウェル領域（２、１０２）に形成された
前記第１導電型のソース領域と、前記ソース領域に接続
されたソース電極（１１、１１１）と、前記ウェル領域
（２、１０２）に形成された前記第１導電型のドレイン
領域と、前記ドレイン領域に接続されたドレイン電極
（１０、１１０）と、前記ウェル領域（２、１０２）上
に形成され、前記ソース領域と前記ドレイン領域に渡っ
て延びるゲート絶縁膜（９、１０９）と、前記ゲート絶
縁膜（９、１０９）上に形成されたゲート電極（８、１
０８）とを具備し、前記ドレイン電極（１０、１１０）
は、前記ドレイン領域以外の部分で前記ウェル領域
（２、１０２）に接続されている。
ランジスタは、第１導電型の半導体基板（１、１０１）
の表面部に形成された第２導電型のウェル領域（２、１
０２）と、前記ウェル領域（２、１０２）に形成された
前記第１導電型のソース領域と、前記ソース領域に接続
されたソース電極（１１、１１１）と、前記ウェル領域
（２、１０２）に形成された前記第１導電型のドレイン
領域と、前記ドレイン領域に接続されたドレイン電極
（１０、１１０）と、前記ウェル領域（２、１０２）上
に形成され、前記ソース領域と前記ドレイン領域に渡っ
て延びるゲート絶縁膜（９、１０９）と、前記ゲート絶
縁膜（９、１０９）上に形成されたゲート電極（８、１
０８）とを具備し、前記ドレイン電極（１０、１１０）
は、前記ドレイン領域以外の部分で前記ウェル領域
（２、１０２）に接続されている。
【００４２】前記ドレイン領域は、第１ドレイン拡散層
（２１、１２１）と第２ドレイン拡散層（２１、１２
１）とを含む複数の拡散層からなる。
（２１、１２１）と第２ドレイン拡散層（２１、１２
１）とを含む複数の拡散層からなる。
【００４３】前記ドレイン電極（１０、１１０）は、前
記第１ドレイン拡散層（２１、１２１）と前記第２ドレ
イン拡散層（２１、１２１）の間において前記ウェル領
域（２、１０２）に接続されている。
記第１ドレイン拡散層（２１、１２１）と前記第２ドレ
イン拡散層（２１、１２１）の間において前記ウェル領
域（２、１０２）に接続されている。
【００４４】前記ソース領域と前記ドレイン領域の間に
形成されたフィールド酸化膜（７、１０７）を更に具備
し、前記ゲート絶縁膜（９、１０９）は、前記フィール
ド酸化膜（７、１０７）に接続され、前記ソース領域
は、前記フィールド酸化膜（７、１０７）の下を延び前
記ゲート絶縁膜（９、１０９）の下にまで延びている。
形成されたフィールド酸化膜（７、１０７）を更に具備
し、前記ゲート絶縁膜（９、１０９）は、前記フィール
ド酸化膜（７、１０７）に接続され、前記ソース領域
は、前記フィールド酸化膜（７、１０７）の下を延び前
記ゲート絶縁膜（９、１０９）の下にまで延びている。
【００４５】前記ドレイン電極（１０）は、第１、第２
及び第３ドレイン電極を有し、前記第３ドレイン電極
は、前記第１ドレイン電極と前記第２ドレイン電極に接
続され、前記第１ドレイン電極及び前記第２ドレイン電
極は、前記ドレイン領域に接続され、前記第３ドレイン
電極は、前記ウェル領域（２）上で前記第１ドレイン電
極及び前記第２ドレイン電極に接触することなく前記ド
レイン領域以外の部分で前記ウェル領域（２）に接続さ
れている。
及び第３ドレイン電極を有し、前記第３ドレイン電極
は、前記第１ドレイン電極と前記第２ドレイン電極に接
続され、前記第１ドレイン電極及び前記第２ドレイン電
極は、前記ドレイン領域に接続され、前記第３ドレイン
電極は、前記ウェル領域（２）上で前記第１ドレイン電
極及び前記第２ドレイン電極に接触することなく前記ド
レイン領域以外の部分で前記ウェル領域（２）に接続さ
れている。
【００４６】前記ドレイン領域は、第１ドレイン拡散層
（２１）と第２ドレイン拡散層（２１）とを含む複数の
拡散層からなり、前記第１ドレイン電極は、前記第１ド
レイン拡散層（２１）に接続され、前記第２ドレイン電
極は、前記第２ドレイン拡散層（２１）に接続されてい
る。
（２１）と第２ドレイン拡散層（２１）とを含む複数の
拡散層からなり、前記第１ドレイン電極は、前記第１ド
レイン拡散層（２１）に接続され、前記第２ドレイン電
極は、前記第２ドレイン拡散層（２１）に接続されてい
る。
【００４７】前記第３ドレイン電極は、前記第１ドレイ
ン拡散層（２１）と前記第２ドレイン拡散層（２１）の
間において前記ウェル領域（２）に接続されている。
ン拡散層（２１）と前記第２ドレイン拡散層（２１）の
間において前記ウェル領域（２）に接続されている。
【００４８】前記横型絶縁ゲート型電界効果トランジス
タは、容量性負荷を駆動させる半導体装置として用いら
れることが好ましい。
タは、容量性負荷を駆動させる半導体装置として用いら
れることが好ましい。
【００４９】本発明による横型絶縁ゲート型電界効果ト
ランジスタは、第１導電型の半導体基板（１、１０１）
の表面部に形成された第２導電型のウェル領域（２、１
０２）と、第１横型絶縁ゲート型電界効果トランジスタ
と第２横型絶縁ゲート型電界効果トランジスタとを具備
し、前記第１横型絶縁ゲート型電界効果トランジスタ
は、前記ウェル領域（２、１０２）に形成された前記第
１導電型の第１ソース領域と、前記第１ソース領域に接
続された第１ソース電極（１１、１１１）と、前記ウェ
ル領域（２、１０２）に形成された前記第１導電型の第
１ドレイン領域と、前記第１ドレイン領域に接続された
第１ドレイン電極（１０、１１０）と、前記ウェル領域
（２、１０２）上に形成され、前記第１ソース領域と前
記第１ドレイン領域に渡って延びる第１ゲート絶縁膜
（９、１０９）と、前記第１ゲート絶縁膜（９、１０
９）上に形成された第１ゲート電極（８、１０８）とを
具備し、前記第２横型絶縁ゲート型電界効果トランジス
タは、前記ウェル領域（２、１０２）に形成された前記
第１導電型の第２ソース領域と、前記第２ソース領域に
接続された第２ソース電極（１１、１１１）と、前記ウ
ェル領域（２、１０２）に形成された前記第１導電型の
第２ドレイン領域と、前記第２ドレイン領域に接続され
た第２ドレイン電極（１０、１１０）と、前記ウェル領
域（２、１０２）上に形成され、前記第２ソース領域と
前記第２ドレイン領域に渡って延びる第２ゲート絶縁膜
（９、１０９）と、前記第２ゲート絶縁膜（９、１０
９）上に形成された第２ゲート電極（８、１０８）とを
具備し、前記第１横型絶縁ゲート型電界効果トランジス
タと前記第２横型絶縁ゲート型電界効果トランジスタ
は、前記第１ドレイン電極（１０、１１０）と前記第２
ドレイン電極（１０、１１０）に接続された第３ドレイ
ン電極（１０、１１０）を共有し、前記第３ドレイン電
極（１０、１１０）は、前記第１及び第２ドレイン領域
以外の部分で前記ウェル領域（２、１０２）に接続され
ている。
ランジスタは、第１導電型の半導体基板（１、１０１）
の表面部に形成された第２導電型のウェル領域（２、１
０２）と、第１横型絶縁ゲート型電界効果トランジスタ
と第２横型絶縁ゲート型電界効果トランジスタとを具備
し、前記第１横型絶縁ゲート型電界効果トランジスタ
は、前記ウェル領域（２、１０２）に形成された前記第
１導電型の第１ソース領域と、前記第１ソース領域に接
続された第１ソース電極（１１、１１１）と、前記ウェ
ル領域（２、１０２）に形成された前記第１導電型の第
１ドレイン領域と、前記第１ドレイン領域に接続された
第１ドレイン電極（１０、１１０）と、前記ウェル領域
（２、１０２）上に形成され、前記第１ソース領域と前
記第１ドレイン領域に渡って延びる第１ゲート絶縁膜
（９、１０９）と、前記第１ゲート絶縁膜（９、１０
９）上に形成された第１ゲート電極（８、１０８）とを
具備し、前記第２横型絶縁ゲート型電界効果トランジス
タは、前記ウェル領域（２、１０２）に形成された前記
第１導電型の第２ソース領域と、前記第２ソース領域に
接続された第２ソース電極（１１、１１１）と、前記ウ
ェル領域（２、１０２）に形成された前記第１導電型の
第２ドレイン領域と、前記第２ドレイン領域に接続され
た第２ドレイン電極（１０、１１０）と、前記ウェル領
域（２、１０２）上に形成され、前記第２ソース領域と
前記第２ドレイン領域に渡って延びる第２ゲート絶縁膜
（９、１０９）と、前記第２ゲート絶縁膜（９、１０
９）上に形成された第２ゲート電極（８、１０８）とを
具備し、前記第１横型絶縁ゲート型電界効果トランジス
タと前記第２横型絶縁ゲート型電界効果トランジスタ
は、前記第１ドレイン電極（１０、１１０）と前記第２
ドレイン電極（１０、１１０）に接続された第３ドレイ
ン電極（１０、１１０）を共有し、前記第３ドレイン電
極（１０、１１０）は、前記第１及び第２ドレイン領域
以外の部分で前記ウェル領域（２、１０２）に接続され
ている。
【００５０】前記第３ドレイン電極（１０、１１０）
は、前記ウェル領域（２、１０２）上で前記第１ドレイ
ン電極（１０、１１０）及び前記第２ドレイン電極（１
０、１１０）に接触することなく前記第１及び第２ドレ
イン領域以外の部分で前記ウェル領域（２、１０２）に
接続されている。
は、前記ウェル領域（２、１０２）上で前記第１ドレイ
ン電極（１０、１１０）及び前記第２ドレイン電極（１
０、１１０）に接触することなく前記第１及び第２ドレ
イン領域以外の部分で前記ウェル領域（２、１０２）に
接続されている。
【００５１】前記第１ドレイン領域は、第１ドレイン拡
散層（２１）を含む複数の拡散層からなり、前記第２ド
レイン領域は、第２ドレイン拡散層（２１）を含む複数
の拡散層からなり、前記第１ドレイン電極は、前記第１
ドレイン拡散層（２１）に接続され、前記第２ドレイン
電極は、前記第２ドレイン拡散層（２１）に接続されて
いる。
散層（２１）を含む複数の拡散層からなり、前記第２ド
レイン領域は、第２ドレイン拡散層（２１）を含む複数
の拡散層からなり、前記第１ドレイン電極は、前記第１
ドレイン拡散層（２１）に接続され、前記第２ドレイン
電極は、前記第２ドレイン拡散層（２１）に接続されて
いる。
【００５２】前記第３ドレイン電極（１０）は、前記第
１ドレイン拡散層（２１）と前記第２ドレイン拡散層
（２１）の間において前記ウェル領域（２）に接続され
ている。
１ドレイン拡散層（２１）と前記第２ドレイン拡散層
（２１）の間において前記ウェル領域（２）に接続され
ている。
【００５３】前記第１横型絶縁ゲート型電界効果トラン
ジスタは、前記第１ソース領域と前記第１ドレイン領域
の間に形成された第１フィールド酸化膜（７）を更に具
備し、前記第１ゲート絶縁膜（９）は、前記第１フィー
ルド酸化膜（７）に接続され、前記第１ソース領域は、
前記第１フィールド酸化膜（７）の下を延び前記第１ゲ
ート絶縁膜（９）の下にまで延びており、前記第２横型
絶縁ゲート型電界効果トランジスタは、前記第２ソース
領域と前記第２ドレイン領域の間に形成された第２フィ
ールド酸化膜（７）を更に具備し、前記第２ゲート絶縁
膜（９）は、前記第２フィールド酸化膜（７）に接続さ
れ、前記第２ソース領域は、前記第２フィールド酸化膜
（７）の下を延び前記第２ゲート絶縁膜（９）の下にま
で延びている。
ジスタは、前記第１ソース領域と前記第１ドレイン領域
の間に形成された第１フィールド酸化膜（７）を更に具
備し、前記第１ゲート絶縁膜（９）は、前記第１フィー
ルド酸化膜（７）に接続され、前記第１ソース領域は、
前記第１フィールド酸化膜（７）の下を延び前記第１ゲ
ート絶縁膜（９）の下にまで延びており、前記第２横型
絶縁ゲート型電界効果トランジスタは、前記第２ソース
領域と前記第２ドレイン領域の間に形成された第２フィ
ールド酸化膜（７）を更に具備し、前記第２ゲート絶縁
膜（９）は、前記第２フィールド酸化膜（７）に接続さ
れ、前記第２ソース領域は、前記第２フィールド酸化膜
（７）の下を延び前記第２ゲート絶縁膜（９）の下にま
で延びている。
【００５４】本発明による横型絶縁ゲート型電界効果ト
ランジスタの駆動方法は、（ａ）第１導電型の半導体基
板（１、１０１）の表面部に形成された第２導電型のウ
ェル領域（２、１０２）と、前記ウェル領域（２、１０
２）に形成された前記第１導電型のソース領域と、前記
ソース領域に接続されたソース電極（１１、１１１）
と、前記ウェル領域（２、１０２）に形成された前記第
１導電型のドレイン領域と、前記ドレイン領域に接続さ
れたドレイン電極（１０、１１０）と、前記ウェル領域
（２、１０２）上に形成され、前記ソース領域と前記ド
レイン領域に渡って延びるゲート絶縁膜（９、１０９）
と、前記ゲート絶縁膜（９、１０９）上に形成されたゲ
ート電極（８、１０８）とを具備し、前記ドレイン電極
（１０、１１０）は、前記ドレイン領域以外の部分で前
記ウェル領域（２、１０２）に接続されている横型絶縁
ゲート型電界効果トランジスタを提供するステップと、
（ｂ） 周期をもった第１電圧を前記ソース電極（１
１、１１１）に印加するステップと、（ｃ） 前記
（ｂ）のステップにて前記ソース電極（１１、１１１）
に前記第１電圧が印加されているとき、前記第１電圧と
は異なる周期をもち前記ゲート絶縁膜（９、１０９）の
直下に伝導チャネルを形成するための第２電圧を前記ゲ
ート電極（８、１０８）に印加するステップとを具備す
る。
ランジスタの駆動方法は、（ａ）第１導電型の半導体基
板（１、１０１）の表面部に形成された第２導電型のウ
ェル領域（２、１０２）と、前記ウェル領域（２、１０
２）に形成された前記第１導電型のソース領域と、前記
ソース領域に接続されたソース電極（１１、１１１）
と、前記ウェル領域（２、１０２）に形成された前記第
１導電型のドレイン領域と、前記ドレイン領域に接続さ
れたドレイン電極（１０、１１０）と、前記ウェル領域
（２、１０２）上に形成され、前記ソース領域と前記ド
レイン領域に渡って延びるゲート絶縁膜（９、１０９）
と、前記ゲート絶縁膜（９、１０９）上に形成されたゲ
ート電極（８、１０８）とを具備し、前記ドレイン電極
（１０、１１０）は、前記ドレイン領域以外の部分で前
記ウェル領域（２、１０２）に接続されている横型絶縁
ゲート型電界効果トランジスタを提供するステップと、
（ｂ） 周期をもった第１電圧を前記ソース電極（１
１、１１１）に印加するステップと、（ｃ） 前記
（ｂ）のステップにて前記ソース電極（１１、１１１）
に前記第１電圧が印加されているとき、前記第１電圧と
は異なる周期をもち前記ゲート絶縁膜（９、１０９）の
直下に伝導チャネルを形成するための第２電圧を前記ゲ
ート電極（８、１０８）に印加するステップとを具備す
る。
【００５５】本発明の横型絶縁ゲート型電界効果トラン
ジスタ（５０）は、Ｐ型半導体基板（１）の表面の一領
域にＮ型ウェル拡散層（２）を形成し、Ｎ型ウェル拡散
層（２）の表面側でＮ型ウェル拡散層（２）に完全に内
包させるようＰチャネルで横型の絶縁ゲート型電界効果
トランジスタを構成し、ドレイン領域の基板表面部にお
いて、通常ならばドレイン電極（１０）との電気的接続
を得る部分の全領域でＰ型ドレイン高濃度拡散層（２
１）を形成させるが、本発明ではドレイン電極（１０）
との電気的接続を得る領域のうちゲート領域よりの一部
分を除いた領域で島状にＰ型ドレイン高濃度拡散層（２
１）を形成させない領域、すなわち、ドレイン電極（１
０）とＮ型ウェル拡散層（２）とでショットキー障壁を
形成される領域を形成させることを特徴とする。
ジスタ（５０）は、Ｐ型半導体基板（１）の表面の一領
域にＮ型ウェル拡散層（２）を形成し、Ｎ型ウェル拡散
層（２）の表面側でＮ型ウェル拡散層（２）に完全に内
包させるようＰチャネルで横型の絶縁ゲート型電界効果
トランジスタを構成し、ドレイン領域の基板表面部にお
いて、通常ならばドレイン電極（１０）との電気的接続
を得る部分の全領域でＰ型ドレイン高濃度拡散層（２
１）を形成させるが、本発明ではドレイン電極（１０）
との電気的接続を得る領域のうちゲート領域よりの一部
分を除いた領域で島状にＰ型ドレイン高濃度拡散層（２
１）を形成させない領域、すなわち、ドレイン電極（１
０）とＮ型ウェル拡散層（２）とでショットキー障壁を
形成される領域を形成させることを特徴とする。
【００５６】これにより、本発明の横型絶縁ゲート型電
界効果トランジスタ（５０）は、ＰＮ反転構造にも適用
が可能である。
界効果トランジスタ（５０）は、ＰＮ反転構造にも適用
が可能である。
【００５７】本発明の横型絶縁ゲート型電界効果トラン
ジスタの駆動方法は、本発明の横型絶縁ゲート型電界効
果トランジスタを用い、ドレインソース間に寄生的に構
成されるボディーダイオードにおいて順方向バイアス、
すなわち電界効果トランジスタにおいて通常のドレイン
・ソース間バイアス極性とは逆のバイアスが印加される
際、ゲート電極（８）には、ゲート酸化膜（９）の直下
に伝導チャネルが形成されるようゲート電極（８）にバ
イアスを印加させることを特徴とする。
ジスタの駆動方法は、本発明の横型絶縁ゲート型電界効
果トランジスタを用い、ドレインソース間に寄生的に構
成されるボディーダイオードにおいて順方向バイアス、
すなわち電界効果トランジスタにおいて通常のドレイン
・ソース間バイアス極性とは逆のバイアスが印加される
際、ゲート電極（８）には、ゲート酸化膜（９）の直下
に伝導チャネルが形成されるようゲート電極（８）にバ
イアスを印加させることを特徴とする。
【００５８】
【発明の実施の形態】添付図面を参照して、本発明によ
る横型絶縁ゲート型電界効果トランジスタの実施の形態
を以下に説明する。
る横型絶縁ゲート型電界効果トランジスタの実施の形態
を以下に説明する。
【００５９】（実施の形態１）図１は、本実施の形態１
に係る横型絶縁ゲート型電界効果トランジスタの構造を
示した断面図である。
に係る横型絶縁ゲート型電界効果トランジスタの構造を
示した断面図である。
【００６０】図１に示されるように、符号５０は実施の
形態１に係る横型絶縁ゲート型電界効果トランジスタを
示している。Ｐ型半導体基板１には、７×１０１４／ｃ
ｍ３程度の濃度でボロンが一様にドープされている。Ｐ
型半導体基板１の表面部には、５×１０１５／ｃｍ３程
度の濃度で接合深さ８〜１４ミクロン（μｍ）程度にな
るようリンがドープされたＮ型ウェル拡散層２が形成さ
れている。
形態１に係る横型絶縁ゲート型電界効果トランジスタを
示している。Ｐ型半導体基板１には、７×１０１４／ｃ
ｍ３程度の濃度でボロンが一様にドープされている。Ｐ
型半導体基板１の表面部には、５×１０１５／ｃｍ３程
度の濃度で接合深さ８〜１４ミクロン（μｍ）程度にな
るようリンがドープされたＮ型ウェル拡散層２が形成さ
れている。
【００６１】Ｎ型ウェル拡散層２の表面には、Ｐ型ソー
ス高濃度拡散層３、Ｎ型高濃度拡散層４及びＰ型延長ド
レイン拡散層５が２つずつ形成されている。また、Ｐ型
ソース高濃度拡散層３とＮ型高濃度拡散層４は互いに接
続されている。上述したＰ型延長ドレイン拡散層５のう
ち一方のＰ型延長ドレイン拡散層５とＮ型ウェル拡散層
２の両表面には、Ｐ型ドレイン高濃度拡散層２１が形成
されている。また、他方のＰ型延長ドレイン拡散層５と
Ｎ型ウェル拡散層２の両表面には、Ｐ型ドレイン高濃度
拡散層２１が形成されている。Ｎ型ウェル拡散層２の表
面には、Ｐ型ドレイン高濃度拡散層２１のうち一方のＰ
型ドレイン高濃度拡散層２１と他方のＰ型ドレイン高濃
度拡散層２１の間にＰ型ドレイン高濃度拡散層２１が形
成されない領域が残されている。Ｐ型延長ドレイン拡散
層５の表面には、フィールド酸化膜７が形成されてい
る。また、Ｐ型ドレイン高濃度拡散層２１は、Ｐ型延長
ドレイン拡散層５及びフィールド酸化膜７と接続されて
いる。また、Ｎ型ウェル拡散層２とＰ型ソース高濃度拡
散層３の表面には、ゲート酸化膜９が形成され、フィー
ルド酸化膜７に接続されている。フィールド酸化膜７と
ゲート酸化膜９の表面側には、ゲート電極８が形成され
ている。Ｐ型半導体基板１とＮ型ウェル拡散層２の表面
には、フィールド酸化膜７’が形成されている。また、
フィールド酸化膜７’は、Ｎ型高濃度拡散層４と接続さ
れている。尚、フィールド酸化膜７とフィールド酸化膜
７’は、一工程で形成される。
ス高濃度拡散層３、Ｎ型高濃度拡散層４及びＰ型延長ド
レイン拡散層５が２つずつ形成されている。また、Ｐ型
ソース高濃度拡散層３とＮ型高濃度拡散層４は互いに接
続されている。上述したＰ型延長ドレイン拡散層５のう
ち一方のＰ型延長ドレイン拡散層５とＮ型ウェル拡散層
２の両表面には、Ｐ型ドレイン高濃度拡散層２１が形成
されている。また、他方のＰ型延長ドレイン拡散層５と
Ｎ型ウェル拡散層２の両表面には、Ｐ型ドレイン高濃度
拡散層２１が形成されている。Ｎ型ウェル拡散層２の表
面には、Ｐ型ドレイン高濃度拡散層２１のうち一方のＰ
型ドレイン高濃度拡散層２１と他方のＰ型ドレイン高濃
度拡散層２１の間にＰ型ドレイン高濃度拡散層２１が形
成されない領域が残されている。Ｐ型延長ドレイン拡散
層５の表面には、フィールド酸化膜７が形成されてい
る。また、Ｐ型ドレイン高濃度拡散層２１は、Ｐ型延長
ドレイン拡散層５及びフィールド酸化膜７と接続されて
いる。また、Ｎ型ウェル拡散層２とＰ型ソース高濃度拡
散層３の表面には、ゲート酸化膜９が形成され、フィー
ルド酸化膜７に接続されている。フィールド酸化膜７と
ゲート酸化膜９の表面側には、ゲート電極８が形成され
ている。Ｐ型半導体基板１とＮ型ウェル拡散層２の表面
には、フィールド酸化膜７’が形成されている。また、
フィールド酸化膜７’は、Ｎ型高濃度拡散層４と接続さ
れている。尚、フィールド酸化膜７とフィールド酸化膜
７’は、一工程で形成される。
【００６２】また、Ｐ型ソース高濃度拡散層３、Ｎ型高
濃度拡散層４、フィールド酸化膜７、フィールド酸化膜
７’、ゲート電極８及びＰ型ドレイン高濃度拡散層２１
の上には、層間絶縁膜１２が形成されている。層間絶縁
膜１２は、Ｎ型ウェル拡散層２、Ｐ型ソース高濃度拡散
層３、Ｎ型高濃度拡散層４、フィールド酸化膜７’、ゲ
ート電極８、ゲート酸化膜９及びＰ型ドレイン高濃度拡
散層２１と接続されている。
濃度拡散層４、フィールド酸化膜７、フィールド酸化膜
７’、ゲート電極８及びＰ型ドレイン高濃度拡散層２１
の上には、層間絶縁膜１２が形成されている。層間絶縁
膜１２は、Ｎ型ウェル拡散層２、Ｐ型ソース高濃度拡散
層３、Ｎ型高濃度拡散層４、フィールド酸化膜７’、ゲ
ート電極８、ゲート酸化膜９及びＰ型ドレイン高濃度拡
散層２１と接続されている。
【００６３】層間絶縁膜１２には、Ｐ型ソース高濃度拡
散層３及びＮ型高濃度拡散層４の表面側と、ソース電極
１１とを接続させるための開口部が形成されている。ま
た、層間絶縁膜１２には、Ｐ型ドレイン高濃度拡散層２
１とドレイン電極１０とを接続させるための開口部が形
成されている。更に、層間絶縁膜１２には、Ｎ型ウェル
拡散層２とドレイン電極１０とを接続させてショットキ
ー障壁を形成させるための開口部が形成されている。
散層３及びＮ型高濃度拡散層４の表面側と、ソース電極
１１とを接続させるための開口部が形成されている。ま
た、層間絶縁膜１２には、Ｐ型ドレイン高濃度拡散層２
１とドレイン電極１０とを接続させるための開口部が形
成されている。更に、層間絶縁膜１２には、Ｎ型ウェル
拡散層２とドレイン電極１０とを接続させてショットキ
ー障壁を形成させるための開口部が形成されている。
【００６４】層間絶縁膜１２の表面側には、ソース電極
１１が形成されている。このソース電極１１は、Ｐ型ソ
ース高濃度拡散層３及びＮ型高濃度拡散層４に接続され
ている。層間絶縁膜１２の表面側には、ドレイン電極１
０が形成されている。このドレイン電極１０は、Ｐ型ド
レイン高濃度拡散層２１に接続されている。更に、ドレ
イン電極１０は、Ｎ型ウェル拡散層２に接続され、ショ
ットキー障壁形成部６を形成させる。
１１が形成されている。このソース電極１１は、Ｐ型ソ
ース高濃度拡散層３及びＮ型高濃度拡散層４に接続され
ている。層間絶縁膜１２の表面側には、ドレイン電極１
０が形成されている。このドレイン電極１０は、Ｐ型ド
レイン高濃度拡散層２１に接続されている。更に、ドレ
イン電極１０は、Ｎ型ウェル拡散層２に接続され、ショ
ットキー障壁形成部６を形成させる。
【００６５】これにより、Ｎ型ウェル拡散層２の表面に
は、横型の高耐圧Ｐチャネル絶縁ゲート型電界効果トラ
ンジスタが形成される。
は、横型の高耐圧Ｐチャネル絶縁ゲート型電界効果トラ
ンジスタが形成される。
【００６６】横型の高耐圧Pチャネル絶縁ゲート型電界
効果トランジスタ（以下、トランジスタ）のドレイン電
極１０は、Ｐ型ドレイン高濃度拡散層２１とオーミック
な電気的接続をとると同時に、ショットキー障壁形成部
６にてＮ型ウェル拡散層２と直接接続され、ショットキ
ー障壁を形成させる。ショットキー障壁形成部６は、Ｐ
型ドレイン高濃度拡散層２１で囲まれた島状の配置とさ
れている。
効果トランジスタ（以下、トランジスタ）のドレイン電
極１０は、Ｐ型ドレイン高濃度拡散層２１とオーミック
な電気的接続をとると同時に、ショットキー障壁形成部
６にてＮ型ウェル拡散層２と直接接続され、ショットキ
ー障壁を形成させる。ショットキー障壁形成部６は、Ｐ
型ドレイン高濃度拡散層２１で囲まれた島状の配置とさ
れている。
【００６７】上述したようにＰ型ドレイン高濃度拡散層
２１は、Ｐ型延長ドレイン拡散層５と接続されている。
Ｐ型延長ドレイン拡散層５は、フィールド酸化膜７の下
部に自己整合により形成され、高いドレイン・ソース間
耐圧を確保する目的で形成されるものであり、トランジ
スタがオフのとき、印加電圧に応じて空乏化し、高いド
レイン・ソース間電圧のほぼすべてをこの部分に分担さ
せる役目を果たす。その不純物濃度と横方向の長さは、
要求される耐圧によって決まるが、オン抵抗を良好にす
る観点より、要求耐圧の許す範囲で高濃度化し、横方向
の長さを短くするように設計される。
２１は、Ｐ型延長ドレイン拡散層５と接続されている。
Ｐ型延長ドレイン拡散層５は、フィールド酸化膜７の下
部に自己整合により形成され、高いドレイン・ソース間
耐圧を確保する目的で形成されるものであり、トランジ
スタがオフのとき、印加電圧に応じて空乏化し、高いド
レイン・ソース間電圧のほぼすべてをこの部分に分担さ
せる役目を果たす。その不純物濃度と横方向の長さは、
要求される耐圧によって決まるが、オン抵抗を良好にす
る観点より、要求耐圧の許す範囲で高濃度化し、横方向
の長さを短くするように設計される。
【００６８】ドレインの中心部から伸びるＰ型延長ドレ
イン拡散層５は、その一端で絶縁ゲート領域、すなわ
ち、ゲート電極８とゲート酸化膜９が表面側に形成され
絶縁ゲート機構が形成された領域に接している。ゲート
領域のドレイン領域側と反対側には、ゲート領域に接す
るように、ソース領域、すなわち、Ｎ型ウェル拡散層２
の表面側にＰ型ソース高濃度拡散層３が形成される領域
と接している。このＰ型ソース高濃度拡散層３はソース
電極１１とのオーミックな電気的接続により給電され
る。また、ソース電極１１は、Ｎ型ウェル拡散層２の表
面側に形成されたＮ型高濃度拡散層４にもオーミックな
電気的接続によりＮ型ウェル拡散層２に給電させる。
イン拡散層５は、その一端で絶縁ゲート領域、すなわ
ち、ゲート電極８とゲート酸化膜９が表面側に形成され
絶縁ゲート機構が形成された領域に接している。ゲート
領域のドレイン領域側と反対側には、ゲート領域に接す
るように、ソース領域、すなわち、Ｎ型ウェル拡散層２
の表面側にＰ型ソース高濃度拡散層３が形成される領域
と接している。このＰ型ソース高濃度拡散層３はソース
電極１１とのオーミックな電気的接続により給電され
る。また、ソース電極１１は、Ｎ型ウェル拡散層２の表
面側に形成されたＮ型高濃度拡散層４にもオーミックな
電気的接続によりＮ型ウェル拡散層２に給電させる。
【００６９】次に、前述した横型絶縁ゲート型電界効果
トランジスタ５０における表面の電極と半導体層との電
気的接続をさせるコンタクトプラグ方式による製造プロ
セスについて図１を参照しながら説明する。
トランジスタ５０における表面の電極と半導体層との電
気的接続をさせるコンタクトプラグ方式による製造プロ
セスについて図１を参照しながら説明する。
【００７０】図１に示されるように、横型絶縁ゲート型
電界効果トランジスタ５０の構造は、表面の電極（ソー
ス電極１１、ドレイン電極１０）と半導体層（Ｎ型ウェ
ル拡散層２）との電気的接続をコンタクトプラグ方式に
よる製造プロセスで実現させたものである。
電界効果トランジスタ５０の構造は、表面の電極（ソー
ス電極１１、ドレイン電極１０）と半導体層（Ｎ型ウェ
ル拡散層２）との電気的接続をコンタクトプラグ方式に
よる製造プロセスで実現させたものである。
【００７１】層間絶縁膜１２は、Ｎ型ウェル拡散層２の
表面側に堆積成長されることによって形成される。次
に、層間絶縁膜１２のうちＰ型ソース高濃度拡散層３、
Ｎ型高濃度拡散層４及びＰ型ドレイン高濃度拡散層２１
の上方に位置する領域は、フォトリソグラフィ技術によ
り選択的に開口される。次に、層間絶縁膜１２の開口部
には、タングステン等の金属を堆積成長した後にエッチ
バックすることによって開口部のみにタングステンが充
填される。次いで、ソース電極１１及びドレイン電極１
０は、アルミニウム等の金属を用いて充填されたタング
ステンと接続するように選択的に形成される。以上によ
り、ソース電極１１は、Ｐ型ソース高濃度拡散層３及び
Ｎ型高濃度拡散層４と接続される。また、ドレイン電極
１０は、Ｐ型ドレイン高濃度拡散層２１及びＮ型ウェル
拡散層２と接続される。
表面側に堆積成長されることによって形成される。次
に、層間絶縁膜１２のうちＰ型ソース高濃度拡散層３、
Ｎ型高濃度拡散層４及びＰ型ドレイン高濃度拡散層２１
の上方に位置する領域は、フォトリソグラフィ技術によ
り選択的に開口される。次に、層間絶縁膜１２の開口部
には、タングステン等の金属を堆積成長した後にエッチ
バックすることによって開口部のみにタングステンが充
填される。次いで、ソース電極１１及びドレイン電極１
０は、アルミニウム等の金属を用いて充填されたタング
ステンと接続するように選択的に形成される。以上によ
り、ソース電極１１は、Ｐ型ソース高濃度拡散層３及び
Ｎ型高濃度拡散層４と接続される。また、ドレイン電極
１０は、Ｐ型ドレイン高濃度拡散層２１及びＮ型ウェル
拡散層２と接続される。
【００７２】最新の微細な低圧ＣＭＯＳ素子は、このよ
うなコンタクトプラグ方式を採用しており、図１に示さ
れた横型絶縁ゲート型電界効果トランジスタ５０の構造
は、横型絶縁ゲート型電界効果トランジスタ５０と微細
な低圧ＣＭＯＳ素子を同一半導体基板上に混載させる用
途に適している。
うなコンタクトプラグ方式を採用しており、図１に示さ
れた横型絶縁ゲート型電界効果トランジスタ５０の構造
は、横型絶縁ゲート型電界効果トランジスタ５０と微細
な低圧ＣＭＯＳ素子を同一半導体基板上に混載させる用
途に適している。
【００７３】これにより、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタ５０をプラズマディス
プレイやＥＬディスプレイ等の電極駆動に用いれば、埋
込拡散層を有するエピタキシャル基板や埋込絶縁層を持
つＳＯＩ基板といった高価となる資材や製造プロセスを
用いる必要はない。
縁ゲート型電界効果トランジスタ５０をプラズマディス
プレイやＥＬディスプレイ等の電極駆動に用いれば、埋
込拡散層を有するエピタキシャル基板や埋込絶縁層を持
つＳＯＩ基板といった高価となる資材や製造プロセスを
用いる必要はない。
【００７４】次に、ＥＬディスプレイを例として、実施
の形態１に係る横型絶縁ゲート型電界効果トランジスタ
５０を用いたＥＬディスプレイ装置の構成について図５
を参照しながら説明する。
の形態１に係る横型絶縁ゲート型電界効果トランジスタ
５０を用いたＥＬディスプレイ装置の構成について図５
を参照しながら説明する。
【００７５】図５は、実施の形態１に係る横型絶縁ゲー
ト型電界効果トランジスタを用いたＥＬディスプレイ装
置の構成を示した図である。
ト型電界効果トランジスタを用いたＥＬディスプレイ装
置の構成を示した図である。
【００７６】図５に示されるように、ＥＬディスプレイ
装置は、ＥＬディスプレイパネル６１、駆動用半導体装
置６２、高圧電源制御回路６３から構成されている。
装置は、ＥＬディスプレイパネル６１、駆動用半導体装
置６２、高圧電源制御回路６３から構成されている。
【００７７】ＥＬディスプレイパネル６１は、アレー状
に数百個配列され、縦横方向にそれぞれ等間隔で格子状
に構成されている。このＥＬディスプレイパネル６１
は、水平方向に延びる走査線電極６８と垂直方向に延び
るデータ線電極６９を有している。走査線電極６８とデ
ータ線電極６９との各交点は、それぞれ画素となってい
る。ＥＬディスプレイやプラズマディスプレイは、走査
線電極６８とデータ線電極６９との間に高電界を発生さ
せ発光させる原理である。この原理上、必然的にそれぞ
れの画素には、大きな容量（画素に寄生する容量）６７
が寄生する。このＥＬディスプレイパネル６１は、駆動
用半導体装置６２により駆動され、ＥＬディスプレイや
プラズマディスプレイを発光させる。
に数百個配列され、縦横方向にそれぞれ等間隔で格子状
に構成されている。このＥＬディスプレイパネル６１
は、水平方向に延びる走査線電極６８と垂直方向に延び
るデータ線電極６９を有している。走査線電極６８とデ
ータ線電極６９との各交点は、それぞれ画素となってい
る。ＥＬディスプレイやプラズマディスプレイは、走査
線電極６８とデータ線電極６９との間に高電界を発生さ
せ発光させる原理である。この原理上、必然的にそれぞ
れの画素には、大きな容量（画素に寄生する容量）６７
が寄生する。このＥＬディスプレイパネル６１は、駆動
用半導体装置６２により駆動され、ＥＬディスプレイや
プラズマディスプレイを発光させる。
【００７８】高圧電源制御回路６３には、高圧定電圧を
供給する高圧定電圧電源６５、駆動用半導体装置６２が
接続され、一方は、接地されている。高圧電源制御回路
６３は、高圧定電圧電源６５からの高圧定電圧を周期的
な矩形波に変換する。この高圧電源制御回路６３は、駆
動用半導体装置６２がＥＬディスプレイパネル６１を駆
動させる電力として、高電圧側電源端子６６を介して駆
動用半導体装置６２へ電圧を供給する。この駆動用半導
体装置６２に供給された電圧は、周期的に０Ｖから１５
０Ｖに変化する矩形波である。電力回収の期間は、駆動
用半導体装置６２に供給されている電圧が１５０Ｖから
０Ｖに変化する期間に行われる。
供給する高圧定電圧電源６５、駆動用半導体装置６２が
接続され、一方は、接地されている。高圧電源制御回路
６３は、高圧定電圧電源６５からの高圧定電圧を周期的
な矩形波に変換する。この高圧電源制御回路６３は、駆
動用半導体装置６２がＥＬディスプレイパネル６１を駆
動させる電力として、高電圧側電源端子６６を介して駆
動用半導体装置６２へ電圧を供給する。この駆動用半導
体装置６２に供給された電圧は、周期的に０Ｖから１５
０Ｖに変化する矩形波である。電力回収の期間は、駆動
用半導体装置６２に供給されている電圧が１５０Ｖから
０Ｖに変化する期間に行われる。
【００７９】駆動用半導体装置６２には、高圧電源制御
回路６３、ＥＬディスプレイパネル６１が接続され、一
方は、接地されている。
回路６３、ＥＬディスプレイパネル６１が接続され、一
方は、接地されている。
【００８０】駆動用半導体装置６２は、高圧電源制御回
路６３から高電圧側電源端子６６を介して高電圧側電源
線７９により１５０Ｖを入力する。ここで、高電圧側電
源線７９に印加される電圧を高電圧側電源ＶＤＤとす
る。駆動用半導体装置６２には、高耐圧ＣＭＯＳ（実施
の形態１に係る横型絶縁ゲート型電界効果トランジスタ
５０（あるいはＰＭＯＳ５０と称す）及びＮＭＯＳ６
０）がアレー状に数百個配列されている。ＰＭＯＳ５０
のソース電極１１は、高電圧側電源線７９と接続されて
いる。また、ＰＭＯＳ５０のソース電極１１には、高圧
電源制御回路６３から供給された１５０Ｖが印加され
る。ＮＭＯＳ６０のソース電極Ｓは、低電圧側電源線８
０に接続されており、接地されている。ここで、低電圧
側電源線８０に印加される電圧を低電圧側電源ＶＳＳと
する。また、ＮＭＯＳ６０のドレイン電極Ｄとソース電
極Ｓとの間には、ドレイン・ソース間の寄生ダイオード
７０（いわゆるボディーダイオード）が寄生する。この
寄生ダイオード７０は、拡散層構造上、寄生するもので
ある。
路６３から高電圧側電源端子６６を介して高電圧側電源
線７９により１５０Ｖを入力する。ここで、高電圧側電
源線７９に印加される電圧を高電圧側電源ＶＤＤとす
る。駆動用半導体装置６２には、高耐圧ＣＭＯＳ（実施
の形態１に係る横型絶縁ゲート型電界効果トランジスタ
５０（あるいはＰＭＯＳ５０と称す）及びＮＭＯＳ６
０）がアレー状に数百個配列されている。ＰＭＯＳ５０
のソース電極１１は、高電圧側電源線７９と接続されて
いる。また、ＰＭＯＳ５０のソース電極１１には、高圧
電源制御回路６３から供給された１５０Ｖが印加され
る。ＮＭＯＳ６０のソース電極Ｓは、低電圧側電源線８
０に接続されており、接地されている。ここで、低電圧
側電源線８０に印加される電圧を低電圧側電源ＶＳＳと
する。また、ＮＭＯＳ６０のドレイン電極Ｄとソース電
極Ｓとの間には、ドレイン・ソース間の寄生ダイオード
７０（いわゆるボディーダイオード）が寄生する。この
寄生ダイオード７０は、拡散層構造上、寄生するもので
ある。
【００８１】また、駆動用半導体装置６２には、図示せ
ぬＰＭＯＳ制御回路、図示せぬＮＭＯＳ制御回路が接続
されている。ＰＭＯＳ制御回路は、ＰＭＯＳ５０のゲー
ト電極８に周期的な電圧を供給する。この場合、ＰＭＯ
Ｓ５０のゲートは、接地されたときオン、１５０Ｖが印
加されたときオフである。また、ＮＭＯＳ制御回路は、
ＮＭＯＳ６０のゲート電極に周期的な電圧を供給する。
この場合、ＮＭＯＳ６０のゲートは、接地されたときオ
フ、１５０Ｖが印加されたときオンである。但し、従来
の横型絶縁ゲート型電界効果トランジスタ５０を用いた
ＥＬディスプレイ装置では、ＮＭＯＳ６０のゲートは、
通常オフである。
ぬＰＭＯＳ制御回路、図示せぬＮＭＯＳ制御回路が接続
されている。ＰＭＯＳ制御回路は、ＰＭＯＳ５０のゲー
ト電極８に周期的な電圧を供給する。この場合、ＰＭＯ
Ｓ５０のゲートは、接地されたときオン、１５０Ｖが印
加されたときオフである。また、ＮＭＯＳ制御回路は、
ＮＭＯＳ６０のゲート電極に周期的な電圧を供給する。
この場合、ＮＭＯＳ６０のゲートは、接地されたときオ
フ、１５０Ｖが印加されたときオンである。但し、従来
の横型絶縁ゲート型電界効果トランジスタ５０を用いた
ＥＬディスプレイ装置では、ＮＭＯＳ６０のゲートは、
通常オフである。
【００８２】駆動用半導体装置６２は、ＰＭＯＳ５０の
ドレイン電極１０からＥＬディスプレイパネル６１に対
象電極を充電させる際に流れる電流として充電電流７７
を出力する。このとき、ＥＬディスプレイパネル６１
は、充電電流７７により充電する。また、ＥＬディスプ
レイパネル６１は、駆動用半導体装置６２に対象電極を
放電させる際に流れる電流として放電電流７８を出力す
る。このとき、ＥＬディスプレイパネル６１は、放電電
流７８により放電する。この放電電流７８は、ＰＭＯＳ
５０のドレイン電極１０からソース電極１１を介して高
圧電源制御回路６３、高圧定電圧電源６５へ流れ、高圧
定電圧電源６５に回収される。
ドレイン電極１０からＥＬディスプレイパネル６１に対
象電極を充電させる際に流れる電流として充電電流７７
を出力する。このとき、ＥＬディスプレイパネル６１
は、充電電流７７により充電する。また、ＥＬディスプ
レイパネル６１は、駆動用半導体装置６２に対象電極を
放電させる際に流れる電流として放電電流７８を出力す
る。このとき、ＥＬディスプレイパネル６１は、放電電
流７８により放電する。この放電電流７８は、ＰＭＯＳ
５０のドレイン電極１０からソース電極１１を介して高
圧電源制御回路６３、高圧定電圧電源６５へ流れ、高圧
定電圧電源６５に回収される。
【００８３】高耐圧ＣＭＯＳ（ＰＭＯＳ５０及びＮＭＯ
Ｓ６０）には、構造上、寄生バイポーラトランジスタ６
４が存在する。この寄生バイポーラトランジスタ６４
は、高耐圧ＣＭＯＳと同様にアレー状に数百個配列され
ている。寄生バイポーラトランジスタ６４のエミッタ電
極は、ＰＭＯＳ５０のドレイン電極１０とＮＭＯＳ６０
のドレイン電極Ｄとの間に接続されている。また、寄生
バイポーラトランジスタ６４のベース電極は、高電圧側
電源線７９に接続されている。また、寄生バイポーラト
ランジスタ６４のコレクタ電極は、低電圧側電源線８０
に接続されている。
Ｓ６０）には、構造上、寄生バイポーラトランジスタ６
４が存在する。この寄生バイポーラトランジスタ６４
は、高耐圧ＣＭＯＳと同様にアレー状に数百個配列され
ている。寄生バイポーラトランジスタ６４のエミッタ電
極は、ＰＭＯＳ５０のドレイン電極１０とＮＭＯＳ６０
のドレイン電極Ｄとの間に接続されている。また、寄生
バイポーラトランジスタ６４のベース電極は、高電圧側
電源線７９に接続されている。また、寄生バイポーラト
ランジスタ６４のコレクタ電極は、低電圧側電源線８０
に接続されている。
【００８４】これにより、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタ５０は、プラズマディ
スプレイやＥＬディスプレイ等の電極駆動に用いること
ができる。
縁ゲート型電界効果トランジスタ５０は、プラズマディ
スプレイやＥＬディスプレイ等の電極駆動に用いること
ができる。
【００８５】次に、実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタ５０（ＰＭＯＳ５０）を用いた
ＥＬディスプレイ装置における電力回収について図６を
参照しながら説明する。
型電界効果トランジスタ５０（ＰＭＯＳ５０）を用いた
ＥＬディスプレイ装置における電力回収について図６を
参照しながら説明する。
【００８６】図６は、実施の形態１に係る横型絶縁ゲー
ト型電界効果トランジスタを用いたＥＬディスプレイ装
置における電力回収を示した図である。
ト型電界効果トランジスタを用いたＥＬディスプレイ装
置における電力回収を示した図である。
【００８７】図６に示されるように、駆動用半導体装置
６２に供給された供給電圧は、周期的に０Ｖから１５０
Ｖに変化する矩形波である。ここで、矩形波の一周期
は、ポイントｔ１からポイントｔ７までの期間である。
また、周期的に０Ｖから１５０Ｖに変化する供給電圧の
挙動をスイッチング動作と称す。また、ポイントｔ３か
らポイントｔ６までの期間、即ち、駆動用半導体装置６
２に１５０Ｖが供給されている期間をスイッチング動作
期間と称す。また、ポイントｔ４からポイントｔ５まで
の期間、即ち、ＥＬディスプレイパネル６１が駆動用半
導体装置６２から出力された充電電流７７を充電する期
間を充電期間と称す。また、ポイントｔ６からポイント
ｔ７までの期間、即ち、ＥＬディスプレイパネル６１が
駆動用半導体装置６２に放電電流７８を放電する期間を
放電期間と称し、同時に、駆動用半導体装置６２に供給
されている電圧が１５０Ｖから０Ｖに変化する期間をス
イッチング動作期間からはずれる期間（または、電力回
収期間）と称す。電力回収は、スイッチング動作期間か
らはずれる期間に行われる。
６２に供給された供給電圧は、周期的に０Ｖから１５０
Ｖに変化する矩形波である。ここで、矩形波の一周期
は、ポイントｔ１からポイントｔ７までの期間である。
また、周期的に０Ｖから１５０Ｖに変化する供給電圧の
挙動をスイッチング動作と称す。また、ポイントｔ３か
らポイントｔ６までの期間、即ち、駆動用半導体装置６
２に１５０Ｖが供給されている期間をスイッチング動作
期間と称す。また、ポイントｔ４からポイントｔ５まで
の期間、即ち、ＥＬディスプレイパネル６１が駆動用半
導体装置６２から出力された充電電流７７を充電する期
間を充電期間と称す。また、ポイントｔ６からポイント
ｔ７までの期間、即ち、ＥＬディスプレイパネル６１が
駆動用半導体装置６２に放電電流７８を放電する期間を
放電期間と称し、同時に、駆動用半導体装置６２に供給
されている電圧が１５０Ｖから０Ｖに変化する期間をス
イッチング動作期間からはずれる期間（または、電力回
収期間）と称す。電力回収は、スイッチング動作期間か
らはずれる期間に行われる。
【００８８】まず、ポイントｔ１からポイントｔ２まで
の期間において、高電圧側電源ＶＤＤが０Ｖ（高電圧側
電源ＶＤＤと低電圧側電源ＶＳＳの電位差が０Ｖ）、Ｐ
ＭＯＳ５０のゲートがオフ、ＮＭＯＳ６０のゲートがオ
フである。
の期間において、高電圧側電源ＶＤＤが０Ｖ（高電圧側
電源ＶＤＤと低電圧側電源ＶＳＳの電位差が０Ｖ）、Ｐ
ＭＯＳ５０のゲートがオフ、ＮＭＯＳ６０のゲートがオ
フである。
【００８９】次に、ポイントｔ２からポイントｔ３まで
の期間において、高電圧側電源ＶＤＤが０Ｖから１５０
Ｖに変化（高電圧側電源ＶＤＤと低電圧側電源ＶＳＳの
電位差が０Ｖから１５０Ｖに変化）する。このとき、Ｐ
ＭＯＳ５０のゲートがオフ、ＮＭＯＳ６０のゲートがオ
フであれば、駆動用半導体装置６２は、ＥＬディスプレ
イパネル６１に電圧を出力しない。
の期間において、高電圧側電源ＶＤＤが０Ｖから１５０
Ｖに変化（高電圧側電源ＶＤＤと低電圧側電源ＶＳＳの
電位差が０Ｖから１５０Ｖに変化）する。このとき、Ｐ
ＭＯＳ５０のゲートがオフ、ＮＭＯＳ６０のゲートがオ
フであれば、駆動用半導体装置６２は、ＥＬディスプレ
イパネル６１に電圧を出力しない。
【００９０】次いで、ポイントｔ３からポイントｔ６ま
での期間（スイッチング動作期間）において、高電圧側
電源ＶＤＤが１５０Ｖ（高電圧側電源ＶＤＤと低電圧側
電源ＶＳＳの電位差が１５０Ｖ）一定になる。このと
き、ポイントｔ３からポイントｔ４までの期間におい
て、ＰＭＯＳ５０のゲートがオフ、ＮＭＯＳ６０のゲー
トがオフであるため、駆動用半導体装置６２は、ＥＬデ
ィスプレイパネル６１に電圧を出力しない。
での期間（スイッチング動作期間）において、高電圧側
電源ＶＤＤが１５０Ｖ（高電圧側電源ＶＤＤと低電圧側
電源ＶＳＳの電位差が１５０Ｖ）一定になる。このと
き、ポイントｔ３からポイントｔ４までの期間におい
て、ＰＭＯＳ５０のゲートがオフ、ＮＭＯＳ６０のゲー
トがオフであるため、駆動用半導体装置６２は、ＥＬデ
ィスプレイパネル６１に電圧を出力しない。
【００９１】次に、ポイントｔ４のとき、ＰＭＯＳ５０
のゲートがオンになる。このとき、高電圧側電源ＶＤＤ
が１５０Ｖ（高電圧側電源ＶＤＤと低電圧側電源ＶＳＳ
の電位差が１５０Ｖ）、ＮＭＯＳ６０のゲートがオフで
あるため、駆動用半導体装置６２は、供給された電圧
（１５０Ｖ）を高耐圧ＣＭＯＳにより、第ｉ番出力端子
７４を介して出力電圧１５０Ｖ以上の電圧及び充電電流
７７をＥＬディスプレイパネル６１に出力する。ポイン
トｔ４からポイントｔ５までの期間（充電期間）におい
て、ＥＬディスプレイパネル６１は、駆動用半導体装置
６２の出力電圧が０Ｖから１５０Ｖに立ち上がるときに
充電電流７７を充電する。
のゲートがオンになる。このとき、高電圧側電源ＶＤＤ
が１５０Ｖ（高電圧側電源ＶＤＤと低電圧側電源ＶＳＳ
の電位差が１５０Ｖ）、ＮＭＯＳ６０のゲートがオフで
あるため、駆動用半導体装置６２は、供給された電圧
（１５０Ｖ）を高耐圧ＣＭＯＳにより、第ｉ番出力端子
７４を介して出力電圧１５０Ｖ以上の電圧及び充電電流
７７をＥＬディスプレイパネル６１に出力する。ポイン
トｔ４からポイントｔ５までの期間（充電期間）におい
て、ＥＬディスプレイパネル６１は、駆動用半導体装置
６２の出力電圧が０Ｖから１５０Ｖに立ち上がるときに
充電電流７７を充電する。
【００９２】次いで、ポイントｔ５からポイントｔ６ま
での期間において、高電圧側電源ＶＤＤが１５０Ｖ（高
電圧側電源ＶＤＤと低電圧側電源ＶＳＳの電位差が１５
０Ｖ）、ＰＭＯＳ５０のゲートがオン、ＮＭＯＳ６０の
ゲートがオフであるため、駆動用半導体装置６２は、１
５０Ｖ以上の電圧を出力している。
での期間において、高電圧側電源ＶＤＤが１５０Ｖ（高
電圧側電源ＶＤＤと低電圧側電源ＶＳＳの電位差が１５
０Ｖ）、ＰＭＯＳ５０のゲートがオン、ＮＭＯＳ６０の
ゲートがオフであるため、駆動用半導体装置６２は、１
５０Ｖ以上の電圧を出力している。
【００９３】次に、ポイントｔ６からポイントｔ７まで
の期間（放電期間及び電力回収期間）において、高電圧
側電源ＶＤＤが１５０Ｖから０Ｖに変化（高電圧側電源
ＶＤＤと低電圧側電源ＶＳＳの電位差が１５０Ｖから０
Ｖに変化）する。このとき、ＰＭＯＳ５０のゲートがオ
ン（またはオフでも可能）、ＮＭＯＳ６０のゲートがオ
フであるため、駆動用半導体装置６２の出力電圧は、１
５０Ｖ以上から０Ｖに変化する。放電期間及び電力回収
期間において、ＥＬディスプレイパネル６１は、駆動用
半導体装置６２の出力電圧が１５０Ｖから０Ｖに下がる
ときに放電電流７８を放電する。放電電流７８は、ＰＭ
ＯＳ５０のドレイン電極１０からソース電極１１を介し
て高圧電源制御回路６３、高圧定電圧電源６５へ流れ、
高圧定電圧電源６５に回収される。
の期間（放電期間及び電力回収期間）において、高電圧
側電源ＶＤＤが１５０Ｖから０Ｖに変化（高電圧側電源
ＶＤＤと低電圧側電源ＶＳＳの電位差が１５０Ｖから０
Ｖに変化）する。このとき、ＰＭＯＳ５０のゲートがオ
ン（またはオフでも可能）、ＮＭＯＳ６０のゲートがオ
フであるため、駆動用半導体装置６２の出力電圧は、１
５０Ｖ以上から０Ｖに変化する。放電期間及び電力回収
期間において、ＥＬディスプレイパネル６１は、駆動用
半導体装置６２の出力電圧が１５０Ｖから０Ｖに下がる
ときに放電電流７８を放電する。放電電流７８は、ＰＭ
ＯＳ５０のドレイン電極１０からソース電極１１を介し
て高圧電源制御回路６３、高圧定電圧電源６５へ流れ、
高圧定電圧電源６５に回収される。
【００９４】実施の形態１に係る横型絶縁ゲート型電界
効果トランジスタ５０（ＰＭＯＳ５０）を用いたＥＬデ
ィスプレイ装置は、ポイントｔ１からポイントｔ７を繰
り返しながら電力（高圧定電圧電源６５の供給電圧×放
電電流７８）を回収する。
効果トランジスタ５０（ＰＭＯＳ５０）を用いたＥＬデ
ィスプレイ装置は、ポイントｔ１からポイントｔ７を繰
り返しながら電力（高圧定電圧電源６５の供給電圧×放
電電流７８）を回収する。
【００９５】これにより、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタ５０は、プラズマディ
スプレイやＥＬディスプレイ等の電極を駆動することが
できる。また、一般的なＥＬディスプレイ装置は、電力
回収を可能とするために出力電圧を高電圧側電源ＶＤＤ
より高くさせる必要がある。図５に示された実施の形態
１に係る横型絶縁ゲート型電界効果トランジスタ５０を
用いたＥＬディスプレイ装置は、高電圧側電源ＶＤＤを
１５０Ｖから０Ｖへ供給電圧を下げることで電力回収を
実現させている。実施の形態１に係る横型絶縁ゲート型
電界効果トランジスタ５０を用いたＥＬディスプレイ装
置は、上記の説明に限定されるものではなく、他に、コ
イルを利用し、ターンオフ時で瞬間的に高電圧側電源Ｖ
ＤＤを超える高電圧を第ｉ番出力端子７４に誘起させる
方法により電力回収を行なってもよい。
縁ゲート型電界効果トランジスタ５０は、プラズマディ
スプレイやＥＬディスプレイ等の電極を駆動することが
できる。また、一般的なＥＬディスプレイ装置は、電力
回収を可能とするために出力電圧を高電圧側電源ＶＤＤ
より高くさせる必要がある。図５に示された実施の形態
１に係る横型絶縁ゲート型電界効果トランジスタ５０を
用いたＥＬディスプレイ装置は、高電圧側電源ＶＤＤを
１５０Ｖから０Ｖへ供給電圧を下げることで電力回収を
実現させている。実施の形態１に係る横型絶縁ゲート型
電界効果トランジスタ５０を用いたＥＬディスプレイ装
置は、上記の説明に限定されるものではなく、他に、コ
イルを利用し、ターンオフ時で瞬間的に高電圧側電源Ｖ
ＤＤを超える高電圧を第ｉ番出力端子７４に誘起させる
方法により電力回収を行なってもよい。
【００９６】また、図５に示された実施の形態１に係る
横型絶縁ゲート型電界効果トランジスタ５０を用いたＥ
Ｌディスプレイ装置は、正極充電モードである。ＥＬデ
ィスプレイ装置は、他に、例えば、高電圧側電源ＶＤＤ
が−１５０Ｖ、低電圧側電源ＶＳＳが０Ｖとし、この電
圧間で図５に示されたＥＬディスプレイ装置と同様の動
作をさせる負極充電モードがある。実施の形態１に係る
横型絶縁ゲート型電界効果トランジスタ５０を用いたＥ
Ｌディスプレイ装置は、上記の説明に限定されるもので
はなく、ディスプレイパネルの寿命の観点で正極充電モ
ード及び負極充電モードを交互に切り換えてもよい。こ
の場合、正極充電モードではＮＭＯＳ６０が常にオフで
あり、負極充電モードではＰＭＯＳ５０が常にオフであ
り、ＮＭＯＳ６０は、充放電の制御のため、オン／オフ
させることが望ましい。
横型絶縁ゲート型電界効果トランジスタ５０を用いたＥ
Ｌディスプレイ装置は、正極充電モードである。ＥＬデ
ィスプレイ装置は、他に、例えば、高電圧側電源ＶＤＤ
が−１５０Ｖ、低電圧側電源ＶＳＳが０Ｖとし、この電
圧間で図５に示されたＥＬディスプレイ装置と同様の動
作をさせる負極充電モードがある。実施の形態１に係る
横型絶縁ゲート型電界効果トランジスタ５０を用いたＥ
Ｌディスプレイ装置は、上記の説明に限定されるもので
はなく、ディスプレイパネルの寿命の観点で正極充電モ
ード及び負極充電モードを交互に切り換えてもよい。こ
の場合、正極充電モードではＮＭＯＳ６０が常にオフで
あり、負極充電モードではＰＭＯＳ５０が常にオフであ
り、ＮＭＯＳ６０は、充放電の制御のため、オン／オフ
させることが望ましい。
【００９７】次に、前述した横型絶縁ゲート型電界効果
トランジスタ５０をプラズマディスプレイやＥＬディス
プレイの電極駆動に用いたときの横型絶縁ゲート型電界
効果トランジスタ５０の駆動方法と電力回収について図
２及び図３を参照しながら説明する。
トランジスタ５０をプラズマディスプレイやＥＬディス
プレイの電極駆動に用いたときの横型絶縁ゲート型電界
効果トランジスタ５０の駆動方法と電力回収について図
２及び図３を参照しながら説明する。
【００９８】図２は、本実施の形態１に係る横型絶縁ゲ
ート型電界効果トランジスタにおける構造の一部を示し
た図であり、電圧条件と、電子の流れと正孔の流れとを
模式的に表した図である。
ート型電界効果トランジスタにおける構造の一部を示し
た図であり、電圧条件と、電子の流れと正孔の流れとを
模式的に表した図である。
【００９９】図３は、本実施の形態１に係る横型絶縁ゲ
ート型電界効果トランジスタにおける構造の一部を示し
た図であり、電圧条件と、電子の流れと正孔の流れとを
模式的に表した図である。
ート型電界効果トランジスタにおける構造の一部を示し
た図であり、電圧条件と、電子の流れと正孔の流れとを
模式的に表した図である。
【０１００】図２及び図３に示された横型絶縁ゲート型
電界効果トランジスタ５０は、ドレインを中心とした対
称構造であるため、図１に示された横型絶縁ゲート型電
界効果トランジスタ５０のドレイン領域からソース領域
の断面を一方のみ示し、他方の断面を一部省略してい
る。尚、図２及び図３に示された横型絶縁ゲート型電界
効果トランジスタ５０のそれぞれの符号は、図１に示さ
れた横型絶縁ゲート型電界効果トランジスタ５０の符号
と同様である。また、図２と図３は、ゲート電極８のバ
イアス印加条件のみ異なる。
電界効果トランジスタ５０は、ドレインを中心とした対
称構造であるため、図１に示された横型絶縁ゲート型電
界効果トランジスタ５０のドレイン領域からソース領域
の断面を一方のみ示し、他方の断面を一部省略してい
る。尚、図２及び図３に示された横型絶縁ゲート型電界
効果トランジスタ５０のそれぞれの符号は、図１に示さ
れた横型絶縁ゲート型電界効果トランジスタ５０の符号
と同様である。また、図２と図３は、ゲート電極８のバ
イアス印加条件のみ異なる。
【０１０１】図２及び図３に示されるように、横型絶縁
ゲート型電界効果トランジスタ５０のＰ型半導体基板１
は、接地されている。Ｎ型ウェル拡散層２及びＰ型ソー
ス高濃度拡散層３は、ソース電極１１にて、高圧側電源
電圧（１５０Ｖ）に給電される。ソース電極１１には、
図５に示された高圧電源制御回路６３の上述したスイッ
チング動作により周期的に１５０Ｖと０Ｖとが供給され
る。通常のスイッチング動作期間（１５０Ｖ供給期間）
であれば、ゲート電極８はバイアスされる。例えば、ゲ
ートをオンにさせる場合、ゲート電極８にはバイアスが
印加され、ゲート電極８は接地される。また、ゲートを
オフにさせる場合、ゲート電極８には１５０Ｖが印加さ
れる。また、横型絶縁ゲート型電界効果トランジスタ５
０は、Ｐチャネル型であるため、ソースからドレインに
向かって流れるドレイン電流の大きさを制御する。電力
回収期間は、この通常のスイッチング動作期間からはず
れる期間に設定される。また、ドレイン・ソース間に流
れる電流の方向は、外部からの強制制御により通常のス
イッチング動作期間に流れる電流の方向とは逆（ドレイ
ンからソースに向かって流す）となる。
ゲート型電界効果トランジスタ５０のＰ型半導体基板１
は、接地されている。Ｎ型ウェル拡散層２及びＰ型ソー
ス高濃度拡散層３は、ソース電極１１にて、高圧側電源
電圧（１５０Ｖ）に給電される。ソース電極１１には、
図５に示された高圧電源制御回路６３の上述したスイッ
チング動作により周期的に１５０Ｖと０Ｖとが供給され
る。通常のスイッチング動作期間（１５０Ｖ供給期間）
であれば、ゲート電極８はバイアスされる。例えば、ゲ
ートをオンにさせる場合、ゲート電極８にはバイアスが
印加され、ゲート電極８は接地される。また、ゲートを
オフにさせる場合、ゲート電極８には１５０Ｖが印加さ
れる。また、横型絶縁ゲート型電界効果トランジスタ５
０は、Ｐチャネル型であるため、ソースからドレインに
向かって流れるドレイン電流の大きさを制御する。電力
回収期間は、この通常のスイッチング動作期間からはず
れる期間に設定される。また、ドレイン・ソース間に流
れる電流の方向は、外部からの強制制御により通常のス
イッチング動作期間に流れる電流の方向とは逆（ドレイ
ンからソースに向かって流す）となる。
【０１０２】まず、図２を参照してゲート電極８に１５
０Ｖを印加させた場合の電力回収時の動作について説明
する。以下、ゲート電極８に１５０Ｖを印加させた場合
を横型絶縁ゲート型電界効果トランジスタ５０のオフ状
態とする。
０Ｖを印加させた場合の電力回収時の動作について説明
する。以下、ゲート電極８に１５０Ｖを印加させた場合
を横型絶縁ゲート型電界効果トランジスタ５０のオフ状
態とする。
【０１０３】図２に示されるように、横型絶縁ゲート型
電界効果トランジスタ５０のゲート電極８及びソース電
極１１には、１５０Ｖが印加される。また、ドレイン電
極１０には、１５０Ｖ以上の１５０Ｖ＋ＸＶ（Ｘは実
数）が出力される。横型絶縁ゲート型電界効果トランジ
スタ５０における電力回収時の動作として、ドレインか
らソースに向かって強制的に電流を流す。その時の電子
（電子の流れ１３）は、ソース電極１１からＮ型高濃度
拡散層４、Ｎ型ウェル拡散層２、ショットキー障壁形成
部６の順に通過し、ドレイン電極１０に到達する。この
電子の流れ１３がある値より大きくなると、横型絶縁ゲ
ート型電界効果トランジスタ５０には、Ｐ型延長ドレイ
ン拡散層５の先端からＮ型ウェル拡散層２に正孔が注入
されはじめ、Ｎ型ウェル拡散層２を拡散により伝播し、
Ｐ型半導体基板１に抜ける正孔（正孔の流れ１４）が流
れ出す。横型絶縁ゲート型電界効果トランジスタ５０
は、さらにこの電子の流れ１３が大きくなっていくと、
正孔の流れ１４も大きくなり、また、よりドレイン中心
部よりにも流れ出す。
電界効果トランジスタ５０のゲート電極８及びソース電
極１１には、１５０Ｖが印加される。また、ドレイン電
極１０には、１５０Ｖ以上の１５０Ｖ＋ＸＶ（Ｘは実
数）が出力される。横型絶縁ゲート型電界効果トランジ
スタ５０における電力回収時の動作として、ドレインか
らソースに向かって強制的に電流を流す。その時の電子
（電子の流れ１３）は、ソース電極１１からＮ型高濃度
拡散層４、Ｎ型ウェル拡散層２、ショットキー障壁形成
部６の順に通過し、ドレイン電極１０に到達する。この
電子の流れ１３がある値より大きくなると、横型絶縁ゲ
ート型電界効果トランジスタ５０には、Ｐ型延長ドレイ
ン拡散層５の先端からＮ型ウェル拡散層２に正孔が注入
されはじめ、Ｎ型ウェル拡散層２を拡散により伝播し、
Ｐ型半導体基板１に抜ける正孔（正孔の流れ１４）が流
れ出す。横型絶縁ゲート型電界効果トランジスタ５０
は、さらにこの電子の流れ１３が大きくなっていくと、
正孔の流れ１４も大きくなり、また、よりドレイン中心
部よりにも流れ出す。
【０１０４】これは、電子の流れ１３が大きくなると、
電流×抵抗による電圧降下により、横型絶縁ゲート型電
界効果トランジスタ５０には、Ｐ型延長ドレイン拡散層
５の先端部から、Ｐ型延長ドレイン拡散層５とＮ型ウェ
ル拡散層２のＰＮ接合部のビルトインポテンシャル（シ
リコンの場合０．６〜０．７Ｖ程度）を乗り越えられる
だけの順バイアスが印加されはじめるためである。
電流×抵抗による電圧降下により、横型絶縁ゲート型電
界効果トランジスタ５０には、Ｐ型延長ドレイン拡散層
５の先端部から、Ｐ型延長ドレイン拡散層５とＮ型ウェ
ル拡散層２のＰＮ接合部のビルトインポテンシャル（シ
リコンの場合０．６〜０．７Ｖ程度）を乗り越えられる
だけの順バイアスが印加されはじめるためである。
【０１０５】このドレイン電極１０からＰ型半導体基板
１に抜ける正孔の流れ１４は、電力回収の対象とならな
い電流を構成する。よって、上述した正孔の流れ１４
は、可能な限り抑制するのが望ましいが、従来の同等の
製造価格で製造される半導体装置あるいは横型絶縁ゲー
ト型電界効果トランジスタを用いて駆動するより遥かに
抑制される。この軽減された問題をさらに軽減させるた
めには、後述する図３に示されるように、電力回収時ゲ
ート機構にチャネルを形成させるようゲート電極８にバ
イアスを印加すればよい。
１に抜ける正孔の流れ１４は、電力回収の対象とならな
い電流を構成する。よって、上述した正孔の流れ１４
は、可能な限り抑制するのが望ましいが、従来の同等の
製造価格で製造される半導体装置あるいは横型絶縁ゲー
ト型電界効果トランジスタを用いて駆動するより遥かに
抑制される。この軽減された問題をさらに軽減させるた
めには、後述する図３に示されるように、電力回収時ゲ
ート機構にチャネルを形成させるようゲート電極８にバ
イアスを印加すればよい。
【０１０６】次に、図３を参照してゲート電極８にバイ
アスさせた場合（ゲート電極８を接地させた場合）の電
力回収時の動作について説明する。以下、ゲート電極８
にバイアスさせた場合を横型絶縁ゲート型電界効果トラ
ンジスタ５０のオン状態とする。
アスさせた場合（ゲート電極８を接地させた場合）の電
力回収時の動作について説明する。以下、ゲート電極８
にバイアスさせた場合を横型絶縁ゲート型電界効果トラ
ンジスタ５０のオン状態とする。
【０１０７】図３に示されるように、横型絶縁ゲート型
電界効果トランジスタ５０のソース電極１１には、１５
０Ｖが印加される。また、ゲート電極８は、０Ｖであ
り、図２に示されたゲート電極８とは印加される電圧が
異なる。ドレイン電極１０には、１５０Ｖ以上の１５０
Ｖ＋ＸＶ（Ｘは実数）が出力される。横型絶縁ゲート型
電界効果トランジスタ５０における電力回収時の動作
は、ドレインからソースに向かって強制的に電流を流
す。その時の電子（電子の流れ１３）は、ドレイン・ソ
ース間に強制的に流そうとする外的な強制力に応じて、
ソース電極１１からＮ型高濃度拡散層４、Ｎ型ウェル拡
散層２、ショットキー障壁形成部６の順に通過し、ドレ
イン電極１０に到達する。この時、ゲート酸化膜９の直
下には、ゲート電極８へのバイアス印加によりチャネル
が形成されており、正孔（正孔の流れ１４）は、Ｐ型延
長ドレイン拡散層５、ゲート酸化膜９の直下のチャネ
ル、Ｐ型ソース高濃度拡散層３へと流れる。
電界効果トランジスタ５０のソース電極１１には、１５
０Ｖが印加される。また、ゲート電極８は、０Ｖであ
り、図２に示されたゲート電極８とは印加される電圧が
異なる。ドレイン電極１０には、１５０Ｖ以上の１５０
Ｖ＋ＸＶ（Ｘは実数）が出力される。横型絶縁ゲート型
電界効果トランジスタ５０における電力回収時の動作
は、ドレインからソースに向かって強制的に電流を流
す。その時の電子（電子の流れ１３）は、ドレイン・ソ
ース間に強制的に流そうとする外的な強制力に応じて、
ソース電極１１からＮ型高濃度拡散層４、Ｎ型ウェル拡
散層２、ショットキー障壁形成部６の順に通過し、ドレ
イン電極１０に到達する。この時、ゲート酸化膜９の直
下には、ゲート電極８へのバイアス印加によりチャネル
が形成されており、正孔（正孔の流れ１４）は、Ｐ型延
長ドレイン拡散層５、ゲート酸化膜９の直下のチャネ
ル、Ｐ型ソース高濃度拡散層３へと流れる。
【０１０８】横型絶縁ゲート型電界効果トランジスタ５
０には、正孔が流れる部分においても電子の場合と同
様、電流×抵抗による電圧降下が発生する。図３に示さ
れるように、正孔の流れ１４による経路の部分における
電圧の変化は、Ｐ型ドレイン高濃度拡散層２１、Ｐ型延
長ドレイン拡散層５、ゲート酸化膜９の直下のチャネ
ル、Ｐ型ソース高濃度拡散層３の順に、ドレイン電極１
０に印加されている電圧、ソース電極１１の順に印加さ
れている電圧とほぼ横方向の変位に対し直線的に変化す
る。一方、電子の流れ１３による経路の部分における電
圧の変化は、ショットキー障壁形成部６、Ｎ型ウェル拡
散層２、Ｎ型高濃度拡散層４の順に、ドレイン電極１０
に印加されている電圧、ソース電極１１に印加されてい
る電圧とほぼ横方向の変位に対し直線的に変化する。電
子と正孔は平行で互いに逆方向に流れるが、横方向の変
位に対するそれぞれの電圧はそれぞれの経路において同
程度であり、このことは、流がしている電流の大きさに
ほとんど影響されない。よって、広範囲な電流値におい
て、正孔が流れているＰ型の拡散層やチャネルからＮ型
ウェル拡散層２への正孔の注入は、大幅に抑制できる。
０には、正孔が流れる部分においても電子の場合と同
様、電流×抵抗による電圧降下が発生する。図３に示さ
れるように、正孔の流れ１４による経路の部分における
電圧の変化は、Ｐ型ドレイン高濃度拡散層２１、Ｐ型延
長ドレイン拡散層５、ゲート酸化膜９の直下のチャネ
ル、Ｐ型ソース高濃度拡散層３の順に、ドレイン電極１
０に印加されている電圧、ソース電極１１の順に印加さ
れている電圧とほぼ横方向の変位に対し直線的に変化す
る。一方、電子の流れ１３による経路の部分における電
圧の変化は、ショットキー障壁形成部６、Ｎ型ウェル拡
散層２、Ｎ型高濃度拡散層４の順に、ドレイン電極１０
に印加されている電圧、ソース電極１１に印加されてい
る電圧とほぼ横方向の変位に対し直線的に変化する。電
子と正孔は平行で互いに逆方向に流れるが、横方向の変
位に対するそれぞれの電圧はそれぞれの経路において同
程度であり、このことは、流がしている電流の大きさに
ほとんど影響されない。よって、広範囲な電流値におい
て、正孔が流れているＰ型の拡散層やチャネルからＮ型
ウェル拡散層２への正孔の注入は、大幅に抑制できる。
【０１０９】これにより、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタ５０の駆動方法をプラ
ズマディスプレイやＥＬディスプレイ等の電極駆動に用
いれば、充分な電力回収が可能となり、これらディスプ
レイの低消費電力化や低価格化に寄与できる。
縁ゲート型電界効果トランジスタ５０の駆動方法をプラ
ズマディスプレイやＥＬディスプレイ等の電極駆動に用
いれば、充分な電力回収が可能となり、これらディスプ
レイの低消費電力化や低価格化に寄与できる。
【０１１０】次に、前述した横型絶縁ゲート型電界効果
トランジスタ５０のオフ状態におけるドレイン近傍の空
乏層形成状態について図４を参照しながら説明する。
トランジスタ５０のオフ状態におけるドレイン近傍の空
乏層形成状態について図４を参照しながら説明する。
【０１１１】図４は、本実施の形態１に係る横型絶縁ゲ
ート型電界効果トランジスタの構造をドレイン領域のみ
拡大させた断面図であり、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタのオフ状態におけるド
レイン近傍の空乏層形成状態を表した図である。
ート型電界効果トランジスタの構造をドレイン領域のみ
拡大させた断面図であり、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタのオフ状態におけるド
レイン近傍の空乏層形成状態を表した図である。
【０１１２】図４に示された横型絶縁ゲート型電界効果
トランジスタ５０は、図１に示された横型絶縁ゲート型
電界効果トランジスタ５０のオフ状態におけるドレイン
近傍の空乏層形成状態を示し、ドレイン近傍のみを拡大
して示している。尚、図４に示された横型絶縁ゲート型
電界効果トランジスタ５０のそれぞれの符号は、図１に
示された横型絶縁ゲート型電界効果トランジスタ５０の
符号と同様である。図４に示された横型絶縁ゲート型電
界効果トランジスタ５０では、図２や図３に示された電
力回収時のバイアス状態とはドレイン・ソース間の電圧
極性が反転する。
トランジスタ５０は、図１に示された横型絶縁ゲート型
電界効果トランジスタ５０のオフ状態におけるドレイン
近傍の空乏層形成状態を示し、ドレイン近傍のみを拡大
して示している。尚、図４に示された横型絶縁ゲート型
電界効果トランジスタ５０のそれぞれの符号は、図１に
示された横型絶縁ゲート型電界効果トランジスタ５０の
符号と同様である。図４に示された横型絶縁ゲート型電
界効果トランジスタ５０では、図２や図３に示された電
力回収時のバイアス状態とはドレイン・ソース間の電圧
極性が反転する。
【０１１３】図４に示されるように、横型絶縁ゲート型
電界効果トランジスタ５０のオフ状態におけるドレイン
近傍のＰ型ドレイン高濃度拡散層２１とＮ型ウェル拡散
層２とのＰＮ接合間は、逆バイアスとなり、横型絶縁ゲ
ート型電界効果トランジスタ５０にはＰＮ接合面から空
乏層が成長する。同様に、ショットキー障壁形成部６も
逆バイアス状態となり、横型絶縁ゲート型電界効果トラ
ンジスタ５０にはショットキー障壁から空乏層が成長す
る。これらの空乏層は、ともに接続され空乏層１５を形
成する。このとき、Ｐ型延長ドレイン拡散層５と空乏層
１５との間の空乏層境界１７の電圧は、１４５Ｖであ
る。また、空乏層１５とＮ型ウェル拡散層２との間の空
乏層境界１８の電圧は、１５０Ｖである。一般に、ショ
ットキー障壁の逆バイアス特性は、リーク電流が大き
く、また耐圧特性も悪い（降伏電圧を高くすることが困
難で降伏後は破壊しやすい）。この逆バイアスの問題
は、上述したショットキー障壁形成部６を取り囲むよう
にＰ型ドレイン高濃度拡散層２１を形成すれば回避で
き、順バイアスの長所（ユニポーラ動作）を利用でき
る。
電界効果トランジスタ５０のオフ状態におけるドレイン
近傍のＰ型ドレイン高濃度拡散層２１とＮ型ウェル拡散
層２とのＰＮ接合間は、逆バイアスとなり、横型絶縁ゲ
ート型電界効果トランジスタ５０にはＰＮ接合面から空
乏層が成長する。同様に、ショットキー障壁形成部６も
逆バイアス状態となり、横型絶縁ゲート型電界効果トラ
ンジスタ５０にはショットキー障壁から空乏層が成長す
る。これらの空乏層は、ともに接続され空乏層１５を形
成する。このとき、Ｐ型延長ドレイン拡散層５と空乏層
１５との間の空乏層境界１７の電圧は、１４５Ｖであ
る。また、空乏層１５とＮ型ウェル拡散層２との間の空
乏層境界１８の電圧は、１５０Ｖである。一般に、ショ
ットキー障壁の逆バイアス特性は、リーク電流が大き
く、また耐圧特性も悪い（降伏電圧を高くすることが困
難で降伏後は破壊しやすい）。この逆バイアスの問題
は、上述したショットキー障壁形成部６を取り囲むよう
にＰ型ドレイン高濃度拡散層２１を形成すれば回避で
き、順バイアスの長所（ユニポーラ動作）を利用でき
る。
【０１１４】この問題が回避できる理由として、ショッ
トキー障壁形成部６を取り囲むようにＰ型ドレイン高濃
度拡散層２１を形成することにより、逆バイアス時にＰ
型ドレイン高濃度拡散層２１から成長する空乏層がショ
ットキー障壁形成部６の下部でピンチオフするため、ピ
ンチオフ時以上の逆バイアスがショットキー障壁に印加
されないためである。この原理自体は、電力用ショット
キーダイオードなどに適用されている。この原理の説明
については、例えば、Ｓ．Ｍ．Ｓｚｅ編の“Ｍｏｄｅｒ
ｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｐｈ
ｙｓｉｃｓ”のｐ１８９〜１９２の“４．２．２ Ｊｕ
ｎｃｔｉｏｎ―Ｂａｒｒｉｅｒ−Ｃｏｎｔｒｏｌｌｅｄ
Ｓｃｈｏｔｔｋｙ Ｒｅｃｔｉｆｉｅｒ”に記載され
ている。
トキー障壁形成部６を取り囲むようにＰ型ドレイン高濃
度拡散層２１を形成することにより、逆バイアス時にＰ
型ドレイン高濃度拡散層２１から成長する空乏層がショ
ットキー障壁形成部６の下部でピンチオフするため、ピ
ンチオフ時以上の逆バイアスがショットキー障壁に印加
されないためである。この原理自体は、電力用ショット
キーダイオードなどに適用されている。この原理の説明
については、例えば、Ｓ．Ｍ．Ｓｚｅ編の“Ｍｏｄｅｒ
ｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｐｈ
ｙｓｉｃｓ”のｐ１８９〜１９２の“４．２．２ Ｊｕ
ｎｃｔｉｏｎ―Ｂａｒｒｉｅｒ−Ｃｏｎｔｒｏｌｌｅｄ
Ｓｃｈｏｔｔｋｙ Ｒｅｃｔｉｆｉｅｒ”に記載され
ている。
【０１１５】また、Ｐ型半導体基板１とＮ型ウェル拡散
層２には、逆バイアスが印加されているため、空乏層１
６が形成される。このとき、Ｎ型ウェル拡散層２と空乏
層１６との間の空乏層境界１９の電圧は、１５０Ｖであ
る。また、空乏層１６とＰ型半導体基板１との間の空乏
層境界２０の電圧は、０Ｖである。Ｎ型ウェル拡散層２
を浅くするなどの拡散層構造によっては、空乏層１５と
空乏層１６が接続し一体化するがなんら問題とならな
い。
層２には、逆バイアスが印加されているため、空乏層１
６が形成される。このとき、Ｎ型ウェル拡散層２と空乏
層１６との間の空乏層境界１９の電圧は、１５０Ｖであ
る。また、空乏層１６とＰ型半導体基板１との間の空乏
層境界２０の電圧は、０Ｖである。Ｎ型ウェル拡散層２
を浅くするなどの拡散層構造によっては、空乏層１５と
空乏層１６が接続し一体化するがなんら問題とならな
い。
【０１１６】これにより、本実施の形態１に係る横型絶
縁ゲート型電界効果トランジスタ５０は、Ｐ型ドレイン
高濃度拡散層２１を形成させる領域に島状にＰ型ドレイ
ン高濃度拡散層２１を形成させない部分であるショット
キー障壁形成部６を形成してもなんら問題なくスイッチ
ング動作をさせることができる。
縁ゲート型電界効果トランジスタ５０は、Ｐ型ドレイン
高濃度拡散層２１を形成させる領域に島状にＰ型ドレイ
ン高濃度拡散層２１を形成させない部分であるショット
キー障壁形成部６を形成してもなんら問題なくスイッチ
ング動作をさせることができる。
【０１１７】次に、実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタ５０の駆動方法を用いて従来の
横型絶縁ゲート型電界効果トランジスタ２５０を駆動さ
せる場合について図９を参照しながら説明する。
型電界効果トランジスタ５０の駆動方法を用いて従来の
横型絶縁ゲート型電界効果トランジスタ２５０を駆動さ
せる場合について図９を参照しながら説明する。
【０１１８】図９は、実施の形態１に係る横型絶縁ゲー
ト型電界効果トランジスタの駆動方法を用いて従来の横
型絶縁ゲート型電界効果トランジスタを駆動させる場合
の電圧条件と、電子の流れと正孔の流れとを模式的に示
した図である。
ト型電界効果トランジスタの駆動方法を用いて従来の横
型絶縁ゲート型電界効果トランジスタを駆動させる場合
の電圧条件と、電子の流れと正孔の流れとを模式的に示
した図である。
【０１１９】図９に示されるように、横型絶縁ゲート型
電界効果トランジスタ２５０のソース電極２１１には、
１５０Ｖが印加される。また、ゲート電極２０８は、０
Ｖであり、ドレイン電極２１０には、１５０Ｖ以上の１
５０Ｖ＋ＸＶ（Ｘは実数）が出力される。横型絶縁ゲー
ト型電界効果トランジスタ２５０における電力回収時の
動作は、ドレインからソースに向かって強制的に電流を
流す。従来の横型絶縁ゲート型電界効果トランジスタ２
５０は、ゲート電極２０８へのバイアス印加により、チ
ャネルにも正孔が流れるようになる。しかしながら、電
子（電子の流れ２１３）は、Ｎ型ウェル拡散層２０２中
において、Ｐ型延長ドレイン拡散層２０５やＰ型ドレイ
ン高濃度拡散層２２１の直下の部分にはほとんど流れな
い。このため、このほとんど流れない部分のＮ型ウェル
拡散層２０２の電圧は、一定に保たれる。また、正孔に
おいて、特に大電流時における従来の横型絶縁ゲート型
電界効果トランジスタ２５０には、正孔の流れ２１４に
よる、Ｐ型延長ドレイン拡散層２０５やＰ型ドレイン高
濃度拡散層２２１の電圧降下が大きくなり、ＰＮ接合面
でビルトインポテンシャルを乗り越え、Ｐ型ドレイン高
濃度拡散層２２１からＮ型ウェル拡散層２０２への正孔
（正孔の流れ２１４）の注入が促進されてしまう。
電界効果トランジスタ２５０のソース電極２１１には、
１５０Ｖが印加される。また、ゲート電極２０８は、０
Ｖであり、ドレイン電極２１０には、１５０Ｖ以上の１
５０Ｖ＋ＸＶ（Ｘは実数）が出力される。横型絶縁ゲー
ト型電界効果トランジスタ２５０における電力回収時の
動作は、ドレインからソースに向かって強制的に電流を
流す。従来の横型絶縁ゲート型電界効果トランジスタ２
５０は、ゲート電極２０８へのバイアス印加により、チ
ャネルにも正孔が流れるようになる。しかしながら、電
子（電子の流れ２１３）は、Ｎ型ウェル拡散層２０２中
において、Ｐ型延長ドレイン拡散層２０５やＰ型ドレイ
ン高濃度拡散層２２１の直下の部分にはほとんど流れな
い。このため、このほとんど流れない部分のＮ型ウェル
拡散層２０２の電圧は、一定に保たれる。また、正孔に
おいて、特に大電流時における従来の横型絶縁ゲート型
電界効果トランジスタ２５０には、正孔の流れ２１４に
よる、Ｐ型延長ドレイン拡散層２０５やＰ型ドレイン高
濃度拡散層２２１の電圧降下が大きくなり、ＰＮ接合面
でビルトインポテンシャルを乗り越え、Ｐ型ドレイン高
濃度拡散層２２１からＮ型ウェル拡散層２０２への正孔
（正孔の流れ２１４）の注入が促進されてしまう。
【０１２０】従来の横型絶縁ゲート型電界効果トランジ
スタ２５０は、電流が小さいとき、正孔の流れによる電
圧降下が少なく、ほとんどの正孔は、Ｐ型ドレイン高濃
度拡散層２２１からＮ型ウェル拡散層２０２への注入が
行われずにチャネルをとおってソース側に流すことがで
きる。この場合、従来の横型絶縁ゲート型電界効果トラ
ンジスタ２５０は、回収できない電流を充分抑制でき
る。しかしながら、電力回収時の初期において、従来の
横型絶縁ゲート型電界効果トランジスタ２５０には、非
常に大きな電流が流れる。そのとき、電流は、負荷から
の放電が進むにつれ指数関数的に減少する。一方、回収
する電力の大きさは、その電流の自乗に比例して小さく
なる。そのため、従来の横型絶縁ゲート型電界効果トラ
ンジスタ２５０は、肝心の大きな電力を回収する期間に
おいてはあまり効果がない結果となる。
スタ２５０は、電流が小さいとき、正孔の流れによる電
圧降下が少なく、ほとんどの正孔は、Ｐ型ドレイン高濃
度拡散層２２１からＮ型ウェル拡散層２０２への注入が
行われずにチャネルをとおってソース側に流すことがで
きる。この場合、従来の横型絶縁ゲート型電界効果トラ
ンジスタ２５０は、回収できない電流を充分抑制でき
る。しかしながら、電力回収時の初期において、従来の
横型絶縁ゲート型電界効果トランジスタ２５０には、非
常に大きな電流が流れる。そのとき、電流は、負荷から
の放電が進むにつれ指数関数的に減少する。一方、回収
する電力の大きさは、その電流の自乗に比例して小さく
なる。そのため、従来の横型絶縁ゲート型電界効果トラ
ンジスタ２５０は、肝心の大きな電力を回収する期間に
おいてはあまり効果がない結果となる。
【０１２１】これにより、実施の形態１に係る横型絶縁
ゲート型電界効果トランジスタ５０の駆動方法を用いて
従来の横型絶縁ゲート型電界効果トランジスタ２５０を
駆動させてもあまり効果がない。
ゲート型電界効果トランジスタ５０の駆動方法を用いて
従来の横型絶縁ゲート型電界効果トランジスタ２５０を
駆動させてもあまり効果がない。
【０１２２】このように、実施の形態１に係る横型絶縁
ゲート型電界効果トランジスタ５０は、Ｐ型半導体基板
１の表面にＮ型ウェル拡散層２を島状に形成し、Ｎ型ウ
ェル拡散層２の表面側にＰ型で横型の絶縁ゲート型電界
効果トランジスタを形成することでディスプレイパネル
の消費電力を抑制するための電力を回収することができ
る。実施の形態１に係る横型絶縁ゲート型電界効果トラ
ンジスタ５０は、上記の説明に限定されるものではな
い。実施の形態１に係る横型絶縁ゲート型電界効果トラ
ンジスタ５０は、“Ｐ型”と“Ｎ型” を入れ替えた構
造、即ち、Ｎ型で横型の絶縁ゲート型電界効果トランジ
スタを形成して、ディスプレイパネルの消費電力を抑制
するための電力を回収することが可能であればよい。但
し、上述したバイアス電圧の極性は、逆になることが望
ましい。
ゲート型電界効果トランジスタ５０は、Ｐ型半導体基板
１の表面にＮ型ウェル拡散層２を島状に形成し、Ｎ型ウ
ェル拡散層２の表面側にＰ型で横型の絶縁ゲート型電界
効果トランジスタを形成することでディスプレイパネル
の消費電力を抑制するための電力を回収することができ
る。実施の形態１に係る横型絶縁ゲート型電界効果トラ
ンジスタ５０は、上記の説明に限定されるものではな
い。実施の形態１に係る横型絶縁ゲート型電界効果トラ
ンジスタ５０は、“Ｐ型”と“Ｎ型” を入れ替えた構
造、即ち、Ｎ型で横型の絶縁ゲート型電界効果トランジ
スタを形成して、ディスプレイパネルの消費電力を抑制
するための電力を回収することが可能であればよい。但
し、上述したバイアス電圧の極性は、逆になることが望
ましい。
【０１２３】以上の説明より、実施の形態１に係る横型
絶縁ゲート型電界効果トランジスタ５０によれば、ディ
スプレイパネルの消費電力を抑制するための電力回収を
実現することができる。
絶縁ゲート型電界効果トランジスタ５０によれば、ディ
スプレイパネルの消費電力を抑制するための電力回収を
実現することができる。
【０１２４】また、実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタ５０によれば、埋込拡散層を有
するエピタキシャル基板や埋込絶縁層を有するＳＯＩ基
板といった高価となる資材や製造プロセスを用いること
なく電力回収を実現することができる。
型電界効果トランジスタ５０によれば、埋込拡散層を有
するエピタキシャル基板や埋込絶縁層を有するＳＯＩ基
板といった高価となる資材や製造プロセスを用いること
なく電力回収を実現することができる。
【０１２５】また、実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタ５０によれば、ディスプレイの
低消費電力化や低価格化に寄与することができる。
型電界効果トランジスタ５０によれば、ディスプレイの
低消費電力化や低価格化に寄与することができる。
【０１２６】更に、実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタ５０によれば、スイッチング素
子を必要とすることなくスイッチング動作をさせること
ができる。
型電界効果トランジスタ５０によれば、スイッチング素
子を必要とすることなくスイッチング動作をさせること
ができる。
【０１２７】（実施の形態２）実施の形態１に係る横型
絶縁ゲート型電界効果トランジスタ５０の構造は、表面
の電極と半導体層との電気的接続をコンタクトプラグ方
式による製造プロセスで実現させたものである。その製
造プロセスは、半導体基板の表面に層間絶縁膜１２を堆
積成長させたあと、フォトリソグラフ技術により選択的
に層間絶縁膜１２を開口し、タングステン等の金属を堆
積成長させた後にエッチバックさせ、層間絶縁膜１２開
口部のみにタングステンを充填させるようにし、その後
にアルミ等の金属を選択的に形成させたものである。最
新の微細な低圧ＣＭＯＳ素子は、このようなコンタクト
プラグ方式を採用しており、図１に示された実施の形態
１に係る横型絶縁ゲート型電界効果トランジスタ５０の
構造は、横型絶縁ゲート型電界効果トランジスタ５０と
微細な低圧ＣＭＯＳ素子を同一半導体基板上に混載させ
る用途に適している。実施の形態２に係る横型絶縁ゲー
ト型電界効果トランジスタは、コンタクトプラグ方式で
はなく、表面金属層と半導体層とを直接接続させる直接
コンタクト方式による製造方法でも実現できる。
絶縁ゲート型電界効果トランジスタ５０の構造は、表面
の電極と半導体層との電気的接続をコンタクトプラグ方
式による製造プロセスで実現させたものである。その製
造プロセスは、半導体基板の表面に層間絶縁膜１２を堆
積成長させたあと、フォトリソグラフ技術により選択的
に層間絶縁膜１２を開口し、タングステン等の金属を堆
積成長させた後にエッチバックさせ、層間絶縁膜１２開
口部のみにタングステンを充填させるようにし、その後
にアルミ等の金属を選択的に形成させたものである。最
新の微細な低圧ＣＭＯＳ素子は、このようなコンタクト
プラグ方式を採用しており、図１に示された実施の形態
１に係る横型絶縁ゲート型電界効果トランジスタ５０の
構造は、横型絶縁ゲート型電界効果トランジスタ５０と
微細な低圧ＣＭＯＳ素子を同一半導体基板上に混載させ
る用途に適している。実施の形態２に係る横型絶縁ゲー
ト型電界効果トランジスタは、コンタクトプラグ方式で
はなく、表面金属層と半導体層とを直接接続させる直接
コンタクト方式による製造方法でも実現できる。
【０１２８】実施の形態２に係る横型絶縁ゲート型電界
効果トランジスタについて図８を参照しながら説明す
る。但し、実施の形態２に係る横型絶縁ゲート型電界効
果トランジスタの構造については、表面金属層と半導体
層とを直接接続させる構造のみ異なり、それ以外の構造
は、実施の形態１と同様であるため説明を省略する。ま
た、実施の形態２に係る横型絶縁ゲート型電界効果トラ
ンジスタの駆動方法と電力回収については、実施の形態
１と同様であるため説明を省略する。
効果トランジスタについて図８を参照しながら説明す
る。但し、実施の形態２に係る横型絶縁ゲート型電界効
果トランジスタの構造については、表面金属層と半導体
層とを直接接続させる構造のみ異なり、それ以外の構造
は、実施の形態１と同様であるため説明を省略する。ま
た、実施の形態２に係る横型絶縁ゲート型電界効果トラ
ンジスタの駆動方法と電力回収については、実施の形態
１と同様であるため説明を省略する。
【０１２９】本実施の形態２に係る横型絶縁ゲート型電
界効果トランジスタの構造について図７を参照して説明
する。
界効果トランジスタの構造について図７を参照して説明
する。
【０１３０】図７は、本実施の形態２に係る横型絶縁ゲ
ート型電界効果トランジスタの構造を示した断面図であ
る。
ート型電界効果トランジスタの構造を示した断面図であ
る。
【０１３１】図７に示されるように、符号１５０は実施
の形態２に係る横型絶縁ゲート型電界効果トランジスタ
を示している。Ｐ型半導体基板１０１には、７×１０
１４／ｃｍ３程度の濃度でボロンが一様にドープされて
いる。Ｐ型半導体基板１０１の表面部には、５×１０
１５／ｃｍ３程度の表面濃度で接合深さ８〜１４ミクロ
ン（μｍ）程度になるようリンがドープされたＮ型ウェ
ル拡散層１０２が形成されている。
の形態２に係る横型絶縁ゲート型電界効果トランジスタ
を示している。Ｐ型半導体基板１０１には、７×１０
１４／ｃｍ３程度の濃度でボロンが一様にドープされて
いる。Ｐ型半導体基板１０１の表面部には、５×１０
１５／ｃｍ３程度の表面濃度で接合深さ８〜１４ミクロ
ン（μｍ）程度になるようリンがドープされたＮ型ウェ
ル拡散層１０２が形成されている。
【０１３２】Ｎ型ウェル拡散層１０２の表面には、Ｐ型
ソース高濃度拡散層１０３、Ｎ型高濃度拡散層１０４及
びＰ型延長ドレイン拡散層１０５が２つずつ形成されて
いる。また、Ｐ型ソース高濃度拡散層１０３とＮ型高濃
度拡散層１０４は互いに接続されている。上述したＰ型
延長ドレイン拡散層１０５のうち一方のＰ型延長ドレイ
ン拡散層１０５とＮ型ウェル拡散層１０２の両表面に
は、Ｐ型ドレイン高濃度拡散層１２１が形成されてい
る。また、他方のＰ型延長ドレイン拡散層１０５とＮ型
ウェル拡散層１０２の両表面には、Ｐ型ドレイン高濃度
拡散層１２１が形成されている。Ｎ型ウェル拡散層１０
２の表面には、Ｐ型ドレイン高濃度拡散層１２１のうち
一方のＰ型ドレイン高濃度拡散層１２１と他方のＰ型ド
レイン高濃度拡散層１２１の間にＰ型ドレイン高濃度拡
散層１２１を形成させない領域が残されている。Ｐ型延
長ドレイン拡散層１０５の表面には、フィールド酸化膜
１０７が形成されている。また、Ｐ型ドレイン高濃度拡
散層１２１は、Ｐ型延長ドレイン拡散層１０５及びフィ
ールド酸化膜１０７と接続されている。また、Ｎ型ウェ
ル拡散層１０２とＰ型ソース高濃度拡散層１０３の表面
には、ゲート酸化膜１０９が形成され、フィールド酸化
膜１０７に接続されている。フィールド酸化膜１０７と
ゲート酸化膜１０９の表面側には、ゲート電極１０８が
形成されている。Ｐ型半導体基板１０１とＮ型ウェル拡
散層１０２との表面には、フィールド酸化膜１０７’が
形成されている。また、フィールド酸化膜１０７’は、
Ｎ型高濃度拡散層１０４と接続されている。尚、フィー
ルド酸化膜１０７とフィールド酸化膜１０７’は、一工
程で形成される。
ソース高濃度拡散層１０３、Ｎ型高濃度拡散層１０４及
びＰ型延長ドレイン拡散層１０５が２つずつ形成されて
いる。また、Ｐ型ソース高濃度拡散層１０３とＮ型高濃
度拡散層１０４は互いに接続されている。上述したＰ型
延長ドレイン拡散層１０５のうち一方のＰ型延長ドレイ
ン拡散層１０５とＮ型ウェル拡散層１０２の両表面に
は、Ｐ型ドレイン高濃度拡散層１２１が形成されてい
る。また、他方のＰ型延長ドレイン拡散層１０５とＮ型
ウェル拡散層１０２の両表面には、Ｐ型ドレイン高濃度
拡散層１２１が形成されている。Ｎ型ウェル拡散層１０
２の表面には、Ｐ型ドレイン高濃度拡散層１２１のうち
一方のＰ型ドレイン高濃度拡散層１２１と他方のＰ型ド
レイン高濃度拡散層１２１の間にＰ型ドレイン高濃度拡
散層１２１を形成させない領域が残されている。Ｐ型延
長ドレイン拡散層１０５の表面には、フィールド酸化膜
１０７が形成されている。また、Ｐ型ドレイン高濃度拡
散層１２１は、Ｐ型延長ドレイン拡散層１０５及びフィ
ールド酸化膜１０７と接続されている。また、Ｎ型ウェ
ル拡散層１０２とＰ型ソース高濃度拡散層１０３の表面
には、ゲート酸化膜１０９が形成され、フィールド酸化
膜１０７に接続されている。フィールド酸化膜１０７と
ゲート酸化膜１０９の表面側には、ゲート電極１０８が
形成されている。Ｐ型半導体基板１０１とＮ型ウェル拡
散層１０２との表面には、フィールド酸化膜１０７’が
形成されている。また、フィールド酸化膜１０７’は、
Ｎ型高濃度拡散層１０４と接続されている。尚、フィー
ルド酸化膜１０７とフィールド酸化膜１０７’は、一工
程で形成される。
【０１３３】また、Ｐ型ソース高濃度拡散層１０３、Ｎ
型高濃度拡散層１０４、フィールド酸化膜１０７、フィ
ールド酸化膜１０７’、ゲート電極１０８及びＰ型ドレ
イン高濃度拡散層１２１の上には、層間絶縁膜１１２が
形成されている。層間絶縁膜１１２は、Ｎ型ウェル拡散
層１０２、Ｐ型ソース高濃度拡散層１０３、Ｎ型高濃度
拡散層１０４、フィールド酸化膜１０７’、ゲート電極
１０８、ゲート酸化膜１０９及びＰ型ドレイン高濃度拡
散層１２１と接続されている。
型高濃度拡散層１０４、フィールド酸化膜１０７、フィ
ールド酸化膜１０７’、ゲート電極１０８及びＰ型ドレ
イン高濃度拡散層１２１の上には、層間絶縁膜１１２が
形成されている。層間絶縁膜１１２は、Ｎ型ウェル拡散
層１０２、Ｐ型ソース高濃度拡散層１０３、Ｎ型高濃度
拡散層１０４、フィールド酸化膜１０７’、ゲート電極
１０８、ゲート酸化膜１０９及びＰ型ドレイン高濃度拡
散層１２１と接続されている。
【０１３４】層間絶縁膜１１２には、Ｐ型ソース高濃度
拡散層１０３及びＮ型高濃度拡散層１０４の表面側と、
ソース電極１１１とを接続させるための開口部が形成さ
れている。また、層間絶縁膜１１２には、Ｐ型ドレイン
高濃度拡散層１２１とＮ型ウェル拡散層１０２とドレイ
ン電極１１０とを接続させるための開口部が形成されて
いる。
拡散層１０３及びＮ型高濃度拡散層１０４の表面側と、
ソース電極１１１とを接続させるための開口部が形成さ
れている。また、層間絶縁膜１１２には、Ｐ型ドレイン
高濃度拡散層１２１とＮ型ウェル拡散層１０２とドレイ
ン電極１１０とを接続させるための開口部が形成されて
いる。
【０１３５】層間絶縁膜１１２の表面側には、ソース電
極１１１が形成されている。このソース電極１１１は、
Ｐ型ソース高濃度拡散層１０３及びＮ型高濃度拡散層１
０４に接続されている。層間絶縁膜１１２の表面側に
は、ドレイン電極１１０が形成されている。このドレイ
ン電極１１０は、Ｐ型ドレイン高濃度拡散層１２１及び
Ｎ型ウェル拡散層１０２に接続されている。
極１１１が形成されている。このソース電極１１１は、
Ｐ型ソース高濃度拡散層１０３及びＮ型高濃度拡散層１
０４に接続されている。層間絶縁膜１１２の表面側に
は、ドレイン電極１１０が形成されている。このドレイ
ン電極１１０は、Ｐ型ドレイン高濃度拡散層１２１及び
Ｎ型ウェル拡散層１０２に接続されている。
【０１３６】これにより、Ｎ型ウェル拡散層１０２の表
面には、横型の高耐圧Ｐチャネル絶縁ゲート型電界効果
トランジスタが形成される。
面には、横型の高耐圧Ｐチャネル絶縁ゲート型電界効果
トランジスタが形成される。
【０１３７】次に、前述した横型絶縁ゲート型電界効果
トランジスタ１５０における表面の電極と半導体層との
電気的接続をさせるコンタクトプラグ方式による製造プ
ロセスについて図７及び図８を参照しながら説明する。
トランジスタ１５０における表面の電極と半導体層との
電気的接続をさせるコンタクトプラグ方式による製造プ
ロセスについて図７及び図８を参照しながら説明する。
【０１３８】図８は、本実施の形態２に係る横型絶縁ゲ
ート型電界効果トランジスタの構造をドレイン領域のみ
拡大させた断面図である。
ート型電界効果トランジスタの構造をドレイン領域のみ
拡大させた断面図である。
【０１３９】図７に示されるように、横型絶縁ゲート型
電界効果トランジスタ１５０の構造は、表面の電極（ソ
ース電極１１１、ドレイン電極１１０）と半導体層（Ｎ
型ウェル拡散層１０２）との電気的接続を直接コンタク
ト方式による製造プロセスで実現させたものである。
電界効果トランジスタ１５０の構造は、表面の電極（ソ
ース電極１１１、ドレイン電極１１０）と半導体層（Ｎ
型ウェル拡散層１０２）との電気的接続を直接コンタク
ト方式による製造プロセスで実現させたものである。
【０１４０】層間絶縁膜１１２は、Ｎ型ウェル拡散層１
０２の表面側に堆積成長させることによって形成され
る。次に、層間絶縁膜１１２のうちＰ型ソース高濃度拡
散層１０３及びＮ型高濃度拡散層１０４の上方に位置す
る領域は、フォトリソグラフィ技術により単一の開口部
を形成させる。同時に、層間絶縁膜１１２のうち双方の
Ｐ型ドレイン高濃度拡散層１２１及びＰ型ドレイン高濃
度拡散層１２１が形成されない領域の上方に位置する領
域は、フォトリソグラフィ技術により単一の開口部を形
成させる。次いで、ソース電極１１１及びドレイン電極
１１０は、直接、アルミニウム等の金属を用いて形成さ
れる。以上により、ソース電極１１１は、Ｐ型ソース高
濃度拡散層１０３及びＮ型高濃度拡散層１０４と接続さ
れる。また、ドレイン電極１１０は、双方のＰ型ドレイ
ン高濃度拡散層１２１及びＮ型ウェル拡散層１０２と接
続される。
０２の表面側に堆積成長させることによって形成され
る。次に、層間絶縁膜１１２のうちＰ型ソース高濃度拡
散層１０３及びＮ型高濃度拡散層１０４の上方に位置す
る領域は、フォトリソグラフィ技術により単一の開口部
を形成させる。同時に、層間絶縁膜１１２のうち双方の
Ｐ型ドレイン高濃度拡散層１２１及びＰ型ドレイン高濃
度拡散層１２１が形成されない領域の上方に位置する領
域は、フォトリソグラフィ技術により単一の開口部を形
成させる。次いで、ソース電極１１１及びドレイン電極
１１０は、直接、アルミニウム等の金属を用いて形成さ
れる。以上により、ソース電極１１１は、Ｐ型ソース高
濃度拡散層１０３及びＮ型高濃度拡散層１０４と接続さ
れる。また、ドレイン電極１１０は、双方のＰ型ドレイ
ン高濃度拡散層１２１及びＮ型ウェル拡散層１０２と接
続される。
【０１４１】これにより、本実施の形態２に係る横型絶
縁ゲート型電界効果トランジスタ１５０は、コンタクト
プラグ方式と同様に表面金属層と半導体層とを直接接続
させる直接コンタクト方式による製造方法でも実現でき
る。また、図８に示されるように、直接コンタクト方式
により製造された横型絶縁ゲート型電界効果トランジス
タ１５０のドレイン領域の形状は、コンタクトプラグ方
式により製造された横型絶縁ゲート型電界効果トランジ
スタ５０のドレイン領域の形状と異なるが、電気的特性
等についてはほとんど変わらない。この直接コンタクト
方式による製造プロセスは、コンタクトプラグ方式によ
る製造プロセスよりも工程数を削減できる反面、特に低
圧ＣＭＯＳを製造する場合においては、低圧ＣＭＯＳ部
の微細化がしにくい。実施の形態２では、本発明による
素子と同一半導体基板に混載する低圧ＣＭＯＳの回路規
模があまり大きくないような用途に適する。
縁ゲート型電界効果トランジスタ１５０は、コンタクト
プラグ方式と同様に表面金属層と半導体層とを直接接続
させる直接コンタクト方式による製造方法でも実現でき
る。また、図８に示されるように、直接コンタクト方式
により製造された横型絶縁ゲート型電界効果トランジス
タ１５０のドレイン領域の形状は、コンタクトプラグ方
式により製造された横型絶縁ゲート型電界効果トランジ
スタ５０のドレイン領域の形状と異なるが、電気的特性
等についてはほとんど変わらない。この直接コンタクト
方式による製造プロセスは、コンタクトプラグ方式によ
る製造プロセスよりも工程数を削減できる反面、特に低
圧ＣＭＯＳを製造する場合においては、低圧ＣＭＯＳ部
の微細化がしにくい。実施の形態２では、本発明による
素子と同一半導体基板に混載する低圧ＣＭＯＳの回路規
模があまり大きくないような用途に適する。
【０１４２】このように、実施の形態２に係る横型絶縁
ゲート型電界効果トランジスタ１５０は、直接コンタク
ト方式による製造プロセスにより、Ｎ型ウェル拡散層１
０２の表面側にＰ型で横型の絶縁ゲート型電界効果トラ
ンジスタを形成することでディスプレイパネルの消費電
力を抑制するための電力を回収することができる。実施
の形態２に係る横型絶縁ゲート型電界効果トランジスタ
１５０は、上記の説明に限定されるものではない。実施
の形態２に係る横型絶縁ゲート型電界効果トランジスタ
１５０は、“Ｐ型”と“Ｎ型” を入れ替えた構造、即
ち、Ｎ型で横型の絶縁ゲート型電界効果トランジスタを
形成して、ディスプレイパネルの消費電力を抑制するた
めの電力を回収することが可能であればよい。但し、上
述したバイアス電圧の極性は、逆になることが望まし
い。
ゲート型電界効果トランジスタ１５０は、直接コンタク
ト方式による製造プロセスにより、Ｎ型ウェル拡散層１
０２の表面側にＰ型で横型の絶縁ゲート型電界効果トラ
ンジスタを形成することでディスプレイパネルの消費電
力を抑制するための電力を回収することができる。実施
の形態２に係る横型絶縁ゲート型電界効果トランジスタ
１５０は、上記の説明に限定されるものではない。実施
の形態２に係る横型絶縁ゲート型電界効果トランジスタ
１５０は、“Ｐ型”と“Ｎ型” を入れ替えた構造、即
ち、Ｎ型で横型の絶縁ゲート型電界効果トランジスタを
形成して、ディスプレイパネルの消費電力を抑制するた
めの電力を回収することが可能であればよい。但し、上
述したバイアス電圧の極性は、逆になることが望まし
い。
【０１４３】以上の説明により、実施の形態２に係る横
型絶縁ゲート型電界効果トランジスタ１５０によれば、
実施の形態１の効果に加えて、回路規模に適した製造プ
ロセスを実現することができる。
型絶縁ゲート型電界効果トランジスタ１５０によれば、
実施の形態１の効果に加えて、回路規模に適した製造プ
ロセスを実現することができる。
【０１４４】
【発明の効果】本発明の横型絶縁ゲート型電界効果トラ
ンジスタは、ディスプレイパネルの消費電力を抑制する
ための電力回収を実現することができる。
ンジスタは、ディスプレイパネルの消費電力を抑制する
ための電力回収を実現することができる。
【図１】図１は、本実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタの構造を示した断面図である。
型電界効果トランジスタの構造を示した断面図である。
【図２】図２は、本実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタにおける構造の一部を示した図
であり、電圧条件と、電子の流れと正孔の流れとを模式
的に表した図である。
型電界効果トランジスタにおける構造の一部を示した図
であり、電圧条件と、電子の流れと正孔の流れとを模式
的に表した図である。
【図３】図３は、本実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタにおける構造の一部を示した図
であり、電圧条件と、電子の流れと正孔の流れとを模式
的に表した図である。
型電界効果トランジスタにおける構造の一部を示した図
であり、電圧条件と、電子の流れと正孔の流れとを模式
的に表した図である。
【図４】図４は、本実施の形態１に係る横型絶縁ゲート
型電界効果トランジスタの構造をドレイン領域のみ拡大
させた断面図であり、本実施の形態１に係る横型絶縁ゲ
ート型電界効果トランジスタのオフ状態におけるドレイ
ン近傍の空乏層形成状態を表した図である。
型電界効果トランジスタの構造をドレイン領域のみ拡大
させた断面図であり、本実施の形態１に係る横型絶縁ゲ
ート型電界効果トランジスタのオフ状態におけるドレイ
ン近傍の空乏層形成状態を表した図である。
【図５】図５は、実施の形態１に係る横型絶縁ゲート型
電界効果トランジスタを用いたＥＬディスプレイ装置の
構成を示した図である。
電界効果トランジスタを用いたＥＬディスプレイ装置の
構成を示した図である。
【図６】図６は、実施の形態１に係る横型絶縁ゲート型
電界効果トランジスタを用いたＥＬディスプレイ装置に
おける電力回収を示した図である。
電界効果トランジスタを用いたＥＬディスプレイ装置に
おける電力回収を示した図である。
【図７】図７は、本実施の形態２に係る横型絶縁ゲート
型電界効果トランジスタの構造を示した断面図である。
型電界効果トランジスタの構造を示した断面図である。
【図８】図８は、本実施の形態２に係る横型絶縁ゲート
型電界効果トランジスタの構造をドレイン領域のみ拡大
させた断面図である。
型電界効果トランジスタの構造をドレイン領域のみ拡大
させた断面図である。
【図９】図９は、実施の形態１に係る横型絶縁ゲート型
電界効果トランジスタの駆動方法を用いて従来の横型絶
縁ゲート型電界効果トランジスタを駆動させる場合の電
圧条件と、電子の流れと正孔の流れとを模式的に示した
図である。
電界効果トランジスタの駆動方法を用いて従来の横型絶
縁ゲート型電界効果トランジスタを駆動させる場合の電
圧条件と、電子の流れと正孔の流れとを模式的に示した
図である。
【図１０】図１０は、従来の横型絶縁ゲート型電界効果
トランジスタの構造を示した断面図である。
トランジスタの構造を示した断面図である。
【図１１】図１１は、従来の横型絶縁ゲート型電界効果
トランジスタにおける構造の一部を示した図であり、電
圧条件と、電子の流れと正孔の流れとを模式的に表した
図である。
トランジスタにおける構造の一部を示した図であり、電
圧条件と、電子の流れと正孔の流れとを模式的に表した
図である。
【図１２】図１２は、従来の横型絶縁ゲート型電界効果
トランジスタを用いたＥＬディスプレイ装置の構成を示
した図である。
トランジスタを用いたＥＬディスプレイ装置の構成を示
した図である。
１ Ｐ型半導体基板 ２ Ｎ型ウェル拡散層 ３ Ｐ型ソース高濃度拡散層 ４ Ｎ型高濃度拡散層 ５ Ｐ型延長ドレイン拡散層 ６ ショットキー障壁形成部 ７ フィールド酸化膜 ７’ フィールド酸化膜 ８ ゲート電極 ９ ゲート酸化膜 １０ ドレイン電極 １１ ソース電極 １２ 層間絶縁膜 １３ 電子の流れ １４ 正孔の流れ １５ 空乏層 １６ 空乏層 １７ 空乏層境界（１４５Ｖ） １８ 空乏層境界（１５０Ｖ） １９ 空乏層境界（１５０Ｖ） ２０ 空乏層境界（０Ｖ） ２１ Ｐ型ドレイン高濃度拡散層 ５０ 横型絶縁ゲート型電界効果トランジスタ（ＰＭ
ＯＳ） ６０ ＮＭＯＳ ６１ ＥＬディスプレイパネル ６２ 駆動用半導体装置 ６３ 高圧電源制御回路 ６４ 寄生バイポーラトランジスタ ６５ 高圧定電圧電源（１５０Ｖ） ６６ 高電位側電源端子 ６７ 画素に寄生する容量 ６８ 走査線電極 ６９ データ線電極 ７０ 寄生ダイオード ７１ 低電位側電源端子 ７３、７５、７６ 出力端子 ７４ 第ｉ番出力端子 ７７ 充電電流 ７８ 放電電流 ７９ 高電位側電源線 ８０ 低電位側電源線 １０１ Ｐ型半導体基板 １０２ Ｎ型ウェル拡散層 １０３ Ｐ型ソース高濃度拡散層 １０４ Ｎ型高濃度拡散層 １０５ Ｐ型延長ドレイン拡散層 １０６ ショットキー障壁形成部 １０７ フィールド酸化膜 １０７’ フィールド酸化膜 １０８ ゲート電極 １０９ ゲート酸化膜 １１０ ドレイン電極 １１１ ソース電極 １１２ 層間絶縁膜 １２１ Ｐ型ドレイン高濃度拡散層 １５０ 横型絶縁ゲート型電界効果トランジスタ（Ｐ
ＭＯＳ） ２０１ Ｐ型半導体基板 ２０２ Ｎ型ウェル拡散層 ２０３ Ｐ型ソース高濃度拡散層 ２０４ Ｎ型高濃度拡散層 ２０５ Ｐ型延長ドレイン拡散層 ２０７ フィールド酸化膜 ２０７’ フィールド酸化膜 ２０８ ゲート電極 ２０９ ゲート酸化膜 ２１０ ドレイン電極 ２１１ ソース電極 ２１２ 層間絶縁膜 ２１３ 電子の流れ ２１４ 正孔の流れ ２２１ Ｐ型ドレイン高濃度拡散層 ２５０ 従来の横型絶縁ゲート型電界効果トランジス
タ（ＰＭＯＳ） ２６０ ＮＭＯＳ ２６１ 寄生バイポーラトランジスタ６４の動作によ
って流れる電流 ２６２ 駆動用半導体装置 ２６４ 寄生バイポーラトランジスタ ２６６ 高電位側電源端子 ２７０ 寄生ダイオード ２７１ 低電位側電源端子 ２７３、２７５、２７６ 出力端子 ２７４ 第ｉ番出力端子 ２７７ 充電電流 ２７８ 放電電流 ２７９ 高電位側電源線 ２８０ 低電位側電源線
ＯＳ） ６０ ＮＭＯＳ ６１ ＥＬディスプレイパネル ６２ 駆動用半導体装置 ６３ 高圧電源制御回路 ６４ 寄生バイポーラトランジスタ ６５ 高圧定電圧電源（１５０Ｖ） ６６ 高電位側電源端子 ６７ 画素に寄生する容量 ６８ 走査線電極 ６９ データ線電極 ７０ 寄生ダイオード ７１ 低電位側電源端子 ７３、７５、７６ 出力端子 ７４ 第ｉ番出力端子 ７７ 充電電流 ７８ 放電電流 ７９ 高電位側電源線 ８０ 低電位側電源線 １０１ Ｐ型半導体基板 １０２ Ｎ型ウェル拡散層 １０３ Ｐ型ソース高濃度拡散層 １０４ Ｎ型高濃度拡散層 １０５ Ｐ型延長ドレイン拡散層 １０６ ショットキー障壁形成部 １０７ フィールド酸化膜 １０７’ フィールド酸化膜 １０８ ゲート電極 １０９ ゲート酸化膜 １１０ ドレイン電極 １１１ ソース電極 １１２ 層間絶縁膜 １２１ Ｐ型ドレイン高濃度拡散層 １５０ 横型絶縁ゲート型電界効果トランジスタ（Ｐ
ＭＯＳ） ２０１ Ｐ型半導体基板 ２０２ Ｎ型ウェル拡散層 ２０３ Ｐ型ソース高濃度拡散層 ２０４ Ｎ型高濃度拡散層 ２０５ Ｐ型延長ドレイン拡散層 ２０７ フィールド酸化膜 ２０７’ フィールド酸化膜 ２０８ ゲート電極 ２０９ ゲート酸化膜 ２１０ ドレイン電極 ２１１ ソース電極 ２１２ 層間絶縁膜 ２１３ 電子の流れ ２１４ 正孔の流れ ２２１ Ｐ型ドレイン高濃度拡散層 ２５０ 従来の横型絶縁ゲート型電界効果トランジス
タ（ＰＭＯＳ） ２６０ ＮＭＯＳ ２６１ 寄生バイポーラトランジスタ６４の動作によ
って流れる電流 ２６２ 駆動用半導体装置 ２６４ 寄生バイポーラトランジスタ ２６６ 高電位側電源端子 ２７０ 寄生ダイオード ２７１ 低電位側電源端子 ２７３、２７５、２７６ 出力端子 ２７４ 第ｉ番出力端子 ２７７ 充電電流 ２７８ 放電電流 ２７９ 高電位側電源線 ２８０ 低電位側電源線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｘ 27/092 Ｇ０９Ｇ 3/28 Ｅ Ｈ０５Ｂ 33/08 Ｈ０１Ｌ 27/08 ３２１Ｅ 33/14 29/78 ３０１Ｓ Ｆターム(参考） 3K007 AB05 AB18 BA06 DA05 GA02 5C080 AA05 AA06 BB05 DD26 EE29 FF12 JJ02 JJ04 JJ06 5C094 AA22 BA27 BA31 CA19 DA13 DB02 EB02 FA01 FA02 FB12 FB14 FB15 GA10 5F040 DA02 DA20 DB03 DB09 DC01 EB11 EC24 ED09 EF02 EF14 EF18 EH01 EH02 EH07 EH10 EK01 5F048 AA05 AB04 AC03 BA01 BC03 BF02 BG01 BG12
Claims (14)
- 【請求項１】 第１導電型の半導体基板の表面部に形成
された第２導電型のウェル領域と、 前記ウェル領域に形成された前記第１導電型のソース領
域と、 前記ソース領域に接続されたソース電極と、 前記ウェル領域に形成された前記第１導電型のドレイン
領域と、 前記ドレイン領域に接続されたドレイン電極と、 前記ウェル領域上に形成され、前記ソース領域と前記ド
レイン領域に渡って延びるゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを具備
し、 前記ドレイン電極は、前記ドレイン領域以外の部分で前
記ウェル領域に接続されている横型絶縁ゲート型電界効
果トランジスタ。 - 【請求項２】 請求項１記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記ドレイン領域は、第１ドレイン拡散層と第２ドレイ
ン拡散層とを含む複数の拡散層からなる横型絶縁ゲート
型電界効果トランジスタ。 - 【請求項３】 請求項２記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記ドレイン電極は、前記第１ドレイン拡散層と前記第
２ドレイン拡散層の間において前記ウェル領域に接続さ
れている横型絶縁ゲート型電界効果トランジスタ。 - 【請求項４】 請求項１記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記ソース領域と前記ドレイン領域の間に形成されたフ
ィールド酸化膜を更に具備し、 前記ゲート絶縁膜は、前記フィールド酸化膜に接続さ
れ、 前記ソース領域は、前記フィールド酸化膜の下を延び前
記ゲート絶縁膜の下にまで延びている横型絶縁ゲート型
電界効果トランジスタ。 - 【請求項５】 請求項１記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記ドレイン電極は、第１、第２及び第３ドレイン電極
を有し、 前記第３ドレイン電極は、前記第１ドレイン電極と前記
第２ドレイン電極に接続され、 前記第１ドレイン電極及び前記第２ドレイン電極は、前
記ドレイン領域に接続され、 前記第３ドレイン電極は、前記ウェル領域上で前記第１
ドレイン電極及び前記第２ドレイン電極に接触すること
なく前記ドレイン領域以外の部分で前記ウェル領域に接
続されている横型絶縁ゲート型電界効果トランジスタ。 - 【請求項６】 請求項５記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記ドレイン領域は、第１ドレイン拡散層と第２ドレイ
ン拡散層とを含む複数の拡散層からなり、 前記第１ドレイン電極は、前記第１ドレイン拡散層に接
続され、 前記第２ドレイン電極は、前記第２ドレイン拡散層に接
続されている横型絶縁ゲート型電界効果トランジスタ。 - 【請求項７】 請求項６記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記第３ドレイン電極は、前記第１ドレイン拡散層と前
記第２ドレイン拡散層の間において前記ウェル領域に接
続されている横型絶縁ゲート型電界効果トランジスタ。 - 【請求項８】 請求項１記載の横型絶縁ゲート型電界効
果トランジスタにおいて、 前記横型絶縁ゲート型電界効果トランジスタは、容量性
負荷を駆動させる半導体装置として用いられる横型絶縁
ゲート型電界効果トランジスタ。 - 【請求項９】 第１導電型の半導体基板の表面部に形成
された第２導電型のウェル領域と、 第１横型絶縁ゲート型電界効果トランジスタと第２横型
絶縁ゲート型電界効果トランジスタとを具備し、 前記第１横型絶縁ゲート型電界効果トランジスタは、 前記ウェル領域に形成された前記第１導電型の第１ソー
ス領域と、 前記第１ソース領域に接続された第１ソース電極と、 前記ウェル領域に形成された前記第１導電型の第１ドレ
イン領域と、 前記第１ドレイン領域に接続された第１ドレイン電極
と、 前記ウェル領域上に形成され、前記第１ソース領域と前
記第１ドレイン領域に渡って延びる第１ゲート絶縁膜
と、 前記第１ゲート絶縁膜上に形成された第１ゲート電極と
を具備し、 前記第２横型絶縁ゲート型電界効果トランジスタは、 前記ウェル領域に形成された前記第１導電型の第２ソー
ス領域と、 前記第２ソース領域に接続された第２ソース電極と、 前記ウェル領域に形成された前記第１導電型の第２ドレ
イン領域と、 前記第２ドレイン領域に接続された第２ドレイン電極
と、 前記ウェル領域上に形成され、前記第２ソース領域と前
記第２ドレイン領域に渡って延びる第２ゲート絶縁膜
と、 前記第２ゲート絶縁膜上に形成された第２ゲート電極と
を具備し、 前記第１横型絶縁ゲート型電界効果トランジスタと前記
第２横型絶縁ゲート型電界効果トランジスタは、前記第
１ドレイン電極と前記第２ドレイン電極に接続された第
３ドレイン電極を共有し、 前記第３ドレイン電極は、前記第１及び第２ドレイン領
域以外の部分で前記ウェル領域に接続されている横型絶
縁ゲート型電界効果トランジスタ。 - 【請求項１０】 請求項９記載の横型絶縁ゲート型電界
効果トランジスタにおいて、 前記第３ドレイン電極は、前記ウェル領域上で前記第１
ドレイン電極及び前記第２ドレイン電極に接触すること
なく前記第１及び第２ドレイン領域以外の部分で前記ウ
ェル領域に接続されている横型絶縁ゲート型電界効果ト
ランジスタ。 - 【請求項１１】 請求項１０記載の横型絶縁ゲート型電
界効果トランジスタにおいて、 前記第１ドレイン領域は、第１ドレイン拡散層を含む複
数の拡散層からなり、 前記第２ドレイン領域は、第２ドレイン拡散層を含む複
数の拡散層からなり、 前記第１ドレイン電極は、前記第１ドレイン拡散層に接
続され、 前記第２ドレイン電極は、前記第２ドレイン拡散層に接
続されている横型絶縁ゲート型電界効果トランジスタ。 - 【請求項１２】 請求項１１記載の横型絶縁ゲート型電
界効果トランジスタにおいて、 前記第３ドレイン電極は、前記第１ドレイン拡散層と前
記第２ドレイン拡散層の間において前記ウェル領域に接
続されている横型絶縁ゲート型電界効果トランジスタ。 - 【請求項１３】 請求項９記載の横型絶縁ゲート型電界
効果トランジスタにおいて、 前記第１横型絶縁ゲート型電界効果トランジスタは、 前記第１ソース領域と前記第１ドレイン領域の間に形成
された第１フィールド酸化膜を更に具備し、 前記第１ゲート絶縁膜は、前記第１フィールド酸化膜に
接続され、 前記第１ソース領域は、前記第１フィールド酸化膜の下
を延び前記第１ゲート絶縁膜の下にまで延びており、 前記第２横型絶縁ゲート型電界効果トランジスタは、 前記第２ソース領域と前記第２ドレイン領域の間に形成
された第２フィールド酸化膜を更に具備し、 前記第２ゲート絶縁膜は、前記第２フィールド酸化膜に
接続され、 前記第２ソース領域は、前記第２フィールド酸化膜の下
を延び前記第２ゲート絶縁膜の下にまで延びている横型
絶縁ゲート型電界効果トランジスタ。 - 【請求項１４】（ａ） 第１導電型の半導体基板の表面
部に形成された第２導電型のウェル領域と、前記ウェル
領域に形成された前記第１導電型のソース領域と、前記
ソース領域に接続されたソース電極と、前記ウェル領域
に形成された前記第１導電型のドレイン領域と、前記ド
レイン領域に接続されたドレイン電極と、前記ウェル領
域上に形成され、前記ソース領域と前記ドレイン領域に
渡って延びるゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート電極とを具備し、前記ドレイン電極は、
前記ドレイン領域以外の部分で前記ウェル領域に接続さ
れている横型絶縁ゲート型電界効果トランジスタを提供
するステップと、（ｂ） 周期をもった第１電圧を前記
ソース電極に印加するステップと、（ｃ） 前記（ｂ）
のステップにて前記ソース電極に前記第１電圧が印加さ
れているとき、前記第１電圧とは異なる周期をもち前記
ゲート絶縁膜の直下に伝導チャネルを形成するための第
２電圧を前記ゲート電極に印加するステップとを具備す
る横型絶縁ゲート型電界効果トランジスタの駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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