DE212018000096U1 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung, umfassend
eine Halbleiterschicht mit einer ersten Hauptfläche auf einer ersten Seite und einer zweiten Hauptfläche auf einer anderen Seite;
eine Einheitszelle, die einen Diodenbereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt der ersten Hauptfläche der Halbleiterschicht ausgebildet ist, einen Well-Bereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtabschnitt der ersten Hauptfläche der Halbleiterschicht entlang einer Umfangskante des Diodenbereichs ausgebildet ist, und einen Bereich des ersten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt des Well-Bereichs ausgebildet ist, beinhaltet;
eine Gate-Elektrodenschicht, die dem Well-Bereich und dem Bereich des ersten Leitfähigkeitstyps durch eine Gate-Isolierschicht zugewandt ist; und
eine erste Hauptoberflächenelektrode, die den Diodenbereich und den Bereich des ersten Leitfähigkeitstyps auf der ersten Hauptfläche der Halbleiterschicht bedeckt und einen Schottky-Kontakt mit dem Diodenbereich und einen Ohmsche Kontakt mit dem Bereich des ersten Leitfähigkeitstyps bildet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung.
  • Hintergrund
  • 14 in der Patentliteratur 1 offenbart eine Halbleitervorrichtung mit einer SiC-Epitaxialschicht, in der ein Gate-Graben gebildet wird, und einer Schottky-Zelle und einer p-n-Diodenzelle, die in der SiC-Epitaxialschicht so ausgebildet sind, dass sie durch den Gate-Graben voneinander getrennt sind.
  • Diese Halbleitervorrichtung verwendet eine Schottky-Zelle, um eine Schottky-Barrierendiode zu bilden. Die Vorrichtung verwendet auch eine p-n Diodenzelle, um einen Metallisolator-Halbleiter-Feldeffekttransistor (MISFET) zu bilden.
  • In einer SiC-Epitaxialschicht wird eine Zellgruppe aus einer einzelnen Schottky-Zelle und einer Vielzahl von p-n Diodenzellen gebildet, die die eine Schottky-Zelle umgeben. Eine Vielzahl von Zellgruppen mit jeweils einer solchen Struktur sind in einem Matrixmuster in der SiC-Epitaxialschicht angeordnet.
  • Literaturliste
  • Patentliteratur
  • Patentliteratur 1: WO 2012/105611 A1 Zusammenfassung der Erfindung
  • Technisches Problem
  • Die gegenwärtigen Erfinder haben als Ergebnis ernsthafter Studien an der Halbleitervorrichtung gemäß Patentliteratur 1 festgestellt, dass es Raum gibt, den Leitfähigkeitsverlust einer Schottky-Barrierendiode zu reduzieren. Der Leitfähigkeitsverlust der Schottky-Barrierendiode nimmt ab, wenn die Steigerungsrate des Durchlassstroms mit der Steigerungsrate der Durchlassspannung steigt.
  • Die Halbleitervorrichtung nach Patentliteratur 1 weist eine Struktur auf, in der die Schottky-Zelle und die p-n-Diode getrennt voneinander ausgebildet sind. In dieser Struktur sind die Strompfade für die Schottky-Zelle und die Strompfade für die p-n-Diodenzelle in der Halbleiterschicht gestreut.
  • Aus diesem Grund führt auch eine Erhöhung der Durchlassspannung nicht wie erwartet zu einem Anstieg des Durchflusses. Dieses Problem führt zu einem negativen Effekt bei der Reduzierung des Leitfähigkeitsverlusts einer Schottky-Barrierendiode.
  • Dementsprechend gibt eine bevorzugte Ausführungsform der vorliegenden Erfindung eine Halbleitervorrichtung an, die eine Reduzierung des Leitfähigkeitsverlusts einer Schottky-Barrierendiode erreichen kann.
  • Lösung des Problems
  • Eine bevorzugte Halbleitervorrichtung beinhaltet eine Halbleiterschicht mit einer ersten Hauptfläche auf der einen Seite und einer zweiten Hauptfläche auf der anderen Seite, eine Einheitszelle, die einen Diodenbereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt der ersten Hauptfläche der Halbleiterschicht ausgebildet ist, einen Well-Bereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtabschnitt der ersten Hauptfläche der Halbleiterschicht entlang einer Umfangskante des Diodenbereichs ausgebildet ist, und einen ersten Bereich des ersten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt des Well-Bereichs gebildet ist, beinhaltet, eine Gate-Elektrodenschicht, die dem Well-Bereich und dem Bereich des ersten Leitfähigkeitstyps durch eine Gate-Isolierschicht zugewandt ist, und eine erste Hauptoberflächenelektrode, die den Diodenbereich und den ersten Bereich des ersten Leitfähigkeitstyps auf der ersten Hauptfläche der Halbleiterschicht bedeckt und einen Schottky-Kontakt mit dem Diodenbereich und einen Ohmsche Kontakt mit dem Bereich des ersten Leitfähigkeitstyps bildet.
  • Gemäß dieser Halbleitervorrichtung bildet eine erste Hauptoberflächenelektrode einen Schottky-Kontakt mit einem Diodenbereich und einen Ohmsche Kontakt mit einem Bereich des ersten Leitfähigkeitstyps eines Transistors. Dies bildet eine Schottky-Barrierendiode und einen Transistor mit isolierendem Gate in einer Einheitszelle.
  • Dementsprechend werden in einem Bereich direkt unter einer Einheitszelle in einer Halbleiterschicht Strompfade für eine Schottky-Barrierediode und Strompfade für einen Transistor gebildet. Dadurch ist es möglich, die Strompfade für die Schottky-Barrierendiode und die Strompfade für den Transistor vor einer Streuung in der Halbleiterschicht zu schützen. Da die Anstiegsrate des Durchflussstroms in Bezug auf die Anstiegsrate der Durchlassspannung erhöht werden kann, ist es folglich möglich, den Leitfähigkeitsverlust der Schottky-Barrierendiode zu reduzieren.
  • Die oben genannten und andere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung werden in den nachfolgend beschriebenen bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen deutlicher sichtbar.
  • Figurenliste
    • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs II, aus dem eine Struktur, die höher als die erste Hauptfläche der Halbleiterschicht liegt, entfernt ist.
    • 3 ist eine Schnittdarstellung entlang der Linie III-III in 2.
    • 4 ist eine vergrößerte Ansicht eines Hauptteils in 3.
    • 5 ist ein Schaltungsdiagramm, das die elektrische Struktur der Halbleitervorrichtung in 1 darstellt.
    • 6 ist eine Ansicht zur Erläuterung der Struktur einer Halbleitervorrichtung anhand eines Referenzbeispiels aus elektrischer Sicht.
    • 7 ist eine Ansicht zur Erläuterung der Struktur der Halbleitervorrichtung in 1 aus elektrischer Sicht.
    • 8 ist eine Grafik, die Messergebnisse der Strom-Spannungs-Kennlinien von SBDs darstellt.
    • 9 ist eine Ansicht, die eine Stromdichteverteilung in einem Hauptabschnitt der Halbleitervorrichtung in 1 zeigt, die durch Simulation erhalten wird.
    • 10 ist eine Draufsicht auf einen Abschnitt, der 2 entspricht und eine Struktur zeigt, wobei jede Einheitszelle ein Seitenverhältnis von „2“ aufweist.
    • 11 ist eine Draufsicht auf einen Abschnitt, der 2 entspricht und eine Struktur zeigt, wobei jede Einheitszelle ein Seitenverhältnis von „3“ aufweist.
    • 12 ist eine Grafik, die Messergebnisse der Strom-Spannungs-Kennlinien von SBDs darstellt.
    • 13 ist eine Draufsicht auf einen Abschnitt eines Vorrichtungsbildungsbereichs einer Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 14 ist eine Draufsicht auf einen Abschnitt eines Vorrichtungsbildungsbereichs einer Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 15 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 16 ist eine Draufsicht entsprechend 15, mit der Ausnahme, dass eine Oberflächenelektrode entfernt ist, um eine Struktur auf der ersten Hauptfläche einer Halbleiterschicht zu erklären.
    • 17 ist eine vergrößerte Ansicht eines in 16 dargestellten Bereichs XVII, aus dem eine Struktur, die höher als die erste Hauptfläche der Halbleiterschicht liegt, entfernt ist.
    • 18 ist eine Schnittansicht entlang der Linie XVIII-XVIII in 17.
    • 19 ist eine vergrößerte Ansicht einer Region XIX, die in 18 dargestellt ist.
    • 20 ist eine Grafik mit Verunreinigungskonzentrationsprofilen.
    • 21A ist eine Querschnittsansicht zur Erläuterung eines Beispiels für ein Verfahren zur Herstellung der in 15 dargestellten Halbleitervorrichtung.
    • 21B ist eine Schnittansicht, die einen Schritt zeigt, der 21A folgt.
    • 21C ist eine Schnittansicht, die einen Schritt zeigt, der 21B folgt.
    • 21D ist eine Schnittansicht, die einen Schritt zeigt, der 21C folgt.
    • 21E ist eine Schnittansicht, die einen Schritt zeigt, der 21D folgt.
    • 21F ist eine Schnittansicht, die einen Schritt zeigt, der 21E folgt.
    • 21G ist eine Schnittansicht, die einen Schritt zeigt, der 21F folgt.
    • 21H ist eine Schnittansicht, die einen Schritt zeigt, der 21G folgt.
    • 211 ist eine Schnittansicht, die einen Schritt zeigt, der 21H folgt.
    • 21J ist eine Schnittansicht, die einen Schritt zeigt, der 211 folgt.
    • 21K ist eine Schnittansicht, die einen Schritt zeigt, der 21J folgt.
    • 21L ist eine Schnittansicht, die einen Schritt zeigt, der 21K folgt.
    • 21M ist eine Schnittansicht, die einen Schritt zeigt, der 21L folgt.
    • 21N ist eine Schnittansicht, die einen Schritt zeigt, der 21M folgt.
    • 210 ist eine Schnittansicht, die einen Schritt zeigt, der 21N folgt.
    • 21P ist eine Schnittansicht, die einen Schritt zeigt, der 210 folgt.
    • 22 ist eine Schnittansicht eines Abschnitts, der 19 entspricht und eine Halbleitervorrichtung gemäß der fünften bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 23 ist eine Draufsicht, die einen Abschnitt eines Vorrichtungsbildungsbereichs einer Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
    • 24 ist eine Draufsicht, die einen Abschnitt eines Vorrichtungsbildungsbereichs einer Halbleitervorrichtung gemäß der siebten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
    • 25 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß der achten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 26 ist eine Draufsicht entsprechend 25, mit der Ausnahme, dass eine Oberflächenelektrode entfernt ist, um eine Struktur auf der ersten Hauptfläche einer Halbleiterschicht zu erklären.
    • 27 ist eine Schnittansicht eines Abschnitts, der 18 entspricht und eine Halbleitervorrichtung gemäß der neunten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 28 ist eine Draufsicht, die einen Abschnitt eines Vorrichtungsbildungsbereichs einer Halbleitervorrichtung gemäß der zehnten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
  • Beschreibung der Ausführungsbeispiele
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung 1 gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die Halbleitervorrichtung 1 beinhaltet eine Halbleiterschicht 2 in Form eines Chips. Die Halbleiterschicht 2 beinhaltet eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf der anderen Seite und vier Seitenflächen 5A, 5B, 5C und 5D, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 der Halbleiterschicht 2 sind in Draufsicht von der normalen Linienrichtung zu ihnen gesehen (im Folgenden einfach als „Draufsicht“ bezeichnet) in rechteckigen Formen ausgebildet. Die Seitenfläche 5A ist der Seitenfläche 5C zugewandt. Die Seitenfläche 5B ist der Seitenfläche 5D zugewandt.
  • In der Halbleiterschicht 2 sind ein Vorrichtungsbildungsbereich 6 und ein äußerer Bereich 7 angeordnet. Der Vorrichtungsbildungsbereich 6 ist ein Bereich, in dem eine Schottky-Barrierendiode (SBD) 8 und ein Metallisolator-Halbleiter-Feldeffekttransistor (MISFET) 9 als Beispiel für einen Transistor mit isoliertem Gate ausgebildet sind. Der Vorrichtungsbildungsbereich 6 wird auch als aktiver Bereich bezeichnet.
  • Der Vorrichtungsbildungsbereich 6 ist in einem zentralen Bereich der Halbleiterschicht 2 angeordnet, wobei ein Abstand von der Umfangskante der Halbleiterschicht 2 zu einem inneren Bereich der Halbleiterschicht 2 in der Draufsicht vorgesehen ist. In dieser bevorzugten Ausführungsform ist der Vorrichtungsbildungsbereich 6 mit einer rechteckigen Form mit vier Seiten parallel zu den Seitenflächen 5A bis 5D der Halbleiterschicht 2 in der Draufsicht ausgebildet.
  • Der äußere Bereich 7 ist als Bereich zwischen der Umfangskante der Halbleiterschicht 2 und der Umfangskantedes Vorrichtungsbildungsbereichs 6 eingestellt. Der äußere Bereich 7 ist in eine endlose Form (rechteckige Ringform) ausgebildet, die in der Draufsicht den Vorrichtungsbildungsbereich 6 umgibt.
  • Ein Verhältnis SE/SF einer ebenen Fläche SF des Vorrichtungsbildungsbereichs 6 in Bezug auf eine ebene Fläche SE der ersten Hauptfläche 3 der Halbleiterschicht 2 kann zwischen 70% und 85% (einschließlich) liegen. Die ebene Fläche SE der ersten Hauptfläche 3 der Halbleiterschicht 2 kann zwischen 16 mm2 und 25 mm2 (einschließlich) liegen. Eine Breite WO des äußern Bereichs 7 kann zwischen 0,1 mm und 0,3 mm (einschließlich) liegen. Die Breite WO des äußeren Bereichs 7 ist definiert durch die Breite des äußeren Bereichs 7 in einer Richtung senkrecht zur Ausdehnungsrichtung des äußeren Bereichs 7.
  • Auf der ersten Hauptfläche 3 der Halbleiterschicht 2 sind eine Gate-Elektrode 10 und eine Source-Elektrode 11 (erste Hauptfläche) ausgebildet. Die Gate-Elektrode 10 beinhaltet ein Gate-Pad 12 und einen Gate-Finger 13.
  • Das Gate-Pad 12 ist in der Draufsicht entlang einer beliebigen Seitenfläche (die Seitenfläche 5A in dieser bevorzugten Ausführungsform) ausgebildet. Das Gate-Pad 12 ist in der Draufsicht in einem zentralen Bereich der Seitenfläche 5A ausgebildet. In dieser bevorzugten Ausführungsform wird das Gate-Pad 12 aus dem äußeren Bereich 7 in den Vorrichtungsbildungsbereich 6 gezogen, um die Grenze zwischen dem äußeren Bereich 7 und dem Vorrichtungsbildungsbereich 6 zu überschreiten.
  • In dieser bevorzugten Ausführungsform ist das Gate-Pad 12 in der Draufsicht qudrilateral ausgebildet. Das Gate-Pad 12 kann entlang eines Eckabschnitts gebildet werden, der zwei der Seitenflächen 5A bis 5D verbindet, die sich in der Draufsicht entlang von Richtungen erstrecken, die sich schneiden (orthogonal).
  • Der Gate-Finger 13 wird streifenförmig aus dem Gate-Pad 12 herausgezogen, so dass er sich entlang der Umfangskante des Vorrichtungsbildungsbereichs 6 erstreckt. In dieser bevorzugten Ausführungsform ist der Gate-Finger 13 in einer endlosen Form („qudrilaterale Ringform“) ausgebildet, die den Vorrichtungsbildungsbereich 6 in der Draufsicht umgibt. Der Gate-Finger 13 kann geformt werden, um den Vorrichtungsbildungsbereich 6 aus drei Richtungen zu definieren.
  • Die Source-Elektrode 11 wird durch die Innenkante der Gate-Elektrode 10 in der Draufsicht zu einem C-förmigen Bereich geformt. In dieser bevorzugten Ausführungsform ist die Source-Elektrode 11 in der Draufsicht in C-Form entlang der Innenkante der Gate-Elektrode 10 ausgebildet.
  • Die Source-Elektrode 11 deckt den größten Teil des Vorrichtungsbildungsbereichs 6 ab. Die Source-Elektrode 11 kann eine Struktur mit einer Vielzahl von voneinander getrennten Elektrodenabschnitten aufweisen, wobei die Vielzahl von Elektrodenabschnitten den Vorrichtungsbildungsbereich 6 abdeckt.
  • In dieser bevorzugten Ausführungsform ist ein erster Bonddraht für ein Gate mit dem Gate-Pad 12 verbunden. Der erste Bonddraht kann ein Aluminiumdraht sein. In der bevorzugten Ausführungsform ist ein zweiter Bonddraht für einen Source-Anschluss mit der Source-Elektrode 11 verbunden. Der zweite Bonddraht kann ein Aluminiumdraht sein.
  • 2 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs II, aus dem eine Struktur, die höher als die erste Hauptfläche 3 der Halbleiterschicht 2 liegt, entfernt ist.
  • Bezugnehmend auf 2, sind im Vorrichtungsbildungsbereich 6 Einheitszellen 15 gebildet, die jeweils die SBD 8 und den MISFET 9 bilden. 2 zeigt ein Beispiel, in dem die Vielzahl von Einheitszellen 15 in einem Matrixmuster angeordnet sind.
  • Die Vielzahl von Einheitszellen 15 werden in Abständen entlang einer beliebigen ersten Richtung X und einer zweiten Richtung Y gebildet, die die erste Richtung X schneidet. Die erste Richtung X ist eine Richtung entlang beliebiger Seitenflächen (die Seitenflächen 5B und 5D in dieser bevorzugten Ausführungsform) der Seitenflächen 5A bis 5D der Halbleiterschicht 2. Die zweite Richtung Y ist eine Richtung entlang der Seitenflächen (die Seitenflächen 5A und 5C in dieser bevorzugten Ausführungsform) orthogonal zu den beliebigen Seitenflächen. In dieser bevorzugten Ausführungsform ist die zweite Richtung Y eine Richtung orthogonal zur ersten Richtung X.
  • Jede Einheitszelle 15 ist in der Draufsicht viereckig ausgebildet. Hier ist einSeitenverhältnis L2/L1 der Einheitszelle 15 „1“. Das Seitenverhältnis L2/L1 ist definiert durch das Verhältnis einer Länge L2 von einer Seite der Einheitszelle 15 entlang der zweiten Richtung Y zu einer Länge L1 von einer Seite der Einheitszelle 15 entlang der ersten Richtung X.
  • Das heißt, in dieser bevorzugten Ausführungsform ist die Einheitszelle 15 in der Draufsicht quadratisch ausgebildet. Die Länge L1 einer Seite und die Länge L2 einer Seite der Einheitszelle 15 können jeweils zwischen 5 µm und 15 µm (einschließlich) liegen (z.B. ca. 10 µm).
  • Ein erster Linienabschnitt 16, ein zweiter Linienabschnitt 17 und ein sich schneidender Abschnitt 18 sind auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Der erste Linienabschnitt 16, der zweite Linienabschnitt 17 und der sich schneidende Abschnitt 18 sind jeweils aus der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet, die von der Einheitszelle 15 freiliegend ist.
  • Der erste Linienabschnitt 16 erstreckt sich in einem Bereich zwischen der Vielzahl von Einheitszellen 15 entlang der ersten Richtung X und definiert einen Bereich zwischen der Vielzahl von Einheitszellen 15, die in der zweiten Richtung Y aneinandergrenzen. Der zweite Linienabschnitt 17 erstreckt sich in einem Bereich zwischen der Vielzahl von Einheitszellen 15 entlang der zweiten Richtung Y und definiert einen Bereich zwischen der Vielzahl von Einheitszellen 15, die in der ersten Richtung X aneinandergrenzen. Der sich schneidende Abschnitt 18 ist ein Abschnitt, in dem sich der erste Linienabschnitt 16 und der zweite Linienabschnitt 17 schneiden.
  • Eine Breite W1 des ersten Linienabschnitts 16 in der zweiten Richtung Y kann zwischen 0,8 µm und 3,0 µm (einschließlich) liegen. Eine Breite W2 des zweiten Linienabschnitts 17 in der ersten Richtung X kann zwischen 0, 8 µm und 3,0 µm (einschließlich) liegen.
  • Ein Verunreinigungsbereich 19 wird in einem Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 in jedem sich schneidenden Abschnitt 18 gebildet. Der Verunreinigungsbereich 19 reudziert das im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 erzeugte elektrische Feld, insbesondere zwischen den benachbarten Einheitszellen 15. Die Verunreinigungsbereiche 19 verhindern eine Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1.
  • In dieser bevorzugten Ausführungsform beinhaltet jeder Verunreinigungsbereich 19 einen p-artigen Verunreinigungsbereich oder einen p+-artigen Verunreinigungsbereich. Der Verunreinigungsbereich 19 bildet mit der Halbleiterschicht 2 einen pn-Übergangsabschnitt (eine n--artige Epitaxialschicht 22, die später beschrieben wird).
  • 3 ist eine Schnittdarstellungentlang der Linie III-III in 2. 4 ist eine vergrößerte Ansicht eines Hauptteils in 3. Die folgende Beschreibung bezieht sich bei Bedarf auch auf 2.
  • Unter Bezugnahme auf 3 weist die Halbleiterschicht 2 eine Mehrschichtstruktur auf, die ein n+-artiges Halbleitersubstrat 21 und die n--artige Epitaxialschicht 22 auf dem n+-artigen Halbleitersubstrat 21 beinhaltet. Die erste Hauptfläche3 der Halbleiterschicht 2 wird aus der n--artigen Epitaxialschicht 22 gebildet. Die zweite Hauptfläche 4 der Halbleiterschicht 2 ist aus dem n+-artigen Halbleitersubstrat 21 gebildet.
  • In dieser bevorzugten Ausführungsform enthält das n+-artige Halbleitersubstrat 21 einen Breitbandlückenhalbleiter. Das n+-artige Halbleitersubstrat 21 kann SiC-, Diamant- oder Nitridhalbleiter enthalten. Der Winkel des n+-artigen Halbleitersubstrats 21 kann 4° sein.
  • In dieser bevorzugten Ausführungsform enthält die n--artige Epitaxialschicht 22 einen Breitbandlückenhalbleiter. Die n--artige Epitaxialschicht 22 kann SiC-, Diamant- oder Nitridhalbleiter enthalten. SiC kann 4H-SiC sein. Ein Nitridhalbleiter kann GaN sein.
  • Die n--artige Epitaxialschicht 22 kann aus dem gleichen Material sein wie das für das n+-artige Halbleitersubstrat 21 verwendete Material. Die n--artige Epitaxialschicht 22 kann aus einem anderen Materialtyp gebildet werden als das für das n+-artige Halbleitersubstrat 21 verwendete.
  • Nachfolgend ist ein Beispiel, in dem sowohl das n+-artige Halbleitersubstrat 21 als auch die n--artige Epitaxialschicht 22 SiC (4H-SiC) enthalten. Das heißt, das n+-artige Halbleitersubstrat 21 weist eine Hauptfläche mit einem Versatz von 10° oder weniger in Bezug auf die Richtung <11-20> von der Ebene [0001] auf. Genauer gesagt, ist der Winkel 2° oder 4°.
  • Die n--artige Epitaxialschicht 22 wird durch epitaktisches Wachstum von SiC von der Hauptoberfläche des n+-artigen Halbleitersubstrats 21 gebildet. Dementsprechend weist die n--artige Epitaxialschicht 22 eine Hauptfläche mit einem Versatz von 10° oder weniger in Bezug auf die Richtung <11-20> von der Ebene [0001] auf. Genauer gesagt, ist der Winkel 2° oder 4°.
  • In dieser bevorzugten Ausführungsform wird die erste Richtung X auf eine Richtung orthogonal zur Richtung <11-20> und die zweite Richtung Y auf die Richtung <11-20> eingestellt. Dementsprechend sind die Vielzahl von Einheitszellen 15 in Intervallen entlang der Richtung <11-20> und der Richtung orthogonal zur Richtung <11-20> angeordnet.
  • Wenn die Vielzahl von Einheitszellen 15 entlang der Richtung <11-20> unter Verwendung eines 4H-SiC-Substrats mit einem Versatzwinkel von 10°C oder weniger angeordnet sind, weist die Vielzahl von Einheitszellen 15 nebeneinander die gleichen Beziehungen in Bezug auf das elektrische Feld und die kristalline Ausrichtung auf.
  • Die Durchbruchspannungsfestigkeit der Einheitszelle 15 nimmt aufgrund der lokalen elektrischen Feldkonzentration ab. Aus diesem Grund, wenn sich ein elektrisches Feld lokal auf eine gegebene Einheitszelle 15 der Vielzahl von Einheitszellen 15 konzentriert, limitiert die gegebene Einheitszelle 15 die Gesamtdurchbruchsspannungsfestigkeit der Vielzahl von Einheitszellen 15.
  • Dementsprechend ermöglicht das Anordnen der Vielzahl von Einheitszellen 15, so dass diese die gleichen Beziehungen in Bezug auf das elektrische Feld und die kristalline Ausrichtung haben, das Unterdrücken lokaler elektrischer Feldkonzentration auf einer gegebenen Einheitszelle 15 der Vielzahl von Einheitszellen 15. Dies kann die Durchbruchspannungsfestigkeit der jeweiligen Einheitszellen 15 weiter ausgleichen und damit eine Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1 unterdrücken.
  • Eine Drain-Elektrode 23 (zweite Hauptfläche) ist mit der zweiten Hauptfläche 4 der Halbleiterschicht 2 verbunden. Die Drain-Elektrode 23 bedeckt die zweite Hauptfläche 4 der Halbleiterschicht 2 und bildet mit dem n+-artigen Halbleitersubstrat 21 einen Ohmsche Kontakt.
  • In der Halbleiterschicht 2 ist das n+-artige Halbleitersubstrat 21 als niederohmiger Bereich (Drain-Bereich) ausgebildet. In der Halbleiterschicht 2 ist die n--artige Epitaxialschicht 22 als hochohmiger Bereich (Driftbereich) ausgebildet.
  • Die Dicke der n--artigen Epitaxialschicht 22 kann zwischen 5 µm und 30 µm (einschließlich) liegen. Eine Erhöhung der Dicke der n--artigen Epitaxialschicht 22 kann die Durchbruchspannung der Halbleitervorrichtung 1 verbessern.
  • So kann beispielsweise durch Einstellen der Dicke der n--artigen Epitaxialschicht 22 auf 5 µm oder mehr eine Durchbruchspannung von 600 V oder mehr erreicht werden. So kann beispielsweise durch Einstellen der Dicke der n--artigen Epitaxialschicht 22 auf 20 µm oder mehr eine Durchbruchspannung von 3.000 V oder mehr erreicht werden.
  • Bezugnehmend auf 2 und 3 sind die Vielzahl von Einheitszellen 15 im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet . Jede Einheitszelle 15 beinhaltet einen n--artigen Diodenbereich 24, einen p-artigen Well-Bereich 25, einen n+-artigen Source-Bereich 26 (Bereich des ersten Leitfähigkeitstyps) und einen p+-artigen Kontaktbereich 27.
  • Der n--artige Diodenbereich 24 ist im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Der n--artige Diodenbereich 24 ist in der Draufsicht viereckig ausgebildet. In dieser bevorzugten Ausführungsform wird der n--artige Diodenbereich 24 durch direkte Verwendung eines Teilbereichs der n--artigen Epitaxialschicht 22 gebildet. Dementsprechend weist der n--artige Diodenbereich 24 nahezu die gleiche n-artige Verunreinigungskonzentration auf wie die der n--artigen Epitaxialschicht 22.
  • Der n--artige Diodenbereich 24 kann durch weiteres Implantieren einer n-artigen Verunreinigung in den Oberflächenschichtabschnitt der n--artigen Epitaxialschicht 22 gebildet werden. In diesem Fall kann der Oberflächenschichtabschnitt des n--artigen Diodenbereichs 24 eine n-artige Verunreinigungskonzentration aufweisen, die höher ist als die der n--artigen Epitaxialschicht 22.
  • Ein Flächenverhältnis SD/SC einer ebenen Fläche SD des n--artigen Diodenbereichs 24 in Bezug auf eine ebene Fläche SC der Einheitszelle 15 kann zwischen 0,005 und 0,015 (einschließlich) liegen (z.B. etwa 0,01). Das Flächenverhältnis SD/SC wird im Folgenden als „das Flächenverhältnis SD/SC des n--artigen Diodenbereichs 24 in Bezug auf die Einheitszelle 15 bezeichnet.“
  • Ein Seitenverhältnis L4/L3 des n--artigen Diodenbereichs 24 kann „1“ oder mehr sein. Das Seitenverhältnis L4/L3 ist definiert durch das Verhältnis einer Länge L4 von einer Seite des n--artigen Diodenbereichs 24 entlang der zweiten Richtung Y in Bezug auf eine Länge L3 von einer Seite des n--artigen Diodenbereichs 24 entlang der ersten Richtung X.
  • In diesem Fall wird ein Beispiel gezeigt, in dem das Seitenverhältnis L4/L3 des n--artigen Diodenbereichs 24 „1“ ist, so dass der n-artige Diodenbereich 24 hier in der Draufsicht quadratisch ausgebildet ist. Die Längen L3 und L4 der Seiten des n--artigen Diodenbereichs 24 können jeweils zwischen 1 µm und 1,5 µm (einschließlich) liegen (z.B. etwa 1,2 µm).
  • Der p-artige Well-Bereich 25 ist im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 entlang der Umfangskante des n--artigen Diodenbereichs 24 ausgebildet. Genauer gesagt, ist der p-artige Well-Bereich 25 in einer endlosen Form („qudrilaterale Ringform“) ausgebildet, die den n--artigen Diodenbereich 24 in der Draufsicht umgibt.
  • Die äußere Umfangskante des p-artigen Well-Bereichs 25 bildet die äußere Umfangskante der Einheitszelle 15. Der p-artige Well-Bereich 25 bildet einen ersten p-n Übergang zwischen dem n--artigen Diodenbereich 24 und der n--artigen Epitaxialschicht 22.
  • In Bezug auf 4 bildet der erste p-n Übergang eine erste Diode 28 mit dem p-artigen Well-Bereich 25 als Anode und dem n--artigen Diodenbereich 24 (Drain-Elektrode 23) als Kathode.
  • Der n+-artige Source-Bereich 26 ist im Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. Der n+-artige Source-Bereich 26 weist eine n-artige Verunreinigungskonzentration auf, die höher ist als die des n--artigen Diodenbereichs 24.
  • Der n+-artige Source-Bereich 26 wird in Abständen von der inneren Umfangskante und der äußeren Umfangskante des p-artigen Well-Bereichs 25 gebildet. In dieser bevorzugten Ausführungsform wird in der Draufsicht der n+-artige Source-Bereich 26 in einer endlosen Form („quadrilaterale Ringform“) entlang des p-artigen Well-Bereichs 25 gebildet.
  • Der p+-artige Kontaktbereich 27 ist im Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. Der p+-artige Kontaktbereich 27 ist in einem Bereich zwischen dem n--artigen Diodenbereich 24 und dem n+-artigen Source-Bereich 26 im Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. Der p+-artige Kontaktbereich 27 weist eine p-artige Verunreinigungskonzentration auf, die höher ist als die des p-artigen Well-Bereichs 25.
  • In dieser bevorzugten Ausführungsform ist in der Draufsicht der p+-artige Kontaktbereich 27 in endloser Form („quadrilaterale Ringform“) entlang der inneren Umfangskante des p-artigen Well-Bereichs 25 ausgebildet. In dieser bevorzugten Ausführungsform ist der p+-artige Kontaktbereich 27 von der inneren Umfangskante des p-artigen Well-Bereichs 25 exponiert und bildet mit dem n--artigen Diodenbereich 24 einen zweiten pn-Übergangsabschnitt.
  • Unter Bezugnahme auf 4 beinhaltet der p+-artige Kontaktbereich 27 einen ersten Bereich 29 und einen zweiten Bereich 30. Der erste Bereich 29 des p+-artigen Kontaktbereichs 27 ist im p-artigen Well-Bereich 25 ausgebildet. Der zweite Bereich 30 des p+-artigen Kontaktbereichs 27 ist aus dem ersten Bereich 29 in den n--artigen Diodenbereich 24 gezogen.
  • Der zweite Bereich 30 des p+-artigen Kontaktbereichs 27 erstreckt sich über den Grenzbereich zwischen dem p-artigen Well-Bereich 25 und dem n--artigen Diodenbereich 24. Der zweite Bereich 30 des p+-artigen Kontaktbereichs 27 bildet mit dem n--artigen Diodenbereich 24 einen zweiten pn-Übergangsabschnitt. Der zweite pn-Übergangsabschnitt bildet eine zweite Diode 31 mit dem p+-artigen Kontaktbereich 27 als Anode und dem n--artigen Diodenbereich 24 (Drain-Elektrode 23) als Kathode.
  • Jede Einheitszelle 15 weist eine Schottky-Barrieren-(JBS)-Struktur auf. Die JBS-Struktur beinhaltet einen ersten pn-Übergangsabschnitt, der zwischen dem n--artige Diodenbereich 24 und dem p-artigen Well-Bereich 25 gebildet ist. Die JBS-Struktur weist auch einen zweiten pn-Übergangsabschnitt auf, der zwischen dem n--artigen Diodenbereich 24 und dem p+-artigen Kontaktbereich 27 gebildet ist.
  • Weiterhin wird im Oberflächenschichtabschnitt der n--artigen Epitaxialschicht 22 unter Verwendung jeder Einheitszelle 15 eine Sperrschicht-Feldeffekttransistor-(JFET)-Struktur gebildet.
  • Jede JFET-Struktur beinhaltet eine erste p-n-p-Struktur und eine zweite p-n-p-Struktur. Die erste p-n-p-Struktur wird aus dem ersten Linienabschnitt 16 der n--artigen Epitaxialschicht 22 und dem p-artigen Well-Bereich 25 angrenzend an die n--artige Epitaxialschicht 22 durch den ersten Linienabschnitt 16 gebildet. Die zweite p-n-p-Struktur wird aus dem zweiten Linienabschnitt 17 der n--artige Epitaxialschicht 22 und dem p-artigen Well-Bereich 25 angrenzend an die n--artige Epitaxialschicht 22 durch den zweiten Linienabschnitt 17 gebildet.
  • Unter Bezugnahme auf 3 ist auf der ersten Hauptfläche 3 der Halbleiterschicht 2 eine planare Gate-Struktur gebildet. Jede planare Gate-Struktur weist eine Mehrschichtstruktur auf, die eine Gate-Isolierschicht 32 und eine Gate-Elektrodenschicht 33 beinhaltet. In dieser bevorzugten Ausführungsform werden in der Draufsicht die planaren Gate-Strukturen in einem Gittermuster entlang der ersten Linienabschnitte 16 und der zweiten Linienabschnitte 17 gebildet.
  • Die Gate-Elektrodenschicht 33 ist elektrisch mit der Gate-Elektrode 10 verbunden. Die Gate-Elektrodenschicht 33 steht dem p-artigen Well-Bereich 25, dem n+-artige Source-Bereich 26 und der n--artigen Epitaxialschicht 22 durch die Gate-Isolierschicht 32 gegenüber.
  • Genauer gesagt, erstreckt sich die Gate-Elektrodenschicht 33 von Bereichen auf dem ersten Linienabschnitt 16, dem zweiten Linienabschnitt 17 und dem sich schneidenden Abschnitt 18 bis zu einem Bereich auf jeder Einheitszelle 15 und deckt selektiv den p-artigen Well-Bereich 25 und den n+-artige Source-Bereich 26 jeder Einheitszelle 15 ab.
  • Auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ist eine Isolierschicht 34 ausgebildet. Die Isolierschicht 34 bedeckt die Gate-Elektrodenschicht 33. Die Kontaktlöcher 35 sind selektiv in der Isolierschicht 34 ausgebildet, um die n--artigen Diodenbereiche 24, die n+-artigen Source-Bereiche 26 und die p+-artigen Kontaktbereiche 27 freizulegen.
  • Jede Source-Elektrode 11 ist auf der Isolierschicht 34 ausgebildet. Die Source-Elektrode 11 tritt von oberhalb der Isolierschicht 34 in das Kontaktloch 35 ein. Die Source-Elektrode 11 deckt zusammen den n-artigen Diodenbereich 24, den n+-artigen Source-Bereich 26 und den p+-artigen Kontaktbereich 27 in jeder Kontaktbohrung 35 ab.
  • Die Source-Elektrode 11 bildet mit dem n--artigen Diodenbereich 24 einen Schottky-Kontakt. Bezogen auf 4 bildet dies die SBD 8 mit der Source-Elektrode 11 als Anode und dem n--artigen Diodenbereich 24 (Drain-Elektrode 23) als Kathode.
  • Die Source-Elektrode 11 bildet einen Ohmsche Kontakt zwischen dem n+-artigen Source-Bereich 26 und dem p+-artigen Kontaktbereich 27. Dies bildet den MISFET 9 mit der Halbleiterschicht 2, dem p-artigen Well-Bereich 25, dem n+-artigen Source-Bereich 26, dem p+-artigen Kontaktbereich 27, der Gate-Isolierschicht 32, der Gate-Elektrode 10 (Gate-Elektrodenschicht 33), der Source-Elektrode 11 und der Drain-Elektrode 23.
  • 5 ist ein Schaltungsdiagramm, der die elektrische Struktur der Halbleitervorrichtung 1 der 1 darstellt.
  • Bezogen auf 5 beinhaltet die Halbleitervorrichtung 1 die SBD 8, den MISFET 9, die erste Diode 28 und die zweite Diode 31. Die SBD 8, die erste Diode 28 und die zweite Diode 31 bilden die Freilaufdiode des MISFET 9.
  • Die SBD 8 ist parallel zum MISFET 9 angeschlossen. Die Anode der SBD 8 ist mit der Source-Elektrode 11 des MISFET 9 verbunden. Die Kathode der SBD 8 ist mit der Drain-Elektrode 23 des MISFET 9 verbunden.
  • Die erste Diode 28 ist parallel zum MISFET 9 geschaltet. Die Anode der ersten Diode 28 ist mit der Source-Elektrode 11 des MISFET 9 verbunden. Die Kathode der ersten Diode 28 ist mit der Drain-Elektrode 23 des MISFET 9 verbunden.
  • Die zweite Diode 31 ist parallel zum MISFET 9 geschaltet. Die Anode der zweiten Diode 31 ist mit der Source-Elektrode 11 des MISFET 9 verbunden. Die Kathode der zweiten Diode 31 ist mit der Drain-Elektrode 23 des MISFET 9 verbunden.
  • Die Source-Elektrode 11 des MISFET 9 dient gleichzeitig als Anodenelektrode der SBD 8, der Anodenelektrode der ersten Diode 28 und der Anodenelektrode der zweiten Diode 31. Die Drain-Elektrode 23 des MISFET 9 dient gleichzeitig als Kathodenelektrode des SBD 8, der Kathodenelektrode der ersten Diode 28 und der Kathodenelektrode der zweiten Diode 31.
  • 6 ist eine Ansicht zur Erläuterung der Struktur einer Halbleitervorrichtung 41 aus elektrischer Sicht gemäß einem Referenzbeispiel. Im Folgenden werden nur Punkte beschrieben, die sich von der Halbleitervorrichtung 1 unterscheiden, und die Beschreibung der anderen Punkte entfällt.
  • Die Halbleitervorrichtung 41 gemäß dem Referenzbeispiel weist eine andere Struktur auf als die Halbleitervorrichtung 1, indem sie die Einheitszellen 15 nicht aufweist. Genauer gesagt, weist die Halbleitervorrichtung 41 gemäß dem Referenzbeispiel eine Struktur auf, in der SBD-Zellen 42 für die SBD 8 und eine MISFET-Zelle 43 für den MISFET 9 nebeneinander angeordnet sind.
  • In der SBD-Zelle 42 ist ein n--Diodenbereich 24 ausgebildet. In der MISFET-Zelle 43 werden ein p-artiger Well-Bereich 25, ein n+-artiger Source-Bereich 26 und ein p+-artiger Kontaktbereich 27 gebildet.
  • 6 zeigt eine durch Simulation erhaltene Stromdichteverteilung. Eine Spannung VGS zwischen einer Gate-Elektrode 10 und einer Source-Elektrode 11 war 18 V. Eine Spannung VDS zwischen einer Drain-Elektrode 23 und der Source-Elektrode 11 betrug 1 V.
  • In der Halbleitervorrichtung 41 gemäß dem Referenzbeispiel konzentrieren sich die Ströme auf die MISFET-Zellen 43. Dementsprechend werden Strompfade für die SBD-Zellen 42 und Strompfade für die MISFET-Zellen 43 in der Halbleiterschicht 2 gestreut. Darüber hinaus werden die gemeinsamen Abschnitte zwischen den Strompfaden für die SBD-Zellen 42 und den Strompfaden für die MISFET-Zellen 43 auf der unteren Teilseite der Halbleiterschicht 2 gebildet und sind relativ klein.
  • In der Halbleitervorrichtung 41 nach dem Referenzbeispiel wird daher auch das Erhöhen einer Durchlassspannung VF nicht wie erwartet eine Durchlassspannung IF erhöhen. Ein solches Problem führt zu einer negativen Auswirkung auf die Reduzierung des Leitungsverlustes der SBD 8.
  • 7 ist eine Ansicht zur Erläuterung der Struktur der Halbleitervorrichtung 1 aus elektrischer Sicht.
  • 7 zeigt eine Stromdichteverteilung der Halbleitervorrichtung 1, die durch Simulation erhalten wird. Die Spannung VGS zwischen der Gate-Elektrode 10 und der Source-Elektrode 11 betrug 18 V. Die Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 war 1 V.
  • Bezogen auf 7 sind die gemeinsamen Abschnitte zwischen den Strompfaden für die SBD 8 und den Strompfaden für die MISFETs 9 in der Halbleitervorrichtung 1 größer als die in der Halbleitervorrichtung 41 gemäß dem Referenzbeispiel.
  • Die Halbleitervorrichtung 1 weist eine Struktur auf, in der die MISFETs 9 und die SBD 8 unter Verwendung einer Einheitszelle 15 gebildet werden. Dementsprechend werden die Strompfade für die SBD 8 und die Strompfade für die MISFETs 9 in einem Bereich direkt unter der Einheitszelle 15 gebildet.
  • Dadurch kann die Streuung der Strompfade für die SBD 8 und der Strompfade für die MISFETs 9 in der Halbleiterschicht 2 unterdrückt werden. Darüber hinaus kann dies die Strompfade für die SBD 8 und die Strompfade für die MISFETs 9 miteinander verbinden. Die Steigerungsrate des Durchflussstroms IF kann somit gegenüber der Steigerungsrate der Vorwärtsspannung VF erhöht werden, wodurch eine Reduzierung des Leitfähigkeitsverlusts der SBD 8 erreicht wird.
  • 8 ist eine Grafik, die Messergebnisse der Strom-Spannungs-Kennlinien der SBDs 8 darstellt.
  • In 8 stellt die Ordinate einen Drainstrom ID [A] und die Abszisse eine Spannung VDS[V] zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 dar. Der Drainstrom ID ist gleichzeitig der Durchflussstrom IF in der SBD 8. Die Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 ist gleichzeitig die Vorwärtsspannung VF der SBD 8.
  • 8 zeigt eine erste Charakteristik A und eine zweite Charakteristik B. Die erste Charakteristik A stellt die Strom-Spannungs-Charakteristik der SBD 8 der Halbleitervorrichtung 1 dar. Die zweite Charakteristik B stellt die Strom-Spannungs-Charakteristik der SBD 8 der Halbleitervorrichtung 41 gemäß dem Referenzbeispiel dar.
  • Unter Bezugnahme auf die erste Charakteristik A und die zweite Charakteristik B ist die Steigerungsrate des Drainstroms ID in Bezug auf die Steigerungsrate der Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 höher als die Steigerungsrate des Drainstroms ID der zweiten Charakteristik B. Wie vorstehend beschrieben, konnte die Halbleitervorrichtung 1 einen geringeren Leitfähigkeitsverlust als der der Halbleitervorrichtung 41 gemäß dem Referenzbeispiel erreichen.
  • Darüber hinaus weist jede Einheitszelle 15 gemäß der Halbleitervorrichtung 1 eine JBS-Struktur auf, die den ersten pn-Übergangsabschnitt beinhaltet, der zwischen dem p-artigen Well-Bereich 25 und dem n--artigen Diodenbereich 24 gebildet ist. Dementsprechend kann eine erste Sperrschicht, die sich vom ersten pn-Übergangsabschnitt erstreckt, die Konzentration von Strömen und elektrischen Feldern im n--artigen Diodenbereich 24 unterdrücken.
  • Zusätzlich zum ersten pn-Übergangsabschnitt beinhaltet diese JBS-Struktur weiterhin den zweiten pn-Übergangsabschnitt, der zwischen dem p+-artigen Kontaktbereich 27 und dem n--artigen Diodenbereich 24 gebildet ist. Dementsprechend kann eine zweite Sperrschicht, die sich vom zweiten pn-Übergangsabschnitt erstreckt, auch die Konzentration von Strömen und elektrischen Feldern im n--artigen Diodenbereich 24 unterdrücken.
  • Insbesondere ist der zweite pn-Übergangsabschnitt im Grenzbereich zwischen dem n--artigen Diodenbereich 24 und dem zweiten Bereich 30 des p+-artigen Kontaktbereichs 27 ausgebildet. Dadurch kann sich die zweite Sperrschicht zuverlässig vom zweiten pn-Übergangsabschnitt aus erstrecken. Dadurch ist es möglich, die Konzentration von Strömen und elektrischen Feldern im n--artigen Diodenbereich 24 ordentlich zu unterdrücken.
  • 9 ist eine Ansicht, die eine Stromdichteverteilung in einem Hauptabschnitt der Halbleitervorrichtung 1 in 1 darstellt, die durch Simulation erhalten wird. Die Spannung VGS zwischen der Gate-Elektrode 10 und der Source-Elektrode 11 betrug 18 V. Die Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 war 1 V.
  • Unter Bezugnahme auf 9 ist die Halbleitervorrichtung 1 zwar konfiguriert, um die Konzentration von Strömen und elektrischen Feldern durch die Verwendung der JBS-Struktur zu unterdrücken, die Ströme konzentrieren sich jedoch immer noch auf den n--artigen Diodenbereich 24. Das heißt, offensichtlich, dass in dem n--artigen Diodenbereich 24 die Konzentration der Ströme einen Widerstandswert erhöht.
  • Im n--artigen Diodenbereich 24 kann daher den Leitfähigkeitsverlust der SBD 8 offensichtlich weiter reduziert werden, indem ein durch die Konzentration von Strömen verursachter Widerstandsanstieg unterdrückt und der Stromfluss erleichtert wird.
  • Basierend auf der obigen Idee wurde die Strom-Spannungs-Kennlinie der SBD 8 bei der Einstellung des Seitenverhältnisses L2/L1 und dergleichen mit Bezug auf die in 2 dargestellte Einheitszelle 15 berücksichtigt.
  • 10 ist eine Draufsicht auf einen Abschnitt gemäß der 2 und zeigt eine Struktur mit dem Seitenverhältnis L2/L1 der Einheitszelle 15 von „2“. Das Seitenverhältnis L2/L1 von „2“ bedeutet, dass das Seitenverhältnis L2/L1 doppelt so groß ist wie das Seitenverhältnis L2/L1 (= „1“) der in 2 dargestellten Einheitszelle 15.
  • Genauer gesagt, bezogen auf 10, ist jede Einheitszelle 15 in der Draufsicht rechteckig ausgebildet. Jede Einheitszelle 15 ist vorzugsweise in einer rechteckigen Form ausgebildet, die sich entlang der zweiten Richtung Y, d.h. der Richtung <11-20> erstreckt. Eine solche Struktur kann die lokale elektrische Feldkonzertation auf der Einheitszelle 15 unterdrücken und ist daher wirksam bei der Unterdrückung einer Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1.
  • Die Länge L1 einer kurzen Seite der Einheitszelle 15 kann zwischen 5 µm und 15 µm (einschließlich) liegen (z.B. etwa 12 µm). Die Länge L2 einer langen Seite der Einheitszelle 15 kann zwischen 10 µm und 30 µm (einschließlich) liegen (z.B. etwa 24 µm).
  • Der n--artige Diodenbereich 24 ist in der Draufsicht rechteckig ausgebildet. Das Flächenverhältnis SD/SC des n--artigen Diodenbereichs 24 in Bezug auf die Einheitszelle 15 kann zwischen 0,05 und 0,06 (einschließlich) liegen (z.B. etwa 0,055).
  • Die Länge L3 einer kurzen Seite des n--artigen Diodenbereichs 24 kann zwischen 1 µm und 1,5 µm (einschließlich) liegen (z.B. etwa 1,2 µm) . Die Länge L4 einer langen Seite des n--artigen Diodenbereichs 24 kann zwischen 10 µm und 15 µm (einschließlich) liegen (z.B. etwa 13,2 µm). Hinsichtlich nur der Verhältnisse ist das Seitenverhältnis L4/L3 des n--artigen Diodenbereichs 24 größer als das Seitenverhältnis L2/L1 der Einheitszelle 15.
  • 11 ist eine Draufsicht auf einen Abschnitt gemäß 2 und zeigt eine Struktur mit dem Seitenverhältnis L2/L1 der Einheitszelle 15 von „3“. Das Seitenverhältnis L2/L1 von „3“ zeigt an, dass das Seitenverhältnis L2/L1 das Dreifache des Seitenverhältnisses L2/L1 (= „1“) der in 2 dargestellten Einheitszelle 15 ist.
  • Genauer gesagt, bezogen auf 11, ist jede Einheitszelle 15 in der Draufsicht in einer rechteckigen Form gebildet. Jede Einheitszelle 15 ist vorzugsweise in einer rechteckigen Form ausgebildet, die sich entlang der zweiten Richtung Y, d.h. der Richtung <11-20> erstreckt. Eine solche Struktur kann die lokale elektrische Feldkonzertation auf der Einheitszelle 15 unterdrücken und ist daher wirksam bei der Unterdrückung einer Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1.
  • Die Länge L1 einer kurzen Seite der Einheitszelle 15 kann zwischen 5 µm und 15 µm (einschließlich) liegen (z.B. etwa 12 µm). Die Länge L2 einer langen Seite der Einheitszelle 15 kann zwischen 15 µm und 45 µm (einschließlich) liegen (z.B. etwa 36 µm).
  • Der n--artige Diodenbereich 24 ist in der Draufsicht rechteckig ausgebildet. Das Flächenverhältnis SD/SC des n--artigen Diodenbereichs 24 in Bezug auf die Einheitszelle 15 kann zwischen 0,065 und 0,0075 (einschließlich) liegen (z.B. etwa 0,07).
  • Die Länge L3 einer kurzen Seite des n--artigen Diodenbereichs 24 kann zwischen 1 µm und 1,5 µm (einschließlich) liegen (z.B. etwa 1,2 µm) . Die Länge L4 einer langen Seite des n--artigen Diodenbereichs 24 kann zwischen 20 µm und 30 µm (einschließlich) liegen (z.B. etwa 25,2 µm). Hinsichtlich nur der Verhältnisse ist das Seitenverhältnis L4/L3 des n--artigen Diodenbereichs 24 größer als das Seitenverhältnis L2/L1 der Einheitszelle 15.
  • 12 ist eine Grafik, die Messergebnisse der Strom-Spannungs-Kennlinien der SBD 8 darstellt. In 12 stellt die Ordinate einen Drainstrom ID[A] und die Abszisse eine Spannung VDS[V] zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 dar. Der Drainstrom ID ist gleichzeitig der Durchflussstrom IF in der SBD 8. Die Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 ist gleichzeitig die Vorwärtsspannung VF der SBD 8.
  • 12 zeigt neben einer ersten Charakteristik A und einer zweiten Charakteristik B eine dritte Charakteristik C und eine vierte Charakteristik D (siehe auch 8).
  • Die dritte Charakteristik C zeigt die Strom-Spannungs-Charakteristik der SBD 8 der Halbleitervorrichtung 1 einschließlich der Einheitszelle 15, deren Seitenverhältnis L2/L1 „2“ ist (siehe auch 10). Die vierte Charakteristik D zeigt die Strom-Spannungs-Charakteristik der SBD 8 der Halbleitervorrichtung 1 einschließlich der Einheitszelle 15, deren Seitenverhältnis L2/L1 „3“ ist (siehe auch 11).
  • Unter Bezugnahme auf die erste Charakteristik A und die dritte Charakteristik C ist die Steigerungsrate des Drainstroms ID in Bezug auf die Steigerungsrate der Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 gemäß der dritte Charakteristik höher als die Steigerungsrate des Drainstroms ID gemäß der ersten Charakteristik A.
  • Unter Bezugnahme auf die erste Charakteristik A und die vierte Charakteristik D ist die Steigerungsrate des Drainstroms ID in Bezug auf die Steigerungsrate der Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 gemäß der vierte Charakteristik D höher als die Steigerungsrate des Drainstroms ID gemäß der ersten Charakteristik A.
  • Unter Bezugnahme auf die dritte Charakteristik C und die vierteCharakteristik D weist die Steigerungsrate des Drainstroms ID in Bezug auf die Steigerungsrate der Spannung VDS zwischen der Drain-Elektrode 23 und der Source-Elektrode 11 keinen großen Unterschied zwischen der dritten Charakteristik C und der vierten Charakteristik D auf.
  • Die erste Charakteristik A, die dritte Charakteristik C und die vierte Charakteristik D deuteten an, dass die Erhöhung des Seitenverhältnisses L2/L1 der Einheitszelle 15 in der Lage war, die Steigerungsrate des Drainstroms ID in Bezug auf die Steigerungsrate der Spannung VDS zwischen der Drain-Elektrode 23 und der Quellelektrode 11 zu verbessern. Das heißt, es wurde festgestellt, dass die Erhöhung des Seitenverhältnisses L2/L1 der Einheitszelle 15 den Leitfähigkeitsverlust der SBD 8 reduzieren konnte.
  • Andererseits ist die Steigerungsrate des Drainstroms ID der vierten Charakteristik D in Bezug auf die dritte Charakteristik C kleiner als die Steigerungsrate des Drainstroms ID der dritten Charakteristik C in Bezug auf die erste Charakteristik A. Dementsprechend wurde festgestellt, dass das Seitenverhältnis L2/L1 eine eigene Obergrenze hatte.
  • Das Seitenverhältnis L2/L1 der Einheitszelle 15 kann in einem Bereich zwischen „1“ und „4“ (einschließlich) eingestellt werden. Das Flächenverhältnis SD/SC des n--artigen Diodenbereichs 24 zur Einheitszelle 15 kann in einem Bereich zwischen 0,005 und 0,01 (einschließlich) eingestellt werden.
  • Durch die Kombination des Seitenverhältnisses L2/L1 in dem Bereich mit dem Flächenverhältnis SD/SC in dem Bereich kann eine Reduzierung des Leitfähigkeitsverlusts der SBD 8 erreicht und damit der Freiheitsgrad im Design erhöht werden.
  • 13 ist eine Draufsicht auf einen Abschnitt eines Vorrichtungsbildungsbereichs 6 einer Halbleitervorrichtung 51 gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Im Folgenden bezeichnen die gleichen Referenzziffern von Bestandteilen der oben beschriebenen Struktur der Halbleitervorrichtung 1, die gleichen Bestandteile einer entsprechenden Struktur, und eine Beschreibung dieser Struktur entfällt.
  • Wie in 13 dargestellt, beinhaltet eine Vielzahl von Einheitszellen 15 in dieser bevorzugten Ausführungsform eine Vielzahl von Einheitszellen 15A, die jeweils ein relativ großes Seitenverhältnis L2/L1 und eine Vielzahl von Einheitszellen 15B, die jeweils ein relativ kleines Seitenverhältnis L2/L1 aufweisen.
  • Die Vielzahl der Einheitszelles 15A erstreckt sich jeweils in Streifenform entlang der zweiten Richtung Y, also der Richtung <11-20>. Das Seitenverhältnis L2/L1 jeder der Vielzahl von Einheitszellen 15A ist „2“ Das heißt, die in 11 dargestellten Einheitszellen 15 werden als die Vielzahl der Einheitszellen 15A verwendet.
  • Eine solche Struktur kann die lokale elektrische Feldkonzentration auf jeder Einheitszelle 15 unterdrücken und ist daher wirksam bei der Unterdrückung einer Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1. Die Vielzahl der Einheitszelle 15A sind in der Draufsicht in einem gestaffelten Muster statt in einem matrix Muster angeordnet.
  • Das Seitenverhältnis L2/L1 jeder der Einheitszellen 15B ist kleiner als „2“ Die Vielzahl von Einheitszellen 15B sind entlang der Umfangskante eines Vorrichtungsbildungsbereichs 6 ausgebildet. Die Vielzahl von Einheitszellen 15B kann in einem Bereich gebildet werden, der durch die Umfangskante des Vorrichtungsbildungsbereichs 6 und die Vielzahl von Einheitszellen 15A definiert ist.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 51 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 1 beschrieben sind. Darüber hinaus werden die Vielzahl von Einheitszellen 15B in den Bereichen gebildet, die durch die Umfangskante des Vorrichtungsbildungsbereichs 6 und die Vielzahl von Einheitszellen 15A definiert sind. Dadurch kann die Vielzahl der Einheitszellen 15A und 15B im Vorrichtungsbildungsbereich 6 ohne Verschwendung gebildet werden und somit die Strompfade entsprechend erhöhen.
  • 14 ist eine Draufsicht, die einen Abschnitt eines Vorrichtungsbildungsbereichs 6 einer Halbleitervorrichtung 52 gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen Bestandteile der Struktur der Halbleitervorrichtung 1 die gleichen Bestandteile einer entsprechenden Struktur und eine Beschreibung der Struktur entfällt.
  • Wie in 14 dargestellt, sind eine Vielzahl von Einheitszellen 15 entlang der zweiten Richtung Y, d.h. der Richtung <11-20> angeordnet, so dass sie miteinander verbunden sind.</11-20> Dadurch bilden eine Vielzahl von (zwei oder mehr) Einheitszellen 15 eine lineare Zelle 53, die sich in Streifenform entlang der zweiten Richtung Y erstreckt. Diese Struktur kann die lokale elektrische Feldkonzentration auf der linearen Zelle 53 unterdrücken und ist daher wirksam, um eine Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1 zu unterdrücken.
  • Die Vielzahl der linearen Zellen 53 kann in Intervallen entlang der ersten Richtung X angeordnet werden. 14 zeigt eine Struktur unter Verwendung der in 11 dargestellten Einheitszellen 15, wobei das Seitenverhältnis L2/L1 „2“ ist.
  • Ein p-artiger Well-Bereich 25 der einen und/oder der anderen der Einheitszellen 15, die entlang der zweiten Richtung Y aneinandergrenzen, ist zwischen einer Vielzahl von n--artigen Diodenbereichen 24, die entlang der zweiten Richtung Y aneinandergrenzen, angeordnet. Jede lineare Zelle 53 weist eine Struktur auf, in der die Vielzahl von n--artigen Diodenbereichen 24 in Abständen entlang der zweiten Richtung Y angeordnet sind.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 52 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 1 beschrieben sind.
  • Die Vielzahl von Einheitszellen 15 kann entlang der ersten Richtung X anstelle der zweiten Richtung Y angeordnet werden, um miteinander verbunden zu sein. Dementsprechend kann die Vielzahl von Einheitszellen 15 eine lineare Zelle bilden, die sich entlang der ersten Richtung X erstreckt. Darüber hinaus kann eine Vielzahl von linearen Zellen mit jeweils einer solchen Struktur in Abständen entlang der zweiten Richtung Y angeordnet werden.
  • 15 ist eine Draufsicht auf eine Halbleitervorrichtung 61 gemäß der vierten bevorzugten Ausführungsform der vorliegenden Erfindung. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen Bestandteile der Struktur der Halbleitervorrichtung 1 die gleichen Bestandteile einer entsprechenden Struktur und eine Beschreibung der Struktur entfällt.
  • Die Halbleitervorrichtung 61 beinhaltet eine Halbleiterschicht 2 in Form eines Chips. Die Halbleiterschicht 2 beinhaltet eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf der anderen Seite und vier Seitenflächen 5A, 5B, 5C und 5D, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 sind in der Draufsicht aus der normalen Linienrichtung zu ihnen (im Folgenden einfach als „Draufsicht“ bezeichnet) in vierseitigen Formen ausgebildet. Die Seitenfläche 5A ist der Seitenfläche 5C zugewandt. Die Seitenfläche 5B ist der Seitenfläche 5D zugewandt.
  • In der Halbleiterschicht 2 sind ein Vorrichtungsbildungsbereich 6 und ein äußerer Bereich 7 angeordnet. Der Vorrichtungsbildungsbereich 6 ist ein Bereich, in dem eine SBD 8 und ein MISFET 9 gebildet werden. Der Vorrichtungsbildungsbereich 6 wird auch als aktiver Bereich bezeichnet.
  • Der Vorrichtungsbildungsbereich 6 ist in einem zentralen Bereich der Halbleiterschicht 2 angeordnet, wobei ein Abstand von der Umfangskante der Halbleiterschicht 2 zu einem inneren Bereich der Halbleiterschicht 2 in der Draufsicht vorgesehen ist. In dieser bevorzugten Ausführungsform ist der Vorrichtungsbildungsbereich 6 so eingestellt, dass er eine vierseitige Form mit vier Seiten parallel zu den Seitenflächen 5A bis 5D der Halbleiterschicht 2 in der Draufsicht aufweist.
  • Der äußere Bereich 7 ist als Bereich zwischen der Umfangskante der Halbleiterschicht 2 und der Umfangskante des Vorrichtungsbildungsbereichs 6 ausgebildet. Der äußere Bereich 7 ist in einer endlosen Form (qudrilaterale Ringform) um den Vorrichtungsbildungsbereich 6 in der Draufsicht angeordnet.
  • Ein Verhältnis SE/SF einer ebenen Fläche SF des Vorrichtungsbildungsbereichs 6 in Bezug auf eine ebene Fläche SE der ersten Hauptfläche 3 der Halbleiterschicht 2 kann zwischen 70% und 85% (einschließlich) liegen. Die ebene Fläche SE der ersten Hauptfläche 3 der Halbleiterschicht 2 kann zwischen 16 mm2 und 25 mm2 (einschließlich) liegen. Eine Breite WO des äußern Bereichs 7 kann zwischen 0,1 mm und 0,3 mm (einschließlich) liegen. Die Breite WO des äußeren Bereichs 7 ist definiert durch die Breite des äußeren Bereichs 7 in einer Richtung senkrecht zur Erstreckungsrichtung des äußerern Bereichs 7.
  • Auf der ersten Hauptfläche 3 der Halbleiterschicht 2 sind eine Gate-Elektrode 10 und eine Source-Elektrode 11 (erste Hauptfläche) ausgebildet. Der Übersichtlichkeit halber zeigt 15 die Gate-Elektrode 10 und die Source-Elektrode 11 durch Schraffierung. Die Gate-Elektrode 10 beinhaltet ein Gate-Pad 12, einen Gate-Finger 13 und eine Gate-Leitung 62.
  • Das Gate-Pad 12 ist in der Draufsicht entlang einer beliebigen Seitenfläche (die Seitenfläche 5A in dieser bevorzugten Ausführungsform) ausgebildet. Das Gate-Pad 12 ist in der Draufsicht in einem zentralen Bereich der Seitenfläche 5A ausgebildet. In dieser bevorzugten Ausführungsform wird das Gate-Pad 12 aus dem äußeren Bereich 7 in den Vorrichtungsbildungsbereich 6 gezogen, um die Grenze zwischen dem äußeren Bereich 7 und dem Vorrichtungsbildungsbereich 6 zu überschreiten.
  • In dieser bevorzugten Ausführungsform ist das Gate-Pad 12 in der Draufsicht qudrilateral ausgebildet. Das Gate-Pad 12 kann entlang eines Eckabschnitts gebildet werden, der zwei der Seitenflächen 5A bis 5D verbindet, die sich in der Draufsicht entlang von Richtungen erstrecken, die sich schneiden (orthogonal).
  • Der Gate-Finger 13 wird streifenförmig aus dem Gate-Pad 12 herausgezogen, so dass er sich entlang der Umfangskante des Vorrichtungsbildungsbereichs 6 erstreckt. In dieser bevorzugten Ausführungsform ist der Gate-Finger 13 in einer endlosen Form („qudrilaterale Ringform“) ausgebildet, die den Vorrichtungsbildungsbereich 6 in der Draufsicht umgibt. Der Gate-Finger 13 kann geformt werden, um den Vorrichtungsbildungsbereich 6 aus drei Richtungen zu teilen.
  • Die Gate-Leitung 62 ist von einem vorderen Endabschnitt des Gate-Pad 12 zu einem zentralen Abschnitt des Vorrichtungsbildungsbereichs 6 gezogen. In dieser bevorzugten Ausführungsform ist die Gate-Leitung 62 in Streifenform ausgebildet, die sich in Draufsicht linear von dem Gate-Pad 12 zur Seitenfläche 5C der Halbleiterschicht 2 erstreckt.
  • Die Source-Elektrode 11 wird durch die Innenkante der Gate-Elektrode 10 in der Draufsicht zu einem C-förmigen Bereich geformt. In dieser bevorzugten Ausführungsform ist die Source-Elektrode 11 in der Draufsicht in C-Form entlang der Innenkante der Gate-Elektrode 10 ausgebildet.
  • Die Source-Elektrode 11 deckt den größten Teil des Vorrichtungsbildungsbereichs 6 ab. Die Source-Elektrode 11 kann eine Struktur mit einer Vielzahl von voneinander getrennten Elektrodenabschnitten aufweisen, wobei die Vielzahl von Elektrodenabschnitten den Vorrichtungsbildungsbereich 6 abdeckt.
  • In dieser bevorzugten Ausführungsform ist ein erster Bonddraht für ein Gate mit dem Gate-Pad 12 verbunden. Der erste Bonddraht kann ein Aluminiumdraht sein. In der bevorzugten Ausführungsform ist ein zweiter Bonddraht für einen Source-Anschluss mit der Source-Elektrode 11 verbunden. Der zweite Bonddraht kann ein Aluminiumdraht sein.
  • 16 ist eine Draufsicht entsprechend 15, mit der Ausnahme, dass die Gate-Elektrode 10 und die Source-Elektrode 11 entfernt werden, was der Erklärung einer Struktur auf der ersten Hauptfläche 3 der Halbleiterschicht 2 dient.
  • Auf der ersten Hauptfläche 3 der Halbleiterschicht 2 sind eine Gate-Pad-Schicht 63, eine Gate-Finger-Schicht 64 und eine Gate-Leitung-Schicht 65 ausgebildet. Der Übersichtlichkeit halber zeigt 16 die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Gate-Leitung-Schicht 65 durch Schraffur.
  • Die Gate-Pad-Schicht 63 ist in einem Bereich direkt unter dem Gate-Pad 12 ausgebildet. Die Gate-Pad-Schicht 63 ist elektrisch mit der Gate-Pad 12 verbunden. Obwohl nicht dargestellt, ist das Gate-Pad 12 über ein in der Isolierschicht 34 ausgebildetes Kontaktloch elektrisch mit der Gate-Pad-Schicht 63 verbunden.
  • In dieser bevorzugten Ausführungsform ist die Gate-Pad-Schicht 63 aus dem äußeren Bereich 7 in den Vorrichtungsbildungsbereich 6 gezogen, um die Grenze zwischen dem äußeren Bereich 7 und dem Vorrichtungsbildungsbereich 6 zu überschreiten. In dieser bevorzugten Ausführungsform ist die Gate-Pad-Schicht 63 in der Draufsicht viereckig ausgebildet.
  • Die Gate-Finger-Schicht 64 ist in einem Bereich direkt unter dem Gate-Finger 13 ausgebildet. Die Gate-Finger-Schicht 64 ist elektrisch mit dem Gate-Finger 13 verbunden. Obwohl nicht dargestellt, ist der Gate-Finger 13 über ein in der Isolierschicht 34 ausgebildetes Kontaktloch mit der Gate-Finger-Schicht 64 elektrisch verbunden. Die Gate-Finger-Schicht 64 ist streifenförmig aus der Gate-Pad-Schicht 63 herausgezogen, so dass sie sich entlang der Umfangskante des Vorrichtungsbildungsbereich 6 erstreckt.
  • In dieser bevorzugten Ausführungsform ist die Gate-Finger-Schicht 64 in endloser Form („qudrilaterale Ringform“) ausgebildet, die den Vorrichtungsbildungsbereich 6 in der Draufsicht umgibt. Die Gate-Finger-Schicht 64 kann gebildet werden, um den Vorrichtungsbildungsbereich 6 aus drei Richtungen zu teilen .
  • Die Gate-Leitung-Schicht 65 ist in einem Bereich direkt unter der Gate-Leitung 62 ausgebildet. Die Gate-Leitung-Schicht 65 ist elektrisch mit der Gate-Leitung 62 verbunden. Obwohl nicht dargestellt, ist die Gate-Leitung 62 über ein in der Isolierschicht 34 ausgebildetes Kontaktloch mit der Gate-Leitung-Schicht 65 elektrisch verbunden.
  • Die Gate-Leitung-Schicht 65 ist von einem vorderen Endabschnitt der Gate-Pad-Schicht 63 zu einem zentralen Abschnitt des Vorrichtungsbildungsbereichs 6 gezogen. In dieser bevorzugten Ausführungsform ist die Gate-Leitung-Schicht 65 in Streifenform ausgebildet, die sich in der Draufsicht linear von der Gate-Pad-Schicht 63 zur Seitenfläche 5C der Halbleiterschicht 2 erstreckt.
  • Eine Gate-Elektrodenschicht 33 (planare Gatestruktur) wird in einem C-förmigen Bereich gebildet, der durch die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Gate-Leitung-Schicht 65 definiert ist. In dieser bevorzugten Ausführungsform werden die Gate-Elektrodenschichten 33 in der Draufsicht in einem Gittermuster gebildet.
  • 16 zeigt die Gate-Elektrodenschichten 33 durch Linien in einem Gittermuster. Die Gate-Elektrodenschichten 33 sind aus der Gate-Pad-Schicht 63, der Gate-Finger-Schicht 64 und der Gate-Leitung-Schicht 65 herausgezogen.
  • Die Gate-Elektrodenschichten 33 sind über die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Gate-Leitung-Schicht 65 elektrisch mit dem Gate-Pad 12, dem Gate-Finger 13 und der Gate-Leitung 62 verbunden.
  • 17 ist eine vergrößerte Ansicht eines in 16 dargestellten Bereichs XVII, aus dem die Struktur über der ersten Hauptfläche 3 der Halbleiterschicht 2 entfernt ist.
  • Unter Bezugnahme auf 17 werden die die SBDs 8 und MISFETs 9 bildenden Einheitszellen 15 im Vorrichtungsbildungsbereich 6 gebildet. 17 zeigt ein Beispiel, in dem die Vielzahl von Einheitszellen 15 in einem Matrixmuster angeordnet sind.
  • Die Vielzahl von Einheitszellen 15 werden in Abständen entlang einer beliebigen ersten Richtung und einer zweiten Richtung Y gebildet, die die erste Richtung X schneidet. Die erste Richtung X ist eine Richtung entlang einer beliebigen Seitenfläche (die Seitenfläche 5B oder 5D in dieser bevorzugten Ausführungsform) der Seitenflächen 5A bis 5D der Halbleiterschicht 2. Die zweite Richtung Y ist eine Richtung entlang von Seitenflächen (die Seitenfläche 5A oder 5C in dieser bevorzugten Ausführungsform) orthogonal zur beliebigen einen Seitenfläche. In dieser bevorzugten Ausführungsform ist die zweite Richtung Y eine Richtung orthogonal zur ersten Richtung X.
  • Jede Einheitszelle 15 ist in der Draufsicht viereckig ausgebildet. Die Einheitszelle 15 weist einen nach außen gekrümmten Eckabschnitt 15a in konvexer Form in der Draufsicht auf. Dies ermöglicht es, die Konzentration der elektrischen Felder auf dem Eckabschnitt 15a der Einheitszelle 15 zu entspannen.
  • Ein Seitenverhältnis L2/L1 der Einheitszelle 15 kann einen Wert von „1“ oder mehr annehmen (z.B. zwischen „1“ und „4“ (einschließlich)), wie in den 10 und 11 beschrieben. Das Folgende ist ein Fall, in dem das Seitenverhältnis „1“ ist. Das Seitenverhältnis L2/L1 ist definiert durch das Verhältnis einer Länge L2 von einer Seite der Einheitszelle 15 entlang der zweiten Richtung Y zu einer Länge L1 von einer Seite der Einheitszelle 15 entlang der ersten Richtung X.
  • In dieser bevorzugten Ausführungsform ist die Einheitszelle 15 in der Draufsicht quadratisch ausgebildet. Die Länge L1 einer Seite und die Länge L2 einer Seite der Einheitszelle 15 können jeweils zwischen 5 µm und 15 µm (einschließlich) liegen (z.B. ca. 10 µm).
  • Ein erster Linienabschnitt 16, ein zweiter Linienabschnitt 17 und ein sich schneidender Abschnitt 18 sind auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Der erste Linienabschnitt 16, der zweite Linienabschnitt 17 und der sich schneidende Abschnitt 18 sind jeweils aus der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet, die von der Einheitszelle 15 freiliegend ist.
  • Der erste Linienabschnitt 16 erstreckt sich in einem Bereich zwischen der Vielzahl von Einheitszellen 15 entlang der ersten Richtung X und definiert einen Bereich zwischen der Vielzahl von Einheitszellen 15, die in der zweiten Richtung Y aneinandergrenzen. Der zweite Linienabschnitt 17 erstreckt sich in einem Bereich zwischen der Vielzahl von Einheitszellen 15 entlang der zweiten Richtung Y und definiert einen Bereich zwischen der Vielzahl von Einheitszellen 15, die in der ersten Richtung X aneinandergrenzen. Der sich schneidende Abschnitt 18 ist ein Abschnitt, in dem sich der erste Linienabschnitt 16 und der zweite Linienabschnitt 17 schneiden.
  • Eine Breite W1 des ersten Linienabschnitts 16 in der zweiten Richtung Y kann zwischen 0,8 µm und 3,0 µm (einschließlich) liegen (z.B. etwa 1,2 µm). Eine Breite W2 des zweiten Linienabschnitts 17 in der ersten Richtung X kann zwischen 0,8 µm und 3,0 µm (einschließlich) liegen (z.B. etwa 1,2 µm).
  • Ein Verunreinigungsbereich 19 wird in einem Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 in jedem sich schneidenden Abschnitt 18 gebildet. Der Verunreinigungsbereich 19 entspannt das im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 erzeugte elektrische Feld, insbesondere zwischen den benachbarten Einheitszellen 15. Die Verunreinigungsbereiche 19 unterdrücken eine Reduzierung der Durchbruchspannung der Halbleitervorrichtung 61.
  • In dieser bevorzugten Ausführungsform beinhaltet jeder Verunreinigungsbereich 19 einen p-artigen Verunreinigungsbereich oder einen p+-artigen Verunreinigungsbereich. Der Verunreinigungsbereich 19 bildet mit der Halbleiterschicht 2 einen pn-Übergangsabschnitt (eine n--artige Epitaxialschicht 22, die später beschrieben wird). Der Verunreinigungsbereich 19 weist einen nach außen gekrümmten Eckabschnitt 19a in konvexer Form in der Draufsicht auf.
  • Der Verunreinigungsbereich 19 überlappt die Einheitszelle 15 am Schnittbereich 18. Insbesondere überlappt der Eckabschnitt 19a des Verunreinigungsbereichs 19 den Eckabschnitt 15a der Einheitszelle 15. Genauer gesagt, überlappen die vier Eckabschnitte 19a eines Verunreinigungsbereichs 19 die Eckabschnitte 15a der vier aneinandergrenzenden Einheitszellen 15. Dies kann die Konzentration der elektrischen Felder auf dem Eckabschnitt 15a jeder Einheitszelle 15 ordentlich entspannen.
  • 18 ist eine Schnittansicht entlang der Linie XVIII-XVIII in 17. 19 ist eine vergrößerte Ansicht eines Bereichs XIX, der in 18 dargestellt ist. Die folgende Beschreibung bezieht sich bei Bedarf auch auf 17.
  • Unter Bezugnahme auf 18 weist die Halbleiterschicht 2 eine Mehrschichtstruktur auf, die ein n+-artiges Halbleitersubstrat 21 und die n--artige Epitaxialschicht 22, die auf dem n+-artigen Halbleitersubstrat 21 ausgebildet ist, beinhaltet. Die erste Hauptfläche 3 der Halbleiterschicht 2 wird aus der n--artigen Epitaxialschicht 22 gebildet. Die zweite Hauptfläche 4 der Halbleiterschicht 2 ist aus dem n+-artigen Halbleitersubstrat 21 gebildet.
  • In dieser bevorzugten Ausführungsform enthält das n+-artige Halbleitersubstrat 21 einen Breitbandlückenhalbleiter. Das n+-artige Halbleitersubstrat 21 kann SiC-, Diamant- oder Nitridhalbleiter enthalten. Der Off-Winkel des n+-artigen Halbleitersubstrats 21 kann 4 °sein.
  • In dieser bevorzugten Ausführungsform enthält die n--artige Epitaxialschicht 22 einen Breitbandlückenhalbleiter. Die n--artige Epitaxialschicht 22 kann SiC-, Diamant- oder Nitridhalbleiter enthalten. SiC kann 4H-SiC sein. Ein Nitridhalbleiter kann GaN sein.
  • Die n--artige Epitaxialschicht 22 kann aus dem gleichen Material sein wie das für das n+-artige Halbleitersubstrat 21 verwendete Material. Die n--artige Epitaxialschicht 22 kann aus einem anderen Materialtyp gebildet werden als das für das n+-artige Halbleitersubstrat 21 verwendete. Nachfolgend ein Beispiel, in dem sowohl das n+-artige Halbleitersubstrat 21 als auch die n--artige Epitaxialschicht 22 SiC (4H-SiC) enthalten.
  • Das heißt, das n+-artige Halbleitersubstrat 21 weist eine Hauptfläche mit einem Versatz von 10° oder weniger in Bezug auf die Richtung <11-20> von der Ebene [0001] auf. Genauer gesagt, ist der Off-Winkel 2° oder 4°.
  • Die n--artige Epitaxialschicht 22 wird durch epitaktisches Wachstum von SiC von der Hauptoberfläche des n+-artigen Halbleitersubstrats 21 gebildet. Dementsprechend weist die n--artige Epitaxialschicht 22 eine Hauptfläche mit einem Versatz von 10° oder weniger in Bezug auf die Richtung <11-20> von der Ebene [0001] auf. Genauer gesagt, ist der Winkel 2° oder 4°.
  • In dieser bevorzugten Ausführungsform wird die erste Richtung X auf eine Richtung orthogonal zur Richtung <11-20> gesetzt und die zweite Richtung Y auf die Richtung <11-20> gesetzt. Dementsprechend sind die Vielzahl von Einheitszellen 15 in Abständen entlang der Richtung <11-20> und der Richtung orthogonal zur Richtung <11-20> angeordnet.
  • Wenn die Vielzahl von Einheitszellen 15 entlang der Richtung <11-20> unter Verwendung eines 4H-SiC-Substrats mit einem Versatzwinkel von 10°C oder weniger angeordnet sind, weist die Vielzahl von Einheitszellen 15 nebeneinander die gleichen Beziehungen in Bezug auf das elektrische Feld und die kristalline Ausrichtung auf.
  • Die Durchbruchspannungsfestigkeit der Einheitszelle 15 nimmt aufgrund der lokalen elektrischen Feldkonzentration ab. Aus diesem Grund, wenn sich ein elektrisches Feld lokal auf eine gegebene Einheitszelle 15 der Vielzahl von Einheitszellen 15 konzentriert, limitiert die gegebene Einheitszelle 15 die Gesamtdurchbruchsspannungsfestigkeit der Vielzahl von Einheitszellen 15.
  • Dementsprechend ermöglicht das Anordnen der Vielzahl von Einheitszellen 15, so dass diese die gleichen Beziehungen in Bezug auf das elektrische Feld und die kristalline Ausrichtung haben, das Unterdrücken lokaler elektrischer Feldkonzentration auf einer gegebenen Einheitszelle 15 der Vielzahl von Einheitszellen 15. Dies kann die Durchbruchspannungsfestigkeit der jeweiligen Einheitszellen 15 weiter ausgleichen und damit eine Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1 unterdrücken.
  • Eine Drain-Elektrode 23 (zweite Hauptfläche) ist mit der zweiten Hauptfläche 4 der Halbleiterschicht 2 verbunden. Die Drain-Elektrode 23 bedeckt die zweite Hauptfläche 4 der Halbleiterschicht 2 und bildet mit dem n+-artigen Halbleitersubstrat 21 einen ohmschen Übergang.
  • In der Halbleiterschicht 2 ist das n+-artige Halbleitersubstrat 21 als niederohmiger Bereich (Drain-Bereich) ausgebildet. In der Halbleiterschicht 2 ist die n--artige Epitaxialschicht 22 als hochohmiger Bereich (Driftbereich) ausgebildet.
  • Die Dicke der n--artigen Epitaxialschicht 22 kann zwischen 5 µm und 70 µm (einschließlich) liegen. Eine Erhöhung der Dicke der n--artigen Epitaxialschicht 22 kann die Durchbruchspannung der Halbleitervorrichtung 61 verbessern.
  • So kann beispielsweise durch Einstellen der Dicke der n--artigen Epitaxialschicht 22 auf 5 µm oder mehr eine Durchbruchspannung von 600 V oder mehr erreicht werden. So kann beispielsweise durch Einstellen der Dicke der n--artigen Epitaxialschicht 22 auf 20 µm oder mehr eine Durchbruchspannung von 3.000 V oder mehr erreicht werden. So kann beispielsweise durch Einstellen der Dicke der n--artigen Epitaxialschicht auf 40 µm oder mehr eine Durchbruchspannung von 6.000 V oder mehr erreicht werden.
  • Bezugnehmend auf 17 bis 19, is die Vielzahl von Einheitszellen 15 im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Ein Aussparungsabschnitt 71, der in Richtung der zweiten Hauptfläche 4 der Halbleiterschicht 2 vertieft ist, ist in der Oberfläche jeder Einheitszelle 15 ausgebildet.
  • Das heißt, die Vielzahl von Aussparungsabschnitten 71 sind in der ersten Hauptfläche 3 der Halbleiterschicht 2 in Abständen in einem Matrixmuster entlang der ersten Richtung X und der zweiten Richtung Y angeordnet. Die Einheitszellen 15 sind entlang der Aussparungsabschnitte 71 ausgebildet. Die Tiefe jedes Aussparungsabschnitts 71 kann zwischen 0,5 µm und 5 µm (einschließlich) liegen.
  • Jeder Aussparungsabschnitt 71 weist eine Seitenwand 72, eine Bodenwand 73 und einen Kantenabschnitt 74 auf, der die Seitenwand 72 mit der Bodenwand 73 verbindet. In dieser bevorzugten Ausführungsform ist der Aussparungsabschnitt 71 mit einer qudrilateralen Form mit vier Seiten parallel zu den jeweiligen Seiten der Einheitszelle 15 in der Draufsicht ausgebildet.
  • Die Bodenwand 73 des Aussparungsabschnitts 71 weist eine Oberflächenrauhigkeit Zr auf, die gleich oder größer ist als die Oberflächenrauhigkeit Zs der ersten Hauptfläche 3 der Halbleiterschicht 2 (Zr ≥Zs). Insbesondere ist die Oberflächenrauheit Zr der Bodenwand 73 des Aussparungsabschnitts 71 höher als die Oberflächenrauheit Zs der ersten Hauptfläche 3 der Halbleiterschicht 2 (Zr > Zs). Die Oberflächenrauhigkeiten Zr und Zs können jeweils eine arithmetische Durchschnittsrauhigkeit sein.
  • Ein n--artiger Diodenbereich 24, ein p-artiger Well-Bereich 25, ein n+-artiger Source-Bereich 26 und ein p+-artiger Kontaktbereich 27, die jede Einheitszelle 15 bilden, sind in der Bodenwand 73 des Aussparungsabschnitts 71 ausgebildet.
  • Der n--artige Diodenbereich 24 ist in einem zentralen Abschnitt der Bodenwand 73 des Aussparungsabschnitts 71 ausgebildet. Der n--artige Diodenbereich 24 ist in der Draufsicht viereckig ausgebildet. Der n--artige Diodenbereich 24 weist einen nach außen gekrümmten Eckabschnitt 24a in konvexer Form in der Draufsicht auf.
  • In dieser bevorzugten Ausführungsform wird der n--artige Diodenbereich 24 durch direkte Verwendung eines Teilbereichs der n--artigen Epitaxialschicht 22 gebildet. Dementsprechend weist der n--artige Diodenbereich 24 nahezu die gleiche n-artige Verunreinigungskonzentration auf wie die der n--artigen Epitaxialschicht 22.
  • Der n--artige Diodenbereich 24 kann durch weiteres Implantieren einer n-artigen Verunreinigung in einen Oberflächenschichtabschnitt der n--artigen Epitaxialschicht 22 gebildet werden. In diesem Fall kann der Oberflächenschichtabschnitt des n--artigen Diodenbereichs 24 eine n-artige Verunreinigungskonzentration aufweisen, die höher ist als die der n--artigen Epitaxialschicht 22.
  • Ein Flächenverhältnis SD/SC einer ebenen Fläche SD des n--artigen Diodenbereichs 24 in Bezug auf eine ebene Fläche SC der Einheitszelle 15 kann zwischen 0,005 und 0,015 (einschließlich) liegen (z.B. etwa 0,01).
  • Ein Seitenverhältnis L4/L3 des n--artigen Diodebereichs 24 kann „1.“ sein. Das Seitenverhältnis L4/L3 ist definiert durch das Verhältnis einer Länge L4 von einer Seite des n--artigen Diodenbereichs 24 entlang der zweiten Richtung Y zu einer Länge L3 von einer Seite des n--artigen Diodenbereichs 24 entlang der ersten Richtung X.
  • Das heißt, in dieser bevorzugten Ausführungsform ist der n--artige Diodenbereich 24 in der Draufsicht quadratisch ausgebildet. Die Länge L3 einer Seite und die Länge L4 einer Seite des n--artigen Diodenbereichs 24 können jeweils zwischen 0, 8 µm und 3, 0 µm (einschließlich) liegen (z.B. etwa 1,2 µm).
  • Die Durchbruchspannung der Halbleiterschicht 2 wird durch die Breite (die Länge L3 oder L4) des schmalsten Abschnitts des n--artigen Diodenbereichs 24 und die Breite W1 des ersten Linienabschnitts 16 oder die Breite W2 des zweiten Linienabschnitts 17 begrenzt. Dementsprechend ist die Breite (die Länge L3 oder L4) eines engsten Abschnitts des n--artigen Diodenbereichs 24 vorzugsweise fast gleich der Breite W1 des ersten Linienabschnitts 16 oder der Breite W2 des zweiten Linienabschnitts 17.
  • Wenn beispielsweise der n--artige Diodenbereich 24 gegenüber dem ersten Linienabschnitt 16 und dem zweiten Linienabschnitt 17 klein ist, wird die Durchbruchspannung der Halbleiterschicht 2 durch den n--artigen Diodenbereich 24 begrenzt. Im Gegensatz dazu wird die Durchbruchspannung der Halbleiterschicht 2 durch den ersten Linienabschnitt 16 und/oder den zweiten Linienabschnitt 17 begrenzt, wenn der erste Linienabschnitt 16 und/oder der zweite Linienabschnitt 17 im Verhältnis zum n--artigen Diodenbereich 24 klein ist.
  • Dementsprechend ist es durch Bilden des schmalsten Abschnitts des n--artigen Diodenbereichs 24 möglich, den n--artigen Diodenbereich 24 und den ersten Leitungsabschnitt 16 oder den zweiten Leitungsabschnitt 17 zu unterdrücken, um die Breite (die Länge L3 oder L4) des schmalsten Abschnitts nahezu gleich der Breite W1 des ersten Linienabschnitts 16 und die Breite W2 des zweiten Linienabschnitt 17 zu machen.
  • Der p-artige Well-Bereich 25 ist entlang der Umfangskante des n--artigen Diodenbereichs 24 an der Bodenwand 73 des Aussparungsabschnitts 71 ausgebildet. Genauer gesagt, ist der p-artige Well-Bereich 25 in einer endlosen Form („qudrilaterale Ringform“) ausgebildet, die den n--artigen Diodenbereich 24 an der Bodenwand 73 des Aussparungsabschnitts 71 umgibt.
  • Der p-artige Well-Bereich 25 erstreckt sich von der Bodenwand 73 des Aussparungsabschnitts 71 und bedeckt die Seitenwand 72 über den Kantenabschnitt 74. Das heißt, die Bodenwand 73 des Aussparungsabschnitts 71 liegt näher an der ersten Hauptfläche 3 der Halbleiterschicht 2 als ein Bodenabschnitt des p-artigen Well-Bereichs 25.
  • Die äußere Umfangskante des p-artigen Well-Bereichs 25 bildet die äußere Umfangskante der Einheitszelle 15. Dementsprechend weist der p-artige Well-Bereich 25 einen nach außen gekrümmten Eckabschnitt 25a in konvexer Form in der Draufsicht auf. Der Eckabschnitt 25a des p-artigen Well-Bereichs 25 entspricht dem Eckabschnitt 15a der Einheitszelle 15. Dies ermöglicht es, die Konzentration der elektrischen Felder auf dem Eckabschnitt 25a des p-artigen Well-Bereichs zu entspannen.
  • Der untere Abschnitt des p-artigen Well-Bereichs 25 ist parallel zur ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Das heißt, der untere Abschnitt des p-artigen Well-Bereichs 25 ist parallel zur Ebene [0001] der Halbleiterschicht 2 ausgebildet. Diese Struktur kann aufgrund der Kristalleigenschaften die Konzentration der elektrischen Felder auf dem p-artigen Well-Bereich 25 entspannen.
  • Der p-artige Well-Bereich 25 bildet einen pn-Übergangsabschnitt zwischen dem n--artigen Diodenbereich 24 und der n--artigen Epitaxialschicht 22. Dieser pn-Übergangsabschnitt bildet die erste Diode 28 mit dem p-artigen Well-Bereich 25 als Anode und dem n--artigen Diodenbereich 24 (Drain-Elektrode 23) als Kathode.
  • Der n+-artige Source-Bereich 26 ist im Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. Der n+-artige Source-Bereich 26 weist eine n-artige Verunreinigungskonzentration auf, die höher ist als die des n--artigen Diodenbereichs 24.
  • Der n+-artige Source-Bereich 26 wird in Abständen von der inneren Umfangskante und der äußeren Umfangskante des p-artigen Well-Bereichs 25 an der Bodenwand 73 des Aussparungsabschnitts 71 gebildet. Der n+-artige Source-Bereich 26 erstreckt sich von der Bodenwand 73 des Aussparungsabschnitts 71 und bedeckt die Seitenwand 72 über den Kantenabschnitt 74.
  • In dieser bevorzugten Ausführungsform wird der n+-artige Source-Bereich 26 in einer endlosen Form („quadrilaterale Ringform“) entlang des p-artigen Well-Bereichs 25 in der Draufsicht gebildet. Der n+-artige Source-Bereich 26 weist einen nach außen gekrümmten Eckabschnitt 26a in konvexer Form in der Draufsicht auf.
  • Der p+-artige Kontaktbereich 27 ist in einem Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. Der p+-artige Kontaktbereich 27 weist eine höhere p-artige Verunreinigungskonzentration auf als der p-artige Well-Bereich 25.
  • Der p+-artige Kontaktbereich 27 ist im Bereich zwischen der inneren Umfangskante des p-artigen Well-Bereichs 25 und dem n+-artigen Source-Bereich 26 an der Bodenwand 73 des Aussparungsabschnitts 71 ausgebildet. Der Grenzbereich zwischen dem p+-artigen Kontaktbereich 27 und dem n+-artigen Source-Bereich 26 ist in Kontakt mit der Bodenwand 73 des Aussparungsabschnitts 71.
  • In dieser bevorzugten Ausführungsform ist der p+-artige Kontaktbereich 27 in endloser Form („quadrilaterale Ringform“) entlang der inneren Umfangskante des p-artigen Well-Bereichs 25 in der Draufsicht ausgebildet. Der p+-artige Kontaktbereich 27 weist einen nach außen gekrümmten Eckabschnitt 27a in konvexer Form in der Draufsicht auf.
  • 20 ist ein Diagramm, das die Verunreinigungskonzentrationsprofile des p-artigen Well-Bereichs 25, des n+-artigen Source-Bereich 26 und des p+-artigen-Kontaktbereichs 27 darstellt. Unter Bezugnahme auf 20 stellt die Ordinate die Verunreinigungskonzentration[cm-3] dar, und die Abszisse die Tiefe [µm] der ersten Hauptfläche 3 der Halbleiterschicht 2.
  • 20 zeigt eine erste Kurve L1, eine zweite Kurve L2 und eine dritte Kurve L3. Die erste Kurve L1 stellt das Verunreinigungskonzentrationsprofil des p-artigen Well-Bereichs 25 dar. Die zweite Kurve L2 stellt das Verunreinigungskonzentrationsprofil des n+-artigen Source-Bereichs 26 dar. Die dritte Kurve L3 stellt die Verunreinigungskonzentration dar, die für den p+-artigen Kontaktbereich 27 profiliert ist.
  • Bezogen auf die erste Kurve L1 hat die p-artige Verunreinigungskonzentration des p-artigen Well-Bereichs 25 ihren Spitzenwert (Maximalwert) in einem Mittelabschnitt in Tiefenrichtung. Die p-artige Verunreinigungskonzentration des p-artigen Well-Bereichs 25 nimmt vom Spitzenwert in Richtung der ersten Hauptfläche 3 und der zweiten Hauptfläche 4 der Halbleiterschicht 2 ab.
  • Unter Bezugnahme auf die erste Kurve L2 ist die n-artrige Verunreinigungskonzentration des n+-artigen Source-Bereich 26 höher als die p-artige Verunreinigungskonzentration des p-artigen Well-Bereichs 25. Die n-artige Verunreinigungskonzentration des n+-artigen Source-Bereichs 26 weist ein Konzentrationsprofil auf, das von der ersten Hauptfläche 3 der Halbleiterschicht 2 (der Bodenwand 73 des Aussparungsabschnitts 71) zur zweiten Hauptfläche 4 allmählich abnimmt.
  • Bezogen auf den gestrichelten Abschnitt der zweiten Kurve L2 hat die n-artige Verunreinigungskonzentration des n+-artigen Source-Bereichs 26 in der Praxis ihren Spitzenwert (Maximalwert) in einem Mittelabschnitt in Tiefenrichtung wie der p-artige Well-Bereich 25.
  • Der Aussparungsabschnitt 71 wird durch Entfernen eines Bereichs im Oberflächenschichtabschnitt des n+-artigen Source-Bereichs 26 gebildet, der eine relativ niedrige n-artige Verunreinigungskonzentration aufweist. Auf diese Weise wird der n+-artige Source-Bereich 26 so geformt, dass er ein Konzentrationsprofil aufweist, das eine allmähliche Abnahme der n-artigen Verunreinigungskonzentration von der ersten Hauptfläche 3 der Halbleiterschicht 2 zur zweiten Hauptfläche 4 aufweist.
  • Bezogen auf die dritte Kurve L3 ist die p-artige Verunreinigungskonzentration des p+-artigen Kontaktbereichs 27 höher als die p-artige Verunreinigungskonzentration des p-artigen Well-Bereichs 25. Die p-artige Verunreinigungskonzentration des p+-artigen Kontaktbereichs 27 weist ein Konzentrationsprofil auf, das von der ersten Hauptfläche 3 der Halbleiterschicht 2 (der Bodenwand 73 des Aussparungsabschnitts 71) zur zweiten Hauptfläche 4 allmählich abnimmt.
  • Bezogen auf den gestrichelten Abschnitt der dritten Kurve L3 hat die p-artige Verunreinigungskonzentration des p+-artigen Kontaktbereichs 27 in der Praxis ihren Spitzenwert (Maximalwert) in einem Mittelabschnitt in Tiefenrichtung wie der p-artige Well-Bereich 25.
  • Der Aussparungsabschnitt 71 wird durch Entfernen eines Bereichs im Oberflächenschichtabschnitt des p+-artigen Kontaktbereichs 27 gebildet, der eine relativ niedrige p-artige Verunreinigungskonzentration aufweist. Auf diese Weise wird der p+-artige Kontaktbereich 27 so ausgebildet, dass er ein Konzentrationsprofil aufweist, welches eine allmähliche Abnahme der p-artigen Verunreinigungskonzentration von der ersten Hauptfläche 3 der Halbleiterschicht 2 (der Bodenwand 73 des Aussparungsabschnitts 71) zur zweiten Hauptfläche 4 aufweist.
  • Wie vorstehend beschrieben, werden Abschnitte mit relativ niedrigen Verunreinigungskonzentrationen im p-artigen Well-Bereich 25, im n+-artigen Source-Bereich 26 und im p+-artigen Kontaktbereich 27 an der Bodenwand 73 des Aussparungsabschnitts 71 exponiert. Dies verbessert die elektrische Verbindung der Source-Elektrode 11 in Bezug auf jeden Halbleiterbereich und kann somit die SBD 8 und den MISFET 9 ordentlich bilden.
  • Jede Einheitszelle 15 hat eine JBS-Struktur. Die JBS-Struktur beinhaltet einen pn-Übergangsabschnitt, der zwischen dem n--artigen Diodenbereich 24 und dem p-artigen Well-Bereich 25 gebildet ist. Zusätzlich wird im Oberflächenschichtabschnitt der n--artigen Epitaxialschicht 22 unter Verwendung jeder Einheitszelle 15 eine JFET-Struktur gebildet.
  • Jede JFET-Struktur beinhaltet eine erste p-n-p-Struktur und eine zweite p-n-p-Struktur. Die erste p-n-p-Struktur wird aus dem ersten Linienabschnitt 16 der n--artigen Epitaxialschicht 22 und den p-artigen Well-Bereichen 25, die an die n--artigen Epitaxialschicht 22 angrenzen, durch den ersten Linienabschnitt 16 gebildet. Die zweite p-n-p-Struktur wird aus dem zweiten Linienabschnitt 17 der n--artigen Epitaxialschicht 22 und den p-artigen Well-Bereich 25, die an die n--artige Epitaxialschicht 22 angrenzen, durch den zweiten Linienabschnitt 17 gebildet.
  • Unter erneuter Bezugnahme auf 18 wird jede planare Gate-Struktur auf der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Die planare Gate-Struktur weist eine Mehrschichtstruktur auf, die die Gate-Isolierschicht 32 und die Gate-Elektrodenschicht 33 beinhaltet. Die planaren Gate-Strukturen sind in einem Gittermuster entlang der ersten Linienabschnitte 16 und der zweiten Linienabschnitte 17 in der Draufsicht ausgebildet.
  • Jede Gate-Isolierschicht 32 kann eine Oxidschicht beinhalten. Die Oxidschicht kann Siliziumoxid enthalten. Unter Bezugnahme auf 19 ist in der Gate-Isolierschicht 32 ein Gate-Durchgangsloch 75 gebildet, das mit dem Aussparungsabschnitt 71 in Verbindung steht. Die Innenwand des Gate-Durchgangsloch 75 ist bündig mit der Seitenwand 72 des Aussparungsabschnitts 71 ausgebildet.
  • Die Gate-Elektrodenschicht 33 steht dem p-artigen Well-Bereich 25, dem n+-artige Source-Bereich 26 und der n--artigen Epitaxialschicht 22 durch die Gate-Isolierschicht 32 gegenüber. Die Gate-Elektrodenschichten 33 erstrecken sich von Bereichen auf den ersten Linienabschnitten 16, den zweiten Linienabschnitten 17 und den sich schneidenden Abschnitten 18 bis zu Bereichen auf den jeweiligen Einheitszellen 15 und bedecken selektiv die p-artigen Well-Bereiche 25 und die n+-artigen Source-Bereiche 26 der jeweiligen Einheitszellen 15.
  • Genauer gesagt, jede Gate-Elektrodenschicht 33 umfasst einen Hauptkörperabschnitt 76 und einen überhängenden Abschnitt 77. Der Hauptkörperabschnitt 76 der Gate-Elektrodenschicht 33 befindet sich auf der Gate-Isolierschicht 32. Der überhängende Abschnitt 77 der Gate-Elektrodenschicht 33 überragt vom Hauptkörperabschnitt 76 der Gate-Elektrodenschicht 33 zu einem Bereich auf der Einheitszelle 15.
  • Der überhängende Abschnitt 77 der Gate-Elektrodenschicht 33 weist einen Gegenabschnitt 78 auf, der der Bodenwand 73 des Aussparungsabschnitts 71 durch einen Raum zugewandt ist. Genauer gesagt, ist der überhängende Abschnitt 77 der Gate-Elektrodenschicht 33 dem n+-artigen Source-Bereich 26 durch einen Raum zugewandt.
  • Auf der Oberseite der Gate-Elektrodenschicht 33 ist eine obere Oberflächenisolierschicht 79 ausgebildet. Die obere Oberflächenisolierschicht 79 bedeckt fast die gesamte Oberseite der Gate-Elektrodenschicht 33. Die obere Oberflächenisolierschicht 79 ist ausgebildet, um die Ebenheit des Bereichs auf der Gate-Elektrodenschicht 33 zu verbessern. Die obere Oberflächenisolierschicht 79 kann einen Nitridfilm beinhalten. Der Nitridfilm kann Siliziumnitrid enthalten.
  • Die Isolierschicht 34 ist auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Die Isolierschicht 34 bedeckt die Gate-Elektrodenschicht 33. Obwohl nicht dargestellt, bedeckt die Isolierschicht 34 auch die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Gate-Leitung-Schicht 65.
  • Die Isolierschicht 34 füllt den Raum zwischen dem überhängenden Abschnitt 77 der Gate-Elektrodenschicht 33 und der Bodenwand 73 des Aussparungsabschnitts 71 und bedeckt die Außenfläche der Gate-Elektrodenschicht 33. Die Isolierschicht 34 beinhaltet einen vergrabenen Abschnitt 80, der in dem Raum vergraben ist. Der vergrabene Abschnitt 80 der Isolierschicht 34 steht in Kontakt mit der Gate-Isolierschicht 32 in dem Raum.
  • Der überhängende Abschnitt 77 der Gate-Elektrodenschicht 33 ist dem n+-artigen Source-Bereich 26 durch den vergrabenen Abschnitt 80 der Isolierschicht 34 zugewandt. Dementsprechend fungiert der vergrabene Abschnitt 80 der Isolierschicht 34 als Teil der Gate-Isolierschicht 32.
  • Die Dicke des vergrabenen Abschnitts 80 der Isolierschicht 34 kann gleich oder größer als die der Gate-Isolierschicht 32 sein. Das heißt, die Isolierschicht 34 kann als einen Dünnfilmabschnitt in Kontakt mit einem inneren Abschnitt (Hauptkörperabschnitt 76) der Gate-Elektrodenschicht 33 und einen Dickschichtabschnitt betrachtet werden, der eine größere Dicke als der Dünnfilmabschnitt aufweist und mit einem Umfangskantenabschnitt (überhängender Abschnitt 77) der Gate-Elektrodenschicht 33 in Kontakt steht.
  • In dieser bevorzugten Ausführungsform weist jede Isolierschicht 34 eine Mehrschichtstruktur auf, die durch das Aufeinanderstapeln einer Vielzahl von Isolierfilmen in Schichten erhalten wird. Genauer gesagt, beinhaltet die Vielzahl der Isolierschichten einen Isolierfilm 81 und einen Isolierfilm 82, die in der Reihenfolge gestapelt sind, benannt ausgehend von der ersten Hauptflächenseite 3 der Halbleiterschicht 2. Der Isolierfilm 82 enthält ein Isoliermaterial mit anderen Eigenschaften als das Isoliermaterial des Isolierfilms 81.
  • Der Isolierfilm 81 kann undotiertes Quarzglas (USG) enthalten. Der Isolierfilm 82 kann Phosphosilikatglas (PSG) enthalten. Der Isolierfilm 82 kann anstelle von PSG Borophosphosilikatglas (BPSG) enthalten.
  • Der Isolierfilm 81 ist auf der ersten Hauptfläche 3 der Halbleiterschicht 2 so ausgebildet, dass er die Gate-Elektrodenschicht 33 bedeckt. Der Isolierfilm 81 erstreckt sich von der Bodenwand 73 des Aussparungsabschnitts 71 und bedeckt die Außenfläche der Gate-Elektrodenschicht 33. Insbesondere beinhaltet der Isolierfilm 81 einen ersten Abdeckabschnitt 83, der die Bodenwand 73 des Aussparungsabschnitts 71 bedeckt, und einen zweiten Abdeckabschnitt 84, der die Außenfläche der Gate-Elektrodenschicht 33 bedeckt.
  • Der erste Abdeckabschnitt 83 des Isolierfilms 81 ist in Form eines Films entlang der Bodenwand 73 des Aussparungsabschnitts 71 ausgebildet. Der erste Abdeckabschnitt 83 des Isolierfilms 81 ist im Raum zwischen dem überhängenden Abschnitt 77 der Gate-Elektrodenschicht 33 und der Bodenwand 73 des Aussparungsabschnitts 71 eingebettet. Der vergrabene Abschnitt 80 der Isolierschicht 34 wird aus dem ersten Abdeckabschnitt 83 dem Isolierfilm 81 gebildet.
  • Der zweite Abdeckabschnitt 84 des Isolierfilms 81 ist in Form eines Films entlang der Außenfläche der Gate-Elektrodenschicht 33 ausgebildet. Der zweite Abdeckabschnitt 84 der Isolierfolie 81 weist der Oberseite der Gate-Elektrodenschicht 33 durch die obere Oberflächenisolierschicht 79 zu.
  • In dem Isolierfilm 81 ist ein erstes Kontaktloch 85 ausgebildet, um den n--artigen Diodenbereich 24, den n+-artigen Source-Bereich 26 und den p+-artigen Kontaktbereich 27 freizulegen. Genauer gesagt, ist das erste Kontaktloch 85 im ersten Abdeckabschnitt 83 des Isolierfilms 81 ausgebildet.
  • Die Innenwand des ersten Kontaktlochs 85 ist direkt über dem n+-artigen Source-Bereich 26 ausgebildet. Der Öffnungskantenabschnitt des ersten Kontaktlochs 85 weist eine konvex gekrümmte Oberfläche auf, die in konvexer Form nach außen gekrümmt ist.
  • Der Isolierfilm 82 bedeckt den Isolierfilm 81. Der Isolierfilm 82 bedeckt den zweiten Abdeckabschnitt 84 des Isolierfilms 81 von über den ersten Abdeckabschnitt 83 des Isolierfilms 81. In dem Isolierfilm 82 ist ein zweites Kontaktloch 86 ausgebildet, das mit dem ersten Kontaktloch 85 verbunden ist.
  • In dieser bevorzugten Ausführungsform bildet das zweite Kontaktloch 86 zusammen mit dem ersten Kontaktloch 85 ein Kontaktloch 35. Der Öffnungskantenabschnitt des zweiten Kontaktlochs 86 weist eine konvex gekrümmte Oberfläche auf, die in konvexer Form nach außen gekrümmt ist.
  • Die Öffnungsweite des zweiten Kontaktlochs 86 ist gleich oder größer als die des ersten Kontaktlochs 85. Die Innenwand des zweiten Kontaktlochs 86 umschließt die Innenwand des ersten Kontaktlochs 85. Die Innenwand des ersten Kontaktlochs 85 befindet sich in einem inneren Bereich des zweiten Kontaktlochs 86. Ein gestufter Abschnitt 87, welcher den Öffnungskantenabschnitt des ersten Kontaktlochs 85 beinhaltet, ist im Bereich zwischen der Innenwand des ersten Kontaktlochs 85 und der Innenwand des zweiten Kontaktlochs 86 ausgebildet.
  • Die Source-Elektrode 11 ist auf der Isolierschicht 34 ausgebildet. Die Source-Elektrode 11 tritt von oberhalb der Isolierschicht 34 in das Kontaktloch 35 ein. Die Source-Elektrode 11 deckt zusammen den n--artigen Diodenbereich 24, den n+-artigen Sourcebereich 26 und den p+-artigen Kontaktbereich 27 in dem Kontaktloch 35 ab.
  • Die Source-Elektrode 11 bildet mit dem n--artigen Diodenbereich 24 einen Schottky-Kontakt. Dies bildet die SBD 8 mit der Source-Elektrode 11 als Anode und dem n--artigen Diodenbereich 24 (Drain-Elektrode 23) als Kathode.
  • Die Source-Elektrode 11 bildet einen Ohmsche Kontakt zwischen dem n+-artigen Source-Bereich 26 und dem p+-artigen Kontaktbereich 27. Dies bildet den MISFET 9 mit der Halbleiterschicht 2, dem p-artigen Well-Bereich 25, dem n+-artigen Source-Bereich 26, dem p+-artigen Kontaktbereich 27, der Gate-Isolierschicht 32, der Gate-Elektrode 10 (Gate-Elektrodenschicht 33), der Source-Elektrode 11 und der Drain-Elektrode 23.
  • In dieser bevorzugten Ausführungsform weist die Source-Elektrode 11 eine Mehrschichtstruktur auf, die eine Elektrodenschicht 91 und eine Elektrodenschicht 92 beinhaltet.
  • Die Elektrodenschicht 91 ist in Form eines Films ausgebildet und tritt von oberhalb der Isolierschicht 34 in das Kontaktloch 35 ein. Die Elektrodenschicht 91 bedeckt den gestuften Abschnitt 87 einschließlich des Öffnungskantenabschnitts des ersten Kontaktlochs 85 in dem Kontaktloch 35. Die Elektrodenschicht 91 bedeckt gemeinsam den n--artigen Diodenbereich 24, den n+-artigen Source-Bereich 26 und den p+-artigen Kontaktbereich 27 in der Kontaktbohrung 35.
  • Die Elektrodenschicht 91 bedeckt die Bodenwand 73 des Aussparungsabschnitts 71, der die relativ große Oberflächenrauhigkeit Zr aufweist. Dadurch erhöht sich die Haftkraft der Elektrodenschicht 91 (Source-Elektrode 11) gegenüber der Bodenwand 73 des Aussparungsabschnitts 71. Diese kann die SBD 8 im Bereich zwischen der Elektrodenschicht 91 (Source-Elektrode 11) und dem n--artigen Diodenbereich 24 ordentlich bilden.
  • In dieser bevorzugten Ausführungsform weist die Elektrodenschicht 91 eine Mehrschichtstruktur auf, die einen ersten Barrierelektrodenfilm 93 und einen zweiten Barrierelektrodenfilm 94 beinhaltet. Der erste Barrierelektrodenfilm 93 beinhaltet einen Titan(Ti)-Film. Der zweite Barrierenelektrodenfilm 94 beinhaltet einen Titannitridfilm (TiN). Die Elektrodenschicht 91 kann eine einschichtige Struktur aufweisen, die nur einen Titan(Ti)-Film oder einen Titannitrid(TiN)-Film beinhaltet.
  • Die Elektrodenschicht 92 ist auf der Elektrodenschicht 91 ausgebildet. Die Elektrodenschicht 92 weist eine größere Dicke auf als die Elektrodenschicht 91. Die Elektrodenschicht 92 ist in Form eines Films entlang der Elektrodenschicht 91 ausgebildet und tritt von oberhalb der Isolierschicht 34 in das Kontaktloch 35 ein.
  • Die Elektrodenschicht 91 bedeckt gemeinsam den n--artigen Diodenbereich 24, den n+-artigen Source-Bereich 26 und den p+-artigen Kontaktbereich 27, wobei die Elektrodenschicht 91 zwischen ihnen im Kontaktloch 35 angeordnet ist. Die Elektrodenschicht 92 kann Aluminium enthalten.
  • Bezugnehmend auf 18 und 19, beinhaltet jede Source-Elektrode 11 einen ersten Abdeckabschnitt 95, der die Isolierschicht 34 bedeckt, und einen zweiten Abdeckabschnitt 96, der die Bodenwand 73 des Aussparungsabschnitts 71 bedeckt. Der erste Abdeckabschnitt 95 wölbt sich aufwärts von über die Isolierschicht 34. Der zweite Abdeckabschnitt 96 weist eine Dicke auf, die gleich oder kleiner als die des ersten Abdeckabschnitts 95 ist.
  • Die Oberseite des zweiten Abdeckabschnitts 96 befindet sich auf der Bodenwand 73 Seite des Aussparungsabschnitts 71 in Bezug auf die Oberseite des ersten Abdeckabschnitts 95. Die Oberseite des zweiten Abdeckabschnitts 96 und die Oberseite des ersten Abdeckabschnitts 95 sind aus der Elektrodenschicht 92 gebildet.
  • In dieser bevorzugten Ausführungsform befindet sich die Oberseite des zweiten Abdeckabschnitts 96 in nahezu gleicher Höhenposition wie die der Oberseite der Isolierschicht 34. Bei dieser Struktur wird eine Aussparung durch den ersten Abdeckabschnitt 95 und den zweiten Abdeckabschnitt 96 in der Source-Elektrode 11 definiert.
  • In einem Eckabschnitt der Oberseite des zweiten Abdeckabschnitts 96 an der Source-Elektrode 11 ist eine Vertiefung 97 ausgebildet. Insbesondere ist der Eckabschnitt des zweiten Abdeckabschnitts 96 ein Verbindungsabschnitt, der den ersten Abdeckabschnitt 95 mit dem zweiten Abdeckabschnitt 96 verbindet.
  • Jede Vertiefung 97 drückt auf die erste Hauptfläche 3 der Halbleiterschicht 2 herunter . Die Vertiefung 97 kann sich in Richtung eines Eckabschnitts der Isolierschicht 34 (Isolierfolie 82) herunterdrücken. Die Vertiefung 97 weist zur Bodenwand 73 des Aussparungsabschnitts 71 hin. Die Vertiefung 97 ist dem n+-artigen Source-Bereich 26 zugewandt. Die Vertiefung 97 ist dem p+-artigen Kontaktbereich 27 zugewandt.
  • Die Vertiefungen 97 bilden an einem zentralen Abschnitt des zweiten Abdeckabschnitts 96 einen Dickschichtbereich 98 mit einer Dicke, die gleich oder größer ist als die anderer Bereiche. Der Dickschichtabschnitt 98 ist an einem Abschnitt des zweiten Abdeckabschnitts 96 ausgebildet, der den n--artigen Diodenbereich 24 abdeckt.
  • Eine Breite WT des Dickschichtabschnitts 98 kann gleich oder größer sein als die Länge L3 oder L4 des n--artigen Diodenbereichs 24 (WT ≥L3 oder L4) . Der Dickschichtabschnitt 98 bildet auf der Oberseite des zweiten Abdeckabschnitts 96 einen vorstehenden Abschnitt 99, der zu einer Oberseite in Bezug auf die Vertiefung 97 vorsteht.
  • Der obere Abschnitt des vorstehenden Abschnitts 99 befindet sich höher als die Oberseite der Gate-Elektrodenschicht 33. Der obere Abschnitt des vorstehenden Abschnitts 99 kann sich in dem Bereich zwischen der Oberseite der Isolierschicht 34 und der Oberseite des ersten Abdeckabschnitts 95 befinden. Der obere Abschnitt des vorstehenden Abschnitts 99 kann sich auf der Bodenwandseite 73 des Aussparungsabschnitts 71 in Bezug auf die Oberseite der Isolierschicht 34 befinden.
  • Obwohl nicht dargestellt, werden in der Isolierschicht 34 selektiv eine Vielzahl von Kontaktlöchern gebildet, um die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Gate-Leitung-Schicht 65 freizulegen.
  • Das Gate-Pad 12, der Gate-Finger 13 und die Gate-Leitung 62 treten jeweils von oberhalb der Isolierschicht 34 in die entsprechenden Kontaktlöcher (nicht dargestellt) ein. Das Gate-Pad 12, der Gate-Finger 13 und die Gate-Leitung 62 sind elektrisch mit der Gate-Pad-Schicht 63, der Gate-Finger-Schicht 64 und der Gate-Leitung-Schicht 65 in den entsprechenden Kontaktlöchern verbunden.
  • Das Gate-Pad 12, der Gate-Finger 13 und die Gate-Leitung 62 können jeweils eine Mehrschichtstruktur aufweisen, die wie die Source-Elektrode 11 die Elektrodenschicht 91 und die Elektrodenschicht 92 beinhaltet.
  • Wie in den 10 und 11 vorstehend beschrieben, kann in der Halbleitervorrichtung 61 das Seitenverhältnis L2/L1 jeder der Vielzahl von Einheitszellen 15 in einem Bereich zwischen „1“ und „4“ (einschließlich) eingestellt werden. Das Flächenverhältnis SD/SC des n--artigen Diodenbereichs 24 in Bezug auf die Einheitszelle 15 kann in einem Bereich zwischen 0,005 und 0,01 (einschließlich) eingestellt werden.
  • Die beliebige Kombination des Seitenverhältnisses L2/L1 in dem Bereich und des Flächenverhältnisses SD/SC in dem Bereich kann den Leitfähigkeitsverlust der SBD 8 reduzieren und den Freiheitsgrad im Design, wie er in Bezug auf die Halbleitervorrichtung 1 beschrieben wird, erhöhen.
  • Die spezifische Struktur jeder der Vielzahl von Einheitszellen 15 mit dem Seitenverhältnis L2/L1 zwischen „1“ und „4“ (einschließlich) ist die gleiche wie diejenige, die in Bezug auf die 10 und 11, etc.und somit entfällt eine Beschreibung der Struktur.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 61 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 1 beschrieben sind.
  • 21A bis 21P sind Schnittansichten zur Erläuterung eines Beispiels für ein Verfahren zur Herstellung der in 15 dargestellten Halbleitervorrichtung 61. 21A bis 21 sind Schnittansichten eines Abschnitts, der 18 entspricht.
  • Unter Bezugnahme auf 21A wird die Halbleiterschicht 2 vorbereitet. Die Halbleiterschicht 2 wird durch den Schritt der Herstellung des n+-artigen Halbleitersubstrats 21 und den Schritt der Bildung der n--artigen Epitaxialschicht 22 auf der Hauptoberfläche des n+-artigen Halbleitersubstrats 21 gebildet. Die n--artige Epitaxialschicht 22 wird durch epitaktisches Wachstum von SiC von der Hauptoberfläche des n+-artigen Halbleitersubstrats 21 gebildet.
  • Unter Bezugnahme auf 21B ist dann der p-artige Well-Bereich 25 in einem Hauptoberflächenabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Bei dem Schritt zum Bilden des p-artigen Well-Bereichs 25 wird zunächst eine Ionenimplantationsmaske 101 mit einem vorbestimmten Muster auf der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Die Ionenimplantationsmaske 101 weist eine Vielzahl von Öffnungen 102 zum Belichten von Bereichen auf, in denen der p-artige Well-Bereich 25 gebildet werden soll.
  • Eine p-artige Verunreinigung wird dann in einen Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 durch die Ionenimplantationsmaske 101 implantiert. Diese bildet den p-artigen Well-Bereich 25 im Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2. Nach dem Schritt der Bildung des p-artigen Well-Bereichs 25 wird die Ionenimplantationsmaske 101 entfernt.
  • Unter Bezugnahme auf 21C werden dann die n+-artigen Source-Bereich 26 in Oberflächenschichtabschnitten des p-artigen Well-Bereichs 25 gebildet. Bei dem Schritt zum Bilden der n+-artigen Source-Bereiche 26 wird zunächst eine Ionenimplantationsmaske 103 mit einem vorbestimmten Muster auf der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Die Ionenimplantationsmaske 103 weist eine Vielzahl von Öffnungen 104 zum Belichten von Bereichen auf, in denen die n+-artigen Source-Bereiche 26 gebildet werden sollen.
  • Eine n-artige Verunreinigung wird dann in Oberflächenschichtabschnitte des p-artigen Well-Bereichs 25 durch die Ionenimplantationsmaske 103 implantiert. Diese bildet die n+-artigen Source-Bereiche 26 in den Oberflächenschichtabschnitten der p-artigen Well-Bereiche 25. Nach dem Schritt der Bildung der n+-artigen Source-Bereiche 26 wird die Ionenimplantationsmaske 103 entfernt.
  • Anschließend werden unter Bezugnahme auf 21D die p+-artigen Kontaktbereiche 27 in Oberflächenschichtabschnitten der p-artigen Well-Bereiche 25 gebildet. Bei dem Schritt zum Bilden der p+-artigen Kontaktbereiche 27 wird zunächst eine Ionenimplantationsmaske 105 mit einem vorbestimmten Muster auf der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Die Ionenimplantationsmaske 105 weist eine Vielzahl von Öffnungen 106 zum Freilegen von Bereichen auf, in denen die p+-artigen Kontaktbereiche 27 gebildet werden sollen.
  • Eine p-artige Verunreinigung wird dann in Oberflächenschichtabschnitte der p-artigen Well-Bereiche 25 durch die Ionenimplantationsmaske 105 implantiert. Diese bildet die p+-artigen Kontaktbereiche 27 in den Oberflächenschichtabschnitten der p-artigen Well-Bereiche 25. Nach dem Schritt zum Bilden des p+-artigen Kontaktbereichs 27 wird die Ionenimplantationsmaske 105 entfernt.
  • Die Reihenfolge der Ausführung der Schritte zum Bilden der p-artigen Well-Bereiche 25 (siehe 21B), zum Bilden der n+-artigen Source-Bereiche 26 (siehe 21C) und zum Bilden der p+-artigen Kontaktbereiche 27 (siehe 21C) ist beliebig und nicht auf die obige Reihenfolge beschränkt.
  • Anschließend wird unter Bezugnahme auf 21E auf der ersten Hauptfläche 3 der Halbleiterschicht 2 eine Basisisolationsschicht 107 gebildet, die als Basis für jede Gate-Isolierschicht 32 dient. Die Basisisolationsschicht 107 kann durch ein Verfahren zur thermischen Oxidationsbehandlung oder ein Verfahren zur chemischen Dampfabscheidung (CVD) gebildet werden. Die Basisisolationsschicht 107 kann Siliziumoxid enthalten.
  • Eine Basiselektrodenschicht 108, die als Basis jeder Gate-Elektrodenschicht 33 dient, wird dann auf der Basisisolierschicht 107 gebildet. Die Basiselektrodenschicht 108 kann durch ein CVD-Verfahren gebildet werden. Die Basiselektrodenschicht 108 kann Polysilizium enthalten.
  • Auf der Basiselektrodenschicht 108 wird dann eine obere Basisoberflächenisolierschicht 109 gebildet, die als Basis für jede obere Basiselektrodenschicht 79 dient. Die obere Basisoberflächenisolierschicht 109 kann nach dem CVD-Verfahren gebildet werden. Die obere Basisoberflächenisolierschicht 109 kann Siliziumnitrid enthalten.
  • Unter Bezugnahme auf 21F wird dann auf der oberen Basisoberflächenisolierschicht 109 eine Resistmaske 110 mit einem vorbestimmten Muster gebildet. Die Resistmaske 110 deckt selektiv Bereiche ab, in denen die Gate-Elektrodenschichten 33 gebildet werden sollen.
  • Unter Bezugnahme auf 21G werden dann unnötige Abschnitte der oberen Basisoberflächenisolierschicht 109 und unnötige Abschnitte der unteren Elektrodenschicht 108 entfernt. Die unnötigen Abschnitte der oberen Basisoberflächenisolierschicht 109 und die unnötigen Abschnitte der unteren Elektrodenschicht 108 können durch ein Ätzverfahren durch die Resistmaske 110 entfernt werden. Das Ätzverfahren kann ein Trockenätzverfahren wie beispielsweise ein reaktives Ionenätzverfahren (RIE) sein. Dieser Schritt bildet die Gate-Elektrodenschichten 33 und die oberen Oberflächenisolierschichten 79.
  • Unter Bezugnahme auf 21H werden dann unnötige Teile der oberen Basisoberflächenisolierschicht 109 entfernt. Die unnötigen Abschnitte der oberen Basisoberflächenisolierschicht 109 können durch ein Ätzverfahren durch die Resistmaske 110 entfernt werden. Das Ätzverfahren kann ein Trockenätzverfahren wie beispielsweise ein RIE-Verfahren sein. Dieser Schritt bildet die Gate-Isolierschicht 32.
  • Unter Bezugnahme auf 211 werden Oberflächenschichtabschnitte der ersten Hauptfläche 3 der Halbleiterschicht 2, die von den Gate-Isolierschichten 32 freigelegt sind, selektiv entfernt. Unnötige Abschnitte der ersten Hauptfläche 3 der Halbleiterschicht 2 können durch ein Ätzverfahren durch die Resistmaske 110 entfernt werden. Das Ätzverfahren kann ein Trockenätzverfahren wie beispielsweise ein RIE-Verfahren sein.
  • Die unnötigen Abschnitte der ersten Hauptfläche 3 der Halbleiterschicht 2 können entfernt werden, bis Bereiche, deren n-artige Verunreinigungskonzentrationen Spitzenwerte (Maximalwerte) erreichen, in den n+-artigen Source-Bereich 26 exponiert sind. Die unnötigen Abschnitte der ersten Hauptfläche 3 der Halbleiterschicht 2 können entfernt werden, bis Bereiche, deren n-artige Verunreinigungskonzentrationen Spitzenwerte (Maximalwerte) erreichen, in den p+-artigen Kontaktbereichen 27 exponiert sind.
  • In diesem Schritt werden Bereiche, die sich direkt unter den Gate-Elektrodenschichten 33 in den Oberflächenschichtabschnitten der ersten Hauptfläche 3 der Halbleiterschicht 2 befinden, zusammen mit den Gate-Isolierschichten 32 entfernt. Diese bildet die Aussparungsabschnitte 71 und bildet gleichzeitig die Gate-Elektrodenschichten 33 einschließlich der Hauptkörperabschnitte 76 und der überhängenden Abschnitte 77 auf den Gate-Isolierlagen 32.
  • Darüber hinaus wird in diesem Schritt durch die Wirkung der Trockenätzung die Oberflächenrauheit Zr der Bodenwand 73 des Aussparungsabschnitts 71 gleich oder größer als die Oberflächenrauheit Zs der ersten Hauptfläche 3 der Halbleiterschicht 2 (Zr ≥Zs).
  • Die Struktur jedes Aussparungsabschnitts 71 und die Struktur jeder Gate-Elektrodenschicht 33 sind die gleichen wie oben beschrieben, so dass eine detaillierte Beschreibung der Strukturen entfällt. Nachdem die Aussparungsabschnitte 71 gebildet sind, wird die Resistmaske 110 entfernt.
  • Anschließend wird unter Bezugnahme auf 21J der Isolierfilm 81 auf der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Der Isolierfilm 81 kann nach dem CVD-Verfahren gebildet werden. Der Isolierfilm 81 kann undotiertes Quarzglas (USG) enthalten. Der Isolierfilm 81 ist so ausgebildet, dass dieser den Raum zwischen den überhängenden Abschnitten 77 der Gate-Elektrodenschichten 33 und den Bodenwänden 73 der Aussparungsabschnitte 71 füllt und die Gate-Elektrodenschichten 33 bedeckt.
  • Unter Bezugnahme auf 21K wird dann ein Isolierfilm 82 auf einem Isolierfilm 81 gebildet. Der Isolierfilm 82 kann nach dem CVD-Verfahren gebildet werden. Der Isolierfilm 82 enthält ein Isoliermaterial mit anderen Eigenschaften als das Isoliermaterial des Isolierfilms 81. Der Isolierfilm 82 kann Phosphosilikatglas (PSG) enthalten. Jede Isolierschicht 34 wird aus dem Isolierfilm 81 und dem Isolierfilm 82 gebildet.
  • Unter Bezugnahme auf 21L wird dann auf dem Isolierfilm 82 eine Resistmaske 111 mit einem vorgegebenen Muster gebildet. Die Resistmaske 111 belichtet selektiv Bereiche, in denen Kontaktlöcher (nicht dargestellt) für die Gate-Elektroden 10 und die Kontaktlöcher 35 für die Source-Elektroden 11 gebildet werden sollen.
  • Unter Bezugnahme auf 21M werden dann unnötige Teile des Isolierfilm 82 und unnötige Teile des Isolierfilm 81 entfernt. Die unnötigen Abschnitte des Isolierfilm 82 und die unnötigen Abschnitte des Isolierfilm 81 werden durch ein Ätzverfahren durch die Resistmaske 111 entfernt.
  • Das Ätzverfahren kann ein Trockenätzverfahren wie das RIE-Verfahren sein. Dieser Schritt bildet Kontaktlöcher (nicht dargestellt) für die Gate-Elektroden 10 und die Kontaktlöcher 35 für die Source-Elektroden 11.
  • Unter Bezugnahme auf 21N wird dann ein Wärmebehandlungsverfahren für den Isolierfilm 81 und den Isolierfilm 82 durchgeführt. Dadurch werden die filmbildenden Eigenschaften und Festigkeiten des Isolierfilms 81 und des Isolierfilms 82 verbessert.
  • Gleichzeitig werden die Eckabschnitte des Isolierfilms 81 und des Isolierfilms 82 abgerundet. Die spezifischen Formen des Isolierfilms 81 und des Isolierfilms 82 sind die gleichen wie vorstehend beschrieben, so dass eine Beschreibung der Formen weggelassen wird.
  • Unter Bezugnahme auf 210 wird dann die Elektrodenschicht 91, die als Basis der Gate-Elektroden 10 und der Source-Elektroden 11 dient, auf der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet. Bei dem Schritt zum Bilden der Elektrodenschicht 91 wird zunächst der erste Ti enthaltende Barrierenelektrodenfilm 93 gebildet (siehe auch 19).
  • Der erste Barrierenelektrodenfilm 93 kann durch ein Sputterverfahren gebildet werden. Der erste Barrierenelektrodenfilm 93 ist in Form eines Films entlang der ersten Hauptfläche 3 (Bodenwände 73 der Aussparungsabschnitte 71) der Halbleiterschicht 2 und der Außenfläche der Isolationsschichten 34 ausgebildet.
  • Der zweite TiN-haltige Barrierenelektrodenfilm 94 wird dann auf dem ersten Barrierenelektrodenfilm 93 gebildet (siehe auch 19). Der zweite Barrierenelektrodenfilm 94 kann durch das Sputterverfahren gebildet werden. Der zweite Barrierenelektrodenfilm 94 ist in Form eines Films entlang der Oberfläche des ersten BarrierenelektrodenfilmS 93 ausgebildet.
  • Unter Bezugnahme auf 21P wird dann die Elektrodenschicht 92, die als Basis für die Gate-Elektroden 10 und die Source-Elektroden 11 dient, auf der Elektrodenschicht 91 gebildet. Die Elektrodenschicht 92 kann Aluminium enthalten. Die Elektrodenschicht 92 kann durch ein elektrolytisches Plattierverfahren (insbesondere ein elektrolytisches Aluminiumplattierverfahren) gebildet werden.
  • Die Elektrodenschicht 91 und die Elektrodenschicht 92 sind gemeinsam in die Gate-Elektroden 10 und die Source-Elektroden 11 eingemustert. Danach wird die Drain-Elektrode 23 auf der zweiten Hauptfläche 4 der Halbleiterschicht 2 gebildet. Die Halbleitervorrichtung 61 wird durch die obigen Schritte gebildet.
  • 22 ist eine Schnittansicht eines Abschnitts, der 19 entspricht und eine Halbleitervorrichtung 121 gemäß der fünften bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen konstituierenden Elemente der Struktur der Halbleitervorrichtung 61 die gleichen konstituierenden Elemente einer entsprechenden Struktur, und eine Beschreibung der Struktur entfällt.
  • Unter Bezugnahme auf 22 beinhaltet jeder p+-artige Kontaktbereich 27 den ersten Bereich 29 und den zweiten Bereich 30 wie die Halbleitervorrichtung 1. Der erste Bereich 29 des p+-artigen Kontaktbereichs 27 ist im p-artigen Well-Bereich 25 ausgebildet. Der zweite Bereich 30 des p+-artigen Kontaktbereichs 27 ist aus dem ersten Bereich 29 in den n--artigen Diodenbereich 24 gezogen.
  • In dieser bevorzugten Ausführungsform wird jeder n--artige Diodenbereich 24 durch den zweiten Bereich 30 des p+-artigen Kontaktbereichs 27 definiert. Dementsprechend sind die Länge L3 einer Seite und die Länge L4 einer Seite des n--artigen Diodenbereichs 24 jeweils eine Größe eines Bereichs, der von dem zweiten Bereich 30 des p+ -artigen Kontaktbereichs 27 umgeben ist.
  • Der zweite Bereich 30 jedes p+-artigen Kontaktbereichs 27 durchquert den Grenzbereich zwischen dem p-artigen Well-Bereich 25 und dem n--artigen Diodenbereich 24. Der zweite Bereich 30 des p+ -artigen Kontaktbereichs 27 bildet mit dem n--artigen Diodenbereich 24 einen pn-Übergangsabschnitt. Dieser pn-Übergangsabschnitt bildet die zweite Diode 31 mit dem p+-artigen Kontaktbereich 27 als Anode und dem n--artigen Diodenbereich 24 (Drain-Elektrode 23) als Kathode.
  • In dieser bevorzugten Ausführungsform beinhaltet die JBS-Struktur jeder Einheitszelle 15 den zweiten pn-Übergangsabschnitt, der zwischen dem n--artigen Diodenbereich 24 und dem zweiten Bereich 30 des p+-artigen Kontaktbereichs 27 gebildet ist, sowie den ersten pn-Übergangsabschnitt, der zwischen dem n--artigen Diodenbereich 24 und dem p-artigen Well-Bereich 25 gebildet ist.
  • Wie vorstehend beschrieben, weist die Einheitszelle 15 gemäß der Halbleitervorrichtung 121 eine JBS-Struktur auf, die den ersten pn-Übergangsabschnitt und den zweiten pn-Übergangsabschnitt beinhaltet. Dementsprechend kann eine erste Sperrschicht, die sich vom ersten pn-Übergangsabschnitt erstreckt, die Konzentration von Strömen und elektrischen Feldern im n--artigen Diodenbereich 24 unterdrücken. Darüber hinaus kann eine zweite Sperrschicht, die sich vom zweiten pn-Übergangsabschnitt erstreckt, auch die Konzentration von Strömen und elektrischen Feldern im n--artigen Diodenbereich 24 unterdrücken.
  • Insbesondere ist der zweite pn-Übergangsabschnitt im Grenzbereich zwischen dem n--artigen Diodenbereich 24 und dem zweiten Bereich 30 des p+ -artigen Kontaktbereichs 27 ausgebildet. Dadurch kann sich die zweite Sperrschicht zuverlässig vom zweiten pn-Übergangsabschnitt aus erstrecken. Dadurch ist es möglich, die Konzentration von Strömen und elektrischen Feldern im n--artigen Diodenbereich 24 ordentlich zu unterdrücken.
  • 23 ist eine Draufsicht, die einen Abschnitt des Vorrichtungsbildungsbereichs 6 einer Halbleitervorrichtung 131 gemäß der sechsten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen konstituierenden Elemente der Struktur der Halbleitervorrichtung 61 die gleichen konstituierenden Elemente einer entsprechenden Struktur, und eine Beschreibung der Struktur entfällt.
  • Wie in 23 dargestellt, beinhaltet eine Vielzahl von Einheitszellen 15 in dieser bevorzugten Ausführungsform eine Vielzahl von Einheitszellen 15A, die jeweils ein relativ großes Seitenverhältnis L2/L1 und eine Vielzahl von Einheitszellen 15B, die jeweils ein relativ kleines Seitenverhältnis L2/L1 aufweisen.
  • Die Vielzahl der Einheitszellen 15A erstreckt sich jeweils in Streifenform entlang der zweiten Richtung Y, also der Richtung <11-20>. Das Seitenverhältnis L2/L1 jeder der Vielzahl von Einheitszellen 15A ist „2“ Das heißt, die in 11 dargestellten Einheitszellen 15 werden als die Vielzahl der Einheitszellen 15A verwendet.
  • Eine solche Struktur kann die lokale Konzentration des elektrischen Feldes auf jeder Einheitszelle 15A unterdrücken und ist daher wirksam bei der Unterdrückung einer Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1. Die Vielzahl der Einheitszelle 15A sind in der Draufsicht in einem gestaffelten Muster statt in einem matrix Muster angeordnet.
  • Das Seitenverhältnis L2/L1 jeder der Einheitszellen 15B ist kleiner als „2“ Die Vielzahl von Einheitszellen 15B sind entlang der Umfangskante eines Vorrichtungsbildungsbereichs 6 ausgebildet. Die Vielzahl von Einheitszellen 15B kann in einem Bereich gebildet werden, der durch die Umfangskante des Vorrichtungsbildungsbereichs 6 und die Vielzahl von Einheitszellen 15A definiert ist.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 131 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 61 beschrieben sind. Darüber hinaus werden die Vielzahl von Einheitszellen 15B in den Bereichen gebildet, die durch die Umfangskante des Vorrichtungsbildungsbereichs 6 und die Vielzahl von Einheitszellen 15A definiert sind. Dadurch kann die Vielzahl der Einheitszellen 15A und 15B in dem Vorrichtungsbildungsbereich 6 ohne Verschwendung gebildet werden und somit die Strompfade entsprechend erhöhen.
  • 24 ist eine Draufsicht, die einen Abschnitt eines Vorrichtungsbildungsbereichs 6 einer Halbleitervorrichtung 141 gemäß der siebten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen konstituierenden Elemente der Struktur der Halbleitervorrichtung 61 die gleichen konstituierenden Elemente einer entsprechenden Struktur, und eine Beschreibung der Struktur entfällt.
  • Wie in 24 dargestellt, sind eine Vielzahl von Einheitszellen 15 entlang der zweiten Richtung Y, d.h. der Richtung <11-20>, angeordnet, um miteinander verbunden zu sein. Dadurch bilden eine Vielzahl von (zwei oder mehr) Einheitszellen 15 eine lineare Zelle 53, die sich in Streifenform entlang der zweiten Richtung Y erstreckt.
  • Die Vielzahl der linearen Zellen 53 kann in Intervallen entlang der ersten Richtung X angeordnet werden. 14 zeigt eine Struktur unter Verwendung der in 11 dargestellten Einheitszellen 15, wobei das Seitenverhältnis L2/L1 „2“ ist. Diese Struktur kann die lokale Konzentration des elektrischen Feldes auf der linearen Zelle 53 unterdrücken und ist daher wirksam, um eine Reduzierung der Durchbruchspannung der Halbleitervorrichtung 1 zu unterdrücken.
  • Ein p-artiger Well-Bereich 25 der einen und/oder der anderen der Einheitszellen 15, die entlang der zweiten Richtung Y aneinandergrenzen, ist zwischen einer Vielzahl von n-artigen Diodenbereichen 24, die entlang der zweiten Richtung Y aneinandergrenzen, angeordnet. Jede lineare Zelle 53 weist eine Struktur auf, in der die Vielzahl von n--artigen Diodenbereichen 24 in Abständen entlang der zweiten Richtung Y angeordnet sind.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 141 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 61 beschrieben sind.
  • 25 ist eine Draufsicht auf eine Halbleitervorrichtung 151 gemäß der achten bevorzugten Ausführungsform der vorliegenden Erfindung. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen konstituierenden Elemente der Struktur der Halbleitervorrichtung 61 die gleichen konstituierenden Elemente einer entsprechenden Struktur, und eine Beschreibung der Struktur entfällt.
  • Unter Bezugnahme auf 25 beinhaltet eine Gate-Elektrode 10 in der Halbleitervorrichtung 151 ein Gate-Pad 12, einen Gate-Finger 13 und eine Vielzahl von (vier in dieser bevorzugten Ausführungsform) Gate-Leitungen 62A, 62B, 62C und 62D.
  • Das Gate-Pad 12 ist auf einem zentralen Abschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 in der Draufsicht ausgebildet. In dieser bevorzugten Ausführungsform ist das Gate-Pad 12 in einer vierseitigen Form mit vier Seitenflächen 12A, 12B, 12C und 12D parallel zu den Seitenflächen 5A, 5B, 5C und 5D der Halbleiterschicht 2 in der Draufsicht ausgebildet.
  • Der Gate-Finger 13 ist in Streifenform ausgebildet, so dass er sich entlang der Umfangskante eines Vorrichtungsbildungsbereichs 6 in einem äußerem Bereich 7 erstreckt. In dieser bevorzugten Ausführungsform ist der Gate-Finger 13 in einer endlosen Form („qudrilaterale Ringform“) ausgebildet, die den Vorrichtungsbildungsbereich 6 in der Draufsicht umgibt. Der Gate-Finger 13 kann geformt werden, um den Vorrichtungsbildungsbereich 6 aus drei Richtungen zu teilen.
  • Die jeweiligen Gate-Leitungen 62A bis 62D werden von den entsprechenden Seitenflächen 12A bis 12D des Gate-Pad 12 zu den Seitenflächen 5A bis 5D der Halbleiterschicht 2 gezogen. Jede der Vielzahl von Gate-Leitungen 62A bis 62D ist in Streifenform ausgebildet, die sich linear zu einer entsprechenden der Seitenflächen 5A bis 5D der Halbleiterschicht 2 erstreckt.
  • Genauer gesagt, beinhaltet die Vielzahl der Gate-Leitungen 62A bis 62D die Gate-Leitung 62A, die von der Seitenfläche 12A des Gate-Pads 12 ausgezogen ist, die Gate-Leitung 62B, die von der Seitenfläche 12B des Gate-Pads 12 ausgezogen ist, die Gate-Leitung 62C, die von der Seitenfläche 12C des Gate-Pads 12 ausgezogen ist, und die Gate-Leitung 62D, die von der Seitenfläche 12D des Gate-Pads 12 ausgezogen ist.
  • In dieser bevorzugten Ausführungsform ist von der Vielzahl an Gate-Leitungen 62A bis 62D die Gate-Leitung 62A mit dem Gate-Finger 13 verbunden. Bei dieser Struktur wird in der Draufsicht ein C-förmiger Bereich durch die Innenkante der Gate-Elektrode 10 im Vorrichtungsbildungsbereich 6 definiert.
  • Die Source-Elektrode 11 wird in den C-förmigen Bereich geformt, indem sie durch die Innenkante der Gate-Elektrode 10 aufgeteilt wird. In dieser bevorzugten Ausführungsform ist die Source-Elektrode 11 in C-Form entlang der Innenkante der Gate-Elektrode 10 ausgebildet.
  • 26 ist eine Draufsicht entsprechend 25, mit der Ausnahme, dass die Gate-Elektrode 10 und die Oberflächenelektrode 11 entfernt werden, was zur Erklärung einer Struktur auf der ersten Hauptfläche 3 einer Halbleiterschicht 2 dient.
  • Eine Gate-Pad-Schicht 63, eine Gate-Finger-Schicht 64 und eine Vielzahl von (vier in dieser bevorzugten Ausführungsform) Gate-Leitung-Schichten 65A, 65B, 65C und 65D sind auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet.
  • Die Gate-Pad-Schicht 63 ist in einem Bereich direkt unter dem Gate-Pad 12 ausgebildet. Die Gate-Pad-Schicht 63 ist elektrisch mit der Gate-Pad 12 verbunden. Obwohl nicht dargestellt, ist das Gate-Pad 12 über ein in der Isolierschicht 34 ausgebildetes Kontaktloch elektrisch mit der Gate-Pad-Schicht 63 verbunden.
  • Die Gate-Pad-Schicht 63 ist auf einem zentralen Abschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 in der Draufsicht ausgebildet. In dieser bevorzugten Ausführungsform ist die Gate-Pad-Schicht 63 in eine vierseitige Form mit vier Seitenflächen 63A, 63B, 63C und 63D parallel zu den Seitenflächen 5A bis 5D der Halbleiterschicht 2 in der Draufsicht angeordnet.
  • Die Gate-Finger-Schicht 64 ist in einem Bereich direkt unter dem Gate-Finger 13 ausgebildet. Die Gate-Finger-Schicht 64 ist elektrisch mit dem Gate-Finger 13 verbunden. Obwohl nicht dargestellt, ist der Gate-Finger 13 über ein in der Isolierschicht 34 ausgebildetes Kontaktloch mit der Gate-Finger-Schicht 64 elektrisch verbunden.
  • Die Gate-Finger-Schicht 64 ist streifenförmig aus der Gate-Pad-Schicht 63 herausgezogen, so dass sie sich entlang der Umfangskante des Vorrichtungsbildungsbereichs 6 erstreckt. In dieser bevorzugten Ausführungsform ist die Gate-Finger-Schicht 64 in endloser Form („qudrilaterale Ringform“) ausgebildet, die den Vorrichtungsbildungsbereich 6 in der Draufsicht umgibt. Die Gate-Finger-Schicht 64 kann gebildet werden, um den Vorrichtungsbildungsbereich 6 aus drei Richtungen zu trennen.
  • Die Vielzahl der Gate-Leitung-Schichten 65A bis 65D sind jeweils in Bereichen unmittelbar unterhalb der Vielzahl der Gate-Leitungen 62A bis 62D ausgebildet. Die Vielzahl der Gate-Leitung-Schichten 65A bis 65D sind elektrisch mit den entsprechenden Gate-Leitungen 62A bis 62D verbunden. Obwohl nicht dargestellt, sind die Gate-Leitungen 62A bis 62D über ein in der Isolierschicht 34 ausgebildetes Kontaktloch mit den Gate-Leitung-Schichten 65A bis 65D elektrisch verbunden.
  • Die jeweiligen Gate-Schichten 65A bis 65D sind von den entsprechenden Seitenflächen 63A bis 63D der Gate-Pad-Schicht 63 zu den Seitenflächen 5A bis 5D der Halbleiterschicht 2 herausgezogen. Jede der Vielzahl von Gate-Leitung-Schichten 65A bis 65D ist in Streifenform ausgebildet, die sich linear zu einer entsprechenden der Seitenflächen 5A bis 5D der Halbleiterschicht 2 erstreckt.
  • Genauer gesagt, beinhaltet die Vielzahl der Gate-Leitung-Schichten 65A bis 65D die Gate-Leitung-Schicht 65A, die von der Seitenfläche 63A der Gate-Pad-Schicht 63 ausgezogen ist, die Gate-Leitung-Schicht 65B, die von der Seitenfläche 63B der Gate-Pad-Schicht 63 ausgezogen ist, die Gate-Leitung-Schicht 65C, die von der Seitenfläche 63C der Gate-Pad-Schicht 63 ausgezogen ist, und die Gate-Leitung-Schicht 65D, die von der Seitenfläche 63D der Gate-Pad-Schicht 63 ausgezogen ist.
  • In dieser bevorzugten Ausführungsform ist aus der Vielzahl der Gate-Leitung-Schichten 65A bis 65D die Gate-Leitung-Schicht 65A mit der Gate-Finger-Schicht 64 verbunden. Bei dieser Struktur wird in der Draufsicht ein C-förmiger Bereich durch die Innenkante der Gate-Elektrode 10 im Vorrichtungsbildungsbereich 6 definiert.
  • Die Gate-Elektrodenschicht 33 (planare Gate-Struktur) ist in dem durch die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Vielzahl der Gate-Leitung-Schichten 65A bis 65D definierten C-förmigen Bereich ausgebildet.
  • Die Gate-Elektrodenschichten 33 sind in der Draufsicht in einem Gittermuster ausgebildet. 26 zeigt die Gate-Elektrodenschichten 33 durch Linien in einem Gittermuster. Die Gate-Elektrodenschichten 33 sind aus der Gate-Pad-Schicht 63, der Gate-Finger-Schicht 64 und der Vielzahl der Gate-Leitung-Schichten 65A bis 65D herausgezogen.
  • Bei dieser Struktur sind die Gate-Elektrodenschichten 33 elektrisch mit der Gate-Pad-Schicht 12, dem Gate-Finger 13 und der Vielzahl von Gate-Leitung-Schichten 62A bis 62D über die Gate-Pad-Schicht 63, die Gate-Finger-Schicht 64 und die Vielzahl von Gate-Leitung-Schichten 65A bis 65D verbunden.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 151 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 61 beschrieben sind.
  • 27 ist eine Schnittansicht eines Abschnitts, der 18 entspricht und eine Halbleitervorrichtung 161 gemäß der neunten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen konstituierenden Elemente der Struktur der Halbleitervorrichtung 61 die gleichen konstituierenden Elemente einer entsprechenden Struktur, und eine Beschreibung der Struktur entfällt.
  • Unter Bezugnahme auf 27 beinhaltet eine Source-Elektrode 11 in dieser bevorzugten Ausführungsform eine Nickelschicht 162, eine Goldschicht 163 und eine Lötschicht 164, die auf einer Elektrodenschicht 92 in der genannten Reihenfolge gestapelt sind. Im Bereich zwischen der Goldschicht 163 und der Lötschicht 164 kann eine Palladiumschicht vorgesehen werden.
  • Obwohl nicht dargestellt, beinhaltet eine Gate-Elektrode 10 wie die Source-Elektrode 11 auch eine Nickelschicht 162, eine Goldschicht 163 und eine Lötschicht 164, die auf der Elektrodenschicht 92 in der genannten Reihenfolge gestapelt sind. Im Bereich zwischen der Goldschicht 163 und der Lötschicht 164 kann eine Palladiumschicht vorgesehen werden.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 161 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 61 beschrieben sind.
  • Gemäß der Halbleitervorrichtung 161 beinhalten die Gate-Elektrode 10 und die Source-Elektrode 11 jeweils die Lötschicht 164. Dadurch ist es möglich, die Halbleitervorrichtung 161 auf einem Anschlussziel zu montieren, während eine erste Hauptfläche 3 einer Halbleiterschicht 2 dem Anschlussziel zugewandt ist.
  • 28 ist eine Draufsicht, die einen Abschnitt eines Vorrichtungsbildungsbereichs 6 einer Halbleitervorrichtung 171 gemäß der zehntenbevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Eine entlang der Linie A-A in 28 aufgenommene Schnittansicht entspricht der in 18 dargestellten Schnittansicht. Im Folgenden bezeichnen die gleichen Referenzziffern der oben beschriebenen konstituierenden Elemente der Struktur der Halbleitervorrichtung 61 die gleichen konstituierenden Elemente einer entsprechenden Struktur, und eine Beschreibung der Struktur entfällt.
  • Unter Bezugnahme auf 28 wird in dieser bevorzugten Ausführungsform jede Einheitszelle 15 in Streifenform mit Enden gebildet, die sich entlang der zweiten Richtung Y erstrecken. In der bevorzugten Ausführungsform werden in Abständen entlang der ersten Richtung X eine Vielzahl von Einheitszellen 15 gebildet.
  • Bei dieser Struktur wird die Vielzahl der Einheitszellen 15 in einem Streifenmuster in der Draufsicht gebildet. Bereiche zwischen der Vielzahl von aneinander angrenzenden Einheitszellen 15 werden durch Linienabschnitte 172 definiert, die sich entlang der zweiten Richtung Y erstrecken. Die Linienabschnitte 172 entsprechen den zweiten Linienabschnitten 17 der Halbleitervorrichtung 61 (siehe auch 17).
  • Wie die Halbleitervorrichtung 61 beinhaltet jede Einheitszelle 15 einen n--artigen Diodenbereich 24, einen p-artigen Well-Bereich 25, einen n+-artigen Source-Bereich 26 und einen p+-artigen Kontaktbereich 27. Der n--artige Diodenbereich 24, der p-artige Well-Bereich 25, der n+-artige Source-Bereich 26 und der p+-artige Kontaktbereich 27 erstrecken sich jeweils streifenförmig mit Enden entlang der zweiten Richtung Y in der Draufsicht.
  • In dieser bevorzugten Ausführungsform beinhaltet jeder p-artige Well-Bereich 25 einen p-artigen Well-Bereich 25A auf der einen Seite und einen p-artigen Well-Bereich 25B auf der anderen Seite. Der p-artige Well-Bereich 25A auf der einen Seite erstreckt sich streifenförmig mit Enden entlang eines Endabschnitts des n--artigen Diodenbereichs 24, der sich auf der ersten Richtung X Seite befindet.
  • Der p-artige Well-Bereich 25B auf der anderen Seite erstreckt sich streifenförmig mit Enden entlang des anderen Endabschnitts des n--artigen Diodenbereichs 24, der sich auf der ersten Richtung X Seite befindet. In dieser bevorzugten Ausführungsform wird der n--artige Diodenbereich 24 durch den p-artigen Well-Bereich 25A auf der einen Seite und den p-artigen Well-Bereich 25B auf der anderen Seite definiert.
  • Der n+-artige Source-Bereich 26 ist in einem Oberflächenschichtabschnitt jedes p-artigen Well-Bereichs 25 ausgebildet. Der n+-artige Source-Bereich 26 wird in Abständen von der inneren Umfangskante und der äußeren Umfangskante des p-artigen Well-Bereichs 25 gebildet. Der n+-artige Source-Bereich 26 ist streifenförmig mit Enden entlang des p-artigen Well-Bereichs 25 in der Draufsicht ausgebildet.
  • Der p+-artige Kontaktbereich 27 ist im Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. Der p+-artige Kontaktbereich 27 ist im Bereich zwischen dem n--artigen Diodenbereich 24 und dem n+-artigen Source-Bereich 26 im Oberflächenschichtabschnitt des p-artigen Well-Bereichs 25 ausgebildet. In dieser bevorzugten Ausführungsform erstreckt sich der p+-artige Kontaktbereich 27 streifenförmig mit Enden entlang des p-artigen Well-Bereichs 25 in der Draufsicht.
  • Wie vorstehend beschrieben, kann die Halbleitervorrichtung 171 auch die gleichen Effekte erzielen, wie sie in Bezug auf die Halbleitervorrichtung 61 beschrieben sind.
  • In der Halbleitervorrichtung 171 kann bei der Einstellung elektrischer Eigenschaften wie Durchbruchspannung die Breite jeder Einheitszelle 15 in der ersten Richtung X eingestellt werden. Im Gegensatz dazu können bei der Halbleitervorrichtung 61 bei der Einstellung der elektrischen Eigenschaften sowohl die Breiten jeder Einheitszelle 15 entlang der ersten Richtung X als auch die zweite Richtung Y fein eingestellt werden. Dementsprechend kann man sagen, dass die Halbleitervorrichtung 61 einen höheren Freiheitsgrad im Design aufweist als die Halbleitervorrichtung 171.
  • Die vorstehend beschriebene Struktur der Halbleitervorrichtung 121 (siehe 22) kann auf die Halbleitervorrichtung 171 aufgebracht werden. Das heißt, der p+-artige Kontaktbereich 27 mit dem ersten Bereich 29 und dem zweiten Bereich 30 kann auf die Halbleitervorrichtung 171 aufgebracht werden.
  • Obwohl die bevorzugte Ausführungsformder vorliegenden Erfindung oben beschrieben wurde, kann die vorliegende Erfindung weiterhin in anderen bevorzugten Ausführungsformen ausgebildet sein.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann jede Einheitszelle 15 in einer polygonalen Form, wie beispielsweise einer Dreiecksform, einer hexagonalen Form oder einer achteckigen Form in der Draufsicht, gebildet werden. Darüber hinaus kann in jeder vorstehend beschriebenen bevorzugten Ausführungsform jede Einheitszelle 15 in kreisförmiger oder elliptischer Form in der Draufsicht gebildet werden.
  • In jeder der vorstehend beschriebenen bevorzugten Ausführungsformen kann jeder n--artige Diodenbereich 24 in einer polygonalen Form, wie beispielsweise einer dreieckigen Form, einer hexagonalen Form oder einer achteckigen Form in der Draufsicht, ausgebildet sein. Darüber hinaus kann in jeder oben beschriebenen bevorzugten Ausführungsform jeder n--artige Diodenbereich 24 in Kreisform oder elliptischer Form in Draufsicht ausgebildet sein.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann jeder Verunreinigungsbereich 19 einen Kristalldefektbereich beinhalten, der Kristalldefekte beinhaltet, die selektiv in die Halbleiterschicht 2 (n--artige Epitaxialschicht 22) eingebracht werden. Kristalldefekte können Gitterdefekte sein, die durch interstitielle Atome, atomare Vakanzen und dergleichen gekennzeichnet sind.
  • Jeder Kristallfehlerbereich kann eine Kristallfehlerdichte N2 aufweisen, die höher ist als eine n-artige Verunreinigungsdichte N1 der n--artigen Epitaxialschicht 22 (n-artige Verunreinigungsdichte N1 Kristallfehlerdichte N2).
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann jeder Verunreinigungsbereich 19 einen hochohmigen Bereich beinhalten. Der hochohmige Bereich kann einen spezifischen Widerstand ρ2 aufweisen, der höher ist als ein spezifischer Widerstand ρ1 der Halbleiterschicht 2 (n--artige Epitaxialschicht 22) (spezifischer Widerstand ρ1 ρspezifischer Widerstand 2). Der hochohmige Bereich kann durch einen Kristallfehlerbereich gebildet werden, der Kristallfehler enthält, die selektiv in die Halbleiterschicht 2 (n--artige Epitaxialschicht 22) eingebracht werden.
  • Jede der vorstehend beschriebenen bevorzugten Ausführungsformen kann die Halbleiterschicht 2 mit einer Struktur annehmen, in der in jedem sich schneidenden Abschnitt 18 kein Verunreinigungsbereich 19 ausgebildet ist.
  • Jede der vorstehend beschriebenen bevorzugten Ausführungsformen kann das n+-artige Halbleitersubstrat 21 aus Silizium (Si) anstelle eines Halbleiters mit breiter Bandlücke verwenden.
  • Jede der vorstehend beschriebenen bevorzugten Ausführungsformen kann die aus Silizium (Si) gebildete n--artige Epitaxialschicht 22 anstelle eines Halbleiters mit breiter Bandlücke verwenden.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann die Halbleiterschicht 2 ein n--artiges Halbleitersubstrat beinhalten, das nach dem FZ-Verfahren hergestellt wird. In diesem Fall wird jeder hochohmige Bereich (Driftbereich), der der vorstehend beschriebenen n--artigen Epitaxialschicht 22 entspricht, aus dem n--artigen Halbleitersubstrat gebildet. Darüber hinaus wird jeder niederohmige Bereich (Drain-Bereich), der dem vorstehend beschriebenen n+-artigen Halbleitersubstrat entspricht, durch Implantieren einer n-artigen Verunreinigung in die zweite Hauptfläche 4 der Halbleiterschicht 2 gebildet.
  • In jeder der oben beschriebenen bevorzugten Ausführungsformen sind die erste Richtung X und die zweite Richtung Y nicht auf Richtungen entlang der Seitenflächen 5A bis 5D der Halbleiterschicht 2 beschränkt. So kann beispielsweise in jeder oben beschriebenen bevorzugten Ausführungsform die Beziehung zwischen der ersten Richtung X und der zweiten Richtung Y umgekehrt werden. Das heißt, die erste Richtung X kann auf die Richtung <11-20> eingestellt werden, und die zweite Richtung Y kann auf eine Richtung senkrecht zu der Richtung <11-20> eingestellt werden.
  • In diesem Fall wird die Vielzahl der Einheitszellen 15 vorzugsweise in Abständen entlang der Richtung <11-20> angeordnet. Darüber hinaus, wenn jede Einheitszelle 15 in der Draufsicht in einer rechteckigen Form gebildet wird, wird jede Einheitszelle 15 vorzugsweise in einer rechteckigen Form gebildet, die sich entlang der Richtung <11-20> erstreckt.
  • Darüber hinaus können in jeder bevorzugten Ausführungsform die erste Richtung X und die zweite Richtung Y Richtungen entlang diagonaler Richtungen der Halbleiterschicht 2 sein. Auch in diesem Fall wird die Vielzahl der Einheitszellen 15 vorzugsweise in Abständen entlang der Richtung <11-20> angeordnet. Darüber hinaus, wenn jede Einheitszelle 15 in der Draufsicht in einer rechteckigen Form gebildet wird, wird jede Einheitszelle 15 vorzugsweise in einer rechteckigen Form gebildet, die sich entlang der Richtung <11-20> erstreckt.
  • Jede der vorstehend beschriebenen bevorzugten Ausführungsformen kann anstelle der planaren Gate-Struktur eine Gate-Graben-Struktur verwenden. Jede Gate-Graben-Struktur kann entlang des ersten Linienabschnitts 16 und des zweiten Linienabschnitts 17 gebildet werden, um die Einheitszelle 15 zu definieren.
  • Die Gate-Graben-Struktur kann die Gate-Elektrodenschicht 33 beinhalten, die in dem Gate-Graben vergraben ist, der in einem Oberflächenschichtabschnitt der ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet ist, wobei die Gate-Isolierschicht 32 zwischen ihnen angeordnet ist. Eine Seitenwand des Gate-Grabens kann senkrecht zur ersten Hauptfläche 3 der Halbleiterschicht 2 gebildet werden. Der Gate-Graben kann im Schnitt in eine konische Form gebracht werden, die eine größere Öffnungsfläche als eine Bodenwand aufweist.
  • Die Gate-Isolierschicht 32 kann entlang einer Seitenwand und der Bodenwand des Gate-Grabens gebildet werden, um einen konkaven Raum im Gate-Graben zu definieren. Die Gate-Elektrodenschicht 33 kann in dem durch die Gate-Isolierschicht 32 definierten konkaven Raum eingebettet sein.
  • Ein Abschnitt der n--artigen Epitaxialschicht 22, des p-artigen Well-Bereichs 25 und des n+-artigen Source-Bereichs 26 kann so ausgebildet werden, dass er der Gate-Elektrodenschicht 33 durch die Gate-Isolierschicht 32 zugewandt ist. In diesem Fall ist in dem p-artigen Well-Bereich 25 ein Abschnitt, der durch den Abschnitt der n--artigen Epitaxialschicht und den n+-artigen Source-Bereich 26 eingeklemmt ist, der Kanal des MISFET 9.
  • Wie vorstehend beschrieben, kann auch eine Struktur, die eine Gate-Graben-Struktur verwendet, die gleichen Effekte erzielen, wie sie in jeder der obenbeschriebenen bevorzugten Ausführungsformen beschrieben sind.
  • Jede der vorstehend beschriebenen bevorzugten Ausführungsformen kann ein p+-artiges Halbleitersubtrat anstelle eines n+-artigen Halbleitersubstrats 21 verwenden. Das heißt, in jeder der oben beschriebenen bevorzugten Ausführungsformen kann anstelle des MISFET 9 ein Bipolartransistor mit isoliertem Gate (IGBT) als Beispiel für einen Transistor mit isoliertem Gate gebildet werden.
  • In diesem Fall wird „Source“ des MISFET 9 als „Emitter“ des IGBTs gelesen. Zusätzlich wird „Drain“ des MISFET 9 als „Kollektor“ des IGBTs gelesen.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung Nr. 2017-011609 , die am 25. Januar 2017 beim Japanischen Patentamt eingereicht wurde, und die gesamte Offenbarung der Anmeldung ist hierin durch Verweis enthalten.
  • Während die bevorzugten Ausführungsformen der vorliegenden Erfindung vorstehend ausführlich beschrieben wurden, handelt es sich hierbei lediglich um konkrete Beispiele zur Verdeutlichung des technischen Inhalts der vorliegenden Erfindung, und die vorliegende Erfindung sollte nicht so interpretiert werden, dass sie sich auf diese spezifischen Beispielebeschränkt, und der Umfang der vorliegenden Erfindung ist nur durch die beigefügten Ansprüche zu begrenzen.
  • Bezugszeichenliste
    • 1:
    Halbleitervorrichtung
    2:
    Halbleiterschicht
    3:
    erste Hauptfläche der Halbleiterschicht
    4:
    zweite Hauptfläche der Halbleiterschicht
    6:
    Vorrichtungsbildungsbereich
    7:
    äußerer Bereich
    8:
    SBD
    9:
    MISFET
    11:
    Source-Elektrode („Hauptoberflächenelektrode“)
    15:
    Einheitszelle
    21:
    n+-artiges Halbleitersubstrat
    22:
    n-artige Epitaxialschicht
    24:
    n--artiger Diodenbereich
    25:
    p-artiger Well-Bereich
    26:
    n+-artiger Source-Bereich (Bereich des ersten Leitfähigkeitstyps)
    27:
    p+-artiger Kontaktbereich
    32:
    Gate-Isolierschicht
    33:
    Gate-Elektrodenschicht
    51:
    Halbleitervorrichtung
    52:
    Halbleitervorrichtung
    60:
    lineare Zelle
    61:
    Halbleitervorrichtung
    121:
    Halbleitervorrichtung
    131:
    Halbleitervorrichtung
    141:
    Halbleitervorrichtung
    151:
    Halbleitervorrichtung
    161:
    Halbleitervorrichtung
    L1:
    Länge der Einheitszelle
    L2:
    Länge der Einheitszelle
    SE:
    ebene Fläche der ersten Hauptfläche der Halbleiterschicht
    SF:
    ebene Fläche des Vorrichtungsbildungsbereichs
    SC:
    ebene Fläche der Einheitszelle
    SD:
    ebene Fläche des n-artigen Diodenbereichs
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2012/105611 A1 [0005]
    • JP 2017011609 [0380]

Claims (20)

  1. Halbleitervorrichtung, umfassend eine Halbleiterschicht mit einer ersten Hauptfläche auf einer ersten Seite und einer zweiten Hauptfläche auf einer anderen Seite; eine Einheitszelle, die einen Diodenbereich eines ersten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt der ersten Hauptfläche der Halbleiterschicht ausgebildet ist, einen Well-Bereich eines zweiten Leitfähigkeitstyps, der in dem Oberflächenschichtabschnitt der ersten Hauptfläche der Halbleiterschicht entlang einer Umfangskante des Diodenbereichs ausgebildet ist, und einen Bereich des ersten Leitfähigkeitstyps, der in einem Oberflächenschichtabschnitt des Well-Bereichs ausgebildet ist, beinhaltet; eine Gate-Elektrodenschicht, die dem Well-Bereich und dem Bereich des ersten Leitfähigkeitstyps durch eine Gate-Isolierschicht zugewandt ist; und eine erste Hauptoberflächenelektrode, die den Diodenbereich und den Bereich des ersten Leitfähigkeitstyps auf der ersten Hauptfläche der Halbleiterschicht bedeckt und einen Schottky-Kontakt mit dem Diodenbereich und einen Ohmsche Kontakt mit dem Bereich des ersten Leitfähigkeitstyps bildet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Well-Bereich mit dem Diodenbereich einen pn-Übergangsabschnitt bildet, und die Einheitszelle eine Schottky-Barrieren-(JBS)-Struktur aufweist, die den zwischen dem Well-Bereich und dem Diodenbereich gebildeten pn-Übergangsabschnitt beinhaltet.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei in einer Draufsicht der Well-Bereich den Diodenbereich umgibt.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Einheitszelle einen Kontaktbereich des zweiten Leitfähigkeitstyps beinhaltet, der in einem Bereich zwischen dem Diodenbereich und dem Bereich des ersten Leitfähigkeitstyps im Oberflächenschichtabschnitt des Well-Bereichs gebildet ist und eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps aufweist, die höher ist als eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps des Well-Bereichs.
  5. Halbleitervorrichtung nach Anspruch 4, wobei der Kontaktbereich mit dem Diodenbereich einen pn-Übergangsabschnitt bildet, und die Einheitszelle eine Schottky-Barrieren-(JBS)-Struktur aufweist, die den zwischen dem Kontaktbereich und dem Diodenbereich gebildeten pn-Übergangsabschnitt beinhaltet.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei eine Vielzahl der Einheitszellen im Oberflächenschichtabschnitt der Halbleiterschicht gebildet sind, und die Gate-Elektrodenschicht einem Abschnitt des Well-Bereichs jeder Einheitszelle zugewandt ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Vielzahl von Einheitszellen in Abständen in einer beliebigen ersten Richtung und einer zweiten Richtung, die die erste Richtung schneidet, angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die Vielzahl von Einheitszellen in einem Matrixmuster angeordnet sind.
  9. Halbleitervorrichtung nach Anspruch 7, wobei die Vielzahl von Einheitszellen in einem gestaffelten Muster angeordnet sind.
  10. Halbleitervorrichtung nach Anspruch 6, wobei die Vielzahl von Einheitszellen in einer beliebigen Richtung nebeneinander angeordnet sind, um eine einzelne lineare Zelle zu bilden.
  11. Halbleitervorrichtung nach Anspruch 10, wobei eine Vielzahl der linearen Zellen in Abständen entlang einer Schnittrichtung, die die eine Richtung schneidet, angeordnet sind.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei die Einheitszelle in Draufsicht in einer vierseitigen Form ausgebildet ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei die Einheitszelle in Draufsicht in einer rechteckigen Form ausgebildet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die Einheitszelle eine erste Seite und eine zweite Seite aufweist, die sich entlang von Richtungen erstrecken, die sich gegenseitig schneiden, und ein Seitenverhältnis der Einheitszelle, das durch ein Verhältnis einer Länge der zweiten Seite zu einer Länge der ersten Seite definiert ist, zwischen 1 und einschließlich 4 liegt.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei ein Verhältnis einer ebenen Fläche des Diodenbereichs zu einer ebenen Fläche der Einheitszelle zwischen 0,005 und einschließlich 0,01 liegt.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, wobei die Halbleiterschicht ein Halbleitersubstrat und eine auf dem Halbleitersubstrat gebildete Epitaxialschicht beinhaltet, die erste Hauptfläche der Halbleiterschicht aus der Epitaxialschicht gebildet ist, und die zweite Hauptfläche der Halbleiterschicht aus dem Halbleitersubstrat gebildet ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die Epitaxialschicht eine Dicke von nicht weniger als 5 µm aufweist.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei die Epitaxialschicht eine Dicke von nicht weniger als 20 µm aufweist.
  19. Halbleitervorrichtung nach einem der Ansprüche 1 bis 18, wobei in der Halbleiterschicht ein Vorrichtungsbildungsbereich und ein außerhalb des Vorrichtungsbildungsbereichs liegender äußerer Bereich eingerichtet sind, die Einheitszelle im Vorrichtungsbildungsbereich gebildet wird, und ein Verhältnis einer ebenen Fläche des Vorrichtungsbildungsbereichs zu einer ebenen Fläche der Halbleiterschicht nicht weniger als 70% beträgt.
  20. Halbleitervorrichtung nach einem der Ansprüche 1 bis 19, ferner umfassend eine zweite Hauptoberflächenelektrode, die die zweite Hauptfläche der Halbleiterschicht bedeckt und einen Ohmschen Kontakt mit der Halbleiterschicht bildet.
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