DE102004054286A1

DE102004054286A1 - Siliziumkarbid-Halbleitervorrichtung mit Sperrschicht-Feldeffekttransistor, sowie Verfahren zu deren Herstellung

Info

Publication number: DE102004054286A1
Application number: DE102004054286A
Authority: DE
Inventors: Rajesh Kariya Kumar; Andrei Mihaila; Florin Udrea
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-11-14
Filing date: 2004-11-10
Publication date: 2005-06-16
Anticipated expiration: 2024-11-11
Also published as: CN100485970C; US20050139859A1; JP2005150353A; US20070200117A1; GB2409106B; US7691694B2; US7230275B2; JP4696444B2; GB2409106A; DE102004054286B4; CN1617354A; GB0425080D0

Abstract

Eine Siliziumkarbid-Halbleitervorrichtung weist ein Substrat (1) und einen Sperrschicht-Feldeffekttransistor auf. Der Transistor weist auf: eine erste Halbleiterschicht (2), die auf dem Substrat (1) angeordnet ist; eine erste Gateschicht (3), die auf einer Oberfläche der ersten Halbleiterschicht (2) angeordnet ist; eine erste Kanalschicht (7) benachbart der ersten Gateschicht (3) auf dem Substrat (1); eine erste Sourceschicht (4), welche elektrisch mit der ersten Kanalschicht (7) verbunden ist; eine zweite Gateschicht (8) benachbart der ersten Kanalschicht (7), um die erste Kanalschicht (7) einzuschließen; eine zweite Kanalschicht (9) benachbart der zweiten Gateschicht (8), um die zweite Gateschicht (8) einzuschließen; eine dritte Gateschicht (10) benachbart der zweiten Kanalschicht (9), um die zweite Kanalschicht (9) einzuschließen, und eine zweite Sourceschicht (11), welche elektrisch mit der zweiten Kanalschicht (9) verbunden ist.

Description

Die vorliegende Erfindung betrifft eine Siliziumkarbid-Halbleitervorrichtung mit einem Sperrschicht-Feldeffekttransistor sowie ein Verfahren zu deren Herstellung.
Eine Halbleitervorrichtung mit einem Sperrschicht-Feldeffekttransistor (d.h. einem J-FET) nach dem Stand der Technik wird beispielsweise in der Japanischen Patentanmeldungsveröffentlichung Nr. 2000-312008 beschrieben. Diese Vorrichtung ist in 17 gezeigt. Gemäß 17 beinhaltet die Vorrichtung ein Substrat J4, aufgebaut aus einem Substrat J1 des N⁺-Leitfähigkeitstyps, einer Driftschicht J2 des N^–-Leitfähigkeitstyps und einer ersten Gateschicht J3 des P⁺-Leitfähigkeitstyps, welche in dieser Reihenfolge aufeinanderlaminiert sind. Ein Graben J5 ist in dem Substrat J4 ausgebildet, um die erste Gateschicht J3 des P⁺-Leitfähigkeitstyps zu durchdringen. Eine Kanalschicht J6 des N^–-Leitfähigkeitstyps und eine zweite Gateschicht J7 des P⁺-Leitfähigkeitstyps sind in dem Graben J5 ausgebildet. Eine Sourceschicht J8 des N⁺-Leitfähigkeitstyps ist so ausgebildet, daß eine Ionenimplantation auf der Oberfläche der Kanalschicht J6 des N^–-Leitfähigkeitstyps durchgeführt wird. Bei diesem Aufbau schließen die erste Gateschicht J3 des P⁺-Leitfähigkeitstyps und die zweite Gateschicht J7 des P⁺-Leitfähigkeitstyps die Kanalschicht J6 des N^–-Leitfähigkeitstyps zwischen sich ein, so daß eine angelegte Spannung, die an die erste Gateschicht J3 des P⁺-Leitfähigkeitstyps und die zweite Gateschicht J7 des p⁺-Leitfähigkeitstyps angelegt wird, gesteuert wird. Somit wird die Ausdehnung einer Verarmungsschicht, die sich von der ersten Gateschicht J3 des P⁺-Leitfähigkeitstyps und von der zweiten Gateschicht J7 des P⁺-Leitfähigkeitstyps aus erstreckt, gesteuert, so daß ein Strom zwischen Source und Drain gesteuert werden kann.
Bei der Halbleitervorrichtung mit obigem Aufbau wird die Erstreckung der Verarmungsschicht, die sich von der ersten Gateschicht J3 des P⁺-Leitfähigkeitstyps und von der zweiten Gateschicht J7 des P⁺-Leitfähigkeitstyps aus erstreckt, durch eine Verunreinigungskonzentration in der ersten Gateschicht J3 des P⁺-Leitfähigkeitstyps und der zweiten Gateschicht J7 des P⁺-Leitfähigkeitstyps und von der Verunreinigungskonzentration in der Kanalschicht J6 des N^–-Leitfähigkeitstyps definiert. Von daher wird die Verunreinigungskonzentration in jeder Schicht J3, J6 und J7 und die Dicke der Kanalschicht J6 des N^–-Leitfähigkeitstyps optimiert, so daß die Halbleitervorrichtung eine im Ruhezustand abgeschaltete Vorrichtung bereitstellen kann.
Wenn eine im Ruhezustand abgeschaltete Halbleitervorrichtung aus Siliziumkarbid gestaltet wird, werden die folgenden Punkte zu Hauptproblemen beim Erhalt eines geringen Durchlaßwiderstands.

(1) Die ersten und zweiten Gateschichten J3 und J7 des P⁺-Leitfähigkeitstyps arbeiten als ein Steuergate, so daß die an die ersten und zweiten Gateschichten J3 und J7 des P⁺-Leitfähigkeitstyps angelegte Spannung durch ein eingebautes Potential in der Siliziumkarbidmatrix begrenzt wird. Beispielsweise beträgt im Fall von 4H-SiC das eingebaute oder integrierte Potential ungefähr 2,9 V. Wenn daher die Halbleitervorrichtung in einer hohen Temperatur oberhalb 250°C betrieben wird, wird der Maximalwert der angelegten Spannung, welche an die ersten und zweiten Gateschichten J3 und J7 des P⁺-Leitfähigkeitstyps angelegt wird, auf ungefähr 2,5 V begrenzt.
(2) In einer im Ruhezustand abgeschalteten Halbleitervorrichtung ist es notwendig, die Kanalschicht J6 des N^–-Leitfähigkeitstyps durch die Verarmungsschicht, welche sich von den ersten und zweiten Gateschichten J3 und J7 des P⁺-Leitfähigkeitstyps aus erstreckt, vollständig zu verarmen. Somit muß die Kanalschicht J6 des N^–-Leitfähigkeitstyps eine niedrige Verunreinigungskonzentration erhalten. Daher erhält die Kanalschicht J6 des N^–-Leitfähigkeitstyps einen hohen Widerstand. Somit erhält die Halbleitervorrichtung einen hohen Durchlaßwiderstand, so daß der durch die Vorrichtung fließende maximale Strom begrenzt ist.

Angesichts der obigen Punkte ist es unmöglich, das Problem Nr. (1) zu vermeiden, da die Halbleitervorrichtung aus Siliziumkarbid gemacht ist. Daher ist es notwendig, das Problem Nr. (2) zu lösen, so daß der Durchlaßwiderstand der Siliziumkarbid-Halbleitervorrichtung soweit als möglich verringert wird.

Angesichts des oben geschilderten Problems ist es Aufgabe der vorliegenden Erfindung, eine Siliziumkarbid-Halbleitervorrichtung mit einem Sperrschicht-Feldeffekttransistor sowie ein Verfahren zu deren Herstellung bereitzustellen.

Eine Siliziumkarbid-Halbleitervorrichtung gemäß der Erfindung beinhaltet somit: ein Substrat aus Siliziumkarbid von einem ersten Leitfähigkeitstyp; und einen Sperrschicht-Feldeffekttransistor, der auf dem Substrat angeordnet ist. Der Sperrschicht-Feldeffekttransistor weist auf: eine erste Halbleiterschicht, die auf dem Substrat mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration geringer als derjenigen des Substrats ist; eine erste Gateschicht, die einen zweiten Leitfähigkeitstyp hat und auf einer Oberfläche der ersten Halbleiterschicht angeordnet und aus Siliziumkarbid gefertigt ist; eine erste Kanalschicht mit dem ersten Leitfähigkeitstyp, welche benachbart der ersten Gateschicht in einer Ebenenrichtung auf dem Substrat angeordnet ist; eine erste Sourceschicht mit dem ersten Leitfähigkeitstyp und mit einer hohen Verunreinigungskonzentration höher als derjenigen der ersten Kanalschicht, und welche mit der ersten Kanalschicht elektrisch verbunden ist; eine zweite Gateschicht von dem zweiten Leitfähigkeitstyp, welche benachbart der ersten Kanalschicht angeordnet und gegenüber der ersten Gateschicht ist, um die erste Kanalschicht einzuschließen; eine zweite Kanalschicht von dem ersten Leitfähigkeitstyp, die benachbart der zweiten Gateschicht angeordnet und gegenüber der ersten Kanalschicht ist, um die zweite Gateschicht einzuschließen; eine dritte Gateschicht, die benachbart der zweiten Kanalschicht angeordnet und gegenüber der zweiten Gateschicht ist, um die zweite Kanalschicht einzuschließen; und eine zweite Sourceschicht von dem ersten Leitfähigkeitstyp und mit einer hohen Verunreinigungskonzentration höher als derjenigen der zweiten Sourceschicht, und welche mit der zweiten Kanalschicht elektrisch in Verbindung ist.

Bei dem obigen Aufbau ist eine Mehrzahl von Kanalschichten in jeder Zelle des J-FET angeordnet. Wenn daher der J-FET betrieben wird, wird eine Mehrzahl von Kanalbereichen erstellt, so daß der Durchlaßwiderstand der Vorrichtung verringert ist, selbst wenn die Maximalspannung, die an ein Gate der Vorrichtung angelegt wird, begrenzt ist.

Bevorzug hat die erste Kanalschicht eine Verunreinigungskonzentration, die höher als die in der ersten Halbleiterschicht ist. Wenn die erste Kanalschicht eine Verunreinigungskonzentration höher als die in der ersten Halbleiterschicht hat, wird der Innenwiderstand der ersten Kanalschicht stark verringert, so daß der Durchlaßwiderstand der Vorrichtung stark verringert werden kann.

Bevorzugt hat die zweite Kanalschicht eine Verunreinigungskonzentration höher als die der ersten Kanalschicht. Wenn die zweite Kanalschicht eine Verunreinigungskonzentration höher als die der ersten Kanalschicht hat, wird der Innenwiderstand der zweiten Kanalschicht stark verringert, so daß der Durchlaßwiderstand der Vorrichtung stark verringert werden kann.

Bevorzugt hat die zweite Gateschicht eine Tiefe, die tiefer als die der dritten Gateschicht ist. Mit dem obigen Aufbau wird ein elektrisches Feld daran gehindert, zu einer Oberseite des Halbleitersubstrats durch einen Abschirmeffekt der zweiten Gateschicht durchzudringen, wenn eine Umkehrvorspannung an die Vorrichtung angelegt wird. Daher wird die Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung verbessert.

Bevorzugt hat die zweite Gateschicht eine Verunreinigungskonzentration, die niedriger als die der dritten Gateschicht ist. Mit dem obigen Aufbau durchdringt das elektrische Feld die zweite Gateschicht wirksam, so daß Aquipotentiallinien im wesentlichen flach sind, um parallel zu einer Horizontalrichtung des Halbleitersubstrats zu sein. Somit kann ein RESURF-Effekt wirksam erhalten werden, so daß die Siliziumkarbid-Halbleitervorrichtung mit einer hohen Spannungsfestigkeit erhalten wird.

Weiterhin weist eine Siliziumkarbid-Halbleitervorrichtung der Erfindung auf: ein Halbleitersubstrat, welches seinerseits aufweist: ein Substrat, das aus Siliziumkarbid ist und einen ersten eitfähigkeitstyp hat; eine erste Halbleiterschicht, die auf dem Substrat mit dem er sten Leitfähigkeitstyp angeordnet sind und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats ist; eine zweite Halbleiterschicht, die auf der ersten Halbleiterschicht angeordnet ist, einen zweiten Leitfähigkeitstyp hat, aus Siliziumkarbid ist und eine erste Gateschicht bildet; und eine dritte Halbleiterschicht aus Siliziumkarbid vom ersten Leitfähigkeitstyp, welche eine erste Sourceschicht bereitstellt. Die Vorrichtung weist weiterhinauf: einen Graben, der auf einer Oberfläche des Halbleitersubstrats angeordnet ist, die zweiten und dritten Halbleiterschichten durchtritt und die erste Halbleiterschicht erreicht; eine erste Kanalschicht, die den ersten Leitfähigkeitstyp hat und an einer Innenwand des Grabens angeordnet ist; eine zweite Gateschicht mit dem zweiten Leitfähigkeitstyp, die an einer Seitenwand des Grabens durch die erste Kanalschicht angeordnet ist; eine zweite Kanalschicht mit dem ersten Leitfähigkeitstyp, die an der Seitenwand des Grabens durch die erste Kanalschicht und die zweite Gateschicht angeordnet ist und durch die erste Kanalschicht an einem Boden des Grabens angeordnet ist; eine dritte Gateschicht mit dem zweiten Leitfähigkeitstyp, die an der Innenwand des Grabens durch die zweite Kanalschicht angeordnet ist; und eine zweite Sourceschicht mit dem ersten Leitfähigkeitstyp mit einer hohen Verunreinigungskonzentration höher als derjenigen der zweiten Kanalschicht und welche an einem Teil der Oberfläche des Halbleitersubstrats entsprechend der zweiten Kanalschicht angeordnet ist, so daß die zweite Sourceschicht elektrisch mit der zweiten Kanalschicht in Verbindung ist.

Bei obigem Aufbau ist eine Mehrzahl von Kanalschichten in jeder Zelle des J-FET angeordnet. Wen daher der J-FET betrieben wird, wird eine Mehrzahl von Kanalbereichen bereitet, so daß der Durchlaßwiderstand der Vorrichtung verringert ist, selbst wenn die an ein Gate der Vorrichtung angelegte Maximalspannung begrenzt ist.

Weiterhin weist eine Siliziumkarbid-Halbleitervorrichtung der Erfindung auf: ein Halbleitersubstrat, welches seinerseits aufweist: ein Substrat aus Siliziumkarbid mit einem ersten Leitfähigkeitstyp; eine erste Halbleiterschicht, die auf dem Substrat mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer Verunreinigungskonzentration niedriger als derjenigen des Substrats ist; und eine zweite Halbleiterschicht, die auf der ersten Halbleiterschicht angeordnet ist, einen zweiten Leitfähigkeitstyp hat, aus Siliziumkarbid ist und eine erste Gateschicht bereitstellt. Die Vorrichtung weist weiterhin auf: einen Graben, der auf einer Oberfläche des Halbleitersubstrats angeordnet ist, die zweite Halbleiterschicht durchtritt und die erste Halbleiterschicht erreicht; eine erste Kanalschicht mit dem ersten Leitfähigkeitstyp, die an einer Innenwand des Grabens angeordnet und auf der zweiten Halbleiterschicht angeordnet ist; eine zweite Gateschicht mit dem zweiten Leitfähigkeitstyp, die an einer Seitenwand des Grabens durch die erste Kanalschicht angeordnet ist; eine zweite Kanalschicht mit dem ersten Leitfähigkeitstyp, die an der Seitenwand des Grabens durch die erste Kanalschicht und die zweite Gateschicht angeordnet ist und die durch die erste Kanalschicht an einem Boden des Grabens angeordnet ist, eine dritte Gateschicht des zweiten Leitfähigkeitstyps, die an einer Innenwand des Grabens durch die zweite Kanalschicht angeordnet ist; und eine Sourceschicht des ersten Verunreinigungstyps mit einer hohen Verunreinigungskonzentration höher als diejenigen der zweiten Kanalschicht, welche an einem Teil der Oberfläche des Substrats entsprechend der zweiten Kanalschicht angeordnet ist, so daß die Sourceschicht elektrisch mit der zweiten Kanalschicht verbunden ist und die an einem ande ren Teil der Oberfläche des Halbleitersubstrats entsprechend der ersten Kanalschicht angeordnet ist, so daß die Sourceschicht elektrisch mit der ersten Kanalschicht in Verbindung ist.

Bei obigem Aufbau ist eine Mehrzahl von Kanalschichten in jeder Zelle des J-FET angeordnet. Wenn daher der J-FET betrieben wird, wird eine Mehrzahl von Kanalbereichen bereitet, so daß der Durchlaßwiderstand der Vorrichtung verringert ist, selbst wenn die an ein Gate der Vorrichtung angelegte Maximalspannung begrenzt ist.

Weiterhin weist ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung die folgenden Schritte auf: Bereitstellen eines Substrats mit einem ersten Leitfähigkeitstyp aus Siliziumkarbid; Ausbilden einer ersten Halbleiterschicht auf dem Substrat, wobei die erste Halbleiterschicht den ersten Leitfähigkeitstyp hat, und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats ist; Ausbilden einer ersten Gateschicht auf einer Oberfläche der ersten Halbleiterschicht, wobei die erste Gateschicht einen zweiten Leitfähigkeitstyp hat und aus Siliziumkarbid ist; Ausbilden einer ersten Kanalschicht auf dem Substrat benachbart der ersten Gateschicht in einer Ebenenrichtung, wobei die erste Kanalschicht den ersten Leitfähigkeitstyp hat; Ausbilden einer ersten Sourceschicht zur elektrischen Verbindung mit der ersten Kanalschicht, wobei die erste Sourceschicht den ersten Verunreinigungstyp hat und eine hohe Verunreinigungskonzentration höher als derjenigen der ersten Kanalschicht hat; Ausbilden einer zweiten Gateschicht benachbart der ersten Kanalschicht, wobei die zweite Gateschicht den zweiten Leitfähigkeitstyp hat und gegenüber der ersten Gateschicht liegt, um die erste Kanalschicht einzuschließen; Ausbilden einer zweiten Kanalschicht benachbart der zwei ten Gateschicht, wobei die zweite Kanalschicht den ersten Leitfähigkeitstyp hat und gegenüber der ersten Kanalschicht liegt, um die zweite Gateschicht einzuschließen; Ausbilden einer dritten Gateschicht benachbart der zweiten Kanalschicht, wobei die dritte Gateschicht gegenüber der zweiten Gateschicht liegt, um die zweite Kanalschicht einzuschließen; und Ausbilden einer zweiten Sourceschicht zur elektrischen Verbindung mit der zweiten Kanalschicht, wobei die zweite Sourceschicht den ersten Leitfähigkeitstyp hat und eine hohe Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht hat.

Das obige Verfahren schafft eine Siliziumkarbid-Halbleitervorrichtung, die eine Mehrzahl von Kanalschichten beinhaltet, die in jeder Zelle des J-FET angeordnet sind. Wenn daher der J-FET betrieben wird, wird eine Mehrzahl von Kanalbereichen bereitet, so daß der Durchlaßwiderstand der Vorrichtung verringert ist, selbst wenn die an ein Gate der Vorrichtung angelegte Maximalspannung begrenzt ist.

Weiterhin weist ein erfindungsgemäßes Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung die folgenden Schritte auf: Bereitstellen eines Halbleitersubstrats, welches aufweist: ein Substrat aus Siliziumkarbid mit einem ersten Leitfähigkeitstyp; eine erste Halbleiterschicht, die auf dem Substrat mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats ist; eine zweite Halbleiterschicht mit einem zweiten Leitfähigkeitstyp, welcher aus Siliziumkarbid ist und eine erste Gateschicht bereitstellt; und eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, die aus Siliziumkarbid ist und eine erste Sourceschicht bereitstellt; Ausbilden eines Grabens auf einer Oberfläche des Halbleitersubstrats, so daß die zweiten und dritten Halbleiterschichten durchdrungen und die erste Halbleiterschicht erreicht wird; Ausbilden einer ersten Kanalschicht mit dem ersten Leitfähigkeitstyp an einer Innenwand des Grabens; Ausbilden einer zweiten Gateschicht des zweiten Leitfähigkeitstyps an einer Seitenwand des Grabens durch die erste Kanalschicht; Ausbilden einer zweiten Kanalschicht des ersten Leitfähigkeitstyps an der Seitenwand des Grabens durch die erste Kanalschicht und die zweite Gateschicht und an einem Boden des Grabens durch die erste Kanalschicht, Ausbilden einer dritten Gateschicht des zweiten Leitfähigkeitstyps an der Innenwand des Grabens durch die zweite Kanalschicht; und Ausbilden einer zweiten Sourceschicht an einem Teil der Oberfläche des Halbleitersubstrats entsprechend der zweiten Kanalschicht, so daß die zweite Sourceschicht elektrisch mit der zweiten Kanalschicht in Verbindung ist, wobei die zweite Sourceschicht den ersten Leitfähigkeitstyp hat und eine hohe Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht hat.

Weiterhin weist ein erfindungsgemäßes Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung die folgenden Schritte auf: Bereitstellen eines Halbleitersubstrats, welches aufweist: ein Substrat aus Siliziumkarbid mit einem ersten Leitfähigkeitstyp; eine erste Halbleiterschicht, die auf dem Substrat mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats ist; und eine zweite Halbleiterschicht mit einem zweiten Leitfähigkeitstyp, die aus Siliziumkarbid ist und eine erste Gateschicht bereitstellt; Ausbilden eines Grabens auf einer Oberfläche des Halbleitersubstrats, so daß die zweite Halbleiterschicht durchdrungen und die erste Halbleiterschicht erreicht wird; Ausbilden einer ersten Kanalschicht des ersten Leitfähigkeitstyps an einer Innenwand des Grabens und auf der zweiten Halbleiterschicht; Ausbilden einer zweiten Gateschicht des zweiten Leitfähigkeitstyps an einer Seitenwand des Grabens durch die erste Kanalschicht; Ausbilden einer zweiten Kanalschicht des ersten Leitfähigkeitstyps an der Seitenwand des Grabens durch die erste Kanalschicht und die zweite Gateschicht und an einem Boden des Grabens durch die erste Kanalschicht; Ausbilden einer dritten Gateschicht des zweiten Leitfähigkeitstyps an einer Innenwand des Grabens durch die zweite Kanalschicht; und Ausbilden einer Sourceschicht auf einem Teil der Oberfläche des Halbleitersubstrats entsprechend der zweiten Kanalschicht, so daß die Sourceschicht elektrisch mit der zweiten Kanalschicht in Verbindung ist und auf einem anderen Teil der Oberfläche des Halbleitersubstrats entsprechend der ersten Kanalschicht, so daß die Sourceschicht elektrisch mit der ersten Kanalschicht verbindet, d.h. in Verbindung ist oder steht, wobei die Sourceschicht den ersten Leitfähigkeitstyp und eine hohe Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht hat.

Das obige Verfahren schafft eine Siliziumxkarbid-Halbleitervorrichtung, die eine Mehrzahl von Kanalschichten beinhaltet, die in jeder Zelle des J-FET angeordnet sind. Wenn daher der J-FET betrieben wird, wird eine Mehrzahl von Kanalbereichen bereitet, so daß der Durch laßwiderstand der Vorrichtung verringert ist, selbst wenn die an ein Gate der Vorrichtung angelegte Maximalspannung begrenzt ist.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich besser aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügte Zeichnung.

Es zeigt:
1 eine Schnittdarstellung durch eine Siliziumkarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2 eine graphische Darstellung einer Beziehung zwischen einer Verunreinigungskonzentration und einer Position auf der Linie II-II in 1;
3 eine graphische Darstellung mit einer X-Achse, die als Horizontalrichtung in 1 definiert ist, einer Y-Achse, die als Dickenrichtung in 1 definiert ist, und einer Z-Achse, die als Verunreinigungskonzentration definiert ist und die eine Beziehung zwischen der Verunreinigungskonzentration und der Position im Querschnitt der Vorrichtung von 1 zeigt;
4 eine Schnittdarstellung der Vorrichtung mit einem Simulationsergebnis der Ausdehnung einer Verarmungsschicht in der Siliziumkarbid-Halbleitervorrichtung von 1, wenn keine Spannung an die Gatedrähte angelegt ist;
5 eine graphische Darstellung eines Simulationsergebnisses einer Beziehung zwischen der Verunreinigungskonzentration in der Driftschicht des N^–-Leitfähigkeits typs und einer Durchbruchsspannung der Siliziumkarbid-Halbleitervorrichtung;
6 eine graphische Darstellung eines Simulationsergebnisses einer Beziehung zwischen der Dicke der Driftschicht des N^–-Leitfähigkeitstyps und der Durchbruchsspannung der Siliziumkarbid-Halbleitervorrichtung;
7 eine graphische Darstellung eines Simulationsergebnisses einer Beziehung zwischen der Verunreinigungskonzentration in der Schicht des P⁺-Leitfähigkeitstyps als Gateschicht und der Durchbruchsspannung der Siliziumkarbid-Halbleitervorrichtung.
8 eine Schnittdarstellung der Vorrichtung mit Äquipotentiallinien in einer elektrischen Potentialverteilung und der Verarmungsschicht, wenn die Siliziumkarbid-Halbleitervorrichtung im Durchbruch ist;
9 eine graphische Darstellung mit einer X-Achse, die als Horizontalrichtung in 1 definiert ist, einer Y-Achse, die als Dickenrichtung in 1 definiert ist, und einer Z-Achse, die als elektrische Feldintensität in jedem Teil definiert ist und die eine Beziehung zwischen der elektrischen Feldintensität und der Position im Querschnitt der Vorrichtung von 1 zeigt;
10 eine Schnittdarstellung der Vorrichtung, welche Äquipotentiallinien in einer elektrischen Potentialverteilung und die Verarmungsschicht zeigt, wenn die Siliziumkarbid-Halbleitervorrichtung in einem Fall im Durchbruch ist, in dem die Verunreinigungskonzentration der Schicht des P⁺-Leitfähigkeitstyps 1×10¹⁶ cm^–3 beträgt;
11 eine graphische Darstellung, die eine Beziehung zwischen einer Drainspannung und einem Drainstrom in der Siliziumkarbid-Halbleitervorrichtung zeigt;
12 eine graphische Darstellung, die eine Beziehung zwischen der Dicke der Driftschicht des N^–-Leitfähigkeitstyps und dem Durchlaßwiderstand der Siliziumkarbid-Halbleitervorrichtung zeigt;
13A bis 13F Schnittdarstellungen eines Herstellungsverfahrens der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform;
14 eine Schnittdarstellung durch eine Siliziumkarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
15 eine Schnittdarstellung durch eine Siliziumkarbid-Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
16A bis 16G Schnittdarstellungen eines Herstellungsverfahrens einer Siliziumkarbid-Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung; und
17 eine Schnittdarstellung durch einen J-FET gemäß dem Stand der Technik.
(Erste Ausführungsform)
Eine Siliziumkarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird nachfolgend erläutert. 1 ist eine Schnittdarstellung durch eine Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform. Die Figur zeigt zwei Zellen von J-FETs, welche in einem Zellenabschnitt der Siliziumkarbid-Halbleitervorrichtung ausgebildet sind. Wie in dieser Figur dargestellt, liegt jede Zelle achsensymmetrisch auf einer rechten Seite oder einer linken Seite in der Figur. Der Aufbau der Siliziumkarbid-Halbleitervorrichtung wird nachfolgend unter Bezugnahme auf diese Figur erläutert.
Gemäß 1 weist die Siliziumkarbid-Halbleitervorrichtung ein Substrat des N⁺-Leitfähigkeitstyps (d.h. ein Substrat) 1, eine Driftschicht des N^–-Leitfähigkeitstyps (d.h. die erste Halbleiterschicht) 2, eine Schicht 3 des P⁺-Leitfähigkeitstyps und eine Schicht 4 des N⁺-Leitfähigkeitstyps auf. Das Substrat 1 des N⁺-Leitfähigkeitstyps, die Driftschicht 2 des N^–-Leitfähigkeitstyps, die Schicht 3 des P⁺-Leitfähigkeitstyps und die Schicht 4 des N⁺-Leitfähigkeitstyps sind aus Siliziumkarbid gefertigt. Sie bilden ein Halbleitersubstrat 5.
In dem Halbleitersubstrat 5 ist ein Zellenabschnitt (d.h. ein J-FET-Bereich) ausgebildet. Der Zellenabschnitt beinhaltet eine Mehrzahl von J-FETs. Auf einer Hauptoberfläche des Halbleitersubstrats 5 in dem Zellenabschnitt ist ein Graben angeordnet, der sich in eine bestimmte Richtung derart erstreckt, daß dieser Graben 6 die Schicht 4 des N⁺-Leitfähigkeitstyps und die Schicht 3 des P⁺-Leitfähigkeitstyps durchtritt und die Driftschicht 2 des N⁺-Leitfähigkeitstyps erreicht. Insbesondere ist der Graben 6 in Streifenform ausgebildet und beinhaltet eine Mehrzahl von Gräben, welche in bestimmten Abständen fluchtend sind, was in 1 nicht dargestellt ist. Eine erste Epitaxialschicht des N^–-Leitfähigkeitstyps (d.h. eine Epi-Schicht) 7 ist an einer Innenwand eines jeden Grabens 6 ausgebildet. Die erste Epi-Schicht 7 des N^–-Leitfähigkeitstyps hat eine Dicke von 0,5 μm und bildet die erste Kanalschicht.
Eine erste Schicht 8 des P⁺-Leitfähigkeitstyps ist auf einer Oberfläche einer jeden Seitenwand der ersten Epi-Schicht 7 des N^–-Leitfähigkeitstyps abgeschieden. Die Oberfläche einer jeden Seitenwand der Epi-Schicht 7 ist parallel zu einer Erstreckungsrichtung des Grabens 6 (d.h. einer Längsrichtung des Grabens 6). Die erste Schicht 8 des P⁺-Leitfähigkeitstyps hat eine Dicke von 0,4 μm, was weniger als die erste Epi-Schicht 7 des N^–-Leitfähigkeitstyps ist.
Eine zweite Epi-Schicht 9 des N^–-Leitfähigkeitstyps ist auf einem Teil der ersten Epi-Schicht 7 des N^–Leitfähigkeitstyps ausgebildet, der auf einem Boden des Grabens 6 und auf einer Oberfläche der Schicht 8 des P⁺-Leitfähigkeitstyps angeordnet ist. Die zweite Epi-Schicht 9 des N^–-Leitfähigkeitstyps hat eine Dicke annähernd gleich der Epi-Schicht 7 des N^–-Leitfähigkeitstyps. Weiterhin ist eine zweite Schicht 10 des P⁺-Leitfähigkeitstyps mit einer Dicke von 1 μm auf der Oberfläche der zweiten Epi-Schicht 9 des N^–-Leitfähigkeitstyps ausgebildet. Somit ist der Graben 6 eingebettet. Eine Schicht 11 des N⁺-Leitfähigkeitstyps ist auf einem Oberflächenabschnitt der Epi-Schicht 10 des N^–-Leitfähigkeitstyps ausgebildet, der zwischen den ersten und zweiten Schichten 8 und 10 des P⁺-Leitfähigkeitstyps liegt.
Bei dem obigen Aufbau bilden die Schichten 8 und 10 des P⁺-Leitfähigkeitstyps die zweite Gateschicht bzw. die dritte Gateschicht. Die Schicht 3 des P⁺-Leitfähigkeitstyps bildet die erste Gateschicht. Die Schichten 4 und 11 des N⁺-Leitfähigkeitstyps bilden die ersten bzw. zweiten Sourceschichten.
Die Vorrichtung weist weiterhin eine Gateverdrahtung bzw. einen ersten Gatedraht 12 und einen zweiten Gatedraht 13 auf. Der erste Gatedraht 12 ist elektrisch mit den Schichten 8 und 10 des P⁺-Leitfähigkeitstyps verbunden, um die zweiten und dritten Gateschichten zu bilden. Der zweite Gatedraht 13 ist elektrisch mit der Schicht 3 des P⁺-Leitfähigkeitstyps verbunden, um die erste Gateschicht zu bilden. Insbesondere ist der erste Gatedraht 12 auf der Oberfläche einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps zur Bereitstellung der zweiten und dritten Gateschichten ausgebildet. Der erste Gatedraht 12 besteht beispielsweise aus einem Nickelfilm und einem Legierungsfilm. Der Ni-Film ist aus einem Material gefertigt, das in der Lage ist, mit einem Halbleiter des P⁺-Leitfähigkeitstyps mit Ohm'schem Kontakt zu kontaktieren. Der Legierungsfilm ist aus Ni und Al gefertigt und auf den Ni-Film auflaminiert. Weiterhin ist der zweite Gatedraht 13 ebenfalls auf der Oberfläche der Schicht 3 des P⁺-Leitfähigkeitstyps ausgebildet, um die erste Gateschicht zu bilden. Insbesondere ist der zweite Gatedraht 13 auf einem unterschiedlichen Abschnitt unterschiedlich zu der Zeichnung von 1 ausgebildet, so daß der zweite Gatedraht 13 die Schicht 3 des P⁺-Leitfähigkeitstyps durch eine Kontaktöffnung kontaktiert, die in der Schicht 4 des N⁺-Leitfähigkeitstyps ausgebildet ist, um die Sourceschicht des N⁺-Leitfähigkeitstyps zu bilden.
Weiterhin ist eine Sourceverdrahtung oder ein Sourcedraht 14 auf der Oberfläche der Schicht 4 des N⁺-Leitfähigkeitstyps ausgebildet, um die Sourceschicht des N⁺-Leitfähigkeitstyps zu bilden. Der Sourcedraht 14 ist beispielsweise aus Ni. Der Sourcedraht 14 ist elektrisch von den ersten und zweiten Gatedrähten 12 und 13 durch einen Zwischenlagenisolationsfilm 16 getrennt.
Eine Drainelektrode 15 ist auf einer Rückseite des Halbleitersubstrats 5 ausgebildet. Die Drainelektrode 15 ist elektrisch mit dem Substrat 1 des N⁺-Halbleitertyps in Kontakt. Somit wird eine Siliziumkarbid-Halbleitervor richtung mit einem Zellenabschnitt mit einer Mehrzahl von J-FETs geschaffen.
Nachfolgend wird eine Beziehung einer Verunreinigungskonzentration in jedem Teil der Siliziumkarbid-Halbleitervorrichtung mit obigem Aufbau unter Bezugnahme auf die 2 und 3 der Zeichnung erläutert.
Die 2 ist eine graphische Darstellung, welche eine Verunreinigungskonzentration in jedem Teil der Siliziumkarbid-Halbleitervorrichtung von 1 zeigt. Insbesondere zeigt 2 einen Querschnitt durch die Vorrichtung entlang Linie II-II, welche die Epi-Schicht 9 des N^–-Leitfähigkeitstyps zur Erzeugung der Kanalschicht durchschneidet, wobei die Linie parallel zu einer Ebenenrichtung des Halbleitersubstrats 5 (d.h. einer Horizontalrichtung X) ist. Somit zeigt 2 eine Beziehung zwischen einem Abstand von einer linken Seite der Vorrichtung in 1 und der Verunreinigungskonzentration. 3 hat eine X-Achse, die als Ebenenrichtung des Halbleitersubstrats 5 in 1 definiert ist, eine Y-Achse, die als Dickenrichtung von 1 definiert ist und eine Z-Achse, die als Verunreinigungskonzentration in jedem Teil definiert ist.
Wie in dieser Zeichnung gezeigt, hat das Substrat 1 des N⁺-Leitfähigkeitstyps eine Verunreinigungskonzentration gleich oder höher als 1×10¹⁹cm^–3. Die Driftschicht 2 des N^–-Leitfähigkeitstyps hat eine Verunreinigungskonzentration von ungefähr 1×10¹⁵cm^–3. Die Schicht 3 des P⁺-Leitfähigkeitstyps hat eine Verunreinigungskonzentration von ungefähr 5×10¹⁹cm^–3 und die Schicht 4 des N⁺-Leitfähigkeitstyps hat eine Verunreinigungskonzentration von ungefähr 5×10¹⁹cm^–3.
Weiterhin hat die Schicht 8 des P⁺-Leitfähigkeitstyps eine Verunreinigungskonzentration von ungefähr 1×10¹⁸cm^–3 und die Schicht 10 des P⁺-Leitfähigkeitstyps hat eine Verunreinigungskonzentration von ungefähr 5×10¹⁹cm^–3, was höher als in der Schicht 8 des P⁺-Leitfähigkeitstyps ist. Weiterhin haben die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps eine Verunreinigungskonzentration von ungefähr 1×10¹⁶cm^–3.
Bei der obigen Siliziumkarbid-Halbleitervorrichtung mit diesem Aufbau arbeitet der in dem Zellenabschnitt gebildete J-FET als im Ruhezustand abgeschaltet. Dieser Betrieb wird gesteuert durch eine angelegte Spannung, welche an die ersten und zweiten Gatedrähte 12 und 13 angelegt wird, so daß der Betrieb auf der Grundlage eines Multigatebetriebs durchgeführt wird, wie er nachfolgend beschrieben wird.
Die Ausdehnung der Verarmungsschicht, welche sich von den beiden Schichten 3 und 8 des P⁺-Leitfähigkeitstyps als erste und zweite Gateschichten zu den Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps erstreckt, wird durch ein Potential an den ersten bzw. zweiten Gatedrähten 12 und 13 gesteuert. Wenn beispielsweise keine Spannung an den ersten und zweiten Gatedrähten 12 und 13 angelegt wird, werden die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps durch die Verarmungsschicht, welche sich von den Schichten 3, 8 und 10 des P⁺-Leitfähigkeitstyps aus erstreckt, abgeschnürt oder abgeklemmt. Somit wird der Strom zwischen Source und Drain der Vorrichtung abgeschaltet. D.h., zwischen Source S und Drain D fließt kein Strom.
Wenn eine Vorwärtsspannung zwischen die Schichten 3 und 8 des P⁺-Leitfähigkeitstyps und die Epi-Schicht 7 des N^–-Leitfähigkeitstyps angelegt wird, wird die Erstreckung der Verarmungsschicht, die sich zu der Epi-Schicht 7 des N^–-Leitfähigkeitstyps erstreckt, geringer. Somit wird ein Kanal ausgebildet, so daß zwischen Source S und Drain D ein Strom fließt.
Wie oben beschrieben zeigt die Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform den folgenden Effekt:
(1) Bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform arbeiten Abschnitte der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps, welche zwischen der Schicht 3 des P⁺-Leitfähigkeitstyps und der Schicht 8 des P⁺-Leitfähigkeitstyps und zwischen der Schicht 8 des P⁺-Leitfähigkeitstyps und der Schicht 10 des P⁺-Leitfähigkeitstyps liegen, als Kanalbereich. Somit hat eine Zelle zwei Kanalbereiche (in 1 beinhalten zwei Zellen insgesamt vier Kanalbereiche). Somit wird ein J-FET des Mehrfachkanaltyps mit einer Mehrzahl von Kanalbereichen in einer Zelle geschaffen.
Somit kann der Durchlaßwiderstand der Vorrichtung gemäß dieser Ausführungsform durch eine Erhöhung der Anzahl der Kanalbereiche im Vergleich zu einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung mit einem üblichen J-FET mit nur einem Kanalbereich in einer Zelle verringert werden.
Weiterhin können bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform die Verunreinigungskonzentrationen der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps im Vergleich zu einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung mit dem herkömmlichen J-FET mit nur einem Kanalbereich erhöht werden, da die Vorrichtung die Mehrzahl von Kanalbereichen beinhaltet.
Insbesondere ist es, um einen im Ruhezustand abgeschalteten J-FET zu haben, notwendig, die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps durch die Verarmungsschicht abzuschnüren, die sich von den Schichten 3, 8 und 10 des P⁺-Leitfähigkeitstyps aus erstreckt, wenn keine Spannung an die ersten und zweiten Gatedrähte 12 und 13 angelegt wird. In diesem Fall hängt die Erstreckung der Verarmungsschicht, die sich von den Schichten 3, 8 und 10 des P⁺-Leitfähigkeitstyps aus erstreckt, von der Verunreinigungskonzentration der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps ab. Somit wird die Erstreckung der Verarmungsschicht größer, wenn die Verunreinigungskonzentration der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps abnimmt.
Daher werden die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps ohne weiteres abgeschnürt, wenn die Verunreinigungskonzentration der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps niedriger wird. Jedoch wird der Innenwiderstand in den beiden Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps größer, so daß der Durchlaßwiderstand der Siliziumkarbid-Halbleitervorrichtung größer wird. Infolgedessen wird die Verunreinigungskonzentration der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps auf der Grundlage einer Abwägungsbeziehung zwischen der Fähigkeit des Abschnürens und der möglichst weiten Verringerung des Durchlaßwiderstands bestimmt.
Andererseits, da die Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform den J-FET des Mehrfachkanaltyps hat, ist die Gesamtkanalbreite der Vorrichtung größer als bei einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung, selbst wenn die Breite der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps in der Vorrichtung gemäß dieser Ausführungsform geringer als bei einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung wird. Daher ist es möglich, die Verunreinigungskonzentration in den Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps in der Vorrichtung gemäß dieser Ausführungsform höher als in einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung zu setzen. Somit kann der Durchlaßwiderstand der Siliziumkarbid-Halbleitervorrichtung verringert werden.
(2) In der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform ist die Schicht 8 des P⁺-Leitfähigkeitstyps zur Bereitstellung von zwei Gateschichten zusätzlich zwischen den Epi-Schichten 7 und 9 N^–-Leitfähigkeitstyps als zwei Kanalschichten ausgebildet. Ein RESURF (REduced SURface Field)-Effekt kann durch Steuerung der Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps und der Verunreinigungskonzentration jeder Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps verbessert werden. Dieser Effekt wird bezugnehmend auf 4 der Zeichnung erläutert.
4 zeigt ein Simulationsergebnis der Erstreckung der Verarmungsschicht unter Verwendung einer Simulationssoftware von MEDICI, wenn keine Spannung an den Gatedrähten 12 und 13 in der Siliziumkarbid-Halbleitervorrichtung anliegt (d.h., wenn das Potential Null ist). Insbesondere zeigt 4 eine Schnittdarstellung durch die Vorrichtung von 1. Wie in der Zeichnung dargestellt, werden die Schichten 7 und 9 des N^–-Leitfähigkeitstyps durch die Verarmungsschicht abgeschnürt, welche sich von den Schichten 3, 8 und 10 des P⁺-Leitfähigkeitstyps aus erstreckt, so daß der J-FET zu einem im Ruhezustand abgeschalteten J-FET wird. Die Verarmungsschicht nahe dem Boden der Epi-Schicht 7 des N^–-Leitfähigkeitstyps wird annähernd parallel zu einer Horizontalrichtung des Halbleitersubstrats 5.
Selbst wenn die Sperrvorspannung von der Verarmungsschicht erzeugt wird, wird das von der Sperrvorspannung erzeugte elektrische Feld heruntergedrückt und kommt unter der Schicht 8 des P⁺-Leitfähigkeitstyps zu liegen. Somit wird das elektrische Feld derart unterdrückt, daß es nicht wieder ansteigt. Somit kann das elektrische Feld daran gehindert werden, in die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps vorzudringen. Dieser Schutzeffekt gegen ein Eindringen des elektrischen Feldes wird als RESURF-Effekt definiert. Durch Verwendung des RESURF-Effekts wird eine Siliziumkarbid-Halbleitervorrichtung mit einer hohen Spannungsfestigkeit erhalten. Infolgedessen wird die Kanalschicht in der Vorrichtung geschützt, wenn die Sperrvorspannung an die Vorrichtung angelegt wird.
Da somit das elektrische Feld durch den RESURF-Effekt daran gehindert ist, in die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitentyps einzudringen, kann die Verunreinigungskonzentration der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps erhöht werden. Damit kann der Durchlaßwiderstand der Siliziumkarbid-Halbleitervorrichtung verringert werden. Obgleich in der Vorrichtung gemäß dieser Ausführungsform jede Schicht 8 und 10 des P⁺-Leitfähigkeitstyps elektrisch mit dem ersten Gatedraht 12 in Verbindung ist, können die beiden Schichten 8 und 10 in einem Schwebezustand sein, in welchem die Schichten 8 und 10 nicht elektrisch mit anderen Elektroden verbunden sind. Selbst wenn die Schichten 8 und 10 im Schwebezustand sind, läßt sich der oben beschriebene RESURF-Effekt erhalten.
(3) Bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform sind die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps vollständig oder teilweise durch die Verarmungsschicht verarmt, welche sich von den Schichten 8 und 10 des P⁺-Leitfähigkeitstyps aus er streckt, selbst wenn die Siliziumkarbid-Halbleitervorrichtung in einem Fall durchbricht, bei dem die Verunreinigungskonzentration in den Schichten 8 und 10 des P⁺-Leitfähigkeitstyps geeignet gewählt ist. Selbst wen somit die Sperrvorspannung an die Vorrichtung angelegt wird, kann das von der Sperrvorspannung erzeugte elektrische Feld daran gehindert werden, in die Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps einzudringen. Somit wird eine Siliziumkarbid-Halbleitervorrichtung mit hoher Spannungsfestigkeit erhalten. Somit wird die Kanalschicht in der Vorrichtung geschützt, wenn an die Vorrichtung die Sperrvorspannung angelegt wird.
Die Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung wird als Referenz als in einem Bereich zwischen 100V und 150V liegend berechnet. Diese Spannungsfestigkeit wird durch das Simulationsergebnis für einen Fall erhalten, bei dem die Verunreinigungskonzentration der Epi-Schichten 7 und 9 den N^–-Leitfähigkeitstyps und die Verunreinigungskonzentration der Schichten 8 und 10 des P⁺-Leitfähigkeitstyps entsprechend optimiert sind.
(4) Da bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform die Breite der Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps als Kanalschicht verringert werden kann, kann eine Zellenunterteilung, d.h. die Breite der Zellen ebenfalls geringer als bei einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung gemacht werden. Genauer gesagt, wenn die Zellenteilung oder der Zellenabstand bei einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung 7 μm beträgt, wird der Zellenabstand bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform 5,3 μm. Somit können die Abmessungen der Siliziumkarbid-Halbleitervorrichtung verringert werden.
Nachfolgend wird bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform die Durchbruchscharakteristik der Siliziumkarbid-Halbleitervorrichtung mit unterschiedlicher Verunreinigungskonzentration in jedem Teil und mit unterschiedlichen Abmessungen eines jeden Teils untersucht. Die Ergebnisse lassen sich wie folgt beschreiben.
5 zeigt ein Simulationsergebnis einer Beziehung zwischen der Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps und der Durchbruchspannung. Hierbei beträgt die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps als Kanalschicht 1×10¹⁶cm^–3 und die Breite einer jeden Epi-Schicht 7 und 9 beträgt 0,5 μm. Die Dicke der Driftschicht 2 vom N^–-Leitfähigkeitstyp beträgt 9 μm. Die Breite einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps beträgt 0,4 μm. Wenn die Verunreinigungskonzentration einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps einmal 1×10¹⁷cm^–3, 5×10¹⁷cm^–3 oder 1×10¹⁸cm^–3 beträgt, wird jede Durchbruchspannung der Vorrichtung bestimmt. In 5 zeigt eine Kurve 5A die Verunreinigungskonzentration einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps von 1×10¹⁷cm^–3, eine Kurve 5B zeigt 5×10¹⁷cm^–3 und eine Kurve 5C zeigt 1×10¹⁸cm^–3.
Wie in der Zeichnung dargestellt, wird die Durchbruchspannung niedriger, wenn die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps höher wird. Dies deshalb, als die Erstreckung des elektrischen Felds in der Driftschicht 2 des N^–-Leitfähigkeitstyps größer wird, wenn die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps höher wird. Daher ist es bevorzugt, daß die Verunreinigungskonzentration in der Driftschicht 2 des N^–-Leitfähigkeitstyps ver gleichsweise niedrig gesetzt wird. Wenn jedoch die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps niedriger wird, wird der Durchlaßwiderstand der Siliziumkarbid-Halbleitervorrichtung höher. Daher ist es nicht vorteilhaft, wenn die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps zu niedrig wird.
Infolgedessen wird bevorzugt die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps so hoch wie möglich gemacht und gleichzeitig wird die Durchbruchspannung der Vorrichtung durch Optimieren der Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps und der Verunreinigungskonzentration der Schichten 8 und 10 des P⁺-Leitfähigkeitstyps höher gemacht.
Wie in der Zeichnung gezeigt, ist in einem Fall, bei dem die Verunreinigungskonzentration in jeder Schicht 8 und 10 des P⁺-Leitfähigkeitstyps 5×10¹⁷cm^–3 beträgt, die Durchbruchspannung vergleichsweise hoch, selbst wenn die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps höher wird. Insbesondere wenn die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps gleich oder größer als 2×10¹⁵cm^–3 wird, wird der Unterschied in der Durchbruchspannung zwischen dem Fall, bei dem die Verunreinigungskonzentration einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps 5×10¹⁷cm^–3 und einem anderen Fall, bei dem die Verunreinigungskonzentration nicht 5×10¹⁷cm^–3 beträgt, bemerkenswert. Somit ist es bevorzugt, daß die Verunreinigungskonzentration einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps auf 5×10¹⁷cm^–3 gesetzt wird.
6 ist ein Simulationsergebnis einer Beziehung zwischen der Dicke der Driftschicht 2 des N^–-Leitfähig keitstyps und der Durchbruchspannung. Hierbei beträgt die Breite einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps als Kanalschicht 0,5 μm und die Dicke einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps beträgt 0,4 μm. Weiterhin beträgt die Verunreinigungskonzentration einer jeden Schicht 8 und 10 des P⁺-Leitfähigkeitstyps 5×10¹⁷cm^–3. Wenn die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps als Driftschicht des N^–-Leitfähigkeitstyps und die Kanalschicht auf unterschiedliche Werte gesetzt wird, wie in der Zeichnung gezeigt, wird die Durchbruchspannung berechnet. In 6 zeigt die Kurve 6A die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps von 3×10¹⁵cm^–3 und die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps von 2×10¹⁶cm^–3, eine Kurve 6B zeigt die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps von 4×10¹⁵cm^–3 und die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps von 2×10¹⁶cm^–3 und Kurve 6C zeigt 3×10¹⁵cm^–3 und 3×10¹⁶cm^–3 und eine Kurve 6D zeigt 4×10¹⁵cm^–3 und 3×10¹⁶cm^–3.
Wie in der Zeichnung gezeigt, wird, auch wenn die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps als Kanalschicht gleich oder höher als 3×10¹⁶cm^–3 wird, die Durchbruchspannung höher, wenn die Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps zunimmt.
7 ist ein Simulationsergebnis, das eine Beziehung zwischen der Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps als Gateschicht und der Durchbruchspannung zeigt. Hierbei ist die Verunreinigungskonzentration der Epi-Schicht 7 des N^–-Leitfähigkeitstyps als Außenseitenkanalschicht 1×10¹⁶cm^–3 und die Breite der Epi-Schicht 7 des N^–-Leitfähigkeitstyps beträgt 0,5 μm. Die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps ist 1×10¹⁵cm^–3 und die Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps ist 9 μm. Die Breite einer jeden Schicht 8 des P⁺-Leitfähigkeitstyps beträgt 0,4 μm. Wenn die Verunreinigungskonzentration der Epi-Schicht 9 des N^–-Leitfähigkeitstyps als Innenseitenkanalschicht von 1×10¹⁶cm^–3 auf 3×10¹⁶cm^–3 geändert wird, wird die Durchbruchspannung berechnet. In 7 zeigt eine Kurve 7A die Verunreinigungskonzentration der Epi-Schicht 9 des N^–-Leitfähigkeitstyps von 1×10¹⁶cm^–3 und eine Kurve 7B zeigt 3×10¹⁶cm^–3.
Wie in der Zeichnung gezeigt, wird in einem Fall, bei dem die Verunreinigungskonzentration der Epi-Schicht 9 des N^–-Leitfähigkeitstyps als Innenseitenkanalschicht hoch ist, die Durchbruchspannung niedriger, wenn die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps niedrig ist. Wenn jedoch die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps beispielsweise 5×10¹⁷cm^–3 beträgt, wird die Durchbruchspannung höher unabhängig von der Verunreinigungskonzentration der Epi-Schicht 9 des N^–-Leitfähigkeitstyps. Dieses Phänomen wird wie folgt unter Bezugnahme auf 8 der Zeichnung erläutert.
8 zeigt die Verarmungsschicht und die Äquipotentiallinien der elektrischen potentiellen Verteilung, wenn die Siliziumkarbid-Halbleitervorrichtung im Durchbruchzustand ist. In der Zeichnung zeigt eine gestrichelte Linie die Grenzlinie der Verarmungsschicht. Durchgezogene Linien, die annähernd in gleichmäßigen Abständen zueinander verlaufen, zeigen die Äquipotentiallinie. Insbesondere ist 8 eine Schnittdarstellung durch die Vorrichtung von 1.
Wie 8 gezeigt, durchtritt die Äquipotentiallinie in einem unteren Abschnitt die Schicht 8 des P⁺-Leitfähigkeitstyps. Dies zeigt, daß das elektrische Feld in die Schicht 8 des P⁺-Leitfähigkeitstyps eindringt. Im Hinblick auf die Verteilung des elektrischen Feldes wird die Äquipotentiallinie nahe der Schicht 8 des P⁺-Leitfähigkeitstyps annähernd flach, da das elektrische Feld in die Schicht 8 des P⁺-Leitfähigkeitstyps eindringt. Somit wird die Durchbruchspannung höher.
Wie weiterhin in 8 gezeigt, verschiebt sich der Boden der Verarmungsschicht vom unteren Abschnitt der Schicht 8 des P⁺-Leitfähigkeitstyps zur Innenseite der Schicht 8 des P⁺-Leitfähigkeitstyps. Allgemein gesagt, wenn eine Schicht des P⁺-Leitfähigkeitstyps so ausgebildet wird, daß sie eine hohe Verunreinigungskonzentration hat, tritt leicht ein Durchbruch an einer Ecke der Schicht des P⁺-Leitfähigkeitstyps auf. Bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform verschiebt sich jedoch ein Abschnitt, an welchem der Durchbruch auftritt, von der Ecke der Schicht 8 des P⁺-Leitfähigkeitstyps zur Innenseite der Schicht 8 des P⁺-Leitfähigkeitstyps.
Dieses Phänomen kann auch durch die Zeichnung beziehungsweise 9 hiervon gezeigt werden. 9 ist eine graphische Darstellung mit einer X-Achse, die als Horizontalrichtung im Halbleitersubstrat 5 von 1 definiert ist, einer Y-Achse, welche als Dickenrichtung in 1 definiert ist und einer Z-Achse, die als elektrische Feldintensität in jedem Teil definiert ist und den Querschnitt von 1 zeigt. Wie in 9 der Zeichnung dargestellt, wird, wenn der Wert auf der Y-Achse 2,5 μm beträgt, die elektrische Feldintensität maximal. Diese Abschnitt entspricht dem Inneren der Schicht 8 des P⁺-Leitfähigkeitstyps und zeigt, daß in diesem Abschnitt der Durchbruch aufgetreten ist. Insbesondere sind in 9 die zwei Spitzen, die mit 9A bezeichnet sind, Punkte in der Schicht 8 des P⁺-Leitfähigkeitstyps, an denen ein Durchbruch aufgetreten ist. Da somit der Durchbruch einfach im Inneren der Schicht 8 des P⁺-Leitfähigkeitstyps auftritt, kann die Durchbruchsspannung erhöht werden.
10 zeigt den Einfluß der Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps auf den RESURF-Effekt. Die Figur zeigt die Verarmungsschicht und die Äquipotentiallinie der elektrischen Potentialverteilung, wenn die Siliziumkarbid-Halbleitervorrichtung in einem Fall durchbricht, bei dem die Verunreinigungskonzentration in der Schicht 8 des P⁺-Leitfähigkeitstyps 1×10¹⁶cm^–3 beträgt. In der Zeichnung stellt die gestrichelte Linie die Grenzlinie der Verarmungsschicht dar. Gezogene Linien, welche annähernd im gleichen Abstand zueinander sind, zeigen die Äquipotentiallinien.
Vergleicht man die 10 und 8, ist der Abschnitt, in welchem die Äquipotentiallinie eindringt, unterschiedlich. Dies deshalb, als die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps unterschiedlich ist. Genauer gesagt, die Äquipotentiallinie in 10 dringt tief in die Schicht 8 des P⁺-Leitfähigkeitstyps ein, so, als ob sie in das Innere der Schicht 8 eindringen würde. Somit biegt die Äquipotentiallinie in 10 an der Ecke einer jeden Schicht 3 und 10 des P⁺-Leitfähigkeitstyps ab.
Bei der obigen Situation konzentriert sich das elektrische Feld an der Ecke einer jeden Schicht 3 des P⁺-Leitfähigkeitstyps, so daß die Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung abnimmt. Infolgedessen ist es notwendig, daß die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps optimiert wird, beispielsweise auf 5×10¹⁶cm^–3, so daß der RESURF-Effekt wirksamer erhalten werden kann.
11 zeigt die Eigenschaft des Durchlaßwiderstandes der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform. Insbesondere zeigt 11 die Charakteristik des Drainstroms bei verschiedenen Drainspannungen. In der Zeichnung beträgt die Verunreinigungskonzentration der Driftschicht 2 des N^–-Leitfähigkeitstyps 4×10¹⁵cm^–3 und die Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps beträgt 9 μm. Die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps beträgt 5×10¹⁷cm^–3 und die Breite der Schicht 8 des P⁺-Leitfähigkeitstyps beträgt 0,5 μm. Die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps beträgt 3×10¹⁶cm^–3 und die Breite einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps beträgt 1,8 μm.
Wenn eine Gatespannung von 2,6V an jedem Gatedraht 12 und 13 angelegt, wird der Drainstrom pro Flächeneinheit 200A/cm². Somit wird der Durchlaßwiderstand des J-FET in der Siliziumkarbid-Halbleitervorrichtung als 2,6mΩ·cm² berechnet. Dieser Wert ist ungefähr die Hälfte des Durchlaßwiderstands bei einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung. Somit kann bestätigt werden, daß der Durchlaßwiderstand des J-FET bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform verringert ist.
Weiterhin hängt der Durchlaßwiderstand von der Verunreinigungskonzentration und der Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps ab. Beispielsweise wird der Durchlaßwiderstand größer, wenn die Driftschicht 2 des N^–-Leitfähigkeitstyps dicker wird und/oder wenn die Verunreinigungskonzentration der Driftschicht 2 höher wird. Daher ist es notwendig, die Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps und die Verunreinigungskonzentration hiervon geeignet zu optimieren.
12 zeigt eine Beziehung zwischen der Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps und dem Durchlaßwiderstand. Insbesondere wird in einem Fall, bei dem die Verunreinigungskonzentration in jeder Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps 2×10¹⁶cm^–3 oder 3×10¹⁶cm^–3 beträgt, der Durchlaßwiderstand berechnet, wenn die Dicke der Driftschicht 2 des N^–-Leitfähigkeitstyps geändert wird. In 12 zeigt eine Kurve 12A die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps von 2×10¹⁶cm^–3 und eine Kurve 12b zeigt 3×10¹⁶cm^–3.
Wie in der Figur dargestellt, wird der Durchlaßwiderstand niedriger, wenn die Verunreinigungskonzentration in jeder Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps als Kanalschicht höher wird. Bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform kann, da es möglich ist, die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps zu erhöhen, der Durchlaßwiderstand verringert werden. Wenn somit die Verunreinigungskonzentration einer jeden Epi-Schicht 8 und 9 des N^–-Leitfähigkeitstyps hoch ist, kann der Durchlaßwiderstand um ungefähr 18% unter denjenigen einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung verringert werden.
Hierbei kann bestätigt werden, daß der Durchlaßwiderstand auf den gleichen Wert wie in dem Fall verringert werden kann, bei dem die Schichten 8 und 10 bis P⁺-Leitfähigkeitstyps elektrisch mit dem ersten Gatedraht 10 in Verbindung sind, selbst wenn die Schichten 8 und 10 des P⁺-Leitfähigkeitstyps im schwebenden Zustand sind.
Nachfolgend wird ein Herstellungsverfahren für die Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform beschrieben. Die 13A bis 13F zeigen Herstellungsschritte für die Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform. Das Verfahren wird nachfolgend unter Bezug auf die Zeichnung beschrieben.
Bei dem Herstellungsschritt gemäß 13A wird das Halbleitersubstrat 5 derart vorbereitet, daß die Driftschicht 2 des N^–-Leitfähigkeitstyps und die Schicht 3 des P⁺-Leitfähigkeitstyps auf der Oberfläche des Substrates 1 des N⁺-Leitfähigkeitstyps durch ein epitaxiales Aufwachsverfahren ausgebildet werden. Der Schritt von 13A kann auch als doppelter Epitaxialsubstrat-Ausbildungsschritt bezeichnet werden.
Bei dem Herstellungsschritt von 13B wird der Graben 6 auf einer Hauptoberfläche des Halbleitersubstrates 5 ausgebildet, um die Schicht 4 des N⁺-Leitfähigkeitstyps und die Schicht 3 des P⁺-Leitfähigkeitstyps zu durchdringen und die Driftschicht 2 des N^–-Leitfähigkeitstyps zu erreichen. Der Schritt in 13B ist als RIE-Ätzschritt definiert, mit welchem der Graben 6 ausgebildet wird.
Beim Herstellungsschritt gemäß 13C wird die Epi-Schicht 7 des N^–-Leitfähigkeitstyps auf der gesamten Oberfläche des Halbleitersubstrates 5 einschließlich der Innenwand des Grabens 6 ausgebildet und dann wird die Schicht 8 des P⁺-Leitfähigkeitstyps auf der Oberfläche der Epi-Schicht 7 des N^–-Leitfähigkeitstyps ausgebildet. Der Schritt von 13C kann als Ausbildungsschritt für die Epi-Schicht des N^–Leitfähigkeitstyps und für die Epi-Schicht des P-Leitfähigkeitstyps definiert werden.
Bei dem Herstellungsschritt von 13D wird ein Teil der Schicht 8 des P⁺-Leitfähigkeitstyps, der an der Außenseite des Grabens 6 liegt und ein anderer Teil der Schicht 8 des P⁺-Leitfähigkeitstyps, der am Boden des Grabens 6 liegt, durch RIE (d. h. reaktives Ionenätzen) dientfernt. Dieser Teil und der andere Teil der Schicht 8 des P⁺-Leitfähigkeitstyps liegen parallel zur Hauptoberfläche des Halbleitersubstrats 5. Somit verbleibt die Schicht 8 des P⁺-Leitfähigkeitstyps alleine an der Seitenwand des Grabens 6. Der Schritt von 13D ist als RIE-Ätzschritt definierbar.
In dem Herstellungsschritt von 13E wird die Epi-Schicht 9 des N^–-Leitfähigkeitstyps auf der Oberfläche des Halbleitersubstrates 5 einschließlich der Innenseite des Grabens 6 ausgebildet. Insbesondere wird die Epi-Schicht 9 des N^–-Leitfähigkeitstyps auf den Oberflächen der Schicht 7 des N^–-Leitfähigkeitstyps und der Schicht 8 des P⁺-Leitfähigkeitstyps ausgebildet. Dann wird die Schicht 10 des P⁺-Leitfähigkeitstyps auf der Oberfläche der Epi-Schicht 9 des N^–-Leitfähigkeitstyps ausgebildet, so daß die Innenseite des Grabens 6 vollständig eingebettet ist. Der Ablauf in 13E ist als Ausbildungsschritt der Epi-Schicht des N^–-Typs und der Epi-Schicht des P-Leitfähigkeitstyps definierbar.
Bei dem Herstellungsvorgang von 13F wird die Oberfläche der Schicht 5 des N⁺-Leitfähigkeitstyps durch ein Ätzverfahren freigelegt. Der Ablauf von 13F ist als Rückätzschritt definierbar.
Danach werden ein Ausbildungsschritt für einen Zwischenladenisolierfilm, ein Ausbildungsschritt für eine Kontaktöffnung, ein Verdrahtungsausbildungsschritt, ein Ausbildungsschritt für einen Schutzfilm etc. durchge führt, so daß die Siliziumkarbid-Halbleitervorrichung gemäß dieser Ausführungsform fertiggestellt ist.
(Zweite Ausführungsform)
Eine zweite Ausführungsform der vorliegenden Erfindung wird nun beschrieben. 14 ist eine Schnittdarstellung, welche eine Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform zeigt. In der zweiten Ausführungsform unterscheidet sich die Verunreinigungskonzentration der Schicht 9 des N^–-Leitfähigkeitstyps von der Verunreinigungskonzentration der Epi-Schicht 7 des N^–-Leitfähigkeitstyps, was einen Unterschied zur ersten Ausführungsform darstellt.
Genauer gesagt, in 14 ist die Schicht 9 des N^–-Leitfähigkeitstyps, die in 1 gezeigt ist, durch eine Schicht 20 des N^–-Leitfähigkeitstyps ersetzt. Die Verunreinigungskonzentration der Epi-Schicht 20 des N^–-Leitfähigkeitstyps ist höher als die der Epi-Schicht 7 des N^–-Leitfähigkeitstyps. In diesem Fall kann der Innenwiderstand der Epi-Schicht 20 des N^–-Leitfähigkeitstyps stark verringert werden, so daß auch der Durchlaßwiderstand erheblich verringert ist.
Bei der Siliziumkarbid-Halbleitervorrichtung mit obigem Aufbau wird der Abscheideprozeß der Epi-Schicht 9 des N^–-Leitfähigkeitstyps gemäß 13E durch einen Abscheideprozeß der Epi-Schicht 20 des N^–-Leitfähigkeitstyps ersetzt, so daß die Epi-Schicht des N^–-Leitfähigkeitstyps unter Verwendung eines Films des N^–-Leitfähigkeitstyps mit hoher Verunreinigungskonzentration gebildet wird. Auf diese Weise wird diese Vorrichtung hergestellt.
Wie oben beschrieben wird das unter der Epi-Schicht 7 des N^–-Leitfähigkeitstyps liegende elektrische Feld durch den RESURF-Effekt daran gehindert, sich bis zur Oberfläche des Halbleitersubstrates 5 hochzubewegen. Somit wird die Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung nicht wesentlich verringert, selbst dann nicht, wenn die Verunreinigungskonzentration der Epi-Schicht 20 des N^–-Leitfähigkeitstyps höher wird.
(Dritte Ausführungsform)
Eine dritte Ausführungsform der vorliegenden Erfindung wird nun beschrieben. 15 zeigt eine Schnittdarstellung durch eine Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform. In der dritten Ausführungsform unterscheidet sich die Form der Schicht 8 des P⁺-Leitfähigkeitstyps von 14 von denjenigen der ersten und zweiten Ausführungsformen. Genauer gesagt, bei der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform wird die Schicht 8 des P⁺-Leitfähigkeitstyps nicht nur auf einem Teil der Epi-Schicht 7 des N^–-Leitfähigkeitstyps an der Seitenwand des Grabens 6 ausgebildet, sondern auch an einem anderen Teil der Epi-Schicht 7 des N^–-Leitfähigkeitstyps, der am Boden des Grabens 6 liegt. Die Schicht 8 des P⁺-Leitfähigkeitstyps ist in der Mitte der Epi-Schicht 7 des N^–-Leitfähigkeitstyps am Boden des Grabens 6 getrennt ausgebildet, so daß die Schicht 8 des P⁺-Leitfähigkeitstyps einen L-förmigen Querschnitt hat, wie in 15 gezeigt.
Wenn die Schicht 8 des P⁺-Leitfähigkeitstyps die obige Formgebung hat, wird das elektrische Feld durch einen Vorsprung der Schicht 8 des P⁺-Leitfähigkeitstyps, der in die Epi-Schicht 9 des N^–-Leitfähigkeitstyps vorsteht, daran gehindert, in die Epi-Schicht 9 des N^–-Leitfähigkeitstyps einzudringen. Somit kann die Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung wesentlich verbessert werden.
Die Siliziumkarbid-Halbleitervorrichtung mit obigem Aufbau wird derart hergestellt, daß ein Teil der Schicht 8 des P⁺-Leitfähigkeitstyps, der auf dem Boden des Grabens 6 liegt, teilweise mit einer Maske in dem Prozeß von 13D abgedeckt wird, wo das RIE-Verfahren durchgeführt wird, um die Schicht 8 des P⁺-Leitfähigkeitstyps zu ätzen.
(Vierte Ausführungsform)
Eine vierte Ausführungsform der vorliegenden Erfindung wird nun beschrieben. Bei dieser Ausführungsform wird die Siliziumkarbid-Halbleitervorrichtung durch ein unterschiedliches Verfahren hergestellt, welches sich vom Herstellungsverfahren für die Siliziumkarbid-Halbleitervorrichtung gemäß der ersten bis dritten Ausführungsformen unterscheidet.
Die 16A bis 16G zeigen Herstellungsabläufe bei der Herstellung der Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform. Ein Herstellungsverfahren für die Siliziumkarbid-Halbleitervorrichtung dieser Ausführungsform wird nun unter Bezugnahme auf die Zeichnung beschrieben.
Bei dem Ablauf gemäß 16A wird ein Halbleitersubstrat 34 mit einem Substrat 31 des N⁺-Leitfähigkeitstyps, einer Driftschicht 32 des N^–-Leitfähigkeitstyps und einer Schicht 33 des P⁺-Leitfähigkeitstyps vorbereitet. Der Ablauf von 16A ist als doppelter Epitaxialsubstrat-Ausbildungsschritt definiert. Dann wird in dem Herstellungsablauf von 16B ein Graben 35 ausgebildet, der die Schicht 33 des P⁺-Leitfähigkeitstyps durchtritt und die Driftschicht 32 des N^–-Leitfähigkeitstyps erreicht. Der Ablauf von 16B ist als RIE-Ätzschritt definiert.
Bei dem Herstellungsablauf von 16C werden eine Epi-Schicht 36 des N^–-Leitfähigkeitstyps und eine Epi-Schicht 37 des P⁺-Leitfähigkeitstyps auf der gesamten Oberfläche des Halbleitersubstrates 34 einschließlich der Innenwand des Grabens 35 ausgebildet. Der Ablauf von 16C ist als Ausbildungsschritt der Epi-Schicht des N-Leitfähigkeitstyps und der Epi-Schicht des P-Leitfähigkeitstyps definiert.
Dann wird ein Teil der Schicht 37 des P⁺-Leitfähigkeitstyps, der an der Außenseite des Grabens 35 liegt und ein anderer Teil der Schicht 37 des P⁺-Leitfähigkeitstyps der am Boden des Grabens 35 liegt, durch RIE (reaktives Ionenätzen) in dem Herstellungsablauf von 16D entfernt. Der Ablauf von 16D ist als RIE-Ätzschritt definiert. Dieser Teil und der andere Teil der Schicht 37 des P⁺-Leitfähigkeitstyps sind parallel zur Hauptoberfläche des Halbleitersubstrates 34. Somit verbleibt die Schicht 37 des P⁺-Leitfähigkeitstyps nur an der Seitenwand des Grabens 6.
Bei dem Herstellungsablauf gemäß 16E wird eine Epi-Schicht 38 des N^–-Leitfähigkeitstyps auf der Oberfläche des Halbleitersubstrats 34 einschließlich der Innenseite des Grabens 35 ausgebildet. Genauer gesagt, die Epi-Schicht 38 des N^–-Leitfähigkeitstyps wird auf den Oberflächen der Schicht 36 des N^–-Leitfähigkeitstyps und der Schicht 37 des P⁺-Leitfähigkeitstyps ausgebildet. Dann wird eine Schicht 39 des P⁺-Leitfähigkeitstyps auf der Oberfläche der Epi-Schicht 38 des N^–-Leitfähigkeitstyps ausgebildet, so daß die Innenseite des Grabens 35 vollständig eingebettet ist. Der Ablauf von 16E ist als Ausbildungsschritt der Epi-Schicht des N^–-Leitfähigkeitstyps und der Epi-Schicht des P⁺-Leitfähigkeitstyps definiert.
Dann wird in einem Herstellungsablauf gemäß 16F die Oberfläche der Schicht 36 des N^–-Leitfähigkeitstyps durch ein Rückätzverfahren freigelegt. Der Ablauf von 16F ist als Rückätzschritt definiert.
Danach wird in dem Ablauf gemäß 16G eine Schicht 40 des N⁺-Leitfähigkeitstyps auf der gesamten Oberfläche des Halbleitersubstrats 34 ausgebildet. Der Ablauf von 16G ist als Ausbildungsschritt der Source-Epi-Schicht des N^–-Leitfähigkeitstyps definiert.
Danach wird ein Musterungsprozeß der Schicht 40 des N⁺-Leitfähigkeitstyps zusätzlich zu allgemein bekannten Abläufen wie Ausbildungsprozeß für einen Zwischenschichtisolierfilm, Ausbildungsschritt für Kontaktöffnungen, Drahtausbildungsprozeß, Ausbildungsprozeß für einen Schutzfilm durchgeführt, so daß die Siliziumkarbid-Halbleitervorrichtung gemäß dieser Ausführungsform fertiggestellt ist.
Der Schnitt durch eine Siliziumkarbid-Halbleitervorrichtung, welche durch obiges Verfahren hergestellt worden ist, unterscheidet sich etwas von demjenigen der ersten Ausführungsform. Insbesondere ist eine elektrische Verbindung zwischen den Schichten 33, 37 und 39 des P⁺-Leitfähigkeitstyps und einem Gatedraht (nicht gezeigt) durch eine Kontaktöffnung hergestellt, die in der Schicht 40 des N⁺-Leitfähigkeitstyps ausgebildet ist. Weiterhin wirkt die Schicht 40 des N^–-Leitfähigkeitstyps als Sourceschicht. Der Aufbau der Vorrichtung ist annähernd gleich zu demjenigen der ersten bis dritten Ausführungsformen mit Ausnahme der obigen zwei Punkte.
(Andere Ausführungsformen)
(1) Obgleich in jeder Ausführungsform die Verunreinigungskonzentrationen eines jeden Teils, welche die Siliziumkarbid-Halbleitervorrichtung bilden, geeignet beschrieben worden ist, so sind diese Konzentrationsangaben reine Beispiele. Diese Konzentrationen können daher auf andere Konzentrationswerte geändert werden.
Obgleich in der ersten Ausführungsform die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps höher als der Driftschicht 2 des N^–-Leitfähigkeitstyps ist, kann, auch wenn die Verunreinigungskonzentration einer jeden Epi-Schicht 7 und 9 des N^–-Leitfähigkeitstyps gleich derjenigen der Driftschicht 2 des N^–-Leitfähigkeitstyps ist, der Durchlaßwiderstand verringert werden, da jeder J-FET der Siliziumkarbid-Halbleitervorrichtung mit einem Mehrfachkanalbetrieb arbeitet.
Weiterhin, obgleich die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps niedriger als diejenige jeder Schicht 3 und 10 des P⁺-Leitfähigkeitstyps der ersten Ausführungsform ist, kann die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps praktisch gleich zu derjenigen der Schichten 3 und 10 des P⁺-Leitfähigkeitstyps sein. Weiterhin kann die Verunreinigungskonzentration der Schicht 8 des P⁺-Leitfähigkeitstyps höher als diejenige einer jeden Schicht 3 und 10 des P⁺-Leitfähigkeitstyps sein. Weiterhin kann ihre Konzentrationbeziehung umgekehrt sein.
(2) Obgleich die Vorrichtung in jeder Ausführungsform mit einem Doppelgate-Betrieb betrieben wird, kann die vorliegende Erfindung auch bei einer Siliziumkarbid-Halbleitervorrichtung angewendet werden, die einen anderen Steuerbetrieb hat. Ein Doppelgatebetrieb ist derjenige, bei dem das elektrische Potential eines jeden der ersten und zweiten Gatedrähte 12 und 13 unabhängig gesteuert werden kann.
Wenn beispielsweise nur das elektrische Potential des ersten Gatedrahtes 12 der Gateverdrahtung unabhängig gesteuert werden kann und das elektrische Potential des zweiten, Gatedrahtes 13 der Gateverdrahtung das gleiche elektrische Potential wie die Sourceelektrode 14 hat, wird ein Einzelgatebetrieb durchgeführt. Der Einzelgatebetrie ist derart, daß die Erstreckung der Verarmungsschicht, die sich von den Schichen 8 und 10 des P⁺-Leitfähigkeitstyps zu den Epi-Schichten 7 und 9 des N^–-Leitfähigkeitstyps erstreckt, auf der Grundlage des elektrischen Potentials am ersten Gatedraht 12 gesteuert wird. In diesem Fall führt die Vorrichtung im Wesentlichen den gleichen Betrieb wie im Doppelgatebetrieb durch. Jedoch wird im Einzelgatebetrieb der Kanalbereich nur durch die Verarmungsschicht definiert, welche sich von den Schichten 8 und 10 des P⁺-Leitfähigkeitstyps aus erstreckt.
(3) Obgleich in jeder Ausführungsform der Graben 6 bzw. 35 vollständig in die Schicht 10 bzw. 39 des P⁺-Leitfähigkeitstyps eingebettet ist, kann die Schicht 10 bzw. 39 des P⁺-Leitfähigkeitstyps in dem Graben 6 bzw. 35 teilweise ausgebildet sein, so daß der Graben 6 bzw. 35 nicht vollständig in die Schicht 10 bzw. 39 des P⁺-Leitfähigkeitstyps eingebettet ist. In diesem Fall kann beispielsweise der Graben 6 vollständig in den Zwischenlagenisolierfilm 16 eingebettet sein. Weiterhin kann der Graben 6 vollständig in dem Gatedraht 12 eingebettet sein.
Weiterhin kann eines oder können mehrere Paare von Äquivalentfilmen der Epischicht 9 des N^–-Leitfähigkeitstyps und der Schicht 10 des P⁺-Leitfähigkeitstyps wieder holt ausgebildet werden, so daß die Anzahl von Kanalschichten erhöht werden kann.
(4) Obgleich in jeder Ausführungsform die Schichten 8 und 10 des P⁺-Leitfähigkeitstyps mit dem gemeinsamen Gatedraht 12 verbunden sind, können die Schichten 8 und 10 des P⁺-Leitfähigkeitstyps jeweils mit unterschiedlichen Gatedrähten verbunden sein. Wenn die Anzahl von Schichten des P⁺-Leitfähigkeitstyps als Gateschicht erhöht wird, kann diese erhöhte Anzahl von Schichten des P⁺-Leitfähigkeitstyps jeweils einzeln mit unterschiedlichen Gatedrähten verbunden werden.
(5) Bei der Siliziumkarbid-Halbleitervorrichtung gemäß jeder Ausführungsform entspricht der N^–-Leitfähigkeitstyp dem ersten Leitfähigkeitstyp, wie er in der vorliegenden Erfindung offenbart sein soll und der P^–-Leitfähigkeitstyp entspricht dem zweiten Leitfähigkeitstyp, wie er in der vorliegenden Erfindung offenbart sein soll. Dies ist jedoch nur ein Beispiel, was heißt, daß die vorliegende Erfindung bei Siliziumkarbid-Halbleitervorrichtungen angewendet werden kann, welche umgekehrte Leitfähigkeitstypen haben. Das heißt, der N^–-Leitfähigkeitstyp kann dem zweiten Leitfähigkeitstyp entsprechen und der P⁺-Leitfähigkeitstyp kann dem ersten Leitfähigkeitstyp entsprechen.
Eine Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung weist weist somit insoweit zusammenfassend ein Substrat und einen Sperrschicht-Feldeffekttransistor auf. Der Transistor weist auf: eine erste Halbleiterschicht, die auf dem Substrat angeordnet ist; eine erste Gateschicht, die auf einer Oberfläche der ersten Halbleiterschicht angeordnet ist; eine erste Kanalschicht benachbart der ersten Gateschicht auf dem Substrat; eine erste Sourceschicht, welche elektrisch mit der ersten Kanalschicht verbindet d.h. in Verbindung ist; eine zweite Gateschicht benachbart der ersten Kanalschicht, um die erste Kanalschicht einzuschließen; eine zweite Kanalschicht benachbart der zweiten Gateschicht, um die zweite Gateschicht einzuschließen; eine dritte Gateschicht benachbart der zweiten Kanalschicht, um die zweite Kanalschicht einzuschließen und eine zweite Sourceschicht, welche elektrisch mit der zweiten Kanalschicht verbindet, d.h. in Verbindung ist.
Derartige Änderungen und Abwandlungen liegen im Rahmen der vorliegenden Erfindung, wie er durch die beigefügten Ansprüche und deren Äquivalente definiert ist.

Claims

Eine Siliziumkarbid-Halbleitervorrichtung, mit: einem Substrat (1; 31), welches aus Siliziumkarbid ist und einen ersten Leitfähigkeitstyp hat; und einem Sperrschicht-Feldeffekttransistor, der auf dem Substrat (1; 31) angeordnet ist, wobei der Sperrschicht-Feldeffekttransistor aufweist: eine erste Halbleiterschicht (2; 32), die auf dem Substrat (1; 31) mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration geringer als derjenigen des Substrats (1; 31) ist; eine erste Gateschicht (3; 33), die einen zweiten Leitfähigkeitstyp hat und auf einer Oberfläche der ersten Halbleiterschicht (2; 32) angeordnet und aus Siliziumkarbid gefertigt ist; eine erste Kanalschicht (7; 36) mit dem ersten Leitfähigkeitstyp, welche benachbart der ersten Gateschicht (3; 33) in einer Ebenenrichtung auf dem Substrat (1; 31) angeordnet ist; eine erste Sourceschicht (4; 40) mit dem ersten Leitfähigkeitstyp und mit einer hohen Verunreinigungskonzentration höher als diejenige der ersten Kanalschicht (7; 36), und welche mit der ersten Kanalschicht (7; 36) elektrisch verbunden ist; eine zweite Gateschicht (8; 37) mit dem zweiten Leitfähigkeitstyp, welche benachbart der ersten Kanalschicht (7; 36) angeordnet und gegenüber der ersten Gateschicht (3; 33) ist, um die erste Kanalschicht (7; 36) einzuschließen; eine zweite Kanalschicht (9; 38) mit dem ersten Leitfähigkeitstyp, die benachbart der zweiten Gateschicht (8; 37) angeordnet und gegenüber der ersten Kanalschicht (7; 36) ist, um die zweite Gateschicht (8; 37) einzuschließen; eine dritte Gateschicht (10; 39), die benachbart der zweiten Kanalschicht (9; 38) angeordnet und gegenüber der zweiten Gateschicht (8; 37) ist, um die zweite Kanalschicht (9; 38) einzuschließen; und eine zweite Sourceschicht (11; 40) mit dem ersten Leitfähigkeitstyp und mit einer hohen Verunreinigungskonzentration höher als diejenige der zweiten Sourceschicht (11; 40), und welche mit der zweiten Kanalschicht (9; 38) elektrisch in Verbindung ist.
Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Kanalschicht (7; 36) eine höhere Verunreinigungskonzentration als die erste Halbleiterschicht (2; 32) hat.
Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei die erste Kanalschicht (7; 36) eine Verunreinigungskonzentration hat, welche annähernd gleich derjenigen der ersten Halbleiterschicht (2; 32) ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die zweite Kanalschicht (9; 38) eine höhere Verunreinigungskonzentration als die erste Kanalschicht (7; 36) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die zweite Kanalschicht (9; 38) eine Verunreinigungskonzentration hat, welche annähernd gleich derjenigen der ersten Kanalschicht (7; 36) ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die zweite Gatesschicht (8; 37) eine Tiefe hat, die tiefer als die dritte Gateschicht (10; 39) ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die zweite Gateschicht (8; 37) eine niedrigere Verunreinigungskonzentration als die dritte Gateschicht (10; 39) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die zweite Gateschicht (8; 37 und die dritte Gateschicht (10; 39) gemeinsam mit einer Gateverdrahtung oder einem Gatedraht (12) verbunden sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die zweite Gateschicht (8; 37) und die dritte Gateschicht (39) jeweils unabhängig mit Gatedrähten (12) verbunden sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei wenigstens entweder die zweite Gateschicht (8; 37) oder die dritte Gateschicht (10; 39) in einem Schwebezustand sind.
Eine Siliziumkarbid-Halbleitervorrichtung, mit: einem Halbleitersubstrat (5), welches aufweist: ein Substrat (1), das aus Siliziumkarbid ist und einen ersten Leitfähigkeitstyp hat; eine erste Halbleiterschicht (2), die auf dem Substrat (1) mit dem ersten Leitfähigkeitstyp angeordnet sind und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats (1) ist; eine zweite Halbleiterschicht (3), die auf der ersten Halbleiterschicht (2) angeordnet ist, einen zweiten Leitfähigkeitstyp hat, aus Siliziumkarbid ist und eine erste Gateschicht (3) bildet; und eine dritte Halbleiterschicht (4) aus Siliziumkarbid vom ersten Leitfähigkeitstyp, welche eine erste Sourceschicht (4) bereitstellt; mit einem Graben (6), der auf einer Oberfläche des Halbleitersubstrats (1) angeordnet ist, die zweiten und dritten Halbleiterschichten (3, 4) durchtritt und die erste Halbleiterschicht (2) erreicht; einer ersten Kanalschicht (7), die den ersten Leitfähigkeitstyp hat und an einer Innenwand des Grabens (6) angeordnet ist; einer zweiten Gateschicht (8) mit dem zweiten Leitfähigkeitstyp, die an einer Seitenwand des Grabens (6) durch die erste Kanalschicht (7) angeordnet ist; einer zweiten Kanalschicht (9) mit dem ersten Leitfähigkeitstyp, die an der Seitenwand des Grabens (6) durch die erste Kanalschicht (7) und die zweite Gateschicht (8) angeordnet ist und durch die erste Kanalschicht (7) an einem Boden des Grabens (6) angeordnet ist; einer dritten Gateschicht (10) mit dem zweiten Leitfähigkeitstyp, die an der Innenwand des Grabens (6) durch die zweite Kanalschicht (9) angeordnet ist; und einer zweiten Sourceschicht (11) mit dem ersten Leitfähigkeitstyp mit einer hohen Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht (9) und welche an einem Teil der Oberfläche des Halbleitersubstrats (1) entsprechend der zweiten Kanalschicht (9) angeordnet ist, so daß die zweite Sourceschicht (11) elektrisch mit der zweiten Kanalschicht (9) in Verbindung ist.
Siliziumkarbid-Halbleitervorrichtung nach Anspruch 11, wobei die erste Kanalschicht (7) eine Verun reinigungskonzentration annähernd gleich oder höher als diejenige der ersten Halbleiterschicht (2) hat.
Siliziumkarbid-Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die zweite Kanalschicht (9) eine Verunreinigungskonzentration annähernd gleich oder höher als diejenige der ersten Kanalschicht (7) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, wobei die zweite Gateschicht (8) eine Tiefe tiefer als die dritte Gateschicht (19) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, wobei die zweite Gateschicht (8) eine niedriger Verunreinigungskonzentration als die dritte Gateschicht (10) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, wobei die zweite Gateschicht (8) und die dritte Gateschicht (10) gemeinsam mit einer Gateverdrahtung oder einem Gatedraht (12) verbunden sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, wobei die zweite Gateschicht (8) und die dritte Gateschicht (10) jeweils unabhängig mit Gatedrähten (12) verbunden sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, wobei wenigstens entweder die zweite Gateschicht (8) oder die dritte Gateschicht (10) in einem Schwebezustand ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 18, wobei der Graben (6) vollständig in die dritte Gateschicht (10) eingebettet ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 18, weiterhin mit einem Isolierfilm, der auf einer Oberfläche der dritten Gateschicht (10) angeordnet ist, wobei ein Teil des Grabens (6) in die dritte Gateschicht (10) eingebettet ist und wobei der andere Teil des Grabens (6) vollständig in dem Isolierfilm eingebettet ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 18, weiterhin mit einer Gateverdrahtung oder einem Gatedraht (12), der auf der Oberfläche der dritten Gateschicht (10) angeordnet ist, wobei ein Teil des Grabens (6) in die dritte Gateschicht (10) eingebettet ist und wobei der andere Teil des Grabens (6) vollständig in den Gatedraht (12) eingebettet ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 11 bis 18, weiterhin mit wenigstens einem Paar einer Kanalschicht des ersten Leitfähigkeitstyps und einer Halbleiterschicht des zweiten Leitfähigkeitstyps, wobei eines oder mehrere Paare der Kanalschicht und der Halbleiterschicht wiederholt abwechselnd auf der Oberfläche der dritten Gateschicht (10) angeordnet sind, so daß der Graben (6) in das eine oder die mehreren Paare der Kanalschicht und der Halbleiterschicht eingebettet ist.
Eine Siliziumkarbid-Halbleitervorrichtung, mit: einem Halbleitersubstrat (34), welches aufweist: ein Substrat (31) aus Siliziumkarbid mit einem ersten Leitfähigkeitstyp; eine erste Halbleiterschicht (32) die auf dem Substrat (31) mit dem ersten Leitfähigkeitstyp angeordnet ist und das Siliziumkarbid mit einer Verunreinigungskonzentration niedriger als derjenigen des Substrats (31) ist; und eine zweite Halbleiterschicht (33), die auf der ersten Halbleiterschicht (32) angeordnet ist, einen zweiten Leitfähigkeitstyp hat, aus Siliziumkarbid ist und eine erste Gateschicht (33) bereitstellt; mit einem Graben (35), der auf einer Oberfläche des Halbleitersubstrats (31) angeordnet ist, die zweite Halbleiterschicht (33) durchtritt und die erste Halbleiterschicht (32) erreicht; einer ersten Kanalschicht (36) mit dem ersten Leitfähigkeitstyp, die an einer Innenwand des Grabens (35) angeordnet und auf der zweiten Halbleiterschicht (33) angeordnet ist; einer zweiten Gateschicht (37) mit dem zweiten Leitfähigkeitstyp, die an einer Seitenwand des Grabens (35) durch die erste Kanalschicht (36) angeordnet ist; einer zweiten Kanalschicht (38) mit dem ersten Leitfähigkeitstyp, die an der Seitenwand des Grabens (35) durch die erste Kanalschicht (36) und die zweite Gateschicht (37) angeordnet ist und die durch die erste Kanalschicht (36) an einem Boden des Grabens (35) angeordnet ist, einer dritten Gateschicht (39) des zweiten Leitfähigkeitstyps, die an einer Innenwand des Grabens (35) durch die zweite Kanalschicht (38) angeordnet ist; und einer Sourceschicht (40) des ersten Verunreinigungstyps mit einer ohen Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht (38), welche an einem Teil der Oberfläche des Substrats (34) entsprechend der zweiten Kanalschicht (38) angeordnet ist, so daß die Sourceschicht (40) elektrisch mit der zweiten Kanalschicht (38) verbunden ist und die an einem anderen Teil der Oberfläche des Halbleitersubstrats (34) entsprechend der ersten Kanalschicht (36) angeordnet ist, so daß die Sourceschicht (40) elektrisch mit der ersten Kanalschicht (36) in Verbindung ist.
Siliziumkarbid-Halbleitervorrichtung nach Anspruch 23, wobei die erste Kanalschicht (36) eine Verunreinigungskonzentration annähernd gleich oder höher als diejenige der ersten Halbleiterschicht (32) hat.
Siliziumkarbid-Halbleitervorrichtung nach Anspruch 23 oder 24, wobei die zweite Kanalschicht (38) eine Verunreinigungskonzentration annähernd gleich oder höher als diejenige der ersten Kanalschicht (36) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 25, wobei die zweite Gateschicht (37) eine Tiefe tiefer als die dritte Gateschicht (39) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 26, wobei die zweite Gateschicht (37) eine niedrigere Verunreinigungskonzentration als die dritte Gateschicht (39) hat.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 27, wobei die zweite Gateschicht (37) und die dritte Gateschicht (39) gemeinsam mit einer Gateverdrahtung oder einem Gatedraht (12) verbunden sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 27, wobei die zweite Gateschicht (37) und die dritte Gateschicht (39) jeweils unabhängig mit Gatedrähten (12) verbunden sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 27, wobei wenigstens entweder die zweite Gateschicht (37) oder die dritte Gateschicht (39) in einem Schwebezustand sind.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 30, wobei der Graben 34 vollständig in die dritte Gateschicht (39) eingebettet ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 30, weiterhin mit einem Isolierfilm, der auf einer Oberfläche der dritten Gateschicht (39) angeordnet ist, wobei ein Teil des Grabens (34) in die dritte Gateschicht (39) eingebettet ist und wobei der andere Teil des Grabens vollständig in den Isolierfilm eingebettet ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 30, weiterhin mit einem Gatedraht (12), der auf der Oberfläche der dritten Gateschicht (39) angeordnet ist, wobei ein Teil des Grabens (34) in die dritte Gateschicht (39) eingebettet ist und wobei der andere Teil des Grabens (34) vollständig in den Gatedraht (12) eingebettet ist.
Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 23 bis 30, weiterhin mit wenigstens einem Paar einer Kanalschicht mit dem ersten Leitfähigkeitstyp und der Halbleiterschicht mit dem zweiten Leitfähigkeitstyp, wobei eines oder mehrere Paare der Kanalschicht und der Halbleiterschicht wiederholt abwechselnd auf der Oberfläche der dritten Gateschicht (39) angeordnet sind, so daß der Graben (34) in das eine oder die mehreren Paare von Kanalschicht und Halbleiterschicht eingebettet ist.
Ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, wobei das Verfahren die folgenden Schritte aufweist: Bereitstellen eines Substrats (1; 31) mit einem ersten Leitfähigkeitstyp aus Siliziumkarbid; Ausbilden einer ersten Halbleiterschicht (2; 32) auf dem Substrat (1; 31), wobei die erste Halbleiterschicht (2; 32) den ersten Leitfähigkeitstyp hat, und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats (1; 31) ist; Ausbilden einer ersten Gateschicht (3; 33) auf einer Oberfläche der ersten Halbleiterschicht (2; 32), wobei die erste Gateschicht (3; 33) einen zweiten Leitfähigkeitstyp hat und aus Siliziumkarbid ist; Ausbilden einer ersten Kanalschicht (7; 36) auf dem Substrat (1; 31) benachbart der ersten Gateschicht (3; 33) in einer Ebenenrichtung, wobei die erste Kanalschicht (7; 36) den ersten Leitfähigkeitstyp hat; Ausbilden einer ersten Sourceschicht (4; 40) zur elektrischen Verbindung mit der ersten Kanalschicht (7; 36), wobei die erste Sourceschicht (4; 40) den ersten Verunreinigungstyp hat und eine hohe Verunreinigungskonzentration höher als diejenige der ersten Kanalschicht (7; 36) hat; Ausbilden einer zweiten Gateschicht (8; 37) benachbart der ersten Kanalschicht (7; 36), wobei die zweite Gateschicht (8; 37) den zweiten Leitfähigkeitstyp hat und gegenüber der ersten Gateschicht (3; 33) liegt, um die erste Kanalschicht (7; 36) einzuschließen; Ausbilden einer zweiten Kanalschicht (9; 38) benachbart der zweiten Gateschicht (8; 37), wobei die zweite Kanalschicht (9; 38) den ersten Leitfähigkeitstyp hat und gegenüber der ersten Kanalschicht (7; 36) liegt, um die zweite Gateschicht (8; 37) einzuschließen; Ausbilden einer dritten Gateschicht (10; 39) benachbart der zweiten Kanalschicht (9; 38), wobei die dritte Gateschicht (10; 39) gegenüber der zweiten Gateschicht (8; 37) liegt, um die zweite Kanalschicht (9; 38) einzuschließen; und Ausbilden einer zweiten Sourceschicht (11; 40) zur elektrischen Verbindung mit der zweiten Kanalschicht (9; 38), wobei die zweite Sourceschicht (11; 40) den ersten Leit fähigkeitstyp hat und eine hohe Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht (9; 38) hat.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 35, wobei die erste Kanalschicht (7; 36) durch ein epitaxiales Aufwachsverfahren beim Schritt des Ausbildens der ersten Kanalschicht (7; 36) gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 35 oder 36, wobei die erste Gateschicht (3; 33) beim Schritt des Ausbildens der ersten Gateschicht (3; 33) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 35 bis 37, wobei die zweite Kanalschicht (9; 38) im Schritt des Ausbildens der zweiten Kanalschicht (9; 38) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 35 bis 38, wobei die zweite Gateschicht (8; 37) im Schritt des Ausbildens der zweiten Gateschicht (8; 37) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, wobei das Verfahren die folgenden Schritte aufweist: Bereitstellen eines Halbleitersubstrats (5), welches aufweist: ein Substrat (1) aus Siliziumkarbid mit einem ersten Leitfähigkeitstyp; eine erste Halbleiterschicht (2), die auf dem Substrat (1) mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer niedrigen Verunreinigungskonzentration niedriger als derjenigen des Substrats (1) ist; eine zweite Halbleiterschicht (3) mit einem zweiten Leitfähigkeitstyp, welche aus Siliziumkarbid ist und eine erste Gateschicht (3) bereitstellt; und eine dritte Halbleiterschicht (4) vom ersten Leitfähigkeitstyp, die aus Siliziumkarbid ist und eine erste Sourceschicht (4) bereitstellt; Ausbilden eines Grabens (6) auf einer Oberfläche des Halbleitersubstrats (1), so daß die zweiten und dritten Halbleiterschichten (3, 4) durchdrungen und die erste Halbleiterschicht (2) erreicht wird; Ausbilden einer ersten Kanalschicht (7) mit dem ersten Leitfähigkeitstyp an einer Innenwand des Grabens (6); Ausbilden einer zweiten Gateschicht (8) des zweiten Leitfähigkeitstyps an einer Seitenwand des Grabens (6) durch die erste Kanalschicht (7); Ausbilden einer zweiten Kanalschicht (9) des ersten Leitfähigkeitstyps an der Seitenwand des Grabens (6) durch die erste Kanalschicht (7) und die zweite Gateschicht (8) und an einem Boden des Grabens (6) durch die erste Kanalschicht (7); Ausbilden einer dritten Gateschicht (10) des zweiten Leitfähigkeitstyps an der Innenwand des Grabens (6) durch die zweite Kanalschicht (9); und Ausbilden einer zweiten Sourceschicht (11) an einem Teil der Oberfläche des Halbleitersubstrats (5) entsprechend der zweiten Kanalschicht (9), so daß die zweite Sourceschicht (11) elektrisch mit der zweiten Kanalschicht (9) in Verbindung ist, wobei die zweite Sourceschicht (11) den ersten Leitfähigkeitstyp hat und eine hohe Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht (9) hat.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 40, wobei die erste Kanalschicht (7) im Schritt des Ausbildens der ersten Kanalschicht (7) durch ein epitaxiales Aufwachsverfahren ausgebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 40 oder 41, wobei die erste Gateschicht (3) im Schritt des Ausbildens der ersten Gateschicht (3) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 40 bis 42, wobei die zweite Kanalschicht (9) im Schritt des Ausbildens der zweiten Kanalschicht (9) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 40 bis 43, wobei die zweite Gateschicht (8) im Schritt des Ausbildens der zweiten Gateschicht (8) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, wobei das Verfahren die folgenden Schritte aufweist: Bereitstellen eines Halbleitersubstrats (34), welches aufweist: ein Substrat (31) aus Siliziumkarbid mit einem ersten Leitfähigkeitstyp; eine erste Halbleiterschicht (32), die auf dem Substrat (31) mit dem ersten Leitfähigkeitstyp angeordnet ist und aus Siliziumkarbid mit einer niedrigen Verunreinigungs konzentration niedriger als derjenigen des Substrats (31) ist; und eine zweite Halbleiterschicht (33) mit einem zweiten Leitfähigkeitstyp, die aus Siliziumkarbid ist und eine erste Gateschicht (33) bereitstellt; Ausbilden eines Grabens (35) auf einer Oberfläche des Halbleitersubstrats (34), so daß die zweite Halbleiterschicht (33) durchdrungen und die erste Halbleiterschicht (32) erreicht wird; Ausbilden einer ersten Kanalschicht (36) des ersten Leitfähigkeitstyps an einer Innenwand des Grabens (35) und auf der zweiten Halbleiterschicht (33); Ausbilden einer zweiten Gateschicht (37) des zweiten Leitfähigkeitstyps an einer Seitenwand des Grabens (35) durch die erste Kanalschicht (36); Ausbilden einer zweiten Kanalschicht (38) des ersten Leitfähigkeitstyps an der Seitenwand des Grabens (35) durch die erste Kanalschicht (36) und die zweite Gateschicht (35) und an einem Boden des Grabens (35) durch die erste Kanalschicht (36); Ausbilden einer dritten Gateschicht (39) des zweiten Leitfähigkeitstyps an einer Innenwand des Grabens (35) durch die zweite Kanalschicht (38); und Ausbilden einer Sourceschicht (40) auf einem Teil der Oberfläche des Halbleitersubstrats (35) entsprechend der zweiten Kanalschicht (38), so daß die Sourceschicht (40) elektrisch mit der zweiten Kanalschicht (38) verbunden wird und auf einem anderen Teil der Oberfläche des Halbleitersubstrats (35) entsprechend der ersten Kanalschicht (36), so daß die Sourceschicht (40) elektrisch mit der ersten Kanalschicht (36) verbunden wird, wobei die Sourceschicht (40) den ersten Leitfähigkeitstyp und eine hohe Verunreinigungskonzentration höher als diejenige der zweiten Kanalschicht (38) hat.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 45, wobei die erste Kanalschicht (36) im Schritt des Ausbildens der ersten Kanalschicht (36) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 45 oder 46, wobei die erste Gateschicht (33) im Schritt des Ausbildens der ersten Gateschicht (33) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 45 bis 47, wobei die zweite Kanalschicht (38) im Schritt des Ausbildens der zweiten Kanalschicht (38) durch ein epitaxiales Aufwachsverfahren gebildet wird.
Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 45 bis 48, wobei die zweite Gateschicht (37) im Schritt des Ausbildens der zweiten Gateschicht (35) durch ein epitaxiales Aufwachsverfahren gebildet wird.