JP5720478B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP5720478B2
JP5720478B2 JP2011171564A JP2011171564A JP5720478B2 JP 5720478 B2 JP5720478 B2 JP 5720478B2 JP 2011171564 A JP2011171564 A JP 2011171564A JP 2011171564 A JP2011171564 A JP 2011171564A JP 5720478 B2 JP5720478 B2 JP 5720478B2
Authority
JP
Japan
Prior art keywords
silicon carbide
layer
electrode
semiconductor device
carbide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011171564A
Other languages
English (en)
Other versions
JP2013038149A (ja
Inventor
林　秀樹
秀樹 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011171564A priority Critical patent/JP5720478B2/ja
Priority to PCT/JP2012/064988 priority patent/WO2013021721A1/ja
Priority to DE112012003246.2T priority patent/DE112012003246T5/de
Priority to CN201280030605.4A priority patent/CN103608914A/zh
Priority to US13/565,388 priority patent/US8766278B2/en
Publication of JP2013038149A publication Critical patent/JP2013038149A/ja
Application granted granted Critical
Publication of JP5720478B2 publication Critical patent/JP5720478B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

この発明は炭化珪素半導体装置に関し、特にゲート絶縁膜を有する炭化珪素半導体装置に関する。
特許文献１（国際公開第２００８／１５６６７４号）によれば、ＳｉＣ（炭化珪素）を用いたＶＪＦＥＴ（Vertical Junction Field Effect Transistor（縦型接合型電界効果トランジスタ））が開示されている。
ＪＦＥＴは、オン抵抗が低く高速動作が可能である一方、一般にノーマリオフ特性を得ることは困難である。このため、非特許文献１（R. Rupp and I. Zverev, "SiC Power Devices: How to be Competitive Towards Si-Based Solutions?", Mat. Sci. Forum, vols. 433-436 (2003), pp. 805-812）によれば、ＳｉＣのＶＪＦＥＴと、Ｓｉ（シリコン）のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）との２チップからなるカスコード（Cascode）が用いられている。
国際公開第２００８／１５６６７４号
R. Rupp and I. Zverev, "SiC Power Devices: How to be Competitive Towards Si-Based Solutions?", Mat. Sci. Forum, vols. 433-436 (2003), pp. 805-812
上記の非特許文献１の装置は２つのチップ（基板）を用いて構成されていることから、半導体装置の大きさが大きくなったり、半導体装置の製造コストが高くなったりするという短所があった。
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、オン抵抗が低く高速動作が可能でありノーマリオフ特性を有し、かつ一の基板を用いて構成された炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、第１〜第６電極と、ゲート絶縁膜とを有する。炭化珪素基板は第１および第２層を有する。第１層は第１導電型を有する。第２層は第１層上に設けられており第１導電型と異なる第２導電型を有する。炭化珪素基板は第１〜第５不純物領域を有する。第１、第２、第４および第５不純物領域の各々は第１導電型を有し、第３不純物領域は第２導電型を有する。第１〜第３不純物領域の各々は第２層を貫通して第１層に達しており、第３不純物領域は第１および第２不純物領域の間に配置されている。第４および第５不純物領域の各々は第２層上に設けられている。第１〜第５電極は第１〜第５不純物領域のそれぞれの上に設けられている。第１および第５電極は互いに電気的に接続されており、第３および第４電極は互いに電気的に接続されている。ゲート絶縁膜は第２層上において第４および第５不純物領域の間を覆っている。第６電極はゲート絶縁膜上に設けられている。
この炭化珪素半導体装置によれば、第３および第４電極から構成される端子と第２電極から構成される端子との間の導通を第６電極の電位によってスイッチングすることができる。この装置は、第１層と第３不純物領域とによるｐｎ接合の空乏層を利用したチャネル制御と、第２層上の絶縁ゲートを利用したチャネル制御とが協調して行われることで、接合トランジスタの利点と、絶縁ゲートトランジスタの利点とを併せ持っている。具体的には、接合トランジスタと同様に、高速動作が可能でありまたオン抵抗が低い。また絶縁ゲートトランジスタと同様に、容易にノーマリオフ特性が得られる。また炭化珪素半導体装置が一の炭化珪素基板を用いて形成されるので、炭化珪素半導体装置を１チップで構成することができる。
好ましくは第１導電型はｎ型である。これによりキャリアの移動度を高くすることができる。
好ましくは第１〜第５電極の各々はオーミック電極である。これにより第１〜第５電極の各々と炭化珪素基板とをオーミックに接続することができる。
好ましくは炭化珪素基板は、第２層との間に第１層を挟みかつ第２導電型を有しかつ第１電極と電気的に接続された第３層を含む。これにより第１層内の電界集中を緩和することができる。
好ましくは炭化珪素基板上において第１電極と第５電極とが一体化されている。これにより、特に配線構造を設けることなく、第１電極と第５電極との間を電気的に接続することができる。
好ましくは炭化珪素基板上において第３電極と第４電極とが一体化されている。これにより、特に配線構造を設けることなく、第３電極と第４電極との間を電気的に接続することができる。
好ましくは炭化珪素半導体装置は、第２層上に設けられ第１および第２開口部を有する層間絶縁膜を有する。第１および第２電極のそれぞれは第１および第２開口部内において炭化珪素基板上に接している。これにより、第１および第２電極の各々が、炭化珪素基板上の所望の領域以外の領域に接触することを防止することができる。
好ましくはゲート絶縁膜の材料と層間絶縁膜の材料とは同じである。これによりゲート絶縁膜と、層間絶縁膜とを同じ材料で形成することができる。よって製造方法をより簡素化することができる。
好ましくはゲート絶縁膜の厚さと層間絶縁膜の厚さとは同じである。これにより、一の層をパターニングすることでゲート絶縁膜と層間絶縁膜とを一括して形成することができる。
上述したように本発明によれば、高速動作が可能であり、オン抵抗が低く、ノーマリオフ特性を有し、１チップで構成された炭化珪素半導体装置が得られる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。 図１の炭化珪素半導体装置の等価回路を概略的に示す図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。 本発明の実施の形態２にける炭化珪素半導体装置の構成を概略的に示す平面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す断面図である。
以下、本発明の実施の形態について図に基づいて説明する。なお図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
（実施の形態１）
図１に示すように、本実施の形態のスイッチング素子（炭化珪素半導体装置）５０は、エピタキシャル基板（炭化珪素基板）３０と、第１電極Ｓ１と、第２電極Ｄ１と、第３電極Ｇ１と、第４電極Ｓ２と、第５電極Ｄ２と、第６電極Ｇ２と、層間絶縁膜Ｉ１と、ゲート酸化膜Ｉ２（ゲート絶縁膜）とを有する。
エピタキシャル基板３０はＳｉＣから作られており、単結晶基板３１と、バッファ層３２と、ｎ層（第１層）３４と、上部ｐ層（第２層）３５と、下部ｐ層（第３層）３３とを有する。ｎ層３４はｎ型（第１導電型）を有する。下部ｐ層３３および上部ｐ層３５の各々はｐ型（第１導電型と異なる第２導電型）を有する。バッファ層３２は単結晶基板３１上に設けられている。下部ｐ層３３はバッファ層３２上に設けられている。ｎ層３４は下部ｐ層３３上に設けられている。上部ｐ層３５はｎ層３４上に設けられている。よって厚さ方向において上部ｐ層３５と下部ｐ層３３とがｎ層３４を挟んでいる。
エピタキシャル基板３０は、第１不純物領域１１、第２不純物領域１２、第３不純物領域１３、第４不純物領域２１、および第５不純物領域２２を有する。第１、第２、第４および第５不純物領域１１、１２、２１、２２の各々はｎ型を有し、第３不純物領域１３はｐ型を有する。第１〜第３不純物領域１１〜１３の各々は上部ｐ層３５を貫通してｎ層３４に達しており、第３不純物領域１３は第１および第２不純物領域１１、１２の間に配置されている。第４および第５不純物領域２１、２２の各々は上部ｐ層３５上に設けられている。第１不純物領域１１、第２不純物領域１２、第３不純物領域１３、第４不純物領域２１、および第５不純物領域２２の各々は、エピタキシャル基板３０の上面（一の面）上に設けられている。
第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２は、第１〜第５不純物領域１１、１２、１３、２１、２２のそれぞれの上に設けられている。第１および第５電極Ｓ１、Ｄ２は互いに電気的に接続されており、また第３および第４電極Ｇ１、Ｓ２は互いに電気的に接続されている。好ましくは第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２の各々はオーミック電極である。
ゲート酸化膜Ｉ２は上部ｐ層３５上において第４および第５不純物領域２１、２２の間を覆っている。第６電極Ｇ２はゲート酸化膜Ｉ２上に設けられている。
スイッチング素子５０は、上部ｐ層３５上に設けられ第１および第２開口部を有する層間絶縁膜Ｉ１を有する。第１および第２電極Ｓ１、Ｄ１のそれぞれは第１および第２開口部内においてエピタキシャル基板３０上に接している。好ましくはゲート酸化膜Ｉ２の材料と層間絶縁膜Ｉ１の材料とは同じである。より好ましくはゲート酸化膜Ｉ２の厚さと層間絶縁膜Ｉ１の厚さとは同じである。
図２に示すように、スイッチング素子５０の等価回路は、外部との接続のためのドレイン端子ＤＴ、ソース端子ＳＴ、およびゲート端子ＧＴを有し、またその内部構造としてＪＦＥＴ部１０およびＭＯＳＦＥＴ部２０を有する。
具体的には、第６電極Ｇ２がゲート端子ＧＴに対応している。また第３電極Ｇ１と第４電極Ｓ２とが互いに電気的に接続されている部分がソース端子ＳＴに対応している。また第２電極Ｄ１がドレイン端子ＤＴに対応している。またＪＦＥＴ部１０のソース、ドレイン、およびゲートのそれぞれには、第１電極Ｓ１、第２電極Ｄ１、および第３電極Ｇ１が対応している。またＭＯＳＦＥＴ部２０のソース、ドレイン、およびゲートのそれぞれには、第４電極Ｓ２、第５電極Ｄ２、および第６電極Ｇ２が対応している。第１および第５電極Ｓ１、Ｄ２が互いに電気的に接続されていることは、ＪＦＥＴ部１０のソースとＭＯＳＦＥＴ部２０のドレインとが電気的に接続されていることに対応する。また第３および第４電極Ｇ１、Ｓ２が互いに電気的に接続されていることは、ＪＦＥＴ部１０のゲートとＭＯＳＦＥＴ部２０のソースとが電気的に接続されていることに対応する。
つまり、互いにカスコード接続されたＪＦＥＴ部１０およびＭＯＳＦＥＴ部２０が、ドレイン端子ＤＴ、ソース端子ＳＴ、およびゲート端子ＧＴの３端子を有する素子を構成している。この構成によりスイッチング素子５０は、ゲート端子ＧＴへの電圧印加によってドレイン端子ＤＴおよびソース端子ＳＴ間のスイッチングを行うことができる。具体的には、ｎチャネルの場合、ゲート端子ＧＴの電位をしきい値以上の正電位とすることによってドレイン端子ＤＴおよびソース端子ＳＴ間をオン状態とすることができ、また、たとえばゲート端子ＧＴの電位をしきい値未満（たとえば接地電位）とすることによってドレイン端子ＤＴおよびソース端子ＳＴ間をオフ状態とすることができる。
次にスイッチング素子５０の製造方法について説明する。
図３に示すように、エピタキシャル基板３０が形成される。具体的には、単結晶基板３１上に、バッファ層３２、下部ｐ層３３、ｎ層３４、および上部ｐ層３５がこの順にエピタキシャル成長によって形成される。エピタキシャル成長は、たとえばＣＶＤ（Chemical Vapor Deposition）法によって行うことができる。
図４に示すように、エピタキシャル基板３０の上面上に、第１不純物領域１１、第２不純物領域１２、第３不純物領域１３、第４不純物領域２１、および第５不純物領域２２が形成される。不純物領域の形成は、たとえばイオン注入法によって行うことができる。
図５に示すように、エピタキシャル基板３０の上面上に、絶縁膜Ｉ０が形成される。絶縁膜Ｉ０の形成は、たとえば熱酸化法によって行うことができる。
図６に示すように、絶縁膜Ｉ０をパターニングすることによって、絶縁膜Ｉ０から、層間絶縁膜Ｉ１およびゲート酸化膜Ｉ２が形成される。このパターニングは、たとえば、フォトリソグラフィ法を用いて行うことができる。
図１に示すように、オーミック電極として、第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２およびＤ２が形成される。またゲート酸化膜Ｉ２上に第６電極Ｇ２が形成される。
第３電極Ｇ１および第４電極Ｓ２を互いに電気的に接続する配線構造が設けられる。また第１電極Ｓ１および第５電極Ｄ２を互いに電気的に接続する配線構造が設けられる。
以上によりスイッチング素子５０が得られる。
本実施の形態のスイッチング素子５０によれば、第３および第４電極Ｇ１、Ｓ２から構成されるソース端子ＳＴと、第２電極Ｄ１から構成されるドレイン端子ＤＴとの間の導通を、第６電極Ｇ２から構成されるゲート端子ＧＴの電位によってスイッチングすることができる。この装置は、ｎ層３４と第３不純物領域１３とによるｐｎ接合の空乏層を利用したチャネル制御と、上部ｐ層３５上の第６電極Ｇ２（絶縁ゲート）を利用したチャネル制御とが協調して行われることで、接合トランジスタの利点と、絶縁ゲートトランジスタの利点とを併せ持っている。具体的には、接合トランジスタと同様に、高速動作が可能でありまたオン抵抗が低い。また絶縁ゲートトランジスタと同様に、容易にノーマリオフ特性が得られる。またスイッチング素子が一のエピタキシャル基板３０を用いて形成されるので、スイッチング素子を１チップで構成することができる。
また第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２の各々はオーミック電極である。これにより第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２の各々とエピタキシャル基板３０とをオーミックに接続することができる。
またスイッチング素子５０は、上部ｐ層３５上に設けられ第１および第２開口部を有する層間絶縁膜Ｉ１を有する。第１および第２電極のそれぞれは第１および第２開口部内においてエピタキシャル基板３０上に接している。これにより、第１および第２電極Ｓ１、Ｄ１の各々が、エピタキシャル基板３０上の所望の領域以外の領域に接触することを防止することができる。
またゲート酸化膜Ｉ２の材料と層間絶縁膜Ｉ１の材料とは同じである。これによりゲート酸化膜Ｉ２と、層間絶縁膜Ｉ１とを同じ材料で形成することができる。よって製造方法をより簡素化することができる。
またゲート酸化膜Ｉ２の厚さと層間絶縁膜Ｉ１の厚さとは同じである。これにより、絶縁膜Ｉ０（図５）をパターニングすることでゲート酸化膜Ｉ２と層間絶縁膜Ｉ１とを一括して形成することができる。
（実施の形態２）
本実施の形態においては、第１〜第６電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２およびＧ２の平面レイアウトについて特に説明する。
図７に示す平面視で、エピタキシャル基板３０上において、第１電極Ｓ１と第５電極Ｄ２とが一体化されている。これにより、特に配線構造を設けることなく、第１電極Ｓ１と第５電極Ｄ２との間を電気的に接続することができる。
またエピタキシャル基板３０上において、第３電極Ｇ１と第４電極Ｓ２とが一体化されている。これにより、特に配線構造を設けることなく、第３電極Ｇ１と第４電極Ｓ２との間を電気的に接続することができる。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（実施の形態３）
図８に示すように、本実施の形態のスイッチング素子５１（炭化珪素半導体装置）においては、上部ｐ層３５は、ｎ層３４の一部の上に設けられており、よってｎ層３４の一部が露出されている。またエピタキシャル基板３０は第６不純物領域１４を有する。第６不純物領域１４は、露出されたｎ層３４を貫通して下部ｐ層３３に達しており、ｐ型を有する。また第１電極Ｓ１は、第６不純物領域１４に電気的に接続されており、本実施の形態においては第６不純物領域１４に接している。この構成により、第１電極Ｓ１と、下部ｐ層３３とが、ｐ型の第６不純物領域を介して電気的に接続されている。
本実施の形態によれば、下部ｐ層３３が第１電極Ｓ１と同電位とされることで、ｎ層３４内の電界集中を緩和することができる。
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
なお上記各実施の形態においては炭化珪素基板としてエピタキシャル基板が用いられているが、エピタキシャル基板以外の炭化珪素基板が用いられてもよい。また炭化珪素半導体装置に炭化珪素基板を支持するための部材がさらに設けられてもよく、この部材は炭化珪素以外の材料から作られていてもよい。また第１導電型は、移動度の観点でｎ型が望ましいが、ｐ型が用いられてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ ＪＦＥＴ部、１１ 第１不純物領域、１２ 第２不純物領域、１３ 第３不純物領域、２１ 第４不純物領域、２２ 第５不純物領域、２０ ＭＯＳＦＥＴ部、３０ エピタキシャル基板（炭化珪素基板）、３３ 下部ｐ層（第３層）、３４ ｎ層（第１層）、３５ 上部ｐ層（第２層）、５０ スイッチング素子（炭化珪素半導体装置）、Ｄ１ 第２電極、Ｄ２ 第５電極、ＤＴ ドレイン端子、Ｇ１ 第３電極、Ｇ２ 第６電極、ＧＴ ゲート端子、Ｉ１ 層間絶縁膜、Ｉ２ ゲート酸化膜（ゲート絶縁膜）、Ｓ１ 第１電極、Ｓ２ 第４電極、ＳＴ ソース端子。

Claims (9)

  1. 炭化珪素半導体装置であって、
    第１導電型を有する第１層と、前記第１層上に設けられ前記第１導電型と異なる第２導電型を有する第２層とを含む炭化珪素基板を備え、
    前記炭化珪素基板は第１〜第５不純物領域を有し、前記第１、第２、第４および第５不純物領域の各々は前記第１導電型を有し前記第３不純物領域は第２導電型を有し、前記第１〜第３不純物領域の各々は前記第２層を貫通して前記第１層に達しており前記第３不純物領域は前記第１および第２不純物領域の間に配置されており前記第４および第５不純物領域の各々は前記第２層上に設けられており、前記炭化珪素半導体装置はさらに
    前記第１〜第５不純物領域のそれぞれの上に設けられた第１〜第５電極を備え、
    前記第１および第５電極は互いに電気的に接続されており、前記第３および前記第４電極は互いに電気的に接続されており、前記炭化珪素半導体装置はさらに
    前記第２層上において前記第４および第５不純物領域の間を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられた第６電極とを備える、炭化珪素半導体装置。
  2. 前記第１導電型はｎ型である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１〜第５電極の各々はオーミック電極である、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記炭化珪素基板は、前記第２層との間に前記第１層を挟みかつ前記第２導電型を有しかつ前記第１電極と電気的に接続された第３層を含む、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記炭化珪素基板上において前記第１電極と前記第５電極とが一体化されている、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記炭化珪素基板上において前記第３電極と前記第４電極とが一体化されている、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第２層上に設けられ第１および第２開口部を有する層間絶縁膜をさらに備え、
    前記第１および第２電極のそれぞれは前記第１および第２開口部内において前記炭化珪素基板上に接している、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記ゲート絶縁膜の材料と前記層間絶縁膜の材料とは同じである、請求項７に記載の炭化珪素半導体装置。
  9. 前記ゲート絶縁膜の厚さと前記層間絶縁膜の厚さとは同じである、請求項８に記載の炭化珪素半導体装置。
JP2011171564A 2011-08-05 2011-08-05 炭化珪素半導体装置 Expired - Fee Related JP5720478B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011171564A JP5720478B2 (ja) 2011-08-05 2011-08-05 炭化珪素半導体装置
PCT/JP2012/064988 WO2013021721A1 (ja) 2011-08-05 2012-06-12 炭化珪素半導体装置
DE112012003246.2T DE112012003246T5 (de) 2011-08-05 2012-06-12 Siliziumkarbid-Halbleitervorrichtung
CN201280030605.4A CN103608914A (zh) 2011-08-05 2012-06-12 碳化硅半导体器件
US13/565,388 US8766278B2 (en) 2011-08-05 2012-08-02 Silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011171564A JP5720478B2 (ja) 2011-08-05 2011-08-05 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2013038149A JP2013038149A (ja) 2013-02-21
JP5720478B2 true JP5720478B2 (ja) 2015-05-20

Family

ID=47626407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011171564A Expired - Fee Related JP5720478B2 (ja) 2011-08-05 2011-08-05 炭化珪素半導体装置

Country Status (5)

Country Link
US (1) US8766278B2 (ja)
JP (1) JP5720478B2 (ja)
CN (1) CN103608914A (ja)
DE (1) DE112012003246T5 (ja)
WO (1) WO2013021721A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240402B2 (en) 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
JP2014229823A (ja) * 2013-05-24 2014-12-08 古河電気工業株式会社 半導体装置および半導体モジュール
EP2892079B1 (en) * 2014-01-03 2021-12-01 STMicroelectronics International N.V. Electronic circuits including a MOSFET and a dual-gate JFET

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5117387B2 (ja) 1971-09-02 1976-06-02
JPS56165350A (en) * 1980-05-26 1981-12-18 Hitachi Ltd Semiconductor device and manufacture thereof
JPH10107214A (ja) * 1996-10-01 1998-04-24 Masashi Mukogawa 半導体装置
JP4265234B2 (ja) * 2003-02-13 2009-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4696444B2 (ja) * 2003-11-14 2011-06-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2006100645A (ja) 2004-09-30 2006-04-13 Furukawa Electric Co Ltd:The ＧａＮ系半導体集積回路
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
EP1909325A4 (en) 2005-07-25 2009-05-06 Panasonic Corp SEMICONDUCTOR ELEMENT AND ELECTRICAL DEVICE
US7982239B2 (en) 2007-06-13 2011-07-19 Northrop Grumman Corporation Power switching transistors
JP4539684B2 (ja) * 2007-06-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4599379B2 (ja) 2007-08-31 2010-12-15 株式会社東芝 トレンチゲート型半導体装置
KR101222758B1 (ko) * 2008-02-13 2013-01-15 아코 세미컨덕터, 인크 높은 항복 전압 이중 게이트 반도체 디바이스
JP2009212458A (ja) * 2008-03-06 2009-09-17 Sumitomo Electric Ind Ltd 半導体装置、電子機器およびそれらの製造方法
JP5477286B2 (ja) 2008-04-15 2014-04-23 住友電気工業株式会社 半導体装置およびその製造方法
JP2009259963A (ja) 2008-04-15 2009-11-05 Sumitomo Electric Ind Ltd 半導体装置
JP5391643B2 (ja) * 2008-10-22 2014-01-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20130032824A1 (en) 2013-02-07
CN103608914A (zh) 2014-02-26
US8766278B2 (en) 2014-07-01
DE112012003246T5 (de) 2014-04-30
JP2013038149A (ja) 2013-02-21
WO2013021721A1 (ja) 2013-02-14

Similar Documents

Publication Publication Date Title
JP5940235B1 (ja) 半導体装置
US8704279B2 (en) Embedded JFETs for high voltage applications
JP2016006854A (ja) 半導体素子およびその製造方法
US9691759B2 (en) Semiconductor device including semiconductor substrate, silicon carbide semiconductor layer, unit cells, source, and gate
JP4265234B2 (ja) 炭化珪素半導体装置およびその製造方法
JPWO2017047286A1 (ja) 半導体装置
JP2008153445A (ja) 横型接合型電界効果トランジスタ
WO2006115125A1 (ja) 半導体装置およびその製造方法
TW201126698A (en) Semiconductor device
US9748393B2 (en) Silicon carbide semiconductor device with a trench
JP5720478B2 (ja) 炭化珪素半導体装置
JP5637093B2 (ja) 炭化珪素半導体装置
WO2006123458A1 (ja) 半導体装置及びその製造方法
JP4131193B2 (ja) 半導体装置
KR101875638B1 (ko) 반도체 소자 및 그 제조 방법
WO2013161448A1 (ja) 半導体装置
WO2016143099A1 (ja) 半導体装置およびその製造方法、並びに電力変換装置
JP6555284B2 (ja) 半導体装置
US10644145B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP4128117B2 (ja) 半導体装置
JP3376294B2 (ja) 半導体装置
WO2019189885A1 (ja) 半導体装置
JP2016048735A (ja) 半導体装置および半導体装置の製造方法
JP2014011211A (ja) 炭化珪素半導体装置
JP2009010199A (ja) 縦型ｍｏｓｆｅｔ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150309

R150 Certificate of patent or registration of utility model

Ref document number: 5720478

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees