WO2016143099A1 - 半導体装置およびその製造方法、並びに電力変換装置 - Google Patents

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type
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semiconductor device
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悠佳 清水
慎太郎 佐藤
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株式会社日立製作所
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a power conversion device.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-261061
  • Patent Document 2 Japanese Patent Application Laid-Open No. 11-261061
  • Patent Document 3 Japanese Patent No. 3879129
  • Patent Document 4 Japanese Patent No. 4122230
  • Patent Document 1 the active region between spaced base regions is deeper than the depth of the base region and the impurity concentration is increased to about 3.5 ⁇ 10 12 atoms / cm 2 .
  • IGBT Insulated Gate Bipolar Transistor
  • Patent Document 2 In Japanese Patent Laid-Open No. 11-261061 (Patent Document 2), p-type impurities are externally diffused from a surface layer portion of a p ⁇ -type silicon carbide base region formed in advance, and then ion-implanted into the p ⁇ -type silicon carbide base region.
  • Patent Document 2 A silicon carbide semiconductor device that improves carrier mobility by forming a surface channel layer is described.
  • Patent Document 3 After selectively oxidizing a region including a surface generated by chemical dry etching of a predetermined region of the surface of the epitaxial layer to form a selective oxide film, p-type A method for manufacturing a semiconductor device is described in which a base layer and a source layer are simultaneously formed by double diffusing n-type impurities to define the channel length.
  • Patent Document 4 After injecting one or more dopants into the surface of a substrate having the first conductivity type so as to have a non-uniform doping profile, the first conductivity is disclosed.
  • a double diffusion field effect transistor is described in which an epitaxial layer having a type is formed and in which one or more body regions having a second conductivity type are formed.
  • SiC substrate silicon carbide substrate
  • Power MISFET (hereinafter referred to as SiC power MISFET) is used.
  • SiC power MISFETs are particularly attracting attention in the field of power-saving or environmentally friendly inverter technology because they can achieve high breakdown voltage and low loss.
  • the present invention provides a SiC power MISFET in which a p-type body region is in contact with a first region having a first depth and outside the first region in plan view. And a second region having a second depth shallower than the formed first depth.
  • the JFET region is formed deeper than the second depth between adjacent p-type body regions, and the second region of the p-type body region is surrounded by the JFET region.
  • FIG. 3 is a plan view of a principal part showing a part of an element formation region in which a plurality of SiC power MISFET cells according to Example 1 are arranged.
  • FIG. 2 is a cross-sectional view of a principal part showing a SiC power MISFET according to Example 1 (cross-sectional view taken along the line II in FIG. 1).
  • 6 is a plan view of a principal part showing a part of an element formation region in which a plurality of SiC power MISFET cells according to a first modification of Example 1 are arranged.
  • FIG. 6 is a plan view of a principal part showing a part of an element formation region in which a plurality of SiC power MISFET cells according to a second modification of Example 1 are arranged.
  • FIG. 1 is a plan view of a principal part showing a part of an element formation region in which a plurality of SiC power MISFET cells according to a second modification of Example 1 are arranged.
  • FIG. 6 is a cross-sectional view of a principal part showing an example of a manufacturing process of the SiC power MISFET according to Embodiment 1.
  • FIG. FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 5;
  • FIG. 7 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 6;
  • It is a circuit diagram which shows the 1st example of the power converter device (inverter) which used SiC power MISFET by Example 1 as a switching element.
  • It is a circuit diagram which shows the 2nd example of the power converter device (inverter) using the SiC power MISFET by Example 1 as a switching element.
  • FIG. 6 is a cross-sectional view of a principal part showing a SiC power MISFET according to Example 2 (cross-sectional view taken along the line II in FIG. 1).
  • 6 is a cross-sectional view of a principal part showing one example of a production process of a SiC power MISFET according to Example 2.
  • FIG. FIG. 12 is a main-portion cross-sectional view illustrating the manufacturing process of the SiC power MISFET, continued from FIG. 11;
  • FIG. 13 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 12;
  • FIG. 6 is a main part sectional view showing a SiC power MISFET according to Example 3 (a sectional view taken along line II in FIG.
  • FIG. 1); 12 is a sectional view of a key portion showing one example of a manufacturing process of the SiC power MISFET according to Example 3.
  • FIG. FIG. 16 is a main-portion cross-sectional view illustrating the manufacturing process of the SiC power MISFET, continued from FIG. 15;
  • FIG. 17 is a main-portion cross-sectional view showing the manufacturing process of the SiC power MISFET that follows FIG. 16;
  • FIG. 6 is a cross-sectional view of a principal part showing a SiC power MISFET according to Example 4 (cross-sectional view taken along the line II in FIG. 1). It is principal part sectional drawing which shows the 1st example of SiC power MISFET examined by the present inventors. It is principal part sectional drawing which shows the 2nd example of SiC power MISFET examined by the present inventors.
  • the constituent elements are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.
  • FIG. 19 and 20 show an example of a SiC power MISFET studied by the present inventors.
  • FIG. 19 is a cross-sectional view of a main part showing a first example of a SiC power MISFET studied by the present inventors.
  • FIG. 20 is a cross-sectional view of a principal part showing a second example of the SiC power MISFET studied by the present inventors.
  • the impurity concentration of the JFET region 7 sandwiched between the p-type body regions 4 adjacent to each other is changed to the drift layer formed of the n ⁇ -type epitaxial layer 2.
  • the impurity concentration is higher than 50. Therefore, the extension of the depletion layer extending from the p-type body region 4 to the drift layer 50 is larger than the extension of the depletion layer extending from the p-type body region 4 to the JFET region 7.
  • n in the JFET region 7 - depth from the surface of the type epitaxial layer 2 is, p-type n body region 4 - If either same as the depth from the surface of the type epitaxial layer 2, or shallower than it, In the JFET region 7 and the drift layer 50, a path of current flowing from the JFET region 7 toward the drift layer 50 is formed.
  • the impurity concentration of the JFET region 7 is high, the resistance of the JFET region 7 sandwiched between the depletion layers extending from the adjacent p-type body regions 4 is low, but the impurity concentration of the drift layer 50 is low. The resistance of drift layer 50 sandwiched between depletion layers extending from adjacent p-type body regions 4 is increased.
  • n of the JFET region 7 - depth from the surface of the type epitaxial layer 2 is, p-type n body region 4 - If deeper than the depth from -type epitaxial layer 2 of the surface, Since the electric field concentrates at the corner of p-type body region 4 (corner indicated by C in FIG. 20), the breakdown voltage of the SiC power MISFET decreases. Accordingly, the present invention provides a SiC power MISFET having a low on-resistance and a high breakdown voltage.
  • FIG. 1 is a main part plan view showing a part of an element formation region in which a plurality of SiC power MISFET cells according to the first embodiment are arranged.
  • FIG. 2 is a sectional view (a sectional view taken along the line II in FIG. 1) showing the SiC power MISFET according to the first embodiment.
  • the SiC power MISFET is a MISFET having a planar type DMOS (Double-diffused-Metal-oxide-Semiconductor) structure.
  • DMOS Double-diffused-Metal-oxide-Semiconductor
  • an n ⁇ type epitaxial layer made of SiC having an impurity concentration lower than that of the n + type SiC substrate 1 on the surface (first main surface) of the n + type SiC substrate 1 made of SiC. 2 is formed, and the SiC epitaxial substrate 3 is constituted by the n + type SiC substrate 1 and the n ⁇ type epitaxial layer 2.
  • the thickness of the n ⁇ type epitaxial layer 2 is, for example, about 5.0 to 100.0 ⁇ m.
  • a plurality of p type body regions (well regions) 4 having a predetermined depth from the surface of the n ⁇ type epitaxial layer 2 are formed apart from each other.
  • the p-type body region 4 is formed in contact with the first region 4a around the first region 4a in a plan view, the first region 4a having the first depth from the surface of the n ⁇ -type epitaxial layer 2, and n A second region 4b having a second depth shallower than the first depth from the surface of the -type epitaxial layer 2; That is, p type body region 4 is formed such that the end of p type body region 4 in plan view is shallower than the central portion of p type body region 4.
  • the first depth of the first region 4a of the p-type body region 4 from the surface of the n ⁇ -type epitaxial layer 2 is, for example, about 0.5 to 2.0 ⁇ m.
  • n + type source region 5 (a region indicated by hatching in FIG. 1) having a predetermined depth from the surface of the n ⁇ type epitaxial layer 2 is formed in the p type body region 4. Yes.
  • the n + -type source region 5 is formed in the p-type body region 4 so as to be separated from the end side surface of the p-type body region 4, and from the surface of the n ⁇ -type epitaxial layer 2 of the n + -type source region 5.
  • the depth is, for example, about 0.1 to 0.5 ⁇ m.
  • a p + type potential fixing region 6 for fixing the potential of the p type body region 4 is formed.
  • the depth of the p + type potential fixing region 6 from the surface of the n ⁇ type epitaxial layer 2 is, for example, about 0.1 to 0.5 ⁇ m.
  • a region sandwiched between adjacent p-type body regions 4 is a portion that functions as a JFET (Junction Field Effect Transistor) region (doping region) 7. Further, the end side surface of the p-type body region 4 (interface between the JFET region 7 and the p-type body region 4) and the end side surface of the n + -type source region 5 (p-type body region 4 and n + -type source region 5 The p-type body region 4 located between the first and second interfaces) functions as the channel region 8.
  • JFET Joint Field Effect Transistor
  • JFET region 7 has a first depth of first region 4a of p-type body region 4 between second regions 4b of adjacent p-type body regions 4 and below second region 4b of p-type body region 4. Or deeper than that. That is, the JFET region 7 is formed so as to surround the side surface and the bottom surface of the second region 4b of the p-type body region 4, and is convex when viewed in a cross section along the direction of the adjacent p-type body regions 4. It has a shape.
  • n ⁇ -type epitaxial layer 2 a region where the p-type body region 4 and the JFET region 7 are not formed is a region functioning as a drift layer that plays a role of securing a breakdown voltage. Further, the n + type SiC substrate 1 is a region functioning as a drain layer.
  • ⁇ and + are signs representing relative impurity concentrations of n-type or p-type conductivity, for example, n-type in the order of “n ⁇ ”, “n”, and “n + ”.
  • the impurity concentration of the impurity increases, and the impurity concentration of the p-type impurity increases in the order of “p ⁇ ”, “p”, and “p + ”.
  • a preferable range of the impurity concentration of the n + -type SiC substrate 1 is, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3
  • a preferable range of the impurity concentration of the n ⁇ -type epitaxial layer 2 is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 or so.
  • the preferable range of the impurity concentration of the p-type body region 4 is, for example, about 1 ⁇ 10 18 cm ⁇ 3
  • the preferable range of the impurity concentration of the n + -type source region 5 is, for example, about 1 ⁇ 10 20 cm ⁇ 3
  • p A preferable range of the impurity concentration of the + -type potential fixing region 6 is, for example, about 1 ⁇ 10 20 cm ⁇ 3
  • a preferable range of the impurity concentration of the JFET region 7 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • a gate insulating film 10 is formed on the channel region 8, and a gate electrode 11 is formed on the gate insulating film 10.
  • the gate electrode 11 is formed in a lattice shape in plan view, and a p-type body region 4 is formed so as to be surrounded by the gate electrode 11.
  • the gate insulating film 10 and the gate electrode 11 are covered with an interlayer insulating film 12. A part of the n + type source region 5 and the p + type potential fixing region 6 are exposed on the bottom surface of the opening 13 formed in the interlayer insulating film 12, and a metal silicide layer 14 is formed on these surfaces.
  • n + type source region 5 and the p + type potential fixing region 6 are electrically connected to the source wiring electrode 15 through the metal silicide layer 14, and the n + type SiC substrate 1 is made of metal silicide.
  • the drain wiring electrode 17 is electrically connected through the layer 16.
  • the gate electrode 11 is electrically connected to the gate wiring electrode.
  • a source potential is applied to the source wiring electrode 15 from the outside, a drain potential is applied to the drain wiring electrode 17 from the outside, and a gate potential is applied to the gate wiring electrode from the outside.
  • the p-type body region 4 is formed in contact with the first region 4a around the first region 4a in plan view and the first region 4a having the first depth.
  • the second region 4b has a second depth shallower than the first depth.
  • the JFET region 7 is placed between the second regions 4b of the p-type body region 4 adjacent to each other and below the second region 4b of the p-type body region 4 in the first region 4a of the p-type body region 4. It is the same as 1 depth or deeper than that.
  • the corner portion formed by the JFET region 7 at the corner portion A of the second region 4b of the p-type body region 4 and the boundary portion between the first region 4a and the second region 4b of the p-type body region 4 is formed. Since B can be surrounded, the electric field applied to the pn junction between the p-type body region 4 and the JFET region 7 can be dispersed in the corners A and B.
  • the electric field applied to the pn junction between the p-type body region 4 and the JFET region 7 is concentrated on the corner C, and the breakdown voltage is significantly reduced.
  • the electric field applied to the pn junction between the p-type body region 4 and the JFET region 7 is reduced to the corner A and Since it is dispersed in the corner B, it is possible to avoid a decrease in breakdown voltage.
  • FIG. 3 is a main part plan view showing a part of an element formation region in which a plurality of SiC power MISFET cells according to a first modification of the first embodiment are arranged.
  • FIG. 4 is a main part plan view showing a part of an element formation region in which a plurality of SiC power MISFET cells according to a second modification of the first embodiment are arranged.
  • the plurality of p-type body regions 4 arranged at the first interval along the first direction Y are perpendicular to the first direction Y on the surface of the SiC epitaxial substrate 3.
  • the two p-type body regions 4 are arranged at second intervals along the two directions X, and are positioned so as to be surrounded by the gate electrodes 11 arranged in a lattice pattern.
  • the plurality of p-type body regions 4 arranged at the first interval along the first direction Y are alternately positioned at half the first interval. They are arranged at a second interval along the two directions X.
  • the plurality of p-type body regions 4 are arranged in a so-called staggered arrangement.
  • a plurality of p-type body regions 4 are arranged so as to be separated from each other in the second direction X and extend along the first direction Y, and the plurality of gate electrodes 11 are arranged. , Between the adjacent p-type body regions 4, the first body region 4 extends in the first direction Y. ⁇ SiC power MISFET manufacturing method ⁇
  • FIGS. 5 to 7 are cross-sectional views of relevant parts showing an example of manufacturing steps of the SiC power MISFET according to the first embodiment.
  • an n + type 4H—SiC substrate 1 is prepared.
  • An n-type impurity is introduced into the n + -type SiC substrate 1.
  • the n-type impurity is, for example, nitrogen (N), and the impurity concentration of the n-type impurity is, for example, about 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the n + type SiC substrate 1 has both a Si surface and a C surface, but the surface of the n + type SiC substrate 1 may be either the Si surface or the C surface.
  • an SiC n ⁇ type epitaxial layer 2 is formed on the surface of the n + type SiC substrate 1 by an epitaxial growth method.
  • an n type impurity lower than the impurity concentration of the n + type SiC substrate 1 is introduced.
  • the impurity concentration of the n ⁇ -type epitaxial layer 2 depends on the element rating of the SiC power MISFET, but is, for example, about 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the thickness of the n ⁇ type epitaxial layer 2 is, for example, 5.0 to 100.0 ⁇ m.
  • p-type impurities such as aluminum atoms (Al) are ion-implanted into the n ⁇ -type epitaxial layer 2 with a maximum energy of 500 keV.
  • a p-type body region 4 is formed in the element formation region of the n ⁇ -type epitaxial layer 2 and a floating field limiting ring (FLR) structure is formed in the peripheral formation region although illustration is omitted.
  • FLR floating field limiting ring
  • the depth of the p-type body region 4 from the surface of the n ⁇ -type epitaxial layer 2 is, for example, about 0.5 to 2.0 ⁇ m. Further, the impurity concentration of the p-type body region 4 is, for example, about 1 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the FLR structure is formed at the end portion of the peripheral formation region, it is not limited to this.
  • a junction termination extension (JTE) structure may be used as a structure of the termination portion.
  • an n-type impurity for example, nitrogen atom (N) is ion-implanted into the n ⁇ -type epitaxial layer 2 at a maximum energy of 120 keV, and is separated from the side surface of the end of the p-type body region 4 into the p-type body region 4.
  • N + -type source region 5 is formed.
  • the depth of the n + type source region 5 from the surface of the n ⁇ type epitaxial layer 2 is, for example, about 0.1 to 0.5 ⁇ m.
  • the impurity concentration of the n + -type source region 5 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • p-type impurities for example, aluminum atoms (Al) are ion-implanted into the n ⁇ -type epitaxial layer 2 at a maximum energy of 150 keV, and the p + -type potential fixing region 6 is formed in the region for fixing the potential of the p-type body region 4.
  • the depth of the p + type potential fixing region 6 from the surface of the n ⁇ type epitaxial layer 2 is, for example, about 0.1 to 0.5 ⁇ m.
  • the impurity concentration of the p + -type potential fixing region 6 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • a mask 18 is formed on the surface of the n ⁇ -type epitaxial layer 2.
  • the mask 18 is provided with an opening only in a region where the JFET region 7 is formed in a later process. That is, the mask 18 is provided with an opening so that the p-type body region 4 adjacent to each other and the end of the p-type body region 4 are exposed.
  • n - n-type impurity -type epitaxial layer 2 for example, nitrogen atom (N) is ion-implanted at a maximum energy 1,000 keV, the p-type body region 4 n - -type epitaxial layer 2
  • the JFET region 7 is formed to be equal to or deeper than the depth from the surface.
  • the impurity concentration of the JFET region 7 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • JFET region 7 is formed between adjacent p-type body regions 4 and below the end of p-type body region 4. Specifically, n - a first region 4a having a surface -type epitaxial layer 2 a first depth, around the first region 4a in a plan view, in contact with the first region 4a, n - -type epitaxial layer
  • the p-type body region 4 is formed which is composed of the second region 4b having the second depth from the surface of 2.
  • the second depth of the second region 4b is shallower than the first depth of the first region 4a.
  • JFET region 7 is formed between second regions 4 b of p-type body regions 4 adjacent to each other and below second region 4 b of p-type body region 4.
  • the JFET region 7 is formed so as to surround the side surface and the bottom surface of the second region 4b of the p-type body region 4, and is convex when viewed in a cross section along the direction of the adjacent p-type body regions 4. It has a shape.
  • a carbon (C) film is deposited on the front and back surfaces of the SiC epitaxial substrate 3 by, for example, a plasma CVD (Chemical Vapor Deposition) method.
  • the thickness of the carbon (C) film is, for example, about 0.03 ⁇ m.
  • the SiC epitaxial substrate 3 is subjected to heat treatment at a temperature of about 1,700 ° C. for about 2 to 3 minutes. Thereby, each impurity ion-implanted into the SiC epitaxial substrate 3 is activated.
  • the carbon (C) film is removed by, for example, oxygen plasma treatment.
  • a gate insulating film 10 made of silicon oxynitride is formed on the surface of the n ⁇ -type epitaxial layer 2.
  • the gate insulating film 10 is formed by, for example, forming a silicon oxide (SiO 2 ) film by a CVD method and then performing a heat treatment in a nitrogen oxide (NO or N 2 O) atmosphere.
  • the thickness of the gate insulating film 10 is, for example, about 0.05 to 0.15 ⁇ m.
  • a polycrystalline silicon (Si) film is formed on the gate insulating film 10, and the polycrystalline silicon (Si) film is processed by a dry etching method to form the gate electrode 11.
  • the thickness of the gate electrode 11 is, for example, about 0.2 to 0.5 ⁇ m.
  • an interlayer insulating film 12 is formed on the surface of the n ⁇ -type epitaxial layer 2 so as to cover the gate electrode 11 and the gate insulating film 10 by, for example, a plasma CVD method. Thereafter, the interlayer insulating film 12 and the gate insulating film 10 are processed by dry etching to form a part of the n + type source region 5 and an opening 13 reaching the p + type potential fixing region 6.
  • a metal silicide layer 14, for example, a nickel silicide (NiSi) layer is formed on a part of the n + -type source region 5 exposed on the bottom surface of the opening 13 and the respective surfaces of the p + -type potential fixing region 6.
  • a metal silicide layer 16, for example, a nickel silicide (NiSi) layer is formed on the back surface of the n + type SiC substrate 1.
  • a drain wiring electrode 17 is formed so as to cover the metal silicide layer 16 (see FIG. 2).
  • the thickness of the drain wiring electrode 17 is, for example, about 0.4 ⁇ m.
  • the interlayer insulating film 12 is processed by a dry etching method to form an opening (not shown) reaching the gate electrode 11.
  • an opening 13 reaching the metal silicide film 14 formed on a part of the n + -type source region 5 and the p + -type potential fixing region 6 and an opening reaching the gate electrode 11 (not shown) ) Is deposited on the interlayer insulating film 12 including the inside of a metal film, for example, a laminated film made of a titanium (Ti) film, a titanium nitride (TiN) film, and an aluminum (Al) film.
  • the thickness of the aluminum (Al) film is preferably 2.0 ⁇ m or more, for example.
  • the source wiring electrode 15 electrically connected to a part of the n + type source region 5 and the gate wiring electrically connected to the gate electrode 11 through the metal silicide layer 14.
  • a working electrode (not shown) is formed (see FIG. 2).
  • external wirings are electrically connected to the source wiring electrode 15 and the gate wiring electrode (not shown), respectively.
  • FIG. 8 is a circuit diagram showing a first example of a power converter (inverter) using the SiC power MISFET according to the first embodiment as a switch element.
  • FIG. 9 is a circuit diagram showing a second example of a power conversion device (inverter) using the SiC power MISFET according to the first embodiment as a switch element.
  • the inverter includes a control circuit 21 and a power module 22.
  • the control circuit 21 and the power module 22 are connected by a terminal 23 and a terminal 24.
  • the power module 22 is connected to the power supply potential (Vcc) via the terminal 25 and to the ground potential (GND) via the terminal 26.
  • the output of the power module is connected to the three-phase motor 30 via terminals 27, 28 and 29.
  • the power module 22 includes the SiC power MISFET 33 according to the first embodiment as a switching element.
  • Each SiC power MISFET 33 is connected to an external freewheeling diode 32.
  • the free-wheeling diode 32 is provided to relieve an electric field applied to an interface between a metal and a semiconductor (Schottky interface) when a voltage is applied in the reverse direction, and suppress a leakage current during reverse operation.
  • a diode denoted by reference numeral 33 is a body diode including a p + type potential fixing region 6 and an n + type SiC substrate 1 formed in the SiC power MISFET (see FIG. 2 and the like).
  • the SiC power MISFET 31 and the freewheeling diode 32 are connected in antiparallel between the power supply potential (Vcc) and the input potential of the three-phase motor 30, and the input potential of the three-phase motor 30 and the ground potential (
  • the SiC power MISFET 31 and the free-wheeling diode 32 are also connected in reverse parallel to the GND). That is, two SiC power MISFETs 31 and two free-wheeling diodes 32 are provided in each single phase of the three-phase motor 30, and six SiC power MISFETs 31 and six free-wheeling diodes 32 are provided in three phases.
  • a control circuit 21 is connected to the gate electrode of each SiC power MISFET 31, and the SiC power MISFET 31 is controlled by the control circuit 21. Therefore, the three-phase motor 30 can be driven by controlling the current flowing in the SiC power MISFET 31 of the power module 22 by the control circuit 21.
  • the SiC power MISFET 31 according to the first embodiment has a low on-resistance and a high breakdown voltage as described above, a high-performance and highly reliable power module 22 can be realized.
  • the JFET region 7 is in contact with the second region 4b of the p-type body region 4 and the second region 4b of the p-type body region 4 as shown in FIG. It is also formed under. That is, the JFET region 7 is formed so as to surround the second region 4b of the p-type body region 4, and has a convex shape when viewed in a cross section along the direction of the adjacent p-type body regions 4. ing.
  • the SiC power MISFET 31 according to the first embodiment when used, the body diode 33 and the external freewheeling diode 32 are connected in parallel to the SiC power MISFET 31, so that the leakage current during reverse operation is obtained. The suppression effect is further improved.
  • the SiC power MISFET 31 according to the first embodiment when used, only the body diode 33 functions as a free-wheeling diode without connecting the external free-wheeling diode 32 to the SiC power MISFET 31. You can also. Thereby, in addition to realizing the high-performance and high-reliability power module 22, it is also possible to reduce the size of the power converter.
  • the electric field applied to the pn junction between the p-type body region 4 and the JFET region 7 can be dispersed. Therefore, the breakdown voltage of the SiC power MISFET can be improved. Thereby, a SiC power MISFET having a low on-resistance and a high breakdown voltage can be provided.
  • the body diode 33 having a low on-resistance can be obtained, so that the external free-wheeling diode 32 is not required, and high performance and high reliability are achieved.
  • FIG. 10 is a cross-sectional view of the principal part showing the SiC power MISFET according to the second embodiment (cross-sectional view taken along the line II of FIG. 1).
  • differences from the SiC power MISFET according to the first embodiment will be described.
  • the p-type body region 4 is composed of the first region 4a having the first depth and the second region 4b having the second depth shallower than the first depth. Then, the depth of the JFET region 7 was made substantially the same as or deeper than the first depth of the p-type body region 4.
  • the depth of the JFET region 7 is shallower than the first depth of the p-type body region 4 and deeper than the second depth.
  • the JFET region 7 is formed by ion-implanting n-type impurities into the n ⁇ -type epitaxial layer 2. For this reason, when the impurity concentration distribution of the JFET region 7 is viewed in the depth direction of the n ⁇ -type epitaxial layer 2, when the peak value is exceeded, the impurity concentration decreases as the JFET region 7 becomes deeper. Therefore, the impurity concentration of the JFET region 7 in the portion where the corner portion A and the corner portion B of the p-type body region 4 in the second embodiment is located is the same as the corner portion A and the corner of the p-type body region 4 in the first embodiment. It becomes lower than the impurity concentration of the JFET region 7 in the portion where the portion B is located.
  • the pn junction breakdown voltage between the p-type body region 4 and the JFET region 7 in Example 2 is higher than the pn junction breakdown voltage between the p-type body region 4 and the JFET region 7 in Example 1 described above.
  • the breakdown voltage of the SiC power MISFET according to the second embodiment is higher than the breakdown voltage of the SiC power MISFET according to the first embodiment.
  • FIGS. 11 to 13 are cross-sectional views of relevant parts showing an example of manufacturing steps of the SiC power MISFET according to the first embodiment.
  • an n ⁇ type epitaxial layer 2 of SiC is formed on the surface of an n + type SiC substrate 1 in the same manner as in the first embodiment, and the n + type SiC substrate 1 and n ⁇ A SiC epitaxial substrate 3 composed of the type epitaxial layer 2 is formed.
  • n - p-type impurity -type epitaxial layer 2 for example, aluminum atom (Al) is ion-implanted at a maximum energy 500 keV, to form a p-type body region 4, n - -type epitaxial layer 2 to the n-type impurity,
  • nitrogen atoms (N) are ion-implanted with a maximum energy of 120 keV to form an n + -type source region 5 that is separated from the end side surface of the p-type body region 4 in the p-type body region 4.
  • n - n-type impurity -type epitaxial layer 2 for example, nitrogen atom (N) is ion-implanted at a maximum energy 1,000 keV
  • the JFET region 7 is formed deeply.
  • the impurity concentration of the p-type body region 4 is, for example, about 1 ⁇ 10 18 cm ⁇ 3
  • the impurity concentration of the n + -type source region 5 is, for example, about 1 ⁇ 10 20 cm ⁇ 3
  • the impurity concentration of the JFET region 7 is, for example, It is about 3 ⁇ 10 16 cm ⁇ 3 .
  • a mask 19 is formed on the surface of the n ⁇ type epitaxial layer 2.
  • the mask 19 is provided with an opening only in a region where the p + -type potential fixing region 6 is formed in a later step.
  • n - p-type impurity -type epitaxial layer 2 for example, aluminum atom (Al) is ion-implanted at a maximum energy 1,000 keV, n - impurity concentration near the surface of the type epitaxial layer 2 , for example, about 1 ⁇ 10 20 cm -3, the impurity concentration of the deep region, for example, is formed about 1 ⁇ 10 18 cm -3 in p + -type potential fixing region 6.
  • the p-type impurity is ion-implanted with high energy, the p-type impurity is ion-implanted deeper than the already formed p-type body region 4 and JFET region 7.
  • the first region 4a having the first depth from the surface of the n ⁇ type epitaxial layer 2 and the first region 4a around the first region 4a in plan view are in contact with the first region 4a and the n ⁇ type epitaxial layer 2
  • a p-type body region 4 composed of a second region 4b having a second depth from the surface is formed.
  • the second depth of the second region 4b is shallower than the first depth of the first region 4a.
  • the JFET region 7 is formed below the second region 4 b of the p-type body region 4, but the depth from the surface of the n ⁇ -type epitaxial layer 2 is larger than that of the second region 4 b of the p-type body region 4. Deeper and shallower than the first region 4a.
  • a heat treatment is performed at a temperature of about 1,700 ° C. for about 2 to 3 minutes to activate each impurity ion-implanted into the SiC epitaxial substrate 3.
  • the gate insulating film 10, the gate electrode 11, the interlayer insulating film 12, and the metal silicide layer 14 are formed on the surface side of the n + type SiC substrate 1 in the same manner as in the first embodiment.
  • a metal silicide layer 16 is formed on the back surface side of the n + -type SiC substrate 1. Further, a source wiring electrode 15, a gate wiring electrode, and a drain wiring electrode 17 are formed (see FIG. 10).
  • the electric field applied to the pn junction between the p-type body region 4 and the JFET region 7 can be further reduced as compared with the first embodiment.
  • the withstand voltage can be improved.
  • FIG. 14 is a sectional view (a sectional view taken along the line II in FIG. 1) showing the SiC power MISFET according to the third embodiment.
  • differences from the SiC power MISFET according to the first embodiment will be described.
  • the surface of the n ⁇ type epitaxial layer 2 on which the n + type source region 5 is formed is flat, and the impurity concentration of the n + type source region 5 is changed from the channel region 8 to p. It is almost uniform over the + -type potential fixing region 6.
  • the surface of the n ⁇ type epitaxial layer 2 on which the n + type source region 5 on the channel region 8 side is formed is the p + type potential fixing region.
  • a step is formed on the surface of the n ⁇ -type epitaxial layer 2 so as to be lower than the surface of the n ⁇ -type epitaxial layer 2 on which the n + -type source region 5 on the 6 side is formed.
  • the n + -type source region 5 is arranged so that the impurity concentration of the n + -type source region 5 on the channel region 8 side is lower than the impurity concentration of the n + -type source region 5 on the p + -type potential fixing region 6 side. Is formed.
  • the JFET region 7 can be formed using general-purpose ion implantation conditions. This improves the productivity of the SiC power MISFET.
  • the impurity concentration of the n + -type source region 5 in contact with the channel region 8 can be lowered, the pn junction barrier between the p-type body region 4 and the n + -type source region 5 is lowered, and electrons enter the channel region 8. Easy to enter.
  • the on-resistance of the SiC power MISFET according to the third embodiment can be made lower than the on-resistance of the SiC power MISFET according to the first embodiment.
  • FIGS. 15 to 17 are principal part cross-sectional views showing an example of the manufacturing process of the SiC power MISFET according to the third embodiment.
  • an n ⁇ type epitaxial layer 2 of SiC is formed on the surface of an n + type SiC substrate 1 in the same manner as in the first embodiment, and the n + type SiC substrate 1 and n ⁇ A SiC epitaxial substrate 3 composed of the type epitaxial layer 2 is formed.
  • n - p-type impurity -type epitaxial layer 2 for example, aluminum atom (Al) is ion-implanted at a maximum energy 500 keV, to form a p-type body region 4, n - -type epitaxial layer 2 to the n-type impurity,
  • nitrogen atoms (N) are ion-implanted with a maximum energy of 120 keV to form an n + -type source region 5 that is separated from the end side surface of the p-type body region 4 in the p-type body region 4.
  • a p-type impurity for example, aluminum atom (Al) is ion-implanted into the n ⁇ -type epitaxial layer 2 at a maximum energy of 150 keV, and the n + -type source region 5 in the p-type body region 4 is not formed.
  • a p + -type potential fixing region 6 is formed.
  • the impurity concentration of the p-type body region 4 is, for example, about 1 ⁇ 10 18 cm ⁇ 3
  • the impurity concentration of the n + -type source region 5 is, for example, about 1 ⁇ 10 20 cm ⁇ 3
  • the impurity of the p + -type potential fixing region 6 is The concentration is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • a mask 20 is formed on the surface of n ⁇ type epitaxial layer 2.
  • the mask 20 is made of, for example, silicon oxide (SiO 2 ), and an opening is provided only in a region where the JFET region 7 is formed in a later process. That is, the mask 20 is provided with an opening between the p-type body regions 4 adjacent to each other so that a part of the channel region 8 and the n + -type source region 5 on the channel region 8 side is exposed.
  • the n ⁇ type epitaxial layer 2 exposed from the mask 20 is removed in the depth direction by, for example, about 200 nm by a dry etching method to form a step on the surface of the n ⁇ type epitaxial layer 2.
  • the n + type source region 5 is formed by ion implantation of n type impurities into the n ⁇ type epitaxial layer 2. For this reason, when the impurity concentration distribution of the n + -type source region 5 is viewed in the depth direction of the n ⁇ -type epitaxial layer 2, when the peak value is exceeded, the impurity concentration decreases as the n + -type source region 5 becomes deeper. . Therefore, when the upper portion of the n + -type source region 5 is removed by etching, the lower portion of the n + -type source region 5 having a low impurity concentration remains.
  • the impurity concentration of the n + -type source region 5 in contact with the channel region 8 is lowered, so that the pn junction barrier between the p-type body region 4 and the n + -type source region 5 is lowered, and electrons are likely to enter the channel region 8.
  • the on-resistance of the SiC power MISFET according to the third embodiment can be made lower than the on-resistance of the SiC power MISFET according to the first embodiment.
  • an n-type impurity for example, an aluminum atom (Al) is ion-implanted into the n ⁇ -type epitaxial layer 2 through the mask 20 with a maximum energy of 700 keV to form a JFET region 7.
  • the impurity concentration of the JFET region 7 is, for example, about 3 ⁇ 10 16 cm ⁇ 3 .
  • JFET region 7 is formed between adjacent p-type body regions 4 and below the end of p-type body region 4. Specifically, n - a first region 4a having a surface -type epitaxial layer 2 a first depth, around the first region 4a in a plan view, in contact with the first region 4a, n - -type epitaxial layer
  • the p-type body region 4 is formed which is composed of the second region 4b having the second depth from the surface of 2.
  • JFET region 7 is formed between second regions 4 b of p-type body regions 4 adjacent to each other and below second region 4 b of p-type body region 4.
  • the JFET region 7 is formed so as to surround the side surface and the bottom surface of the second region 4b of the p-type body region 4, and is convex when viewed in a cross section along the direction of the adjacent p-type body regions 4. It has a shape.
  • the n ⁇ type epitaxial layer 2 in the region where the JFET region 7 is formed is removed in the depth direction, for example, by about 200 nm. Therefore, the maximum energy of the n type impurity when forming the JFET region 7 (For example, 700 eV) can be made lower than the maximum energy (for example, 1,000 eV) of the n-type impurity when forming the JFET region 7 in Example 1 described above. Therefore, the JFET region 7 can be formed using general-purpose ion implantation conditions. This improves the productivity of the SiC power MISFET.
  • heat treatment is performed at a temperature of about 1,700 ° C. for about 2 to 3 minutes to activate each impurity ion-implanted into the SiC epitaxial substrate 3.
  • the gate insulating film 10, the gate electrode 11, the interlayer insulating film 12, and the metal silicide layer 14 are formed on the surface side of the n + -type SiC substrate 1 in the same manner as in the first embodiment. Then, a metal silicide layer 16 is formed on the back surface side of the n + -type SiC substrate 1. Further, a source wiring electrode 15, a gate wiring electrode, and a drain wiring electrode 17 are formed (see FIG. 14).
  • electrons are more likely to enter the channel region 8 from the n + -type source region 4 than in the first embodiment, so that the on-resistance of the SiC power MISFET can be improved. Can do.
  • FIG. 18 is a cross-sectional view of a principal part showing a SiC power MISFET according to Embodiment 4 (cross-sectional view taken along the line II of FIG. 1).
  • differences from the SiC power MISFET according to the first embodiment will be described.
  • the impurity concentration of the JFET region 7 is set to about 3 ⁇ 10 16 cm ⁇ 3 .
  • the impurity concentration of the upper portion 7A of the JFET region 7 is, for example, about 3 ⁇ 10 16 cm ⁇ 3, and the impurity concentration of the lower portion 7B of the JFET region 7 Is lower than the impurity concentration of the upper portion 7A, for example, about 1 ⁇ 10 16 cm ⁇ 3 .
  • the upper portion 7A of the JFET region 7 sandwiched between the second regions 4b of the p-type body regions 4 adjacent to each other has a high impurity concentration, and is sandwiched between the first regions 4a of the p-type body regions 4 adjacent to each other.
  • the lower portion 7B of the JFET region 7 is set to a low impurity concentration.
  • the JFET region 7 is formed so that at least one corner of the p-type body region 4 is formed in the lower portion 7B where the impurity concentration of the JFET region 7 is low.
  • the pn junction breakdown voltage between the p-type body region 4 and the JFET region 7 in Example 4 is higher than the pn junction breakdown voltage between the p-type body region 4 and the JFET region 7 in Example 1 described above.
  • the breakdown voltage of the SiC power MISFET according to the fourth embodiment is higher than the breakdown voltage of the SiC power MISFET according to the first embodiment.

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Abstract

　オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供する。上記課題を解決するために、本発明は、ＳｉＣパワーＭＩＳＦＥＴにおいて、ｐ型ボディ領域を、第１深さを有する第１領域と、平面視において第１領域の外側に、第１領域に接して形成された第１深さよりも浅い第２深さを有する第２領域とによって構成する。そして、ＪＦＥＴ領域を、互いに隣り合うｐ型ボディ領域の間に第２深さよりも深く形成して、ｐ型ボディ領域の第２領域をＪＦＥＴ領域によって囲むことにより、ｐ型ボディ領域とＪＦＥＴ領域とのｐｎ接合部にかかる電界を複数の角部に分散させる。これにより、低いオン抵抗を得るためにＪＦＥＴ領域を形成しても、ｐｎ接合部にかかる電界が分散するので、耐圧の低下を回避することができる。

Description

半導体装置およびその製造方法、並びに電力変換装置
　本発明は、半導体装置およびその製造方法、並びに電力変換装置に関する。
　本技術分野の背景技術として、米国特許第５９０４５１０号明細書（特許文献１）、特開平１１－２６１０６１号公報（特許文献２）、特許第３８７９１２９号公報（特許文献３）および特許第４１２２２３０号公報（特許文献４）がある。
　米国特許第５９０４５１０号明細書（特許文献１）には、離間したベース領域の間の活性領域に、ベース領域の深さよりも深く、不純物濃度が約３．５×１０１２原子／ｃｍ２に増大させた領域を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）が記載されている。
　特開平１１－２６１０６１号公報（特許文献２）には、予め形成したｐ－型炭化珪素ベース領域の表層部からｐ型不純物を外部拡散させた後、ｐ－型炭化珪素ベース領域にイオン注入により表面チャネル層を形成することにより、キャリア移動度の向上を図る炭化珪素半導体装置が記載されている。
　特許第３８７９１２９号公報（特許文献３）には、エピタキシャル層の表面の所定領域をケミカルドライエッチングすることにより生じた面を含む領域を選択酸化して、選択酸化膜を形成した後、ｐ型とｎ型の不純物を二重拡散して、チャネルの長さを規定すると同時にベース層とソース層を形成する半導体装置の製造方法が記載されている。
　特許第４１２２２３０号公報（特許文献４）には、不均一なドーピングプロファイルを有するように、第１の伝導性タイプを有する基板の表面に１種類以上のドーパントを注入した後、第１の伝導性タイプを有するエピタキシャル層を形成し、このエピタキシャル層内に、第２の伝導性タイプを有する１つ以上のボディ領域を形成する二重拡散型電界効果トランジスタが記載されている。
米国特許第５９０４５１０号明細書 特開平１１－２６１０６１号公報 特許第３８７９１２９号公報 特許第４１２２２３０号公報
　パワー半導体デバイスの一つであるパワー金属・絶縁膜・半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）においては、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたプレーナ型のパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）が用いられている。ＳｉＣパワーＭＩＳＦＥＴは、高耐圧化および低損失化が可能であることから、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている、
　ところで、ＳｉＣパワーＭＩＳＦＥＴでは、更なるオン抵抗の低減が望まれている。しかし、オン抵抗を低減するためには、互いに隣り合うボディ領域に挟まれたＪＦＥＴ領域の不純物濃度を高くすることが望ましいが、これにより、ＳｉＣパワーＭＩＳＦＥＴの耐圧の低下を招くおそれがある。
　上記課題を解決するために、本発明は、ＳｉＣパワーＭＩＳＦＥＴにおいて、ｐ型ボディ領域を、第１深さを有する第１領域と、平面視において第１領域の外側に、第１領域に接して形成された第１深さよりも浅い第２深さを有する第２領域とによって構成する。そして、ＪＦＥＴ領域を、互いに隣り合うｐ型ボディ領域の間に第２深さよりも深く形成して、ｐ型ボディ領域の第２領域をＪＦＥＴ領域によって囲む。
　本発明によれば、オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供することができる。
　上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施例１による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。 実施例１の第１変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。 実施例１の第２変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図５に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第１例を示す回路図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第２例を示す回路図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図１１に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図１２に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図１５に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図１６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例４によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。 本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第１例を示す要部断面図である。 本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第２例を示す要部断面図である。
　以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
　まず、本発明に先立って本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴについて説明する。
　図１９および図２０に、本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの一例を示す。図１９は、本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第１例を示す要部断面図である。図２０は、本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第２例を示す要部断面図である。
　図１９に示すように、ＳｉＣパワーＭＩＳＦＥＴでは、オン抵抗を低くするために、互いに隣り合うｐ型ボディ領域４に挟まれたＪＦＥＴ領域７の不純物濃度を、ｎ－型エピタキシャル層２からなるドリフト層５０の不純物濃度よりも高くしている。従って、ｐ型ボディ領域４からドリフト層５０へ広がる空乏層の伸びは、ｐ型ボディ領域４からＪＦＥＴ領域７へ広がる空乏層の伸びよりも大きくなる。
　このため、ＪＦＥＴ領域７のｎ－型エピタキシャル層２の表面からの深さが、ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さと同じか、またはそれよりも浅い場合は、ＪＦＥＴ領域７およびドリフト層５０に、ＪＦＥＴ領域７からドリフト層５０に向けて流れる電流の経路が形成される。しかし、ＪＦＥＴ領域７の不純物濃度が高いことから、互いに隣り合うｐ型ボディ領域４から伸びる空乏層に挟まれたＪＦＥＴ領域７の抵抗は低いが、ドリフト層５０の不純物濃度が低いことから、互いに隣り合うｐ型ボディ領域４から伸びた空乏層により挟まれたドリフト層５０の抵抗は高くなる。
　また、図２０に示すように、ＪＦＥＴ領域７のｎ－型エピタキシャル層２の表面からの深さが、ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さよりも深い場合は、ｐ型ボディ領域４の角部（図２０中、Ｃで示す角部）で電界が集中するため、ＳｉＣパワーＭＩＳＦＥＴの耐圧が低下する。
　そこで、本発明は、オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供する。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造について図１および図２を用いて説明する。図１は、本実施例１による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。図２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。ＳｉＣパワーＭＩＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＭＩＳＦＥＴである。
　図１および図２に示すように、ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低いＳｉＣからなるｎ－型エピタキシャル層２が形成されており、ｎ＋型ＳｉＣ基板１とｎ－型エピタキシャル層２とからＳｉＣエピタキシャル基板３が構成されている。ｎ－型エピタキシャル層２の厚さは、例えば５．０～１００．０μｍ程度である。
　ｎ－型エピタキシャル層２内には、ｎ－型エピタキシャル層２の表面から所定の深さを有して、複数のｐ型ボディ領域（ウェル領域）４が互いに離間して形成されている。ｐ型ボディ領域４は、ｎ－型ピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して形成され、ｎ－型ピタキシャル層２の表面から第１深さよりも浅い第２深さを有する第２領域４ｂとから構成される。すなわち、平面視におけるｐ型ボディ領域４の端部が、ｐ型ボディ領域４の中央部よりも浅くなるように、ｐ型ボディ領域４は形成されている。ｐ型ボディ領域４の第１領域４ａのｎ－型エピタキシャル層２の表面からの第１深さは、例えば０．５～２．０μｍ程度である。
　ｐ型ボディ領域４内には、ｎ－型エピタキシャル層２の表面から所定の深さを有して、ｎ＋型ソース領域５（図１では、網掛けのハッチングで示す領域）が形成されている。ｎ＋型ソース領域５は、ｐ型ボディ領域４の端部側面と離間してｐ型ボディ領域４内に形成されており、ｎ＋型ソース領域５のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度である。
　また、ｐ型ボディ領域４の電位を固定するｐ＋型電位固定領域６が形成されている。ｐ＋型電位固定領域６のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度である。
　互いに隣り合うｐ型ボディ領域４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域（ドーピング領域）７として機能する部位である。また、ｐ型ボディ領域４の端部側面（ＪＦＥＴ領域７とｐ型ボディ領域４との界面）とｎ＋型ソース領域５の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）との間に位置するｐ型ボディ領域４がチャネル領域８として機能する部位である。
　ＪＦＥＴ領域７は、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下に、ｐ型ボディ領域４の第１領域４ａの第１深さと同じか、それよりも深く形成されている。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの側面および底面を囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。
　ｎ－型エピタキシャル層２のうち、ｐ型ボディ領域４およびＪＦＥＴ領域７が形成されていない領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。また、ｎ＋型ＳｉＣ基板１が、ドレイン層として機能する領域である。
　なお、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ－」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
　ｎ＋型ＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８～１×１０２１ｃｍ－３程度、ｎ－型エピタキシャル層２の不純物濃度の好ましい範囲は、例えば１×１０１４～１×１０１７ｃｍ－３程度である。また、ｐ型ボディ領域４の不純物濃度の好ましい範囲は、例えば１×１０１８ｃｍ－３程度、ｎ＋型ソース領域５の不純物濃度の好ましい範囲は、例えば１×１０２０ｃｍ－３程度、ｐ＋型電位固定領域６の不純物濃度の好ましい範囲は、例えば１×１０２０ｃｍ－３程度、ＪＦＥＴ領域７の不純物濃度の好ましい範囲は、例えば３×１０１６ｃｍ－３程度である。
　チャネル領域８上にはゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にはゲート電極１１が形成されている。ゲート電極１１は、平面視において格子状に形成されており、ゲート電極１１で囲まれるように、ｐ型のボディ領域４が形成されている。
　これらゲート絶縁膜１０およびゲート電極１１は層間絶縁膜１２により覆われている。層間絶縁膜１２に形成された開口部１３の底面にはｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６が露出し、これら表面に金属シリサイド層１４が形成されている。
　さらに、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６は、金属シリサイド層１４を介してソース配線用電極１５と電気的に接続され、ｎ＋型ＳｉＣ基板１は、金属シリサイド層１６を介してドレイン配線用電極１７と電気的に接続されている。図示は省略するが、同様に、ゲート電極１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極１５には外部からソース電位が印加され、ドレイン配線用電極１７には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
　次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造の特徴について説明する。
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｐ型ボディ領域４を、第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して形成された第１深さよりも浅い第２深さを有する第２領域４ｂとによって構成する。そして、ＪＦＥＴ領域７を、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下に、ｐ型ボディ領域４の第１領域４ａの第１深さと同じか、それよりも深く形成する。
　これにより、ＪＦＥＴ領域７によって、ｐ型ボディ領域４の第２領域４ｂの有する角部Ａと、ｐ型ボディ領域４の第１領域４ａと第２領域４ｂとの境界部分に形成される角部Ｂとを囲むことができるので、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界を、角部Ａおよび角部Ｂに分散することができる。
　例えば図２０に示したＳｉＣパワーＭＩＳＦＥＴでは、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界が角部Ｃに集中して、耐圧が著しく低下する。しかし、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、低いオン抵抗を得るためにＪＦＥＴ領域７を形成しても、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界が角部Ａおよび角部Ｂに分散するので、耐圧の低下を回避することができる。
　なお、素子形成領域におけるＳｉＣパワーＭＩＳＦＥＴのレイアウトは、図１に示したものに限定されるものではない。例えば、図３および図４に示すレイアウトであってもよい。図３は、本実施例１の第１変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。図４は、本実施例１の第２変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。
　図１に示したＳｉＣパワーＭＩＳＦＥＴのレイアウトでは、第１方向Ｙに沿って第１間隔で配置された複数のｐ型ボディ領域４が、第１方向ＹとＳｉＣエピタキシャル基板３の表面において直交する第２方向Ｘに沿って第２間隔で配置されており、複数のｐ型ボディ領域４が、格子状に配置されたゲート電極１１に囲まれるように位置している。
　図３に示すＳｉＣパワーＭＩＳＦＥＴのレイアウトでは、第１方向Ｙに沿って第１間隔で配置された複数のｐ型ボディ領域４が、第１間隔の半分の位置に、交互に位置するように第２方向Ｘに沿って第２間隔で配置されている。複数のｐ型ボディ領域４は、所謂千鳥配列となるように配置されている。
　図４に示すＳｉＣパワーＭＩＳＦＥＴのレイアウトでは、複数のｐ型ボディ領域４が、第２方向Ｘに互いに離間して、第１方向Ｙに沿って延在して配置され、複数のゲート電極１１が、互いに隣り合うｐ型ボディ領域４の間に、第１方向Ｙに沿って延在して配置されている。
　≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図５～図７を用いて工程順に説明する。図５～図７は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
　まず、図５に示すように、ｎ＋型４Ｈ－ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１には、ｎ型不純物が導入されている。ｎ型不純物は、例えば窒素（Ｎ）であり、ｎ型不純物の不純物濃度は、例えば１×１０１８～１×１０２１ｃｍ－３程度である。また、ｎ＋型ＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型ＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。
　次に、ｎ＋型ＳｉＣ基板１の表面にエピタキシャル成長法によりＳｉＣのｎ－型エピタキシャル層２を形成する。ｎ－型エピタキシャル層２には、ｎ＋型ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ－型エピタキシャル層２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４～１×１０１７ｃｍ－３程度である。また、ｎ－型エピタキシャル層２の厚さは、例えば５．０～１００．０μｍである。以上の工程により、ｎ＋型ＳｉＣ基板１およびｎ－型エピタキシャル層２からなるＳｉＣエピタキシャル基板３が形成される。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー５００ｋｅＶでイオン注入する。これにより、ｎ－型エピタキシャル層２の素子形成領域にｐ型ボディ領域４を形成し、図示は省略するが、周辺形成領域にフローティング・フィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）構造を形成する。
　ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さは、例えば０．５～２．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度は、例えば１×１０１６～１×１０１９ｃｍ－３程度である。周辺形成領域の終端部には、ＦＬＲ構造を形成したが、これに限定されるものではな。終端部の構造としては、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
　次に、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間してｎ＋型ソース領域５を形成する。ｎ＋型ソース領域５のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度である。また、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー１５０ｋｅＶでイオン注入して、ｐ型ボディ領域４の電位を固定する領域にｐ＋型電位固定領域６を形成する。ｐ＋型電位固定領域６のｎ－型エピタキシャル層２の表面からの深さは、例えば０．１～０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　次に、図６に示すように、ｎ－型エピタキシャル層２の表面上に、マスク１８を形成する。マスク１８には、後の工程においてＪＦＥＴ領域７が形成される領域のみに開口部分が設けられている。すなわち、マスク１８には、互いに隣り合うｐ型ボディ領域４の間およびｐ型ボディ領域４の端部が露出するように開口部分が設けられている。
　次に、マスク１８越しに、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１,０００ｋｅＶでイオン注入して、ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さと同じか、それよりも深く、ＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ－３程度である。
　これにより、互いに隣り合うｐ型ボディ領域４の間およびｐ型ボディ領域４の端部の下部に、ＪＦＥＴ領域７が形成される。具体的には、ｎ－型エピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して、ｎ－型エピタキシャル層２の表面から第２深さを有する第２領域４ｂとから構成されるｐ型ボディ領域４が形成される。ここで、第２領域４ｂの第２深さは第１領域４ａの第１深さよりも浅い。また、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下にＪＦＥＴ領域７が形成される。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの側面および底面を囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。
　次に、マスク１８を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板３の表面上および裏面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板３の表面を被覆した後、ＳｉＣエピタキシャル基板３に１,７００℃程度の温度で２～３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
　次に、図７に示すように、ｎ－型エピタキシャル層２の表面上に、酸窒化珪素からなるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、例えばＣＶＤ法により酸化珪素（ＳｉＯ２）膜を形成した後、酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気で熱処理することにより形成される。ゲート絶縁膜１０の厚さは、例えば０．０５～０．１５μｍ程度である。
　次に、ゲート絶縁膜１０上に多結晶珪素（Ｓｉ）膜を形成し、この多結晶珪素（Ｓｉ）膜をドライエッチング法により加工して、ゲート電極１１を形成する。ゲート電極１１の厚さは、例えば０．２～０．５μｍ程度である。
　次に、ｎ－型エピタキシャル層２の表面上にゲート電極１１およびゲート絶縁膜１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１２を形成する。その後、層間絶縁膜１２およびゲート絶縁膜１０をドライエッチング法により加工して、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６に達する開口部１３を形成する。
　次に、開口部１３の底面に露出しているｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に金属シリサイド層１４、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。さらに、ｎ＋型ＳｉＣ基板１の裏面に金属シリサイド層１６、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。
　次に、金属シリサイド層１６を覆うように、ドレイン配線用電極１７を形成する（図２参照）。ドレイン配線用電極１７の厚さは、例えば０．４μｍ程度である。
　次に、層間絶縁膜１２をドライエッチング法により加工して、ゲート電極１１に達する開口部（図示は省略）を形成する。
　次に、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に形成された金属シリサイド膜１４に達する開口部１３、ならびにゲート電極１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１２上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、積層膜を加工することにより、金属シリサイド層１４を介してｎ＋型ソース領域５の一部と電気的に接続するソース配線用電極１５およびゲート電極１１と電気的に接続するゲート配線用電極（図示は省略）を形成する（図２参照）。その後、ソース配線用電極１５およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
　≪電力変改装置（インバータ）≫
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子とした電力変換装置（インバータ）について図８および図９を用いて説明する。図８は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第１例を示す回路図である。図９は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第２例を示す回路図である。
　図８に示すように、本実施例１によるインバータは、制御回路２１と、パワーモジュール２２とを有する。制御回路２１とパワーモジュール２２とは、端子２３および端子２４で接続されている。パワーモジュール２２は、電源電位（Ｖｃｃ）とは端子２５を介して、接地電位（ＧＮＤ）とは端子２６を介して接続されている。パワーモジュールの出力は、端子２７，２８，２９を介して３相モータ３０に接続されている。
　パワーモジュール２２には、スイッチング素子として、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３３が搭載されている。また、各ＳｉＣパワーＭＩＳＦＥＴ３３には、外付けの還流ダイオード３２が接続されている。還流ダイオード３２は、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制するために設けられている。図８中、符号３３で示すダイオードは、ＳｉＣパワーＭＩＳＦＥＴに形成されたｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオードである（図２等参照）。
　各単相において、電源電位（Ｖｃｃ）と３相モータ３０の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されており、３相モータ３０の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されている。つまり、３相モータ３０の各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３１と２つの還流ダイオード３２が設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ３１と６つの還流ダイオード３２が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ３１のゲート電極には制御回路２１が接続されており、この制御回路２１によってＳｉＣパワーＭＩＳＦＥＴ３１が制御される。従って、制御回路２１でパワーモジュール２２のＳｉＣパワーＭＩＳＦＥＴ３１に流れる電流を制御することにより、３相モータ３０を駆動することができる。
　本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１は、前述のようにオン抵抗が低く、かつ、高耐圧であるので、高性能・高信頼なパワーモジュール２２を実現することができる。
　また、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１は、図２等に示したように、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂと接して、ｐ型ボディ領域４の第２領域４ｂの下にも形成されている。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂを囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。
　従って、ｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオード３３を考えた場合、図２に矢印で示したように、ｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１との間を流れる電流は、ｐ型ボディ領域４の第２領域４ｂの下のＪＦＥＴ領域７にも分散して流れるので、オン抵抗の低いボディダイオード３３を得ることができる。
　これにより、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を用いた場合は、ボディダイオード３３と外付けの還流ダイオード３２とが並列にＳｉＣパワーＭＩＳＦＥＴ３１に接続された構成となるので、逆方向動作時の漏れ電流の抑制効果がより向上する。
　さらに、図９に示すように、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を用いた場合は、外付けの還流ダイオード３２をＳｉＣパワーＭＩＳＦＥＴ３１に接続せずに、ボディダイオード３３のみを還流ダイオードとして機能させることもできる。これにより、高性能・高信頼なパワーモジュール２２を実現することができることに加えて、電力変換装置の小型化も実現することができる。
　このように、本実施例１によれば、低いオン抵抗を得るためにＪＦＥＴ領域７を形成しても、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界を分散することができるので、ＳｉＣパワーＭＩＳＦＥＴの耐圧を向上させることができる。これにより、オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供することができる。
　さらに、電力変換装置に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を用いることにより、オン抵抗の低いボディダイオード３３を得ることができるので、外付けの還流ダイオード３２が不要となり、高性能・高信頼なパワーモジュール２２を実現することができることに加えて、電力変換装置の小型化も実現することができる。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例２によるＳｉＣパワーＭＩＳＦＥＴの構造について図１０を用いて説明する。図１０は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点について説明する。
　前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、第１深さを有する第１領域４ａと、第１深さよりも浅い第２深さを有する第２領域４ｂとからｐ型ボディ領域４を構成した。そして、ＪＦＥＴ領域７の深さをｐ型ボディ領域４の第１深さとほぼ同じか、それよりも深くした。
　しかし、図１０に示すように、本実施例２によるＳｉＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域７の深さをｐ型ボディ領域４の第１深さよりも浅く、第２深さよりも深くしている。
　ＪＦＥＴ領域７は、ｎ－型エピタキシャル層２にｎ型不純物をイオン注入することにより、形成される。このため、ＪＦＥＴ領域７の不純物濃度分布をｎ－型エピタキシャル層２の深さ方向に見た場合、ピーク値を超えると、ＪＦＥＴ領域７が深くなるに従い不純物濃度は低くなる。従って、本実施例２におけるｐ型ボディ領域４の角部Ａおよび角部Ｂが位置する部分のＪＦＥＴ領域７の不純物濃度は、前述の実施例１におけるｐ型ボディ領域４の角部Ａおよび角部Ｂが位置する部分のＪＦＥＴ領域７の不純物濃度よりも低くなる。
　これにより、本実施例２におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧が、前述の実施例１におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧よりも高くなるので、本実施例２によるＳｉＣパワーＭＩＳＦＥＴの耐圧は、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴの耐圧よりも向上する。
　≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
　本実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図１１～図１３を用いて工程順に説明する。図１１～図１３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
　まず、図１１に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ－型エピタキシャル層２を形成して、ｎ＋型ＳｉＣ基板１およびｎ－型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー５００ｋｅＶでイオン注入して、ｐ型ボディ領域４を形成し、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間するｎ＋型ソース領域５を形成する。
　次に、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１,０００ｋｅＶでイオン注入して、ｐ型ボディ領域４のｎ－型エピタキシャル層２の表面からの深さよりも深く、ＪＦＥＴ領域７を形成する。ｐ型ボディ領域４の不純物濃度は、例えば１×１０１８ｃｍ－３程度、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ－３程度、ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ－３程度である。
　次に、図１２に示すように、ｎ－型エピタキシャル層２の表面上に、マスク１９を形成する。マスク１９には、後の工程においてｐ＋型電位固定領域６が形成される領域のみに開口部分が設けられている。
　次に、マスク１９越しに、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー１,０００ｋｅＶでイオン注入して、ｎ－型エピタキシャル層２の表面付近の不純物濃度が、例えば１×１０２０ｃｍ－３程度、深い領域の不純物濃度が、例えば１×１０１８ｃｍ－３程度のｐ＋型電位固定領域６を形成する。この際、ｐ型不純物を高エネルギーでイオン注入しているので、すでに形成されているｐ型ボディ領域４およびＪＦＥＴ領域７よりも深くｐ型不純物がイオン注入される。
　これにより、ｎ－型エピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して、ｎ－型エピタキシャル層２の表面から第２深さを有する第２領域４ｂとから構成されるｐ型ボディ領域４が形成される。ここで、第２領域４ｂの第２深さは第１領域４ａの第１深さよりも浅い。また、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの下に形成されるが、ｎ－型エピタキシャル層２の表面からの深さは、ｐ型ボディ領域４の第２領域４ｂよりも深く、第１領域４ａよりも浅い。
　次に、マスク１９を除去した後、１,７００℃程度の温度で２～３分程度の熱処理を施して、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。
　次に、図１３に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート絶縁膜１０、ゲート電極１１、層間絶縁膜１２および金属シリサイド層１４を形成し、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成する。さらに、ソース配線用電極１５、ゲート配線用電極およびドレイン配線用電極１７を形成する（図１０参照）。
　このように、本実施例２によれば、前述の実施例１よりも、さらに、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界を低くすることができるので、ＳｉＣパワーＭＩＳＦＥＴの耐圧を向上させることができる。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例３によるＳｉＣパワーＭＩＳＦＥＴの構造について図１４を用いて説明する。図１４は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点について説明する。
　前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ＋型ソース領域５が形成されたｎ－型エピタキシャル層２の表面は平坦であり、ｎ＋型ソース領域５の不純物濃度は、チャネル領域８からｐ＋型電位固定領域６にわたってほぼ均一である。
　しかし、図１４に示すように、本実施例３によるＳｉＣパワーＭＩＳＦＥＴでは、チャネル領域８側のｎ＋型ソース領域５が形成されたｎ－型エピタキシャル層２の表面が、ｐ＋型電位固定領域６側のｎ＋型ソース領域５が形成されたｎ－型エピタキシャル層２の表面よりも低くなるように、ｎ－型エピタキシャル層２の表面に段差が形成されている。また、チャネル領域８側のｎ＋型ソース領域５の不純物濃度が、ｐ＋型電位固定領域６側のｎ＋型ソース領域５の不純物濃度よりも低くなるように、ｎ＋型ソース領域５が形成されている。
　このように、ｎ－型エピタキシャル層２の表面に段差を形成することにより、後述するＳｉＣパワーＭＩＳＦＥＴの製造方法において、ＪＦＥＴ領域７をイオン注入により形成する際のエネルギーを低減することができるので、汎用のイオン注入条件を用いてＪＦＥＴ領域７を形成することができる。これにより、ＳｉＣパワーＭＩＳＦＥＴの生産性が向上する。
　また、チャネル領域８に接するｎ＋型ソース領域５の不純物濃度を低くすることができるので、ｐ型ボディ領域４とｎ＋型ソース領域５とのｐｎ接合障壁が下がり、チャネル領域８に電子が入りやすくなる。これにより、本実施例３によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗を前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗よりも低くすることができる。
　≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
　本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図１５～図１７を用いて工程順に説明する。図１５～図１７は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
　まず、図１５に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ－型エピタキシャル層２を形成して、ｎ＋型ＳｉＣ基板１およびｎ－型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー５００ｋｅＶでイオン注入して、ｐ型ボディ領域４を形成し、ｎ－型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間するｎ＋型ソース領域５を形成する。
　次に、ｎ－型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー１５０ｋｅＶでイオン注入して、ｐ型ボディ領域４内のｎ＋型ソース領域５が形成されていない領域にｐ＋型電位固定領域６を形成する。ｐ型ボディ領域４の不純物濃度は、例えば１×１０１８ｃｍ－３程度、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ－３程度、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０ｃｍ－３程度である。
　次に、図１６に示すように、ｎ－型エピタキシャル層２の表面上に、マスク２０を形成する。マスク２０は、例えば酸化珪素（ＳｉＯ２）からなり、後の工程においてＪＦＥＴ領域７が形成される領域のみに開口部分が設けられている。すなわち、マスク２０には、互いに隣り合うｐ型ボディ領域４の間、チャネル領域８およびチャネル領域８側のｎ＋型ソース領域５の一部が露出するように開口部分が設けられている。
　次に、ドライエッチング法により、マスク２０から露出しているｎ－型エピタキシャル層２を深さ方向に、例えば２００ｎｍ程度除去して、ｎ－型エピタキシャル層２の表面に段差を形成する。
　ｎ＋型ソース領域５は、ｎ－型エピタキシャル層２にｎ型不純物をイオン注入することにより形成される。このため、ｎ＋型ソース領域５の不純物濃度分布をｎ－型エピタキシャル層２の深さ方向に見た場合、ピーク値を超えると、ｎ＋型ソース領域５が深くなるに従い不純物濃度は低くなる。従って、ｎ＋型ソース領域５の上部をエッチング除去すると、不純物濃度の低いｎ＋型ソース領域５の下部が残ることになる。
　従って、チャネル領域８に接するｎ＋型ソース領域５の不純物濃度が低くなることにより、ｐ型ボディ領域４とｎ＋型ソース領域５とのｐｎ接合障壁が下がり、チャネル領域８に電子が入りやすくなる。これにより、本実施例３によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗を前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗よりも低くすることができる。
　次に、マスク２０越しに、ｎ－型エピタキシャル層２にｎ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー７００ｋｅＶでイオン注入して、ＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ－３程度である。
　これにより、互いに隣り合うｐ型ボディ領域４の間およびｐ型ボディ領域４の端部の下部に、ＪＦＥＴ領域７が形成される。具体的には、ｎ－型エピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して、ｎ－型エピタキシャル層２の表面から第２深さを有する第２領域４ｂとから構成されるｐ型ボディ領域４が形成される。また、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下にＪＦＥＴ領域７が形成される。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの側面および底面を囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。
　本実施例３では、ＪＦＥＴ領域７が形成される領域のｎ－型エピタキシャル層２を深さ方向に、例えば２００ｎｍ程度除去しているので、ＪＦＥＴ領域７を形成する際のｎ型不純物の最大エネルギー（例えば７００ｅＶ）を、前述の実施例１におけるＪＦＥＴ領域７を形成する際のｎ型不純物の最大エネルギー（例えば１,０００ｅＶ）よりも低くすることができる。従って、汎用のイオン注入条件を用いてＪＦＥＴ領域７を形成することができる。これにより、ＳｉＣパワーＭＩＳＦＥＴの生産性が向上する。
　次に、マスク２０を除去した後、１,７００℃程度の温度で２～３分程度の熱処理を施して、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。
　次に、図１７に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート絶縁膜１０、ゲート電極１１、層間絶縁膜１２および金属シリサイド層１４を形成し、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成する。さらに、ソース配線用電極１５、ゲート配線用電極およびドレイン配線用電極１７を形成する（図１４参照）。
　このように、本実施例３によれば、前述の実施例１よりも、さらに、ｎ＋型ソース領域４からチャネル領域８へ電子が入りやすくなるので、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を向上させることができる。
　≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
　本実施例４によるＳｉＣパワーＭＩＳＦＥＴの構造について図１８を用いて説明する。図１８は、本実施例４によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ－Ｉ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点について説明する。
　前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域７の不純物濃度を３×１０１６ｃｍ－３程度とした。
　しかし、図１８に示すように、本実施例４によるＳｉＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域７の上部７Ａの不純物濃度を、例えば３×１０１６ｃｍ－３程度とし、ＪＦＥＴ領域７の下部７Ｂの不純物濃度を上部７Ａの不純物濃度よりも低い、例えば１×１０１６ｃｍ－３程度とする。例えば互いに隣り合うｐ型ボディ領域４の第２領域４ｂで挟まれているＪＦＥＴ領域７の上部７Ａを高濃度の不純物濃度とし、互いに隣り合うｐ型ボディ領域４の第１領域４ａで挟まれているＪＦＥＴ領域７の下部７Ｂを低濃度の不純物濃度とする。
　そして、ＪＦＥＴ領域７の不純物濃度が低い下部７Ｂに、ｐ型ボディ領域４の角部の少なくとも１つが形成されるように、ＪＦＥＴ領域７を形成する。
　これにより、本実施例４におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧が、前述の実施例１におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧よりも高くなるので、本実施例４によるＳｉＣパワーＭＩＳＦＥＴの耐圧は、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴの耐圧よりも向上する。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　１　ｎ＋型ＳｉＣ基板
　２　ｎ－型エピタキシャル層
　３　ＳｉＣエピタキシャル基板
　４　ｐ型ボディ領域
　４ａ　ｐ型ボディ領域の第１領域
　４ｂ　ｐ型ボディ領域の第２領域
　５　ｎ＋型ソース領域
　６　ｐ＋型電位固定領域
　７　ＪＦＥＴ領域（ドーピング領域）
　７Ａ　ＪＦＥＴ領域の上部
　７Ｂ　ＪＦＥＴ領域の下部
　８　チャネル領域
１０　ゲート絶縁膜
１１　ゲート電極
１２　層間絶縁膜
１３　開口部
１４　金属シリサイド層
１５　ソース配線用電極
１６　金属シリサイド層
１７　ドレイン配線用電極
１８，１９，２０　マスク
２１　制御回路
２２　パワーモジュール
２３，２４，２５，２６，２７，２８，２９　端子
３０　３相モータ
３１　ＳｉＣパワーＭＩＳＦＥＴ
３２　還元ダイオード
３３　ボディダイオード

Claims (13)

  1. 　第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
    　前記基板の前記第１主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
    　前記エピタキシャル層の表面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のボディ領域と、
    　互いに隣り合う前記ボディ領域の間に形成された前記第１導電型のドーピング領域と、
    　前記ボディ領域の端部側面と離間して、前記エピタキシャル層の表面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
    　前記ボディ領域の端部側面と前記ソース領域の端部側面との間の前記エピタキシャル層の表層部に形成されたチャネル領域と、
    　前記チャネル領域に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接して形成されたゲート電極と、
    を有し、
    　前記ボディ領域は、
    　第１深さを有する第１領域と、
    　平面視において前記第１領域の外側に、前記第１領域と接して形成された、前記第１深さよりも浅い第２深さを有する第２領域と、
    から構成され、
    　前記ドーピング領域の深さは、前記第２深さより深い、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第２領域の下に、前記ドーピング領域が形成されている、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　平面視において、前記ソース領域の端が、前記第１領域の端と前記第２領域の端との間に位置する、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　互いに隣り合う前記第２領域の間の前記ドーピング領域の不純物濃度が、前記第２領域の下の前記ドーピング領域の不純物濃度よりも高い、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記ソース領域が形成された前記エピタキシャル層の表面に段差を有し、
    　前記ソース領域の端部の前記エピタキシャル層の表面の位置が、前記ソース領域の中央部の前記エピタキシャル層の表面の位置よりも低く、
    　前記ソース領域の端部の不純物濃度が、前記ソース領域の中央部の不純物濃度よりも低い、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　平面視において、前記段差の位置と前記第２領域の端の位置とが重なる、半導体装置。
  7. 　請求項５記載の半導体装置において、
    　前記第２領域の下に、前記ドーピング領域が形成されている、半導体装置。
  8. 　請求項５記載の半導体装置において、
    　平面視において、前記ソース領域の端が、前記第１領域の端と前記第２領域の端との間に位置する、半導体装置。
  9. 　請求項５記載の半導体装置において、
    　互いに隣り合う前記第２領域の間の前記ドーピング領域の不純物濃度が、前記第２領域の下の前記ドーピング領域の不純物濃度よりも高い、半導体装置。
  10. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程、
    　（ｂ）前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第１導電型とは異なる第２導電型の不純物をイオン注入して、複数のボディ領域を形成する工程、
    　（ｃ）前記ボディ領域の端部側面と離間して、前記エピタキシャル層の表面から前記ボディ領域内に、前記第１導電型の不純物をイオン注入して、ソース領域を形成する工程、
    　（ｄ）前記エピタキシャル層の表面上に、互いに隣り合う前記ボディ領域の間および前記ボディ領域の端部が露出するように開口部が設けられたマスクを形成する工程、
    　（ｅ）前記マスクから露出する前記エピタキシャル層に、前記第１導電型の不純物をイオン注入して、互いに隣り合う前記ボディ領域の間および前記ボディ領域の端部下の前記エピタキシャル層にドーピング領域を形成する工程、
    　（ｆ）前記マスクを除去した後、前記エピタキシャル層の表面に接して、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程。
  11. 　請求項１０記載の半導体装置の製造方法において、
    　前記（ｄ）工程と前記（ｅ）工程との間に、さらに、以下の工程を含む：
    　（ｇ）前記マスクから露出する前記エピタキシャル層を、前記ソース領域の深さよりも浅く、エッチングする工程。
  12. 　請求項１０記載の半導体装置の製造方法において、
    　前記マスクの開口部端は、前記ソース領域上に位置する、半導体装置の製造方法。
  13. 　請求項１記載の半導体装置を備える、電力変換装置。
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