JP6271078B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本発明は、半導体装置および電力変換装置に関する。
本技術分野の背景技術として、特開２０１１−１３８９５２号公報（特許文献１）および特開２００４−１３４６４４号公報（特許文献２）がある。
特開２０１１−１３８９５２号公報（特許文献１）には、ＳｉＣ結晶からなる基板部の表面にＳｉ結晶からなる成長層をエピタキシャル成長によって形成し、成長層に、第一導電型の第一、第二の領域と、第二導電型のチャネル領域とを形成するＳｉＣパワートランジスタが記載されている。
特開２００４−１３４６４４号公報（特許文献２）には、エピタキシャル層の表層部に形成されたチャネル領域とゲート絶縁膜との間に、炭化珪素とはバンドギャップが異なる半導体層が形成された炭化珪素半導体装置が記載されている。
特開２０１１−１３８９５２号公報 特開２００４−１３４６４４号公報
パワー半導体デバイスの一つであるパワー金属・絶縁膜・半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）においては、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたプレーナ型のパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）が用いられている。ＳｉＣパワーＭＩＳＦＥＴは、高耐圧化および低損失化が可能であることから、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている、
ところで、ＳｉＣパワーＭＩＳＦＥＴでは、ＳｉＣ基板の表面上に形成されたＳｉＣからなるエピタキシャル層の表層部のチャネル領域上にゲート絶縁膜が形成される。しかし、ゲート絶縁膜を形成する際、歪によりエピタキシャル層内にＣ−ＣボンドやＳｉ−Ｓｉボンドが形成されて、エピタキシャル層とゲート絶縁膜との界面に、コンダクションバンドのボトム（またはエッジ）が変動するクァンタム・ラフネス（Quantum Roughness）が発生する。
これが原因となり、ＳｉＣパワーＭＩＳＦＥＴでは、チャネル移動度の劣化、サブスレッショルド（subthreshold）特性の劣化およびしきい値電圧の変動などの問題が生じている。
上記課題を解決するために、本発明によるＳｉＣパワーＭＩＳＦＥＴは、ＳｉＣからなるエピタキシャル層の表層部に形成されたチャネル領域とゲート絶縁膜との間に珪素（Ｓｉ）原子層を有している。珪素（Ｓｉ）原子層は、１原子層からなる。珪素（Ｓｉ）原子層を形成することにより、Ｃ−ＣボンドやＳｉ−Ｓｉボンドがエピタキシャル層の表層部に形成され難くなり、エピタキシャル層とゲート絶縁膜との界面におけるクァンタム・ラフネスの発生が抑制される。
本発明によれば、動作特性の安定したＳｉＣパワーＭＩＳＦＥＴを提供することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルが３行×３列で配列されたレイアウト図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの２つの基本セルを拡大して示す要部平面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図（図２のＩ−Ｉ線に沿った断面図）である。 実施例１によるＳｉＣからなるエピタキシャル層とゲート絶縁膜との界面を拡大して示す模式図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図５に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図７に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図８に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図９に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第１例を示す等価回路図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第２例を示す等価回路図である。 実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（コンバータおよびインバータ）を鉄道用モータ駆動に適用した一例を示す等価回路図である。 実施例１による３相モータ駆動に使用する電力変換装置に搭載されるＳｉＣパワーＭＩＳＦＥＴを駆動する際に、ＳｉＣパワーＭＩＳＦＥＴのゲートに印加される電圧波形図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図である。 実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図１６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図１７に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する半導体チップの要部上面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する複数の半導体チップが形成された半導体ウエハの要部上面図である。 図１９のＡ−Ａ線に沿った要部断面図である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴの基本セル領域（４つの基本セル）を示す要部平面図（図１９のＢ領域を拡大した平面図）である。 実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。 図２３に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。 図２４に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造について図１、図２および図３を用いて説明する。図１は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルが３行×３列で配列されたレイアウト図である。図２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの２つの基本セルを拡大して示す要部平面図である。図３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図（図２のＩ−Ｉ線に沿った断面図）である。ＳｉＣパワーＭＩＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＭＩＳＦＥＴである。
図１、図２および図３に示すように、ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低いＳｉＣからなるｎ−型エピタキシャル層２が形成されており、ｎ＋型ＳｉＣ基板１とｎ−型エピタキシャル層２とからＳｉＣエピタキシャル基板３が構成されている。ｎ＋型ＳｉＣ基板１は、ドレイン層として機能する領域であり、その不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。ｎ−型エピタキシャル層２の厚さは、例えば５．０〜２０．０μｍ程度であり、その不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。
ｎ−型エピタキシャル層２内には、ｎ−型エピタキシャル層２の表面から所定の深さを有して、複数のｐ型ボディ領域（ウェル領域）４が互いに離間して形成されている。ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さは、例えば０．５〜２．０μｍ程度であり、その不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３程度である。
ｐ型ボディ領域４内には、ｎ−型エピタキシャル層２の表面から所定の深さを有して、ｎ＋型ソース領域５（図１および図２では、網掛けのハッチングで示す領域）が形成されている。ｎ＋型ソース領域５は、ｐ型ボディ領域４の端部側面と離間してｐ型ボディ領域４内に形成されており、ｎ＋型ソース領域５のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度であり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
また、ｐ型ボディ領域４の電位を固定するｐ＋型電位固定領域６が形成されている。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度であり、その不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
互いに隣り合うｐ型ボディ領域４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域（ドーピング領域）７として機能する部位である。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ−３程度であり、ｎ−型エピタキシャル層２の不純物濃度よりも高く設定されている。また、ｐ型ボディ領域４の端部側面（ＪＦＥＴ領域７とｐ型ボディ領域４との界面）とｎ＋型ソース領域５の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）との間に位置するｐ型ボディ領域４がチャネル領域８として機能する部位である。
ｎ−型エピタキシャル層２のうち、ｐ型ボディ領域４およびＪＦＥＴ領域７が形成されていない領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
チャネル領域８上にはゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は、下層の絶縁膜と上層の絶縁膜とから構成される。例えば下層の絶縁膜を第１酸化珪素（ＳｉＯ２）膜（以下、第１ＳｉＯ２膜と記す）１０Ａ、上層の絶縁膜を第２酸化珪素（ＳｉＯ２）膜（以下、第２ＳｉＯ２膜と記す）１０Ｂとすることができるが、互いの比誘電率または密度は異なる。第１ＳｉＯ２膜１０Ａの厚さは、例えば１．５ｎｍ程度であり、第２ＳｉＯ２膜１０Ｂの厚さは、例えば５０〜１００ｎｍ程度である。
さらに、ｎ−型エピタキシャル層２とゲート絶縁膜１０との間には、珪素（Ｓｉ）原子層（以下、Ｓｉ原子層と記す）９Ａが形成されている。Ｓｉ原子層９Ａは、珪素（Ｓｉ）原子が均一に形成された原子層（Atomic Layer）であることが好ましいが、珪素（Ｓｉ）原子が島状に形成されていてもよい。なお、Ｓｉ原子層９Ａおよびゲート絶縁膜１０の構造については、後に図４を用いて詳細に説明する。
ゲート絶縁膜１０上にはゲート電極１１が形成されている。ゲート電極１１は、平面視において格子状に形成されており、ｐ型のボディ領域４を囲むように形成されている。
これらゲート絶縁膜１０およびゲート電極１１は層間絶縁膜１２により覆われている。層間絶縁膜１２に形成された開口部１３の底面にはｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６が露出し、これら表面に金属シリサイド層１４が形成されている。
さらに、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６は、金属シリサイド層１４を介してソース配線用電極１５と電気的に接続され、ＳｉＣ基板１の裏面（第２主面）は、金属シリサイド層１６を介してドレイン配線用電極１７に電気的に接続されている。図示は省略するが、同様に、ゲート電極１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極１５には外部からソース電位が印加され、ドレイン配線用電極１７には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
本実施例１では、ゲート絶縁膜１０の上層を、酸化珪素（ＳｉＯ２）膜（第２ＳｉＯ２膜１０Ｂ）で構成したが、これに限定されるものではない。ゲート絶縁膜１０の上層は、酸化珪素（ＳｉＯ２）膜の比誘電率よりも高い比誘電率を有する絶縁膜、例えば酸窒化珪素（ＳｉＮＯ）、または酸化ハフニウム（ＨｆＯ２）系材料などの高誘電率絶縁膜（Ｈｉｇｈ−ｋ絶縁膜）で構成することが望ましい。ゲート絶縁膜１０の上層を、例えば酸化ハフニウム（ＨｆＯ２）系材料などの高誘電率絶縁膜で構成する場合は、ゲート電極１１は、例えば窒化チタン（ＴｉＮ）などの金属膜で構成する。この場合は、例えばＳｉＣからなるｎ−型エピタキシャル層２の表面上に、Ｓｉ原子層９Ａ、ゲート絶縁膜（第１ＳｉＯ２膜１０Ａおよび高誘電率絶縁膜）およびメタルゲートが形成される。
また、素子形成領域におけるＳｉＣパワーＭＩＳＦＥＴのレイアウトは、図１および図２に示したものに限定されるものではない。例えば複数のｐ型ボディ領域４が、第１方向Ｘに互いに離間して、第２方向Ｙに沿って延在し、複数のゲート電極１１が、互いに隣り合うｐ型ボディ領域４の間に、第１方向Ｙに沿って延在して配置されたレイアウトであってもよい。
次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの特徴について、図４を用いて説明する。図４は、本実施例１によるＳｉＣからなるｎ−型エピタキシャル層２とゲート絶縁膜１０との界面を拡大して示す模式図である。
本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ−型エピタキシャル層２とゲート絶縁膜１０との間に、Ｓｉ原子層９Ａが形成されていることを特徴とする。
図４に示すように、ｎ−型エピタキシャル層２と第１ＳｉＯ２膜１０Ａとの間には、Ｓｉ原子層９Ａが形成されている。Ｓｉ原子層９Ａは、１層の原子層（Atomic Layer）からなり、その厚さは、０．５ｎｍ程度である。
Ｓｉ原子層９Ａの珪素（Ｓｉ）は、ｎ−型エピタキシャル層２の珪素（Ｓｉ）と結合して、Ｓｉ−Ｓｉボンドを形成する。このＳｉ原子層９Ａは、熱により生じる歪を緩和して、ｎ−型エピタキシャル層２の炭素（Ｃ）の動きを抑えるバッファ層としての機能を有する。
さらに、Ｓｉ原子層９Ａ上に、第１ＳｉＯ２膜１０Ａの一部を構成するＳｉ原子層９Ｂが形成されている。このＳｉ原子層９Ｂの珪素（Ｓｉ）は、酸素（Ｏ）と反応して酸化珪素（ＳｉＯ２）、すなわち第１ＳｉＯ２膜１０Ａの一部を形成する。Ｓｉ原子層９Ｂは、１層の原子層（Atomic Layer）からなり、その厚さは、０．５ｎｍ程度である。
一般に、ゲート絶縁膜１０を構成する酸化珪素（ＳｉＯ２）膜は熱ＣＶＤ法により形成される。しかし、Ｓｉ原子層９Ａ上に熱ＣＶＤ法により酸化珪素（ＳｉＯ２）膜を直接形成すると、Ｓｉ原子層９Ａの珪素（Ｓｉ）のダングリングボンドに酸素（Ｏ）が良好に結合せず、Ｓｉ原子層９ＡのＳｉ−Ｏボンドが不安定となり、ｎ−型エピタキシャル層２の炭素（Ｃ）の動きを抑えられなくなる場合がある。
そこで、Ｓｉ原子層９Ａ上にさらにＳｉ原子層９Ｂを形成し、このＳｉ原子層９Ｂの珪素（Ｓｉ）に熱酸化法により酸素（Ｏ）を結合させて、第１ＳｉＯ２膜１０Ａを形成する。これにより、ｎ−型エピタキシャル層２とＳｉ原子層９Ａとの間のＳｉ−Ｓｉボンドが安定するので、ｎ−型エピタキシャル層２の炭素（Ｃ）の動きを抑えることができる。その後、Ｓｉ原子層９Ａ上に第１ＳｉＯ２膜１０Ａを介して厚い酸化珪素（ＳｉＯ２）膜（例えば図３に示した第２ＳｉＯ２膜１０Ｂ）を形成するので、ｎ−型エピタキシャル層２とＳｉ原子層９Ａとの間のＳｉ−Ｓｉボンドが不安定となることはない。なお、Ｓｉ原子層９Ｂの珪素（Ｓｉ）は、酸素（Ｏ）と結合してＳｉ−Ｏボンドを形成するので、Ｓｉ原子層９Ｂは第１ＳｉＯ２膜１０Ａの一部を構成する原子層と言うことができる。
このように、ｎ−型エピタキシャル層２上にＳｉ原子層９ＡとＳｉ原子層９Ｂとが形成されるが、これらは互いに異なる機能を有している。
特に、Ｓｉ原子層９Ａの珪素（Ｓｉ）をｎ−型エピタキシャル層２の珪素（Ｓｉ）と結合させることにより、ｎ−型エピタキシャル層２の表層部にＣ−ＣボンドやＳｉ−Ｓｉボンドが形成されないようにすることができる。よって、Ｓｉ原子層９Ａは、ｎ−型エピタキシャル層２とゲート絶縁膜１０との界面におけるクァンタム・ラフネスの発生が抑制できるという効果を有する。この結果、ＳｉＣパワーＭＩＳＦＥＴでは、クァンタム・ラフネスに起因したチャネル移動度の劣化、サブスレッショルド特性の劣化およびしきい値電圧の変動などの問題を回避することができて、安定した動作特性を得ることができる。
さらに、本実施例１によるゲート絶縁膜１０は、熱酸化法により形成された良質な第１ＳｉＯ２膜１０Ａと、その上に熱ＣＶＤ法により形成された第２ＳｉＯ２膜１０Ｂとから構成されているので、熱ＣＶＤ法で形成された酸化珪素（ＳｉＯ２）膜のみからなるゲート絶縁膜と比べて耐圧が向上する。よって、ＳｉＣパワーＭＩＳＦＥＴの耐圧の向上を図ることができる。
≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図５〜図１０を用いて工程順に説明する。図５〜図１０は、実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
まず、図５に示すように、ｎ＋型ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。また、ｎ＋型ＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型ＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。ｎ＋型ＳｉＣ基板１はドレイン層として機能する領域である。
次に、ｎ＋型ＳｉＣ基板１の表面にエピタキシャル成長法によりＳｉＣのｎ−型エピタキシャル層２を形成する。ｎ−型エピタキシャル層２には、ｎ＋型ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。また、ｎ−型エピタキシャル層２の厚さは、例えば５．０〜２０．０μｍである。以上の工程により、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３が形成される。
次に、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素（Ｎ）原子をイオン注入して、ｎ−型エピタキシャル層２にＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ−３程度である。
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子を最大エネルギー５００ｋｅＶでイオン注入する。これにより、ｎ−型エピタキシャル層２の素子形成領域にｐ型ボディ領域４を形成し、図示は省略するが、周辺形成領域にフローティング・フィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）構造を形成する。
ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さは、例えば０．５〜２．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３程度である。周辺形成領域の終端部には、ＦＬＲ構造を形成したが、これに限定されるものではない。終端部の構造としては、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
次に、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素（Ｎ）原子を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間してｎ＋型ソース領域５を形成する。ｎ＋型ソース領域５のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子を最大エネルギー１５０ｋｅＶでイオン注入して、ｐ型ボディ領域４の電位を固定する領域にｐ＋型電位固定領域６を形成する。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
次に、図示は省略するが、ＳｉＣエピタキシャル基板３の表面上および裏面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板３の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板３に１,７００℃程度の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
次に、図６に示すように、ｎ−型エピタキシャル層２の表面上に、エピタキシャル成長法によりＳｉ原子層９Ａ，９Ｂを形成する。２層のＳｉ原子層９Ａ，９Ｂの合計の厚さは、例えば１．０ｎｍ程度である。Ｓｉ原子層９Ａ，９Ｂは、例えばシラン（ＳｉＨ４）および窒素（Ｎ２）の混合ガスを用いて、１,０５０〜１,２５０度の温度により、珪素（Ｓｉ）をエピタキシャル成長させることにより形成することができる。Ｓｉ原子層９Ａ，９Ｂは、均一に形成してもよく、または島状に形成してもよい。
次に、図７に示すように、熱酸化法により、Ｓｉ原子層９Ｂの珪素（Ｓｉ）のダングリングボンドに酸素（Ｏ）を結合させて、Ｓｉ原子層９Ａ上に、第１ＳｉＯ２膜１０Ａを形成する。第１ＳｉＯ２膜１０Ａの厚さは、例えば１．５ｎｍ以下である。
次に、図８に示すように、第１ＳｉＯ２膜１０Ａ上に、熱ＣＶＤ法により第２ＳｉＯ２膜１０Ｂを形成して、第１ＳｉＯ２膜１０Ａと第２ＳｉＯ２膜１０Ｂとからなるゲート絶縁膜１０を形成する。第２ＳｉＯ２膜１０Ｂの厚さは、例えば５０ｎｍ程度である。第１ＳｉＯ２膜１０Ａと第２ＳｉＯ２膜１０Ｂとは互いの比誘電率または密度が異なる。ここで、さらに、酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気で熱処理することにより、第２ＳｉＯ２膜１０Ｂを酸窒化珪素（ＳｉＮＯ）膜に変えて、第１ＳｉＯ２膜１０Ａと酸窒化珪素（ＳｉＮＯ）膜とからなるゲート絶縁膜１０を形成してもよい。
次に、図９に示すように、ゲート絶縁膜１０上に、多結晶珪素（Ｓｉ）膜を形成し、この多結晶珪素（Ｓｉ）膜をドライエッチング法により加工して、ゲート電極１１を形成する。ゲート電極１１の厚さは、例えば０．２〜０．５μｍ程度である。
次に、図１０に示すように、ｎ−型エピタキシャル層２の表面上にゲート電極１１およびゲート絶縁膜１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１２を形成する。その後、層間絶縁膜１２およびゲート絶縁膜１０をドライエッチング法により加工して、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６に達する開口部１３を形成する。
次に、前記図３に示したように、開口部１３の底面に露出しているｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に金属シリサイド層１４、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。さらに、ｎ＋型ＳｉＣ基板１の裏面に金属シリサイド層１６、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。
次に、金属シリサイド層１６を覆うように、ドレイン配線用電極１７を形成する。ドレイン配線用電極１７の厚さは、例えば０．４μｍ程度である。
次に、層間絶縁膜１２をドライエッチング法により加工して、ゲート電極１１に達する開口部（図示は省略）を形成する。
次に、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に形成された金属シリサイド膜１４に達する開口部１３、並びにゲート電極１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１２上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、積層膜を加工することにより、金属シリサイド層１４を介してｎ＋型ソース領域５の一部と電気的に接続するソース配線用電極１５およびゲート電極１１と電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース配線用電極１５およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
≪電力変改装置≫
本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子とした電力変換装置（インバータ）について図１１および図１２を用いて説明する。図１１は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第１例を示す等価回路図である。図１２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第２例を示す等価回路図である。
図１１に示すように、本実施例１によるインバータは、制御回路２１と、パワーモジュール２２とを有する。制御回路２１とパワーモジュール２２とは、端子２３および端子２４で接続されている。パワーモジュール２２は、電源電位（Ｖｃｃ）とは端子２５を介して、接地電位（ＧＮＤ）とは端子２６を介して接続されている。パワーモジュールの出力は、端子２７，２８，２９を介して３相モータ３０に接続されている。
パワーモジュール２２には、スイッチング素子として、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１が搭載されている。また、各ＳｉＣパワーＭＩＳＦＥＴ３１には、外付けの還流ダイオード３２が接続されている。還流ダイオード３２は、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制するために設けられている。図１１中、符号３３で示すダイオードは、ＳｉＣパワーＭＩＳＦＥＴに形成されたｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオードである（図３等参照）。
各単相において、電源電位（Ｖｃｃ）と３相モータ３０の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されており、３相モータ３０の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されている。つまり、３相モータ３０の各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３１と２つの還流ダイオード３２が設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ３１と６つの還流ダイオード３２が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ３１のゲート電極には制御回路２１が接続されており、この制御回路２１によってＳｉＣパワーＭＩＳＦＥＴ３１が制御される。従って、制御回路２１でパワーモジュール２２のＳｉＣパワーＭＩＳＦＥＴ３１に流れる電流を制御することにより、３相モータ３０を駆動することができる。
本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１では、前述したように、ｎ−型エピタキシャル層２とゲート絶縁膜１０との界面におけるクァンタム・ラフネスの発生を抑制することにより、安定した動作特性が得られ、耐圧の向上も図ることができる。従って、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１をパワーモジュール２２に適用することにより、高性能・高信頼なパワーモジュール２２を実現することができる。
さらに、図１２に示すように、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１をパワーモジュール２２用いた場合は、外付けの還流ダイオード３２を接続せずに、ボディダイオード３３のみを還流ダイオードとして機能させることもできる。
これにより、還流ダイオード３２を用いることなく、高信頼なパワーモジュール２２を実現することができる。
図１３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（コンバータおよびインバータ）を鉄道用モータ駆動に適用した一例を示す等価回路図である。
鉄道においては、架線４１から直流電流を取り入れ、コンバータ４２で電圧を変換した後、インバータ４３でモータなどの３相出力を用いる負荷を駆動する。インバータのみでなく、コンバータにおいても、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を適用することができるので、高性能・高信頼な電力変換装置を有する鉄道車両を実現することができる。
図１４は、本実施例１による３相モータ駆動に使用する電力変換装置に搭載されるＳｉＣパワーＭＩＳＦＥＴを駆動する際に、ＳｉＣパワーＭＩＳＦＥＴのゲートに印加される電圧波形図である。
鉄道用の３相モータ駆動回路では、信号ノイズなどによる誤動作、所謂「誤点弧」と呼ばれる現象を避けるため、Ｓｉ基板を用いたＩＧＢＴ（Insulated Gate Bipolar Transistor）では、ゲートオフ時の電圧を負側に設定する方法が採用されている。
本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、良質のゲート絶縁膜が形成されているので、ゲートオフ時の電圧が負側に設定されてもゲート絶縁膜の劣化を抑制することができる。従って、本実施例１によるＳｉＣパワーＭＩＳＦＥＴにおいても、図１４に示すように、ゲートオフ時の電圧を負側に設定する方法を採用することができるので、３相モータ駆動回路における誤点弧を避けることができる。また、Ｓｉ基板を用いる３相モータ駆動回路をそのまま用いることができる。
このように、本実施例１によれば、ｎ−型エピタキシャル層２とゲート絶縁膜１０との界面におけるクァンタム・ラフネスの発生を抑制することができるので、ＳｉＣパワーＭＩＳＦＥＴにおいて、チャネル移動度の劣化、サブスレッショルド特性の劣化およびしきい値電圧の変動などのない、安定した動作特性を得ることができる。
さらに、ｎ−型エピタキシャル層２とゲート絶縁膜１０との界面に良質な第１ＳｉＯ２膜１０Ａが形成できるので、ゲート絶縁膜１０の耐圧が向上してＳｉＣパワーＭＩＳＦＥＴの耐圧の向上を図ることができる。
本実施例２では、トレンチ型のＳｉＣパワーＭＩＳＦＥＴについて説明する。
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
本実施例２によるトレンチ型のＳｉＣパワーＭＩＳＦＥＴの構造について図１５を用いて説明する。図１５は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴの基本セルを示す要部断面図である。
図１５に示すように、トレンチ構造を採用したことで、ゲート絶縁膜１０はＳｉＣからなるｎ−型エピタキシャル層２に垂直に設けられたトレンチ１８の側面および底面に形成される。
しかし、前述の実施例１と同様に、ｎ−型エピタキシャル層２とゲート絶縁膜１０との間にはＳｉ原子層９Ａが形成されている。Ｓｉ原子層９Ａは、ｎ−型エピタキシャル層２の珪素（Ｓｉ）と結合してＳｉ−Ｓｉボンドを形成し、熱により生じる歪を緩和して、ｎ−型エピタキシャル層２の炭素（Ｃ）の動きを抑えるバッファ層としての機能を有する。さらに、Ｓｉ原子層９Ａ上に、Ｓｉ原子層（図示は省略）が形成されている。Ｓｉ原子層９Ａ上のＳｉ原子層は、酸素（Ｏ）と結合してＳｉ−Ｏボンドを形成し、良質な第１ＳｉＯ２膜１０Ａを提供することができる。
これにより、トレンチ型のＳｉＣパワーＭＩＳＦＥＴにおいても、前述の実施例１において説明したプレーナ型のＳｉＣパワーＭＩＳＦＥＴとほぼ同様の効果を得ることができる。
≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
本実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図１６〜図１８を用いて工程順に説明する。図１６〜図１８は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
まず、図１６に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ−型エピタキシャル層２を形成して、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。
次に、ｎ−型エピタキシャル層２にｐ型ボディ領域４を形成し、ｐ型ボディ領域４内にｎ＋型ソース領域５およびｐ＋型電位固定領域６を形成する。
次に、ｎ＋型ソース領域５およびｐ型ボディ領域４を貫通するトレンチ１８を形成する。トレンチ１８の深さは、ｐ型ボディ領域４の深さに依存するが、ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さよりも深くする必要がある。これにより、トレンチ１８の側面に、ｐ型ボディ領域４の端部が位置することになる。
次に、ｎ−型エピタキシャル層２にｎ型不純物を斜めイオン注入して、トレンチ１８の側面のｐ型ボディ領域４が形成されたｎ−型エピタキシャル層２にチャネル領域８ａを形成する。ｎ型不純物としては、窒素（Ｎ）原子またはリン（Ｐ）原子を例示することができる。注入角度はｎ＋型ＳｉＣ基板１の法線から１０〜４５度程度傾いた角度が望ましい。チャネル領域８ａのトレンチ１８の側面からの深さは、例えば０．０５〜０．２μｍ程度である。チャネル領域８ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３程度である。
次に、前述した実施例１と同様にして、トレンチ１８の側面および底面を含むｎ−型エピタキシャル層２の表面上にエピタキシャル成長法によりＳｉ原子層９Ａ，９Ｂを形成する。
次に、図１７に示すように、前述した実施例１と同様にして、熱酸化法により、Ｓｉ原子層９Ｂの珪素（Ｓｉ）のダングリングボンドに酸素（Ｏ）を結合させて、Ｓｉ原子層９Ａ上に、第１ＳｉＯ２膜１０Ａを形成する。さらに、第１ＳｉＯ２膜１０Ａ上に、熱ＣＶＤ法により第２ＳｉＯ２膜１０Ｂを形成して、第１ＳｉＯ２膜１０Ａと第２ＳｉＯ２膜１０Ｂとからなるゲート絶縁膜１０を形成する。
次に、図１８に示すように、前述した実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート電極１１、層間絶縁膜１２および開口部１３を形成する。
次に、前記図１５に示したように、ｎ＋型ＳｉＣ基板１の表面側に、金属シリサイド層１４を形成し、さらにソース配線用電極１５およびゲート配線用電極（図示は省略）を形成する。また、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成し、さらにドレイン配線用電極１７を形成する。ここで、代表的なトレンチ型のＳｉＣパワーＭＩＳＦＥＴを用いて説明したことから明らかなように、本発明は、トレンチの側面をチャネルとするＭＩＳＦＥＴであれば、いずれの構造であっても適用することができる。
本実施例３では、前述の実施例１によるプレーナ型のＳｉＣパワーＭＩＳＦＥＴよりもさらに、チャネル抵抗が低く、かつ、耐圧歩留りの低下を抑制することのできるプレーナ型のＳｉＣパワーＭＩＳＦＥＴについて説明する。
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫
本実施例３によるプレーナ型のＳｉＣパワーＭＩＳＦＥＴの構造について図１９〜図２２を用いて説明する。図１９は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する半導体チップの要部上面図である。図２０は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴを搭載する複数の半導体チップが形成された半導体ウエハの要部上面図である。図２１は、図１９のＡ−Ａ線に沿った要部断面図である。図２２は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの基本セル領域（４つの基本セル）を示す要部平面図（図１９のＢ領域を拡大した平面図）である。なお、半導体チップ上には複数の基本セルが形成されているが、図１９では、基本セルの構造を明示するため、４つの基本セルのみを記載している。また、図２０では、各半導体チップに形成されたゲート配線用電極およびチャネル領域の概略のみを記載している。
図１９に示すように、半導体チップ５１は、ＳｉＣパワーＭＩＳＦＥＴの複数の基本セルが並列接続されたトランジスタ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域）５２と、平面視において上記トランジスタ領域５２を囲む周辺形成領域（図示は省略）とによって構成される。周辺形成領域には、例えば平面視において上記トランジスタ領域５２を囲むように形成された複数のｐ型ＦＬＲと、さらに平面視において上記複数のｐ型ＦＬＲを囲むように形成されたｎ＋型ガードリングが形成されている。
トランジスタ領域５２内に形成された複数の基本セルのそれぞれのゲート電極１１は、平面視においてストライプパターン（細長い矩形）となっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのゲート電極１１はゲート配線用電極（ゲートパッド）５３と電気的に接続している。また、トランジスタ領域５２内に形成された複数の基本セルのそれぞれのチャネル領域（図１９中、網掛けのハッチングで示す領域）８ｂも、平面視においてストライプパターンとなっており、ゲート電極１１と平行して配置されている。
複数の基本セルのそれぞれのソース領域（図示は省略）は、複数の基本セルを覆う層間絶縁膜（図示は省略）に形成された開口部（図示は省略）を通じてソース配線用電極（ソースパッド）５５と電気的に接続している。ゲート配線用電極５３とソース配線用電極５５とは互いに離間して形成されており、ソース配線用電極５５は、ゲート配線用電極５３が形成された領域を除いて、トランジスタ領域５２のほぼ全面に形成されている。
図２０に示すように、ＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップ５１は、半導体ウエハＳＷのオリエンテーションフラット（以下、オリフラと言う）ＯＦと平行する方向と、オリフラＯＦと直交する方向にそれぞれ繰り返して配置されている。また、ＳｉＣパワーＭＩＳＦＥＴの複数のチャネル領域８ｂは、それぞれオリフラＯＦと平行に配置されている。
図２１に、図１９に示すＡ−Ａ線に沿った要部断面図、図２２に、図１９に示す基本セル領域Ｂの要部平面図を示す。
図２１および図２２に示すように、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点は、チャネル用不純物領域５４とｎ＋型ソース領域５７とを同一のマスクパターンを用いて形成することにより、自己整合的にチャネル領域（図２２中、網掛けのハッチングで示す領域）８ｂを形成して、チャネル長のばらつきを抑制していることである。さらに、ｐ型耐圧保護領域５６をチャネル用不純物領域５４の下部を覆うように形成することにより、チャネル用不純物領域５４にｐ型不純物がイオン注入されない領域が生じても、耐圧歩留りの低下を防止できることである。チャネル領域８ｂの形成方法については、後述するＳｉＣパワーＭＩＳＦＥＴの製造方法において詳細に説明する。
ｎ＋型ソース領域５７およびｐ＋型電位固定領域６に達する開口部１３が形成され、半導体ウエハのオリフラと直交する方向の開口部１３の両側にチャネル領域８ｂが形成されている。さらに、開口部１３と離間して、チャネル領域８ｂを覆うようにゲート電極１１が形成されている。
≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫
本実施例４によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図２３〜図２５を用いて工程順に説明する。図２３および図２４は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。図２５は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部平面図である。
まず、図２３に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ−型エピタキシャル層２を形成し、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。
次に、ｎ−型エピタキシャル層２の表面上にマスクパターンＲＰ１を形成し、このマスクパターンＲＰ１を介してｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入する。これにより、ｐ型耐圧保護領域５６を形成する。ｐ型耐圧保護領域５６は、後の工程で形成されるｎ＋型ソース領域５７およびｐ＋型電位固定領域６の下部に位置する。
また、ここでは、ｐ型耐圧保護領域５６をｎ−型エピタキシャル層２内に埋め込むように配置した図を示したが、ｎ−型エピタキシャル層２の表面に、つながるように配置することもできる。表面付近のｐ型不純物濃度を、後で形成するチャネル用不純物領域５４のｐ型不純物濃度に比べて十分低くすることで、チャネル特性に実効的には影響しないようにすることができる。ｎ型領域がｐ型領域で囲まれているため、耐圧不良を起こさないようにすることができる。
次に、図２４および図２５に示すように、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入して、ｐ＋型電位固定領域６を形成する。
次に、ｎ−型エピタキシャル層２の表面上にマスクパターンＲＰ２を形成し、このマスクパターンＲＰ２を介してｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム（Ａｌ）原子をイオン注入する。これにより、チャネル用不純物領域５４を形成する。この際、ＳｉＣエピタキシャル基板３の法線からオリフラ側に所定の注入角度θ１で傾いたイオン注入と、オリフラと反対側に所定の注入角度θ２で傾いたイオン注入との多重打込みをする。
続いて、上記マスクパターンＲＰ２を介してｎ−型エピタキシャル層２にｎ型不純物、例えば窒素（Ｎ）原子をイオン注入する。これにより、ｎ＋型ソース領域５７を形成する。これらイオン注入により、自己整合的にチャネル領域８ｂを形成する。
また、ｎ＋型ソース領域５７は、その下部がｐ型耐圧保護領域５６によって覆われるように形成される。ｎ＋型ソース領域５７の端部側面とｐ型耐圧保護領域５６の端部側面との距離（図２４および図２５に示す距離Ｄ）は、例えばチャネル長が０．５μｍの場合、０．２μｍ程度とすることができる。
昇華法では、オリフラと平行する方向（図２０に示すＸ３方向）に結晶をステップ成長させることにより、ＳｉＣウエハは形成される。そのため、オリフラと平行する方向（Ｘ３方向）では、結晶構造は非対称となる。一方、オリフラと直交する方向（図２０に示すＸ１方向およびＸ２方向）では、結晶構造は対称となるのて、対称性をもってイオン注入された不純物からなる領域を活性化させても、その不純物濃度分布の対称性は維持される。
従って、チャネル領域８ｂは、チャネル用不純物領域５４とｎ＋型ソース領域５７とから自己整合的に形成できることから、チャネル長のばらつきを抑えることができる。また、チャネル長がばらつくと、局所的にチャネル長が短くなるので、これを避けるため、チャネル長を長く設定する必要があるが、チャネル長のばらつきを抑えることができるので、チャネル長を短く設定することができる。これにより、チャネル抵抗を低くして、ＳｉＣパワーＭＩＳＦＥＴの高性能化を図ることができる。
さらに、ｎ＋型ソース領域５７は、その下部がｐ型耐圧保護領域５６に覆われているので、例えばイオン注入の際に、パーティクルなどが付着することにより、チャネル用不純物領域５４の一部が形成されない場合であっても、ＳｉＣパワーＭＩＳＦＥＴの耐圧歩留りの低下を抑制することができる。
次に、前述した実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート絶縁膜１０、ゲート電極１１、層間絶縁膜１２および開口部１３を形成する。
次に、前記図２１に示したように、ｎ＋型ＳｉＣ基板１の表面側に、金属シリサイド層１４を形成し、さらにソース配線用電極５５およびゲート配線用電極（図示は省略）を形成する。また、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成し、さらにドレイン配線用電極１７を形成する。
このように、本実施例３によれば、前述の実施例１に示したプレーナ型のＳｉＣパワーＭＩＳＦＥＴよりもさらに、チャネル抵抗が低く、かつ、耐圧歩留りの低下を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、本発明をＭＩＳＦＥＴに適用したが、他のパワー半導体、例えばＩＧＢＴなどにも適用することができる。
１ ｎ＋型ＳｉＣ基板
２ ｎ−型エピタキシャル層
３ ＳｉＣエピタキシャル基板
４ ｐ型ボディ領域（ウエル領域）
５ ｎ＋型ソース領域
６ ｐ＋型電位固定領域
７ ＪＦＥＴ領域（ドーピング領域）
８，８ａ，８ｂ チャネル領域
９Ａ，９Ｂ 珪素原子層（Ｓｉ原子層）
１０ ゲート絶縁膜
１０Ａ 第１酸化珪素膜（第１ＳｉＯ２膜）
１０Ｂ 第２酸化珪素膜（第２ＳｉＯ２膜）
１１ ゲート電極
１２ 層間絶縁膜
１３ 開口部
１４ 金属シリサイド層
１５ ソース配線用電極
１６ 金属シリサイド層
１７ ドレイン配線用電極
１８ トレンチ
２１ 制御回路
２２ パワーモジュール
２３，２４，２５，２６，２７，２８，２９ 端子
３０ ３相モータ
３１ ＳｉＣパワーＭＩＳＦＥＴ
３２ 還流ダイオード
３３ ボディダイオード
４１ 架線
４２ コンバータ
４３ インバータ
５１ 半導体チップ
５２ トランジスタ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域）
５３ ゲート配線用電極（ゲートパッド）
５４ チャネル用不純物領域
５５ ソース配線用電極（ソースパッド）
５６ ｐ型耐圧保護領域
５７ ｎ＋型ソース領域
ＲＰ１，ＲＰ２ マスクパターン
ＳＷ 半導体ウエハ
ＯＦ オリエンテーションフラット（オリフラ）

Claims (7)

  1. 第１主面および前記第１主面と反対面の第２主面を有し、ＳｉＣからなる第１導電型の基板と、
    前記基板の前記第１主面上に形成されたＳｉＣからなる前記第１導電型のエピタキシャル層と、
    前記エピタキシャル層上に形成されたＳｉ原子層と、
    前記Ｓｉ原子層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を有し、
    前記ゲート絶縁膜は、
    前記Ｓｉ原子層上に形成され、第１比誘電率を有する第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１比誘電率とは互いに異なる第２比誘電率を有する第２絶縁膜と、
    を含み、
    前記Ｓｉ原子層は、１原子層である、半導体装置。
  2. 第１主面および前記第１主面と反対面の第２主面を有し、ＳｉＣからなる第１導電型の基板と、
    前記基板の前記第１主面上に形成されたＳｉＣからなる前記第１導電型のエピタキシャル層と、
    前記エピタキシャル層上に形成されたＳｉ原子層と、
    前記Ｓｉ原子層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を有し、
    前記ゲート絶縁膜は、
    前記Ｓｉ原子層上に形成され、第１比誘電率を有する第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１比誘電率とは互いに異なる第２比誘電率を有する第２絶縁膜と、
    を含み、
    前記エピタキシャル層の表面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のボディ領域と、
    前記ボディ領域の端部側面と離間して、前記エピタキシャル層の表面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
    前記ボディ領域の端部側面と前記ソース領域の端部側面との間の前記エピタキシャル層の表層部に形成されたチャネル領域と、
    をさらに有し、
    前記チャネル領域上に前記Ｓｉ原子層が形成されている、半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄い、半導体装置。
  4. 請求項１又は２記載の半導体装置において、
    前記第１絶縁膜は、ＳｉＯ２膜であり、
    前記第１絶縁膜の厚さは、１．５ｎｍ以下である、半導体装置。
  5. 請求項１又は２記載の半導体装置において、
    前記第１絶縁膜は、熱酸化法により形成されたＳｉＯ２膜である、半導体装置。
  6. 請求項１又は２記載の半導体装置において、
    前記エピタキシャル層の表層部には、Ｃ−ＣボンドおよびＳｉ−Ｓｉボンドがない、半導体装置。
  7. 請求項１又は２記載の半導体装置を備える、電力変換装置。
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