JP4029595B2 - ＳｉＣ半導体装置の製造方法 - Google Patents
ＳｉＣ半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4029595B2 JP4029595B2 JP2001317022A JP2001317022A JP4029595B2 JP 4029595 B2 JP4029595 B2 JP 4029595B2 JP 2001317022 A JP2001317022 A JP 2001317022A JP 2001317022 A JP2001317022 A JP 2001317022A JP 4029595 B2 JP4029595 B2 JP 4029595B2
- Authority
- JP
- Japan
- Prior art keywords
- channel layer
- oxide film
- sic
- layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 56
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 229910052799 carbon Inorganic materials 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 32
- 238000010438 heat treatment Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 125000004432 carbon atom Chemical group C* 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 216
- 108091006146 Channels Proteins 0.000 description 152
- 229910010271 silicon carbide Inorganic materials 0.000 description 81
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 79
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 35
- 238000007254 oxidation reaction Methods 0.000 description 24
- 230000003647 oxidation Effects 0.000 description 23
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000012535 impurity Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 8
- 229910001882 dioxygen Inorganic materials 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005464 sample preparation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）からなる半導体装置の製造方法に関するもので、例えば、ＳｉＣからなるＭＯＳＦＥＴ等に用いて好適である。
【０００２】
【従来の技術および発明が解決しようとする課題】
ＳｉＣの上に形成した酸化膜をゲート酸化膜として用いる場合、特に４Ｈ−ＳｉＣにおいては、界面準位密度が極めて高く、チャネル移動度を低下させている原因の一つとなっていた。この界面準位密度の増加は、ゲート酸化膜とＳｉＣとから形成されるＳｉＯ2／ＳｉＣ界面に残留している炭素等の不純物が起因して発生していると予測される。すなわち、ゲート酸化膜をＳｉＣの熱酸化によって形成する場合、酸化反応の過程でＳｉＯ2／ＳｉＣ界面に炭素が残留し、ゲート酸化膜を蒸着する場合、ＳｉＣをＨＦ処理した後に大気に開放すると大気中の炭素等の不純物が表面に付着するため、その表面にＳｉＯ2を蒸着するとＳｉＯ2／ＳｉＣ界面に不純物が残留する。このような不純物のために、界面準位密度が増加していると考えられる。
【０００３】
これに基づき、本発明者らは、先に、特願２００１−１７２６３号において、高温熱酸化法を用いることにより、ＳｉＣとゲート酸化膜とによるＳｉＯ2／ＳｉＣ界面に残留している炭素を低減し、界面準位密度を低減することを提案している。
【０００４】
しかしながら、この方法によっても残留炭素を完全に除去することが困難であり、十分に界面準位密度を低減することができなかった。
【０００５】
本発明は上記点に鑑みて、ＳｉＣとゲート酸化膜との界面における残留炭素を除去し、界面準位密度を低減させ、チャネル移動度を向上させることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ＳｉＣ層の表面をＳｉ終端された清浄面とする工程と、清浄面とされたＳｉＣ層の表面に酸化膜を形成したのち、８００℃以上かつ１０００℃以下での熱処理を施し、ＳｉＣ層の表面で終端しているＳｉと酸化膜中のＳｉＯ2とを電気的に活性化させることで、酸化膜とＳｉＣ層との界面をＳｉＯ2／ＳｉＣ清浄界面とする工程とを有することを特徴としている。
【００１０】
このように、ＳｉＣ層の表面で終端したＳｉと酸化膜中のＳｉＯ2とを結合させることで、これらを電気的に活性化させることができる。このような構成も、ＳｉＣを酸化させることによって発生する残留炭素が生成されないため、酸化膜とＳｉＣ層との界面における残留炭素を低減することができる。
【００１１】
請求項２に示すように、熱処理温度としては１０００℃が好ましい。また、請求項３に示すように、熱処理雰囲気としては不活性ガス雰囲気とすることができる。
【００３４】
請求項４に記載の発明では、ＳｉＣ層の表面をＳｉ終端された清浄面とする工程と、ＳｉＣ層の表面で終端しているＳｉやＳｉＣ層中のＳｉ及びＣを酸素を含むガスと反応させると共に、この反応による生成物を除去することにより、ＳｉＣ層の表面をＳｉＣを構成するＳｉ及びＣ原子のみが周期的に並んだ１×１構造とする工程と、表面が１×１構造とされたＳｉＣ層の表面に酸化膜を成膜する工程とを含み、ＳｉＣ層の表面にデポジションによって酸化膜を成膜することを特徴としている。
【００３５】
このように、ＳｉＣ層の表面をＳｉで終端させたのち、Ｓｉ終端のＳｉやＳｉＣ層中のＳｉやＣを酸素ガス中のＯと反応させることで、ＳｉＣ層の表面を清浄面とすることができる。そして、このような清浄面となったＳｉＣ層の表面に酸化膜をデポジションすることで、酸化膜とＳｉＣ層との界面の残留炭素を低減することができる。これにより、請求項１と同様の効果を得ることができる。
【００３６】
なお、ＳｉＣ層の表面をＳｉで終端していなくても、同様の効果を得ることができる。
【００４２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４３】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用して形成したｎチャネルタイプのプレーナ型ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。以下、図１に基づいて、縦型パワーＭＯＳＦＥＴの構成について説明する。
【００４４】
上面を主表面１ａとし、主表面１ａの反対面となる下面を裏面１ｂとした、ＳｉＣからなるｎ+型基板１が用いられている。このｎ+型基板１の主表面１ａ上には、ｎ+型基板１よりも低いドーパント濃度を有するＳｉＣからなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１の主表面１ａ及びｎ-型ドリフト層２の上面は、（０００１）面とされ、表面状態密度が低くなる面方位が選択されている。
【００４５】
ｎ-型ドリフト層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＢをドーパントとして形成されており、約１×１０17ｃｍ-3以上の濃度となっている。なお、ｐ型ベース領域３のうち部分的に接合深さが深くされた部分は、ディープベース領域３ａであり、縦型パワーＭＯＳＦＥＴのアバランシェ耐量向上のために備えられている。また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+型ソース領域４が形成されている。
【００４６】
さらに、ｎ+型ソース領域４とｎ-型ドリフト層２のうちのドリフト領域６とを繋ぐように、ｐ型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃもしくは１５Ｒのもので構成され、その表面がＳｉ終端の洗浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等のＳｉＣ面となっている。このｎ-型ＳｉＣ層５がデバイスの動作時にチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００４７】
なお、ここでいう３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造とは、それぞれ３倍周期構造、２・３1/2×２・１３1/2倍周期構造、３1/2倍周期構造、６倍周期構造のことを意味する。例えば、３×３構造の場合には、ＳｉＣの結晶構造の周期に対して、３周期毎にＳｉが配置されているようなものを示す。
【００４８】
表面チャネル層５は、Ｎ（窒素）をドーパントとして形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ-型ドリフト層２及びｐ型ベース領域３のドーパント濃度以下とされている。これにより、低オン抵抗化が図られている。
【００４９】
表面チャネル層５の上面およびｎ+型ソース領域４の上面にはゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはドープトポリシリコンからなるゲート電極８が形成されており、このゲート電極８を覆うようにＬＴＯ膜からなる絶縁膜９が形成されている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+型ソース領域４およびｐ型ベース領域３と接した状態となっている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、図１に示すプレーナ型ＭＯＳＦＥＴが構成されている。
【００５０】
このように構成されたプレーナ型ＭＯＳＦＥＴは、表面チャネル層５の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００５１】
そして、本実施形態における縦型パワーＭＯＳＦＥＴでは、後述する方法により、表面チャネル層５とゲート酸化膜７の界面における残留炭素が低減されている。このため、さらに高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることができる。
【００５２】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造方法について説明する。図２〜図４に、本実施形態の縦型パワーＭＯＳＦＥＴの製造工程を示し、これらの図に基づいて説明する。
【００５３】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃもしくは１５Ｒ−ＳｉＣからなるｎ+型基板１を用意する。このとき、ｎ+型基板１として、その厚さが４００μｍ、主表面１ａが（０００１）面のものを用いている。そして、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-型ドリフト層２をエピタキシャル成長させる。このようにすれば、ｎ-型ドリフト層２は下地の基板１と同様の結晶となり、４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣで構成される。
【００５４】
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+（若しくはアルミニウム）をイオン注入して、ｐ型ベース領域３を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2となるようにしている。
【００５５】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｎ-型ドリフト層２の表面部及びｐ型ベース領域３の表面部に、化学気相成長法（ＣＶＤ法）により表面チャネル層５をエピタキシャル成長させる。
【００５６】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にできる程度に、表面チャネル層５の厚み（膜厚）が設定されるようにする。すなわち、縦型パワーＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート電圧を印加していない状態の際に、表面チャネル層５に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要があるため、この条件を満たすような厚みで表面チャネル層５を形成する。このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電圧を印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００５７】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０15ｃｍ-2となるようにしている。
【００５８】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３上の表面チャネル層５を部分的にエッチングする。
【００５９】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２２をマスクにしてＢ+をイオン注入し、ディープベース領域３ａを形成する。これにより、ｐ型ベース領域３の一部が厚くなったものとなる。このディープベース領域３ａは、ｎ+型ソース領域４と重ならない部分に形成される。
【００６０】
〔図４（ａ）に示す工程〕
マスクとして用いたＬＴＯ膜２２を除去したのち、基板表面を洗浄する。続いて、ｎ+型基板１を超高真空チャンバー内に収容し、表面チャネル層５の表面がＳｉ終端の清浄面となるようにする。この工程について図５を参照して説明する。
【００６１】
図５は、本工程における表面チャネル層５の表面の様子を示したものである。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄したのち、図５（ａ）に示すように表面チャネル層５の表面にＳｉ層３０を約５ｎｍの厚さで蒸着等によって成膜する。そして、超高真空チャンバー内を５００〜１１００℃（好ましくは１０００℃）に高温化させる。これにより、図５（ｂ）に示すようにＳｉ層３０のうちの大部分のＳｉが蒸発する。このとき、高温化の際の温度プロファイルの設定条件等に応じて、表面チャネル層５の表面にＳｉが２〜３原子層残り、表面チャネル層５の表面がＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等となる。
【００６２】
なお、Ｓｉ終端の場合の３1/2×３1/2構造として、例えば図６（ａ）、（ｂ）に示すような２つの構造が挙げられる。図６（ａ）、（ｂ）のうちの紙面上方に結晶構造を横方向から見たときの詳細が示してあり、紙面下方に結晶構造を上方向から見たときの詳細が示してある。図６（ａ）の構造は、任意のＣ原子と結合された３つのＳｉそれぞれに結合するようにＳｉ原子が配置されたもので、図６（ｂ）の構造は、任意のＣ原子と結合された３つのＳｉそれぞれに１つづつＳｉ原子が結合され、その結合された３つのＳｉ原子が互いに結合された配置のものである。これら両方の構造共に本実施形態を適用することができる。
【００６３】
続いて、図５（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。なお、ここではデポジションによって行っているが、エピタキシャル成長によってゲート酸化膜７を形成しても良い。
【００６４】
その後、７００℃以上かつ９００℃以下、好ましくは８７５℃の熱酸化処理を行う。このとき、表面チャネル層５の表面で終端したＳｉのみが酸化するように、ドライＯ2雰囲気とする。なお、このときの熱酸化は、酸素ガス、オゾン、ラジカル（酸素にＵＶ照射を行って酸素を活性化させたもの）のいずれを用いてもよい。
【００６５】
このような熱酸化処理により、表面チャネル層５の表面で終端しているＳｉが酸化されてＳｉＯ2となり、図５（ｄ）に示すように、ゲート酸化膜７と表面チャネル層５との界面が残留炭素をほぼ含まないＳｉＯ2／ＳｉＣ清浄界面となる。
【００６６】
なお、熱酸化温度は少なくとも７００℃以上であればＳｉを酸化させられるが、表面チャネル層５中のＳｉＣが酸化してしまわないように、上限を９００℃としている。
【００６７】
その後、ゲート酸化膜７の上にＬＰＣＶＤによりドープトポリシリコン層を成膜する。このとき、成膜温度を６００℃としている。この後、ドープトポリシリコン層をパターニングしてゲート電極８を形成する。
【００６８】
〔図４（ｂ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成してゲート電極８及びゲート酸化膜７を覆う。このとき、成膜温度を４２５℃とし、成膜後に１０００℃のアニールを行うようにしている。
【００６９】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。このようにして、図１に示すプレーナ型ＭＯＳＦＥＴが完成する。
【００７０】
以上説明したように、表面チャネル層５の表面で終端したＳｉのみを酸化させるようにすれば、ＳｉＣを酸化させることによって発生する残留炭素が生成されないため、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減することができる。これにより、さらに高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることができる。
【００７１】
（第２実施形態）
上記第１実施形態において、図４（ａ）の工程で、表面チャネル層５の表面をＳｉ終端にしたのち、その後の工程に移行する前に、超高真空中で表面チャネル層５の表面にＳｉＯｘ膜や窒化膜を保護膜としてデポジションするようにしても良い。
【００７２】
図３（ｃ）の工程から図４（ａ）の工程に移行するに際し、違うチャンバーに代えて行う場合があるため、一旦、ｎ+型基板１を外部に取り出す可能性がある。このような場合、表面チャネル層５の表面に不純物が付着しかねないが、ＳｉＯｘ膜を形成しておくことにより不純物が付着することを保護することができる。これにより、不純物に起因する界面準位密度を低減することができる。
【００７３】
なお、窒化膜を保護膜として用いれば、表面チャネル層５の表面に形成されるＳｉＯ２膜と保護膜（窒化膜）とによるＯＮＯ膜をゲート酸化膜７の代りに用いることもできる。
【００７４】
（第３実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図７に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。この後、図７（ａ）、（ｂ）では、上記第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００７５】
続いて、図７（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。
【００７６】
その後、８００℃以上かつ１０００℃以下、好ましくは１０００℃の熱処理を行う。このとき、表面チャネル層５の表面での酸化が行われないようにＡｒ等の不活性ガス雰囲気とする。
【００７７】
このような熱処理により、図７（ｄ）に示すように表面チャネル層５の表面で終端しているＳｉとゲート酸化膜７中のＳｉＯ2とを結合させることができ、電気的に活性化させ、ＭＯＳ動作可能とすることができる。
【００７８】
なお、熱処理温度は少なくとも８００℃以上であれば良いが、熱的に表面チャネル層５の表面で終端したＳｉとゲート酸化膜７中のＳｉＯ2とが結合する温度となるように温度範囲を設定している。
【００７９】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００８０】
以上説明したように、表面チャネル層５の表面で終端したＳｉとゲート酸化膜７中のＳｉＯ2とを結合させることで、これらを電気的に活性化させ、ＭＯＳ動作可能とすることができる。このような構成も、ＳｉＣを酸化させることによって発生する残留炭素が生成されないため、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減することができ、第１実施形態と同様の効果を得ることができる。
【００８１】
なお、本実施形態においても、第２実施形態に示すように、表面チャネル層５の表面にＳｉＯｘ膜を形成するようにすることで、表面チャネル層５の表面に不純物が付着することを防止することができ、第２実施形態と同様の効果を得ることができる。
【００８２】
また、ＳｉＯｘ膜を形成する代りに、図４（ａ）の工程で、表面チャネル層５の表面をＳｉ終端にしたのち、その後の工程に移行する前に、表面チャネル層５のＳｉ終端面にＨ2を照射したりＨを供給することでＨ終端面を形成するようにしても良い。このようにしても、表面チャネル層５の表面に不純物が付着することを防止することができると共に、Ｈターミネーションとすることで、ダングリングボンドを無くして界面準位密度を減らすことができる。
【００８３】
参考として、真空チャンバー内で３×３構造を形成し、その上にＳｉＯ2膜を堆積して電気特性（Ｃ−Ｖ特性）を実験により測定した。具体的な試料作成方法は以下のように行った。
【００８４】
まず、Ｓｉflux中において約１０００℃で加熱することで、一旦、ＳｉＣ表面に３1/2×３1/2構造を形成しておき、その後、Ｓｉflux中において約９００℃で加熱することにより３×３構造を得た。このようにすることで、ＳｉＣ表面にシリコンドロップレットが残ることを防止することが可能となる。なお、ここでは３1/2×３1/2構造を形成したのちに３×３構造を形成したが、約１１００℃程度まで加熱して６・３1/2×６・３1/2構造とした後に例えば約９００℃程度とすることで３×３構造としても良い。
【００８５】
その後、試料を真空チャンバーから取り出したときに、試料表面の３×３構造が大気に触れることによって変質してしまわないように、試料を取り出す前に３×３構造上にＳｉＯｘ膜からなる保護膜を形成した。例えば、保護膜として、酸素ガスとＳｉfluxを同時に供給することで数ｎｍの酸化珪素膜を形成した。
【００８６】
次に、試料を真空チャンバーから取り出し、別のチャンバーでＳｉＣ表面上にＳｉＯ2膜を堆積させた。例えば、ＬＰＣＶＤにより５ｎｍ／ｍｉｎ以下の堆積レートでＳｉＯ2膜を約８０ｎｍ堆積させた。その後、ＳｉＯ2膜とＳｉＣ基板との電気的接合を得るため、８７５℃で３０分間加熱した。そして、この加熱を酸素ガス雰囲気と窒素ガス雰囲気いずれの場合も行ったところ、どちらの条件においても良好な電気特性を得ることができた。
【００８７】
このように、本実施形態に示す方法を適用することにより、高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることが可能になるといえる。なお、ここでは真空チャンバーから取り出した後にＳｉＯ2膜を堆積させる場合について説明したが、真空チャンバーから取り出さずに真空チャンバー内でＳｉＯ2を堆積させるようにしても良い。この場合、保護膜を形成せずに、ＳｉＣ表面上にＳｉＯ2膜を堆積させるようにしても良い。
【００８８】
（第４実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図８に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図８（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００８９】
続いて、図８（ｃ）に示すように、表面チャネル層５の表面に残ったＳｉ等をＯ2、Ｈ2Ｏ、Ｏ3もしくは酸素ラジカルのいずれかによる酸化プロセスを用いて熱酸化することでゲート酸化膜７を形成する。このとき、熱酸化の温度を１０００〜１４００℃としている。このようにすれば、表面チャネル層５の表面におけるＣの露出量が少ない状態で熱酸化が行われることになる。従って、表面チャネル層５の表面のＣが核となって増加する残留炭素の量を、その核となるＣを少なくすることによって低減することが可能となる。なお、熱温度は少なくとも１０００℃以上であれば良いが、ゲート酸化膜７のクリストバル化を防止するために、上限を１４００℃としている。
【００９０】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００９１】
以上説明したように、表面チャネル層５の表面をＳｉで終端させた状態で、つまり表面チャネル層５の表面におけるＣの露出量を少なくした状態で熱酸化を行い、表面チャネル層５の表面にゲート酸化膜７を形成すれば、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【００９２】
なお、本実施形態においても、第２実施形態に示すように、表面チャネル層５の表面にＳｉＯｘ膜や窒化膜からなる保護膜を形成するようにすることで、表面チャネル層５の表面に不純物が付着することを防止することができ、第２実施形態と同様の効果を得ることができる。
【００９３】
また、ＳｉＯｘ膜を形成する代りに、図４（ａ）の工程で、ＬＴＯ膜２２を除去したのち、その後の工程に移行する前に、表面チャネル層５のＳｉ終端面にＨ2を照射したりＨを供給することでＨ終端面を形成するようにしても良い。このようにしても、表面チャネル層５の表面に不純物が付着することを防止することができると共に、Ｈターミネーションとすることで、ダングリングボンドを無くして界面準位密度を減らすことができる。
【００９４】
（第５実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図９に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図９（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００９５】
続いて、図９（ｃ）に示すように、表面チャネル層５の表面にＳｉ層３１をエピタキシャル成長させる。その後、図９（ｄ）に示すように、Ｓｉ層３１をドライ雰囲気にて熱酸化することでゲート酸化膜７を形成する。このとき、熱酸化の温度を７００〜９００℃とすることで、Ｓｉ層３１のみが熱酸化され、表面チャネル層５中のＳｉＣは熱酸化されないようにしている。このようにすれば、表面チャネル層５の表面におけるＳｉＣが熱酸化されることによる残留炭素の発生を抑制することができる。なお、熱酸化温度は少なくとも７００℃以上であればＳｉを酸化させられるが、表面チャネル層５中のＳｉＣが酸化してしまわないように、上限を９００℃としている。
【００９６】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００９７】
以上説明したように、表面チャネル層５の表面をＳｉで終端させると共に、表面チャネル層５の表面にＳｉ層３１を成膜し、このＳｉ層３１のみを熱酸化することで、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【００９８】
（第６実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１０に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図１０（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００９９】
続いて、図１０（ｃ）では、表面チャネル層５の表面にＳｉ層３１をエピタキシャル成長させる。次いで、Ｓｉ層３１の表面にＳｉＯ2膜３２をデポジションしたのち、熱処理を施し、Ｓｉ層３１をドライ雰囲気にて熱酸化する。これにより、図１０（ｄ）に示すように、Ｓｉ層３１で形成された酸化層とＳｉＯ2膜３２とによりゲート酸化膜７が形成される。このとき、熱処理の温度を７００〜９００℃とすることで、Ｓｉ層３１のみが熱酸化され、表面チャネル層５中のＳｉＣは熱酸化されないようにしている。このようにすれば、表面チャネル層５の表面におけるＳｉＣが熱酸化されることによる残留炭素の発生を抑制することができる。なお、熱酸化温度は少なくとも７００℃以上であればＳｉを酸化させられるが、表面チャネル層５中のＳｉＣが酸化してしまわないように、上限を９００℃としている。
【０１００】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１０１】
以上説明したように、表面チャネル層５の表面をＳｉで終端させると共に、表面チャネル層５の表面にＳｉ層３１を成膜し、このＳｉ層３１のみを熱酸化することで、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１０２】
なお、ここでは図１０（ｃ）に示す工程において、熱処理温度を上記温度とすることにより、Ｓｉ層３１が熱酸化されて酸化層となるようにしているが、Ｓｉ層３１をＳｉＣ化させるようにすることも可能である。
【０１０３】
（第７実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１１に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図１１（ａ）に示すように、表面チャネル層５の表面にＳｉ層３０を約５ｎｍの厚さで蒸着等によって成膜する。そして、超高真空チャンバー内を５００〜１１００℃（好ましくは１０００℃）に高温化させる。これにより、図１１（ｂ）に示すようにＳｉ層３０のうちの大部分のＳｉが蒸発し、高温化の際の温度プロファイルの設定条件等を第１実施形態と異ならせるようにすれば、表面チャネル層５の表面がＣ終端の清浄面とされた１×１構造（１倍周期構造）、３1/2×３1/2構造もしくは６×６構造等となる。
【０１０４】
続いて、図１１（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにすることで、信頼性の高い良質なゲート酸化膜７が形成されるようにしている。なお、このときのゲート酸化膜７の形成方法としては、ＴＥＯＳを緻密にデポジションする方法であっても良いし、スピンコートによって酸化膜を形成する方法であっても良い。
【０１０５】
その後、１２００℃以上かつ１４００℃以下、好ましくは１２５０℃の熱処理を行う。この熱処理温度は少なくとも１２００℃以上であれば良いが、酸化珪素の結晶化によるクリストバル化を抑制するために、上限を１４００℃としている。また、このとき、表面チャネル層５の表面での酸化が行われないようにＡｒ等の不活性ガス雰囲気にすると共に、熱処理時に発生するＣＯやＣＯ2を引き抜けるように雰囲気圧力を６．６５×１０4Ｐａ（５００ｍＴｏｒｒ）以下の減圧状態としている。
【０１０６】
このような熱処理により、図１１（ｄ）に示すように、表面チャネル層５の表面で終端しているＣと表面チャネル層５の上に形成されたゲート酸化膜７中のＳｉＯ2とをＳｉＣ化させることができ、ゲート酸化膜７と表面チャネル層５との界面が残留炭素をほぼ含まないＳｉＯ2／ＳｉＣ清浄界面となる。
【０１０７】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１０８】
以上説明したように、本実施形態では、Ｃ終端とした表面チャネル層５の表面にＬＴＯ膜をデポジションしたのち、高温熱処理を行うことで表面チャネル層５とＬＴＯ膜の界面をＳｉＯ2／ＳｉＣ清浄界面とし、このような構造とされたＬＴＯ膜をゲート酸化膜７として用いるようにしている。このため、ゲート酸化膜７と表面チャネル層５との界面が残留炭素をほぼ含まない状態となるようにすることができ、さらに高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることができる。
【０１０９】
なお、本実施形態においても、第２実施形態に示すように、表面チャネル層５の表面にＳｉＯｘ膜や窒化膜からなる保護膜を形成するようにすることで、表面チャネル層５の表面に不純物が付着することを防止することができ、第２実施形態と同様の効果を得ることができる。
【０１１０】
（第８実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１２に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。続いて、図１２（ａ）、（ｂ）では、第７実施形態と同様の方法により、表面チャネル層５の表面をＣ終端の清浄面とされた１×１構造、３1/2×３1/2構造もしくは６×６構造等にする。
【０１１１】
続いて、図１２（ｃ）に示すように、表面チャネル層５の表面で終端したＣ層を除去する。具体的には、水素処理（水素によるエッチング）により、Ｃ層を除去する。このように、表面チャネル層５の表面で終端したＣ層を除去することにより、表面チャネル層５の表面が清浄面となる。
【０１１２】
そして、図１２（ｄ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。
【０１１３】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１４】
以上説明したように、表面チャネル層５の表面で終端したＣ層を除去しておくことで、表面チャネル層５の表面を清浄面とし、その清浄面の上にゲート酸化膜７を形成することで、ゲート酸化膜７と表面チャネル層５との界面をＳｉＯ2／ＳｉＣ清浄界面とすることができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１１５】
なお、ここでは表面チャネル層５の表面にゲート酸化膜７をデポジションしているが、表面チャネル層５の表面を熱酸化することでゲート酸化膜７を形成しても、上記と同様の効果を得ることができる。
【０１１６】
（第９実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１３に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。続いて、図１３（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＣ終端の清浄面とされた１×１構造、３1/2×３1/2構造もしくは６×６構造等にする。
【０１１７】
続いて、図１３（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。そして、熱処理を施すことで、表面チャネル層５の表面に存在するダングリングボンドを除去する。例えば、水素雰囲気内での熱処理を施し、ダングリングボンドを水素終端とさせることで除去する。このように、表面チャネル層５の表面におけるダングリングボンドを除去することにより、ゲート酸化膜７と表面チャネル層５との界面をＳｉＯ2／ＳｉＣ清浄界面とすることができる。
【０１１８】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１９】
以上説明したように、表面チャネル層５の表面のダングリングボンドを除去しておくことで、表面チャネル層５の表面を清浄面とし、その清浄面の上にゲート酸化膜７を形成することで、ゲート酸化膜７と表面チャネル層５との界面をＳｉＯ2／ＳｉＣ清浄界面とすることができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１２０】
なお、本実施形態では、ダングリングボンド除去のための水素処理をゲート酸化膜７の形成後に行うようにしたが、形成前、形成途中に行うようにしても、上記と同様の効果を得ることができる。
【０１２１】
（第１０実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１４に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図１４（ａ）、（ｂ）では、第３実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【０１２２】
続いて、超高真空チャンバー内を５００〜１０００℃、好ましくは１０００℃としたまま、雰囲気圧力を１×１０-2Ｐａ（１×１０14Ｔｏｒｒ）とし、超高真空チャンバー内に酸素ガスを供給する。このとき、表面チャネル層５への酸素の暴露量が１０〜１０2Ｐａ・ｓ程度、好ましくは１０Ｐａ・ｓとなるように酸素を吸着させる。なお、このとき超高真空チャンバー内の温度が低温になると表面チャネル層５の表面上にシリコン酸化膜（図中点線で示す）が形成されてしまう可能性があるため、これが形成されないように上記温度設定としている。
【０１２３】
これにより、図１４（ｃ）に示すように、３×３構造等を構成しているＳｉや表面チャネル層５中のＳｉ及びＣが酸素ガス中のＯ（酸素）と反応し、ＳｉＯ、ＣＯ、ＣＯ2となって除去され、Ｓｉ及びＣ原子のみが周期的に並んだ１×１構造となる。このようにすることで、表面チャネル層５の表面は、図１４（ｄ）に示すような大気中のＣ等で汚染されていない清浄面となる。
【０１２４】
続いて、図１４（ｅ）に示すように、表面チャネル層５の表面を熱酸化することでゲート酸化膜７を形成する。このとき、表面チャネル層５の表面が上述したような清浄面となっていることから、表面チャネル層５の表面における残留炭素がほとんど無い状態で熱酸化が行われることになる。従って、表面チャネル層５の表面のＣが核となって増加する残留炭素の量を、その核となるＣを少なくすることによって低減することが可能となる。なお、熱温度は少なくとも１０００℃以上であれば良いが、ゲート酸化膜７のクリストバル化を防止するために、上限を１４００℃とするのが好ましい。
【０１２５】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１２６】
以上説明したように、表面チャネル層５の表面をＳｉで終端させたのち、Ｓｉ終端のＳｉや表面チャネル層５中のＳｉやＣを酸素ガス中のＯと反応させることで、表面チャネル層５の表面を清浄面とすることができる。そして、このような清浄面となった表面チャネル層５の表面を熱酸化することで、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１２７】
なお、表面チャネル層５とゲート酸化膜７の界面に残留炭素が発生したり、ダングリングボンドが発生しないように、熱酸化前、熱酸化途中もしくは熱酸化後に、第４実施形態で示したような方法によるＨターミネーションとしても良い。
【０１２８】
また、ここでは表面チャネル層５の表面を熱酸化することによってゲート酸化膜７を形成しているが、表面チャネル層５の表面にＳｉＯ2をデポジションすることでゲート酸化膜７を形成しても、上記と同様の効果を得ることができる。
【０１２９】
（第１１実施形態）
上記第１実施形態ではプレーナ型の縦型パワーＭＯＳＦＥＴに本発明を適用した場合を示したが、本実施形態では、溝ゲート型の縦型パワーＭＯＳＦＥＴに本発明を適用する場合を示す。
【０１３０】
図１５に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯＳＦＥＴには、例えばｎ+型半導体基板４１上にｎ-型エピ層４２とｐ型ベース層４３とが積層された基板４４が用いられる。
【０１３１】
ｐ型ベース層４３の表層部にはｎ+型ソース領域４５が形成され、基板４４の表面からｎ+型ソース領域４５およびｐ型ベース層４３を貫通するように溝４７が形成されている。この溝４７の側面４７ａには、表面チャネル層４８が形成され、表面チャネル層４８の表面及び溝４７の底面４７ｂを含む溝４７の内壁には、ゲート酸化膜４９を介してゲート電極５０が形成されている。
【０１３２】
ゲート電極５０上には、ソース領域４５及びｐ型ベース層４３に接続されるソース電極５２が層間絶縁膜５１を介して形成されている。そして、基板４４の裏面側にドレイン電極５３が備えられ、図１５に示す溝ゲート型のＭＯＳＦＥＴが構成されている。
【０１３３】
このような構成を有する溝ゲート型のＭＯＳＦＥＴのゲート酸化膜４９と表面チャネル層４８に関しても、第１〜第１０実施形態と同様の方法を適用することにより、上記各実施形態と同様の効果を得ることができる。
【０１３４】
（第１２実施形態）
本実施形態では、ラテラルＭＯＳＦＥＴに本発明を適用した場合を示す。図１６にラテラルＭＯＳＦＥＴを示す。ラテラルＭＯＳＦＥＴの基板としてｐ型半導体基板１０１が用いられている。この基板１０１の所定領域には、イオン注入等によって表面チャネル層１０２が形成されており、この表面チャネル層１０２の両側にはソース層１０３、ドレイン層１０４が形成されている。また、表面チャネル層１０２上にはゲート酸化膜１０５を介してゲート電極１０６が備えられている。
【０１３５】
このように構成されたラテラルＭＯＳＦＥＴのゲート酸化膜１０５と表面チャネル層１０２に関しても、第１〜第１０実施形態と同様の方法を適用することにより、上記各実施形態と同様の効果を得ることができる。
【０１３６】
（他の実施形態）
上記各実施形態では、ＭＯＳＦＥＴのゲート絶縁膜に本発明を適用する場合を述べているが、フィールドプレートや層間絶縁膜として使用される絶縁膜とＳｉＣとの界面において上記実施形態を適用しても良い。
【０１３７】
また、上記各実施形態において、表面チャネル層５の表面やＳｉ層３１を熱酸化することによってゲート酸化膜７を形成する場合、熱酸化の方法としては、第３実施形態で示したように、酸素ガス、オゾン、ラジカルのいずれを用いても良い。また、上記各実施形態において、表面チャネル層５の表面にゲート酸化膜７形成したり、Ｓｉ層３１の表面にＳｉＯ2膜３２を形成する場合、それらをＬＰＳＶＤ、ＴＥＯＳ、スピンコートによって形成することが可能である。
【０１３８】
また、上記各実施形態では、ｎ型チャネルタイプのＳｉＣ半導体装置を例に挙げて説明しているが、勿論、各構成要素の導電型を逆にしたｐ型チャネルタイプのものについても本発明を適用することができる。
【０１３９】
なお、上記各実施形態では、ｎ-型層を表面チャネル層５、４８、１０２とするｎチャネルタイプのＭＯＳＦＥＴに本発明を適用した場合について説明したが、もちろん各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに適用することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示す図である。
【図３】図２に続くＳｉＣ半導体装置の製造工程を示す図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示す図である。
【図５】本発明の第２実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図６】Ｓｉ終端の場合の３1/2×３1/2構造を示した図である。
【図７】本発明の第３実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図８】本発明の第４実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図９】本発明の第５実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１０】本発明の第６実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１１】本発明の第７実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１２】本発明の第８実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１３】本発明の第９実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１４】本発明の第１０実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１５】本発明の第１１実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。
【図１６】本発明の第１２実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領域、４…ｎ+型ソース領域、５…表面チャネル層、７…ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）からなる半導体装置の製造方法に関するもので、例えば、ＳｉＣからなるＭＯＳＦＥＴ等に用いて好適である。
【０００２】
【従来の技術および発明が解決しようとする課題】
ＳｉＣの上に形成した酸化膜をゲート酸化膜として用いる場合、特に４Ｈ−ＳｉＣにおいては、界面準位密度が極めて高く、チャネル移動度を低下させている原因の一つとなっていた。この界面準位密度の増加は、ゲート酸化膜とＳｉＣとから形成されるＳｉＯ2／ＳｉＣ界面に残留している炭素等の不純物が起因して発生していると予測される。すなわち、ゲート酸化膜をＳｉＣの熱酸化によって形成する場合、酸化反応の過程でＳｉＯ2／ＳｉＣ界面に炭素が残留し、ゲート酸化膜を蒸着する場合、ＳｉＣをＨＦ処理した後に大気に開放すると大気中の炭素等の不純物が表面に付着するため、その表面にＳｉＯ2を蒸着するとＳｉＯ2／ＳｉＣ界面に不純物が残留する。このような不純物のために、界面準位密度が増加していると考えられる。
【０００３】
これに基づき、本発明者らは、先に、特願２００１−１７２６３号において、高温熱酸化法を用いることにより、ＳｉＣとゲート酸化膜とによるＳｉＯ2／ＳｉＣ界面に残留している炭素を低減し、界面準位密度を低減することを提案している。
【０００４】
しかしながら、この方法によっても残留炭素を完全に除去することが困難であり、十分に界面準位密度を低減することができなかった。
【０００５】
本発明は上記点に鑑みて、ＳｉＣとゲート酸化膜との界面における残留炭素を除去し、界面準位密度を低減させ、チャネル移動度を向上させることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ＳｉＣ層の表面をＳｉ終端された清浄面とする工程と、清浄面とされたＳｉＣ層の表面に酸化膜を形成したのち、８００℃以上かつ１０００℃以下での熱処理を施し、ＳｉＣ層の表面で終端しているＳｉと酸化膜中のＳｉＯ2とを電気的に活性化させることで、酸化膜とＳｉＣ層との界面をＳｉＯ2／ＳｉＣ清浄界面とする工程とを有することを特徴としている。
【００１０】
このように、ＳｉＣ層の表面で終端したＳｉと酸化膜中のＳｉＯ2とを結合させることで、これらを電気的に活性化させることができる。このような構成も、ＳｉＣを酸化させることによって発生する残留炭素が生成されないため、酸化膜とＳｉＣ層との界面における残留炭素を低減することができる。
【００１１】
請求項２に示すように、熱処理温度としては１０００℃が好ましい。また、請求項３に示すように、熱処理雰囲気としては不活性ガス雰囲気とすることができる。
【００３４】
請求項４に記載の発明では、ＳｉＣ層の表面をＳｉ終端された清浄面とする工程と、ＳｉＣ層の表面で終端しているＳｉやＳｉＣ層中のＳｉ及びＣを酸素を含むガスと反応させると共に、この反応による生成物を除去することにより、ＳｉＣ層の表面をＳｉＣを構成するＳｉ及びＣ原子のみが周期的に並んだ１×１構造とする工程と、表面が１×１構造とされたＳｉＣ層の表面に酸化膜を成膜する工程とを含み、ＳｉＣ層の表面にデポジションによって酸化膜を成膜することを特徴としている。
【００３５】
このように、ＳｉＣ層の表面をＳｉで終端させたのち、Ｓｉ終端のＳｉやＳｉＣ層中のＳｉやＣを酸素ガス中のＯと反応させることで、ＳｉＣ層の表面を清浄面とすることができる。そして、このような清浄面となったＳｉＣ層の表面に酸化膜をデポジションすることで、酸化膜とＳｉＣ層との界面の残留炭素を低減することができる。これにより、請求項１と同様の効果を得ることができる。
【００３６】
なお、ＳｉＣ層の表面をＳｉで終端していなくても、同様の効果を得ることができる。
【００４２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４３】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用して形成したｎチャネルタイプのプレーナ型ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。以下、図１に基づいて、縦型パワーＭＯＳＦＥＴの構成について説明する。
【００４４】
上面を主表面１ａとし、主表面１ａの反対面となる下面を裏面１ｂとした、ＳｉＣからなるｎ+型基板１が用いられている。このｎ+型基板１の主表面１ａ上には、ｎ+型基板１よりも低いドーパント濃度を有するＳｉＣからなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１の主表面１ａ及びｎ-型ドリフト層２の上面は、（０００１）面とされ、表面状態密度が低くなる面方位が選択されている。
【００４５】
ｎ-型ドリフト層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＢをドーパントとして形成されており、約１×１０17ｃｍ-3以上の濃度となっている。なお、ｐ型ベース領域３のうち部分的に接合深さが深くされた部分は、ディープベース領域３ａであり、縦型パワーＭＯＳＦＥＴのアバランシェ耐量向上のために備えられている。また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+型ソース領域４が形成されている。
【００４６】
さらに、ｎ+型ソース領域４とｎ-型ドリフト層２のうちのドリフト領域６とを繋ぐように、ｐ型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃもしくは１５Ｒのもので構成され、その表面がＳｉ終端の洗浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等のＳｉＣ面となっている。このｎ-型ＳｉＣ層５がデバイスの動作時にチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００４７】
なお、ここでいう３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造とは、それぞれ３倍周期構造、２・３1/2×２・１３1/2倍周期構造、３1/2倍周期構造、６倍周期構造のことを意味する。例えば、３×３構造の場合には、ＳｉＣの結晶構造の周期に対して、３周期毎にＳｉが配置されているようなものを示す。
【００４８】
表面チャネル層５は、Ｎ（窒素）をドーパントとして形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ-型ドリフト層２及びｐ型ベース領域３のドーパント濃度以下とされている。これにより、低オン抵抗化が図られている。
【００４９】
表面チャネル層５の上面およびｎ+型ソース領域４の上面にはゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはドープトポリシリコンからなるゲート電極８が形成されており、このゲート電極８を覆うようにＬＴＯ膜からなる絶縁膜９が形成されている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+型ソース領域４およびｐ型ベース領域３と接した状態となっている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、図１に示すプレーナ型ＭＯＳＦＥＴが構成されている。
【００５０】
このように構成されたプレーナ型ＭＯＳＦＥＴは、表面チャネル層５の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００５１】
そして、本実施形態における縦型パワーＭＯＳＦＥＴでは、後述する方法により、表面チャネル層５とゲート酸化膜７の界面における残留炭素が低減されている。このため、さらに高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることができる。
【００５２】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造方法について説明する。図２〜図４に、本実施形態の縦型パワーＭＯＳＦＥＴの製造工程を示し、これらの図に基づいて説明する。
【００５３】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃもしくは１５Ｒ−ＳｉＣからなるｎ+型基板１を用意する。このとき、ｎ+型基板１として、その厚さが４００μｍ、主表面１ａが（０００１）面のものを用いている。そして、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-型ドリフト層２をエピタキシャル成長させる。このようにすれば、ｎ-型ドリフト層２は下地の基板１と同様の結晶となり、４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣで構成される。
【００５４】
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+（若しくはアルミニウム）をイオン注入して、ｐ型ベース領域３を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2となるようにしている。
【００５５】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｎ-型ドリフト層２の表面部及びｐ型ベース領域３の表面部に、化学気相成長法（ＣＶＤ法）により表面チャネル層５をエピタキシャル成長させる。
【００５６】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にできる程度に、表面チャネル層５の厚み（膜厚）が設定されるようにする。すなわち、縦型パワーＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート電圧を印加していない状態の際に、表面チャネル層５に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要があるため、この条件を満たすような厚みで表面チャネル層５を形成する。このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電圧を印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００５７】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０15ｃｍ-2となるようにしている。
【００５８】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３上の表面チャネル層５を部分的にエッチングする。
【００５９】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２２をマスクにしてＢ+をイオン注入し、ディープベース領域３ａを形成する。これにより、ｐ型ベース領域３の一部が厚くなったものとなる。このディープベース領域３ａは、ｎ+型ソース領域４と重ならない部分に形成される。
【００６０】
〔図４（ａ）に示す工程〕
マスクとして用いたＬＴＯ膜２２を除去したのち、基板表面を洗浄する。続いて、ｎ+型基板１を超高真空チャンバー内に収容し、表面チャネル層５の表面がＳｉ終端の清浄面となるようにする。この工程について図５を参照して説明する。
【００６１】
図５は、本工程における表面チャネル層５の表面の様子を示したものである。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄したのち、図５（ａ）に示すように表面チャネル層５の表面にＳｉ層３０を約５ｎｍの厚さで蒸着等によって成膜する。そして、超高真空チャンバー内を５００〜１１００℃（好ましくは１０００℃）に高温化させる。これにより、図５（ｂ）に示すようにＳｉ層３０のうちの大部分のＳｉが蒸発する。このとき、高温化の際の温度プロファイルの設定条件等に応じて、表面チャネル層５の表面にＳｉが２〜３原子層残り、表面チャネル層５の表面がＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等となる。
【００６２】
なお、Ｓｉ終端の場合の３1/2×３1/2構造として、例えば図６（ａ）、（ｂ）に示すような２つの構造が挙げられる。図６（ａ）、（ｂ）のうちの紙面上方に結晶構造を横方向から見たときの詳細が示してあり、紙面下方に結晶構造を上方向から見たときの詳細が示してある。図６（ａ）の構造は、任意のＣ原子と結合された３つのＳｉそれぞれに結合するようにＳｉ原子が配置されたもので、図６（ｂ）の構造は、任意のＣ原子と結合された３つのＳｉそれぞれに１つづつＳｉ原子が結合され、その結合された３つのＳｉ原子が互いに結合された配置のものである。これら両方の構造共に本実施形態を適用することができる。
【００６３】
続いて、図５（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。なお、ここではデポジションによって行っているが、エピタキシャル成長によってゲート酸化膜７を形成しても良い。
【００６４】
その後、７００℃以上かつ９００℃以下、好ましくは８７５℃の熱酸化処理を行う。このとき、表面チャネル層５の表面で終端したＳｉのみが酸化するように、ドライＯ2雰囲気とする。なお、このときの熱酸化は、酸素ガス、オゾン、ラジカル（酸素にＵＶ照射を行って酸素を活性化させたもの）のいずれを用いてもよい。
【００６５】
このような熱酸化処理により、表面チャネル層５の表面で終端しているＳｉが酸化されてＳｉＯ2となり、図５（ｄ）に示すように、ゲート酸化膜７と表面チャネル層５との界面が残留炭素をほぼ含まないＳｉＯ2／ＳｉＣ清浄界面となる。
【００６６】
なお、熱酸化温度は少なくとも７００℃以上であればＳｉを酸化させられるが、表面チャネル層５中のＳｉＣが酸化してしまわないように、上限を９００℃としている。
【００６７】
その後、ゲート酸化膜７の上にＬＰＣＶＤによりドープトポリシリコン層を成膜する。このとき、成膜温度を６００℃としている。この後、ドープトポリシリコン層をパターニングしてゲート電極８を形成する。
【００６８】
〔図４（ｂ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成してゲート電極８及びゲート酸化膜７を覆う。このとき、成膜温度を４２５℃とし、成膜後に１０００℃のアニールを行うようにしている。
【００６９】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。このようにして、図１に示すプレーナ型ＭＯＳＦＥＴが完成する。
【００７０】
以上説明したように、表面チャネル層５の表面で終端したＳｉのみを酸化させるようにすれば、ＳｉＣを酸化させることによって発生する残留炭素が生成されないため、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減することができる。これにより、さらに高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることができる。
【００７１】
（第２実施形態）
上記第１実施形態において、図４（ａ）の工程で、表面チャネル層５の表面をＳｉ終端にしたのち、その後の工程に移行する前に、超高真空中で表面チャネル層５の表面にＳｉＯｘ膜や窒化膜を保護膜としてデポジションするようにしても良い。
【００７２】
図３（ｃ）の工程から図４（ａ）の工程に移行するに際し、違うチャンバーに代えて行う場合があるため、一旦、ｎ+型基板１を外部に取り出す可能性がある。このような場合、表面チャネル層５の表面に不純物が付着しかねないが、ＳｉＯｘ膜を形成しておくことにより不純物が付着することを保護することができる。これにより、不純物に起因する界面準位密度を低減することができる。
【００７３】
なお、窒化膜を保護膜として用いれば、表面チャネル層５の表面に形成されるＳｉＯ２膜と保護膜（窒化膜）とによるＯＮＯ膜をゲート酸化膜７の代りに用いることもできる。
【００７４】
（第３実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図７に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。この後、図７（ａ）、（ｂ）では、上記第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００７５】
続いて、図７（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。
【００７６】
その後、８００℃以上かつ１０００℃以下、好ましくは１０００℃の熱処理を行う。このとき、表面チャネル層５の表面での酸化が行われないようにＡｒ等の不活性ガス雰囲気とする。
【００７７】
このような熱処理により、図７（ｄ）に示すように表面チャネル層５の表面で終端しているＳｉとゲート酸化膜７中のＳｉＯ2とを結合させることができ、電気的に活性化させ、ＭＯＳ動作可能とすることができる。
【００７８】
なお、熱処理温度は少なくとも８００℃以上であれば良いが、熱的に表面チャネル層５の表面で終端したＳｉとゲート酸化膜７中のＳｉＯ2とが結合する温度となるように温度範囲を設定している。
【００７９】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００８０】
以上説明したように、表面チャネル層５の表面で終端したＳｉとゲート酸化膜７中のＳｉＯ2とを結合させることで、これらを電気的に活性化させ、ＭＯＳ動作可能とすることができる。このような構成も、ＳｉＣを酸化させることによって発生する残留炭素が生成されないため、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減することができ、第１実施形態と同様の効果を得ることができる。
【００８１】
なお、本実施形態においても、第２実施形態に示すように、表面チャネル層５の表面にＳｉＯｘ膜を形成するようにすることで、表面チャネル層５の表面に不純物が付着することを防止することができ、第２実施形態と同様の効果を得ることができる。
【００８２】
また、ＳｉＯｘ膜を形成する代りに、図４（ａ）の工程で、表面チャネル層５の表面をＳｉ終端にしたのち、その後の工程に移行する前に、表面チャネル層５のＳｉ終端面にＨ2を照射したりＨを供給することでＨ終端面を形成するようにしても良い。このようにしても、表面チャネル層５の表面に不純物が付着することを防止することができると共に、Ｈターミネーションとすることで、ダングリングボンドを無くして界面準位密度を減らすことができる。
【００８３】
参考として、真空チャンバー内で３×３構造を形成し、その上にＳｉＯ2膜を堆積して電気特性（Ｃ−Ｖ特性）を実験により測定した。具体的な試料作成方法は以下のように行った。
【００８４】
まず、Ｓｉflux中において約１０００℃で加熱することで、一旦、ＳｉＣ表面に３1/2×３1/2構造を形成しておき、その後、Ｓｉflux中において約９００℃で加熱することにより３×３構造を得た。このようにすることで、ＳｉＣ表面にシリコンドロップレットが残ることを防止することが可能となる。なお、ここでは３1/2×３1/2構造を形成したのちに３×３構造を形成したが、約１１００℃程度まで加熱して６・３1/2×６・３1/2構造とした後に例えば約９００℃程度とすることで３×３構造としても良い。
【００８５】
その後、試料を真空チャンバーから取り出したときに、試料表面の３×３構造が大気に触れることによって変質してしまわないように、試料を取り出す前に３×３構造上にＳｉＯｘ膜からなる保護膜を形成した。例えば、保護膜として、酸素ガスとＳｉfluxを同時に供給することで数ｎｍの酸化珪素膜を形成した。
【００８６】
次に、試料を真空チャンバーから取り出し、別のチャンバーでＳｉＣ表面上にＳｉＯ2膜を堆積させた。例えば、ＬＰＣＶＤにより５ｎｍ／ｍｉｎ以下の堆積レートでＳｉＯ2膜を約８０ｎｍ堆積させた。その後、ＳｉＯ2膜とＳｉＣ基板との電気的接合を得るため、８７５℃で３０分間加熱した。そして、この加熱を酸素ガス雰囲気と窒素ガス雰囲気いずれの場合も行ったところ、どちらの条件においても良好な電気特性を得ることができた。
【００８７】
このように、本実施形態に示す方法を適用することにより、高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることが可能になるといえる。なお、ここでは真空チャンバーから取り出した後にＳｉＯ2膜を堆積させる場合について説明したが、真空チャンバーから取り出さずに真空チャンバー内でＳｉＯ2を堆積させるようにしても良い。この場合、保護膜を形成せずに、ＳｉＣ表面上にＳｉＯ2膜を堆積させるようにしても良い。
【００８８】
（第４実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図８に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図８（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００８９】
続いて、図８（ｃ）に示すように、表面チャネル層５の表面に残ったＳｉ等をＯ2、Ｈ2Ｏ、Ｏ3もしくは酸素ラジカルのいずれかによる酸化プロセスを用いて熱酸化することでゲート酸化膜７を形成する。このとき、熱酸化の温度を１０００〜１４００℃としている。このようにすれば、表面チャネル層５の表面におけるＣの露出量が少ない状態で熱酸化が行われることになる。従って、表面チャネル層５の表面のＣが核となって増加する残留炭素の量を、その核となるＣを少なくすることによって低減することが可能となる。なお、熱温度は少なくとも１０００℃以上であれば良いが、ゲート酸化膜７のクリストバル化を防止するために、上限を１４００℃としている。
【００９０】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００９１】
以上説明したように、表面チャネル層５の表面をＳｉで終端させた状態で、つまり表面チャネル層５の表面におけるＣの露出量を少なくした状態で熱酸化を行い、表面チャネル層５の表面にゲート酸化膜７を形成すれば、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【００９２】
なお、本実施形態においても、第２実施形態に示すように、表面チャネル層５の表面にＳｉＯｘ膜や窒化膜からなる保護膜を形成するようにすることで、表面チャネル層５の表面に不純物が付着することを防止することができ、第２実施形態と同様の効果を得ることができる。
【００９３】
また、ＳｉＯｘ膜を形成する代りに、図４（ａ）の工程で、ＬＴＯ膜２２を除去したのち、その後の工程に移行する前に、表面チャネル層５のＳｉ終端面にＨ2を照射したりＨを供給することでＨ終端面を形成するようにしても良い。このようにしても、表面チャネル層５の表面に不純物が付着することを防止することができると共に、Ｈターミネーションとすることで、ダングリングボンドを無くして界面準位密度を減らすことができる。
【００９４】
（第５実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図９に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図９（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００９５】
続いて、図９（ｃ）に示すように、表面チャネル層５の表面にＳｉ層３１をエピタキシャル成長させる。その後、図９（ｄ）に示すように、Ｓｉ層３１をドライ雰囲気にて熱酸化することでゲート酸化膜７を形成する。このとき、熱酸化の温度を７００〜９００℃とすることで、Ｓｉ層３１のみが熱酸化され、表面チャネル層５中のＳｉＣは熱酸化されないようにしている。このようにすれば、表面チャネル層５の表面におけるＳｉＣが熱酸化されることによる残留炭素の発生を抑制することができる。なお、熱酸化温度は少なくとも７００℃以上であればＳｉを酸化させられるが、表面チャネル層５中のＳｉＣが酸化してしまわないように、上限を９００℃としている。
【００９６】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００９７】
以上説明したように、表面チャネル層５の表面をＳｉで終端させると共に、表面チャネル層５の表面にＳｉ層３１を成膜し、このＳｉ層３１のみを熱酸化することで、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【００９８】
（第６実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１０に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図１０（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【００９９】
続いて、図１０（ｃ）では、表面チャネル層５の表面にＳｉ層３１をエピタキシャル成長させる。次いで、Ｓｉ層３１の表面にＳｉＯ2膜３２をデポジションしたのち、熱処理を施し、Ｓｉ層３１をドライ雰囲気にて熱酸化する。これにより、図１０（ｄ）に示すように、Ｓｉ層３１で形成された酸化層とＳｉＯ2膜３２とによりゲート酸化膜７が形成される。このとき、熱処理の温度を７００〜９００℃とすることで、Ｓｉ層３１のみが熱酸化され、表面チャネル層５中のＳｉＣは熱酸化されないようにしている。このようにすれば、表面チャネル層５の表面におけるＳｉＣが熱酸化されることによる残留炭素の発生を抑制することができる。なお、熱酸化温度は少なくとも７００℃以上であればＳｉを酸化させられるが、表面チャネル層５中のＳｉＣが酸化してしまわないように、上限を９００℃としている。
【０１００】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１０１】
以上説明したように、表面チャネル層５の表面をＳｉで終端させると共に、表面チャネル層５の表面にＳｉ層３１を成膜し、このＳｉ層３１のみを熱酸化することで、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１０２】
なお、ここでは図１０（ｃ）に示す工程において、熱処理温度を上記温度とすることにより、Ｓｉ層３１が熱酸化されて酸化層となるようにしているが、Ｓｉ層３１をＳｉＣ化させるようにすることも可能である。
【０１０３】
（第７実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１１に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図１１（ａ）に示すように、表面チャネル層５の表面にＳｉ層３０を約５ｎｍの厚さで蒸着等によって成膜する。そして、超高真空チャンバー内を５００〜１１００℃（好ましくは１０００℃）に高温化させる。これにより、図１１（ｂ）に示すようにＳｉ層３０のうちの大部分のＳｉが蒸発し、高温化の際の温度プロファイルの設定条件等を第１実施形態と異ならせるようにすれば、表面チャネル層５の表面がＣ終端の清浄面とされた１×１構造（１倍周期構造）、３1/2×３1/2構造もしくは６×６構造等となる。
【０１０４】
続いて、図１１（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにすることで、信頼性の高い良質なゲート酸化膜７が形成されるようにしている。なお、このときのゲート酸化膜７の形成方法としては、ＴＥＯＳを緻密にデポジションする方法であっても良いし、スピンコートによって酸化膜を形成する方法であっても良い。
【０１０５】
その後、１２００℃以上かつ１４００℃以下、好ましくは１２５０℃の熱処理を行う。この熱処理温度は少なくとも１２００℃以上であれば良いが、酸化珪素の結晶化によるクリストバル化を抑制するために、上限を１４００℃としている。また、このとき、表面チャネル層５の表面での酸化が行われないようにＡｒ等の不活性ガス雰囲気にすると共に、熱処理時に発生するＣＯやＣＯ2を引き抜けるように雰囲気圧力を６．６５×１０4Ｐａ（５００ｍＴｏｒｒ）以下の減圧状態としている。
【０１０６】
このような熱処理により、図１１（ｄ）に示すように、表面チャネル層５の表面で終端しているＣと表面チャネル層５の上に形成されたゲート酸化膜７中のＳｉＯ2とをＳｉＣ化させることができ、ゲート酸化膜７と表面チャネル層５との界面が残留炭素をほぼ含まないＳｉＯ2／ＳｉＣ清浄界面となる。
【０１０７】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１０８】
以上説明したように、本実施形態では、Ｃ終端とした表面チャネル層５の表面にＬＴＯ膜をデポジションしたのち、高温熱処理を行うことで表面チャネル層５とＬＴＯ膜の界面をＳｉＯ2／ＳｉＣ清浄界面とし、このような構造とされたＬＴＯ膜をゲート酸化膜７として用いるようにしている。このため、ゲート酸化膜７と表面チャネル層５との界面が残留炭素をほぼ含まない状態となるようにすることができ、さらに高いチャネル移動度を実現できると共に、オン抵抗のさらなる低減を図ることができる。
【０１０９】
なお、本実施形態においても、第２実施形態に示すように、表面チャネル層５の表面にＳｉＯｘ膜や窒化膜からなる保護膜を形成するようにすることで、表面チャネル層５の表面に不純物が付着することを防止することができ、第２実施形態と同様の効果を得ることができる。
【０１１０】
（第８実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１２に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。続いて、図１２（ａ）、（ｂ）では、第７実施形態と同様の方法により、表面チャネル層５の表面をＣ終端の清浄面とされた１×１構造、３1/2×３1/2構造もしくは６×６構造等にする。
【０１１１】
続いて、図１２（ｃ）に示すように、表面チャネル層５の表面で終端したＣ層を除去する。具体的には、水素処理（水素によるエッチング）により、Ｃ層を除去する。このように、表面チャネル層５の表面で終端したＣ層を除去することにより、表面チャネル層５の表面が清浄面となる。
【０１１２】
そして、図１２（ｄ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。
【０１１３】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１４】
以上説明したように、表面チャネル層５の表面で終端したＣ層を除去しておくことで、表面チャネル層５の表面を清浄面とし、その清浄面の上にゲート酸化膜７を形成することで、ゲート酸化膜７と表面チャネル層５との界面をＳｉＯ2／ＳｉＣ清浄界面とすることができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１１５】
なお、ここでは表面チャネル層５の表面にゲート酸化膜７をデポジションしているが、表面チャネル層５の表面を熱酸化することでゲート酸化膜７を形成しても、上記と同様の効果を得ることができる。
【０１１６】
（第９実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１３に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。続いて、図１３（ａ）、（ｂ）では、第１実施形態と同様の方法により、表面チャネル層５の表面をＣ終端の清浄面とされた１×１構造、３1/2×３1/2構造もしくは６×６構造等にする。
【０１１７】
続いて、図１３（ｃ）に示すように、表面チャネル層５の表面にＬＴＯ膜からなるゲート酸化膜７をデポジションする。例えば、ＬＰＣＶＤ法で酸化膜を堆積させ、その堆積レートが５ｎｍ／ｍｉｎ以下となるようにし、信頼性の高い良質な酸化膜が形成されるようにしている。そして、熱処理を施すことで、表面チャネル層５の表面に存在するダングリングボンドを除去する。例えば、水素雰囲気内での熱処理を施し、ダングリングボンドを水素終端とさせることで除去する。このように、表面チャネル層５の表面におけるダングリングボンドを除去することにより、ゲート酸化膜７と表面チャネル層５との界面をＳｉＯ2／ＳｉＣ清浄界面とすることができる。
【０１１８】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１９】
以上説明したように、表面チャネル層５の表面のダングリングボンドを除去しておくことで、表面チャネル層５の表面を清浄面とし、その清浄面の上にゲート酸化膜７を形成することで、ゲート酸化膜７と表面チャネル層５との界面をＳｉＯ2／ＳｉＣ清浄界面とすることができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１２０】
なお、本実施形態では、ダングリングボンド除去のための水素処理をゲート酸化膜７の形成後に行うようにしたが、形成前、形成途中に行うようにしても、上記と同様の効果を得ることができる。
【０１２１】
（第１０実施形態）
本実施形態も、第１実施形態の図４（ａ）の工程を変更することで、ゲート酸化膜７と表面チャネル層５との界面における残留炭素を低減する。このときの変更した工程中の表面チャネル層５の表面の様子を図１４に示す。まず、ＬＴＯ膜２２を除去した後、基板表面を洗浄する。次に、図１４（ａ）、（ｂ）では、第３実施形態と同様の方法により、表面チャネル層５の表面をＳｉ終端の清浄面とされた３×３構造、２・３1/2×２・１３1/2構造、３1/2×３1/2構造もしくは６×６構造等にする。
【０１２２】
続いて、超高真空チャンバー内を５００〜１０００℃、好ましくは１０００℃としたまま、雰囲気圧力を１×１０-2Ｐａ（１×１０14Ｔｏｒｒ）とし、超高真空チャンバー内に酸素ガスを供給する。このとき、表面チャネル層５への酸素の暴露量が１０〜１０2Ｐａ・ｓ程度、好ましくは１０Ｐａ・ｓとなるように酸素を吸着させる。なお、このとき超高真空チャンバー内の温度が低温になると表面チャネル層５の表面上にシリコン酸化膜（図中点線で示す）が形成されてしまう可能性があるため、これが形成されないように上記温度設定としている。
【０１２３】
これにより、図１４（ｃ）に示すように、３×３構造等を構成しているＳｉや表面チャネル層５中のＳｉ及びＣが酸素ガス中のＯ（酸素）と反応し、ＳｉＯ、ＣＯ、ＣＯ2となって除去され、Ｓｉ及びＣ原子のみが周期的に並んだ１×１構造となる。このようにすることで、表面チャネル層５の表面は、図１４（ｄ）に示すような大気中のＣ等で汚染されていない清浄面となる。
【０１２４】
続いて、図１４（ｅ）に示すように、表面チャネル層５の表面を熱酸化することでゲート酸化膜７を形成する。このとき、表面チャネル層５の表面が上述したような清浄面となっていることから、表面チャネル層５の表面における残留炭素がほとんど無い状態で熱酸化が行われることになる。従って、表面チャネル層５の表面のＣが核となって増加する残留炭素の量を、その核となるＣを少なくすることによって低減することが可能となる。なお、熱温度は少なくとも１０００℃以上であれば良いが、ゲート酸化膜７のクリストバル化を防止するために、上限を１４００℃とするのが好ましい。
【０１２５】
その後、ゲート酸化膜７の上にゲート電極８を形成したのち、第１実施形態に示す図４（ｂ）以降の工程を行うことで、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１２６】
以上説明したように、表面チャネル層５の表面をＳｉで終端させたのち、Ｓｉ終端のＳｉや表面チャネル層５中のＳｉやＣを酸素ガス中のＯと反応させることで、表面チャネル層５の表面を清浄面とすることができる。そして、このような清浄面となった表面チャネル層５の表面を熱酸化することで、ゲート酸化膜７と表面チャネル層５との界面の残留炭素を低減することができる。これにより、第１実施形態と同様の効果を得ることができる。
【０１２７】
なお、表面チャネル層５とゲート酸化膜７の界面に残留炭素が発生したり、ダングリングボンドが発生しないように、熱酸化前、熱酸化途中もしくは熱酸化後に、第４実施形態で示したような方法によるＨターミネーションとしても良い。
【０１２８】
また、ここでは表面チャネル層５の表面を熱酸化することによってゲート酸化膜７を形成しているが、表面チャネル層５の表面にＳｉＯ2をデポジションすることでゲート酸化膜７を形成しても、上記と同様の効果を得ることができる。
【０１２９】
（第１１実施形態）
上記第１実施形態ではプレーナ型の縦型パワーＭＯＳＦＥＴに本発明を適用した場合を示したが、本実施形態では、溝ゲート型の縦型パワーＭＯＳＦＥＴに本発明を適用する場合を示す。
【０１３０】
図１５に溝ゲート型のＭＯＳＦＥＴを示す。溝ゲート型のＭＯＳＦＥＴには、例えばｎ+型半導体基板４１上にｎ-型エピ層４２とｐ型ベース層４３とが積層された基板４４が用いられる。
【０１３１】
ｐ型ベース層４３の表層部にはｎ+型ソース領域４５が形成され、基板４４の表面からｎ+型ソース領域４５およびｐ型ベース層４３を貫通するように溝４７が形成されている。この溝４７の側面４７ａには、表面チャネル層４８が形成され、表面チャネル層４８の表面及び溝４７の底面４７ｂを含む溝４７の内壁には、ゲート酸化膜４９を介してゲート電極５０が形成されている。
【０１３２】
ゲート電極５０上には、ソース領域４５及びｐ型ベース層４３に接続されるソース電極５２が層間絶縁膜５１を介して形成されている。そして、基板４４の裏面側にドレイン電極５３が備えられ、図１５に示す溝ゲート型のＭＯＳＦＥＴが構成されている。
【０１３３】
このような構成を有する溝ゲート型のＭＯＳＦＥＴのゲート酸化膜４９と表面チャネル層４８に関しても、第１〜第１０実施形態と同様の方法を適用することにより、上記各実施形態と同様の効果を得ることができる。
【０１３４】
（第１２実施形態）
本実施形態では、ラテラルＭＯＳＦＥＴに本発明を適用した場合を示す。図１６にラテラルＭＯＳＦＥＴを示す。ラテラルＭＯＳＦＥＴの基板としてｐ型半導体基板１０１が用いられている。この基板１０１の所定領域には、イオン注入等によって表面チャネル層１０２が形成されており、この表面チャネル層１０２の両側にはソース層１０３、ドレイン層１０４が形成されている。また、表面チャネル層１０２上にはゲート酸化膜１０５を介してゲート電極１０６が備えられている。
【０１３５】
このように構成されたラテラルＭＯＳＦＥＴのゲート酸化膜１０５と表面チャネル層１０２に関しても、第１〜第１０実施形態と同様の方法を適用することにより、上記各実施形態と同様の効果を得ることができる。
【０１３６】
（他の実施形態）
上記各実施形態では、ＭＯＳＦＥＴのゲート絶縁膜に本発明を適用する場合を述べているが、フィールドプレートや層間絶縁膜として使用される絶縁膜とＳｉＣとの界面において上記実施形態を適用しても良い。
【０１３７】
また、上記各実施形態において、表面チャネル層５の表面やＳｉ層３１を熱酸化することによってゲート酸化膜７を形成する場合、熱酸化の方法としては、第３実施形態で示したように、酸素ガス、オゾン、ラジカルのいずれを用いても良い。また、上記各実施形態において、表面チャネル層５の表面にゲート酸化膜７形成したり、Ｓｉ層３１の表面にＳｉＯ2膜３２を形成する場合、それらをＬＰＳＶＤ、ＴＥＯＳ、スピンコートによって形成することが可能である。
【０１３８】
また、上記各実施形態では、ｎ型チャネルタイプのＳｉＣ半導体装置を例に挙げて説明しているが、勿論、各構成要素の導電型を逆にしたｐ型チャネルタイプのものについても本発明を適用することができる。
【０１３９】
なお、上記各実施形態では、ｎ-型層を表面チャネル層５、４８、１０２とするｎチャネルタイプのＭＯＳＦＥＴに本発明を適用した場合について説明したが、もちろん各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに適用することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示す図である。
【図３】図２に続くＳｉＣ半導体装置の製造工程を示す図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示す図である。
【図５】本発明の第２実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図６】Ｓｉ終端の場合の３1/2×３1/2構造を示した図である。
【図７】本発明の第３実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図８】本発明の第４実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図９】本発明の第５実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１０】本発明の第６実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１１】本発明の第７実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１２】本発明の第８実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１３】本発明の第９実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１４】本発明の第１０実施形態におけるＳｉＣ半導体装置の製造工程を示す図である。
【図１５】本発明の第１１実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。
【図１６】本発明の第１２実施形態におけるＳｉＣ半導体装置の断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領域、４…ｎ+型ソース領域、５…表面チャネル層、７…ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
Claims (5)
- 基板（１、４１、１０１）に備えられたＳｉＣ層（５、４８、１０２）の表面に酸化膜（７、４９、１０５）を成膜してなるＳｉＣ半導体装置の製造方法において、
前記ＳｉＣ層の表面をＳｉ終端された清浄面とする工程と、
前記清浄面とされたＳｉＣ層の表面に酸化膜を成膜したのち、８００℃以上かつ１０００℃以下での熱処理を施し、前記ＳｉＣ層の表面で終端しているＳｉと前記酸化膜中のＳｉＯ2とを電気的に活性化させる工程とを有することを特徴とするＳｉＣ半導体装置の製造方法。 - 前記熱処理温度を１０００℃とすることを特徴とする請求項１に記載のＳｉＣ半導体装置の製造方法。
- 前記熱処理雰囲気を不活性ガス雰囲気とすることを特徴とする請求項１又は２に記載のＳｉＣ半導体装置の製造方法。
- 前記酸化膜をＬＰＣＶＤにより、５ｎｍ／ｍｉｎ以下の堆積レートで形成することを特徴とする請求項１乃至３のいずれか１つに記載のＳｉＣ半導体装置の製造方法。
- 基板（１、４１、１０１）に備えられたＳｉＣ層（５、４８、１０２）の表面に酸化膜（７、４９、１０５）を成膜してなるＳｉＣ半導体装置の製造方法において、
前記ＳｉＣ層の表面をＳｉ終端された清浄面とする工程と、
前記ＳｉＣ層の表面で終端しているＳｉや前記ＳｉＣ層中のＳｉ及びＣを酸素を含むガスと反応させると共に、この反応による生成物を除去することにより、ＳｉＣ層の表面をＳｉＣを構成するＳｉ及びＣ原子のみが周期的に並んだ１×１構造とする工程と、
前記表面が１×１構造とされたＳｉＣ層の表面に前記酸化膜を成膜する工程とを含み、
前記酸化膜を成膜する工程では、前記ＳｉＣ層の表面にデポジションによって前記酸化膜を成膜することを特徴とするＳｉＣ半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001317022A JP4029595B2 (ja) | 2001-10-15 | 2001-10-15 | ＳｉＣ半導体装置の製造方法 |
| US10/267,867 US6841436B2 (en) | 2001-10-15 | 2002-10-10 | Method of fabricating SiC semiconductor device |
| US10/961,109 US20050064639A1 (en) | 2001-10-15 | 2004-10-12 | Method of fabricating SiC semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001317022A JP4029595B2 (ja) | 2001-10-15 | 2001-10-15 | ＳｉＣ半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003124208A JP2003124208A (ja) | 2003-04-25 |
| JP2003124208A5 JP2003124208A5 (ja) | 2004-12-24 |
| JP4029595B2 true JP4029595B2 (ja) | 2008-01-09 |
Family
ID=19134954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001317022A Expired - Fee Related JP4029595B2 (ja) | 2001-10-15 | 2001-10-15 | ＳｉＣ半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6841436B2 (ja) |
| JP (1) | JP4029595B2 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7756584B2 (en) * | 2000-07-13 | 2010-07-13 | Advanced Neuromodulation Systems, Inc. | Methods and apparatus for effectuating a lasting change in a neural-function of a patient |
| KR20050084685A (ko) * | 2002-11-25 | 2005-08-26 | 도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠 | 반도체장치 및 그 반도체장치를 이용한 전력변환기, 구동용인버터, 범용 인버터, 대전력 고주파 통신기기 |
| US6940110B2 (en) * | 2002-11-29 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | SiC-MISFET and method for fabricating the same |
| US7723242B2 (en) * | 2004-03-15 | 2010-05-25 | Sharp Laboratories Of America, Inc. | Enhanced thin-film oxidation process |
| US8133789B1 (en) | 2003-04-11 | 2012-03-13 | Purdue Research Foundation | Short-channel silicon carbide power mosfet |
| FR2871936B1 (fr) * | 2004-06-21 | 2006-10-06 | Commissariat Energie Atomique | Procede de metallisation de la surface prealablement passivee d'un materiau semi conducteur et materiau obtenu par ce procede |
| US7723155B2 (en) * | 2004-06-30 | 2010-05-25 | Xycarb Ceramics B.V. | Method for the treatment of a surface of a metal-carbide substrate for use in semiconductor manufacturing processes as well as such a metal-carbide substrate |
| WO2007003576A1 (fr) * | 2005-06-30 | 2007-01-11 | Commissariat A L'energie Atomique | Nanostructures a resistance differentielle negative et leur procede de fabrication |
| FR2888399B1 (fr) * | 2005-07-05 | 2008-03-14 | Commissariat Energie Atomique | Substrat, notamment en carbure de silicium, recouvert par une couche mince de nitrure de silicium stoechiometrique, pour la fabrication de composants electroniques, et procede d'obtention d'une telle couche |
| JP5033316B2 (ja) * | 2005-07-05 | 2012-09-26 | 日産自動車株式会社 | 半導体装置の製造方法 |
| FR2888398B1 (fr) * | 2005-07-05 | 2007-12-21 | Commissariat Energie Atomique | Couche de silicium tres sensible a l'oxygene et procede d'obtention de cette couche |
| US7253481B2 (en) * | 2005-07-14 | 2007-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance MOS device with graded silicide |
| JP2007096263A (ja) * | 2005-08-31 | 2007-04-12 | Denso Corp | 炭化珪素半導体装置およびその製造方法。 |
| KR101245899B1 (ko) * | 2006-01-30 | 2013-03-20 | 스미토모덴키고교가부시키가이샤 | 탄화규소 반도체 장치의 제조 방법 |
| US8222649B2 (en) | 2006-02-07 | 2012-07-17 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
| US7569896B2 (en) * | 2006-05-22 | 2009-08-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors with stressed channels |
| US7364957B2 (en) * | 2006-07-20 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for semiconductor device with improved source/drain junctions |
| JP5098294B2 (ja) * | 2006-10-30 | 2012-12-12 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP4046140B1 (ja) * | 2006-11-29 | 2008-02-13 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP5283147B2 (ja) * | 2006-12-08 | 2013-09-04 | 国立大学法人東北大学 | 半導体装置および半導体装置の製造方法 |
| JP5303839B2 (ja) * | 2007-01-29 | 2013-10-02 | 富士電機株式会社 | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
| JP2008244456A (ja) * | 2007-02-28 | 2008-10-09 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP5519901B2 (ja) * | 2007-07-04 | 2014-06-11 | 三菱電機株式会社 | 炭化珪素電界効果型トランジスタ及びその製造方法 |
| US8035112B1 (en) * | 2008-04-23 | 2011-10-11 | Purdue Research Foundation | SIC power DMOSFET with self-aligned source contact |
| JP5266996B2 (ja) * | 2008-09-12 | 2013-08-21 | 住友電気工業株式会社 | 半導体装置の製造方法および半導体装置 |
| US20100123140A1 (en) * | 2008-11-20 | 2010-05-20 | General Electric Company | SiC SUBSTRATES, SEMICONDUCTOR DEVICES BASED UPON THE SAME AND METHODS FOR THEIR MANUFACTURE |
| JP5852863B2 (ja) * | 2011-11-28 | 2016-02-03 | 株式会社日立製作所 | ４ｈ−ＳｉＣ半導体素子及び半導体装置 |
| JP5757223B2 (ja) * | 2011-12-02 | 2015-07-29 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US9530844B2 (en) * | 2012-12-28 | 2016-12-27 | Cree, Inc. | Transistor structures having reduced electrical field at the gate oxide and methods for making same |
| US10115815B2 (en) | 2012-12-28 | 2018-10-30 | Cree, Inc. | Transistor structures having a deep recessed P+ junction and methods for making same |
| JP6099981B2 (ja) * | 2013-01-09 | 2017-03-22 | 株式会社東芝 | 半導体装置 |
| DE112013006715B4 (de) * | 2013-03-29 | 2022-10-13 | Hitachi Power Semiconductor Device, Ltd. | Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| US9024328B2 (en) | 2013-07-02 | 2015-05-05 | General Electric Company | Metal-oxide-semiconductor (MOS) devices with increased channel periphery and methods of manufacture |
| US9748341B2 (en) | 2013-07-02 | 2017-08-29 | General Electric Company | Metal-oxide-semiconductor (MOS) devices with increased channel periphery |
| US9373691B2 (en) * | 2013-08-07 | 2016-06-21 | GlobalFoundries, Inc. | Transistor with bonded gate dielectric |
| US9748393B2 (en) * | 2013-10-17 | 2017-08-29 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device with a trench |
| JP2014078737A (ja) * | 2013-12-12 | 2014-05-01 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP6271078B2 (ja) * | 2015-03-12 | 2018-01-31 | 株式会社日立製作所 | 半導体装置および電力変換装置 |
| JP6133939B2 (ja) * | 2015-07-23 | 2017-05-24 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| CN105161526B (zh) * | 2015-08-07 | 2017-12-01 | 西安电子科技大学 | 提高垂直导电结构SiC MOSFET沟道迁移率的方法 |
| CN105280503B (zh) * | 2015-08-07 | 2017-12-01 | 西安电子科技大学 | 提高横向导电结构 SiC MOSFET 沟道迁移率的方法 |
| CN105140285B (zh) * | 2015-08-07 | 2018-07-31 | 西安电子科技大学 | 一种垂直导电结构SiC MOSFET功率器件 |
| CN105097937B (zh) * | 2015-08-07 | 2018-04-17 | 西安电子科技大学 | 一种横向导电结构 SiC MOSFET 功率器件 |
| JP6523887B2 (ja) * | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| US20180233574A1 (en) * | 2017-02-10 | 2018-08-16 | Purdue Research Foundation | Silicon carbide power transistor apparatus and method of producing same |
| JP6776204B2 (ja) * | 2017-08-25 | 2020-10-28 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 |
| US11489069B2 (en) | 2017-12-21 | 2022-11-01 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| US10615274B2 (en) | 2017-12-21 | 2020-04-07 | Cree, Inc. | Vertical semiconductor device with improved ruggedness |
| IT201900007217A1 (it) | 2019-05-24 | 2020-11-24 | Consiglio Nazionale Ricerche | Dispositivo elettronico basato su sic di tipo migliorato e metodo di fabbricazione dello stesso |
| CN113451119A (zh) * | 2020-03-25 | 2021-09-28 | 和舰芯片制造(苏州)股份有限公司 | 一种改善栅极氧化层均匀度的方法 |
| CN112967930B (zh) * | 2021-02-07 | 2023-05-12 | 西安微电子技术研究所 | 一种SiC晶圆的金属化层剥离方法 |
| CN115588612B (zh) * | 2022-11-29 | 2023-04-14 | 浙江大学杭州国际科创中心 | 一种碳化硅栅极氧化层的制备方法以及相应的器件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011549A (en) * | 1987-10-26 | 1991-04-30 | North Carolina State University | Homoepitaxial growth of Alpha-SiC thin films and semiconductor devices fabricated thereon |
| JP2000133657A (ja) | 1998-10-28 | 2000-05-12 | Sanyo Electric Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP3443589B2 (ja) | 1999-03-01 | 2003-09-02 | 独立行政法人産業技術総合研究所 | 半導体装置の製造方法 |
| JP3551909B2 (ja) * | 1999-11-18 | 2004-08-11 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| FR2801723B1 (fr) * | 1999-11-25 | 2003-09-05 | Commissariat Energie Atomique | Couche de silicium tres sensible a l'oxygene et procede d'obtention de cette couche |
| JP3437832B2 (ja) * | 2000-03-22 | 2003-08-18 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
| JP3372528B2 (ja) | 2000-06-02 | 2003-02-04 | 独立行政法人産業技術総合研究所 | 半導体装置の製造方法 |
| JP4325095B2 (ja) * | 2000-09-08 | 2009-09-02 | 株式会社デンソー | ＳｉＣ素子の製造方法 |
| JP2002222950A (ja) | 2001-01-25 | 2002-08-09 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP4525958B2 (ja) * | 2001-08-27 | 2010-08-18 | 独立行政法人産業技術総合研究所 | 半導体装置の製造方法 |
-
2001
- 2001-10-15 JP JP2001317022A patent/JP4029595B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-10 US US10/267,867 patent/US6841436B2/en not_active Expired - Lifetime
-
2004
- 2004-10-12 US US10/961,109 patent/US20050064639A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003124208A (ja) | 2003-04-25 |
| US20030073270A1 (en) | 2003-04-17 |
| US6841436B2 (en) | 2005-01-11 |
| US20050064639A1 (en) | 2005-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4029595B2 (ja) | ＳｉＣ半導体装置の製造方法 | |
| TWI311814B (en) | Silicon carbide semiconductor device and method for producing the same | |
| JP4525958B2 (ja) | 半導体装置の製造方法 | |
| JP3940560B2 (ja) | 半導体装置の製造方法 | |
| TWI276160B (en) | Nitridated gate dielectric layer | |
| EP1523032B1 (en) | Method of production of a silicon carbide-oxide layered structure | |
| JP5584823B2 (ja) | 炭化珪素半導体装置 | |
| JP5344873B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US20090090919A1 (en) | Semiconductor device and method of producing the same | |
| JP4188637B2 (ja) | 半導体装置 | |
| JP5733623B2 (ja) | 半導体装置の製造方法 | |
| WO2010098076A1 (ja) | 蓄積型絶縁ゲート型電界効果型トランジスタ | |
| JP2008117878A (ja) | 半導体装置の製造方法 | |
| JP2011091186A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP4549167B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JPH11297712A (ja) | 化合物膜の形成方法及び半導体素子の製造方法 | |
| JP2003243653A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2012160485A (ja) | 半導体装置とその製造方法 | |
| JP2005136386A (ja) | 炭化珪素−酸化物積層体，その製造方法及び半導体装置 | |
| JP2005136386A5 (ja) | ||
| JP2007012684A (ja) | 半導体装置とゲート酸化膜の製造方法 | |
| JP5728153B2 (ja) | 半導体装置の製造方法 | |
| AU2017332300A1 (en) | Method of manufacturing an insulation layer on silicon carbide and semiconductor device | |
| JP5266996B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2009043880A (ja) | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040126 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070801 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071008 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |