JP5757223B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5757223B2
JP5757223B2 JP2011264332A JP2011264332A JP5757223B2 JP 5757223 B2 JP5757223 B2 JP 5757223B2 JP 2011264332 A JP2011264332 A JP 2011264332A JP 2011264332 A JP2011264332 A JP 2011264332A JP 5757223 B2 JP5757223 B2 JP 5757223B2
Authority
JP
Japan
Prior art keywords
region
silicon carbide
semiconductor device
conductivity type
carbide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011264332A
Other languages
English (en)
Other versions
JP2013118245A (ja
Inventor
林　秀樹
秀樹 林
増田　健良
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011264332A priority Critical patent/JP5757223B2/ja
Priority to PCT/JP2012/076299 priority patent/WO2013080679A1/ja
Priority to CN201280053367.9A priority patent/CN103907193A/zh
Priority to US13/667,850 priority patent/US20130140583A1/en
Publication of JP2013118245A publication Critical patent/JP2013118245A/ja
Application granted granted Critical
Publication of JP5757223B2 publication Critical patent/JP5757223B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は炭化珪素半導体装置およびその製造方法に関し、特にゲート電極を有する炭化珪素半導体装置およびその製造方法に関する。
Ｙ． Ｔａｎａｋａ ｅｔ ａｌ．， ”７００−Ｖ １．０−ｍΩ・ｃｍ2 Ｂｕｒｉｅｄ Ｇａｔｅ ＳｉＣ−ＳＩＴ （ＳｉＣ−ＢＧＳＩＴ）”， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ２７， Ｎｏ． １１ （２００６）， ｐｐ． ９０８−９１０（非特許文献１）によれば、静電誘導トランジスタ（Static Induction Transistor：ＳＩＴ）、すなわち接合型電界効果トランジスタ（Junction Field Effect Transistor：ＪＦＥＴ）が開示されている。このＪＦＥＴはＳｉＣ（炭化珪素）を用いておりかつ縦型であり、本文献によれば、非常に低いオン抵抗が得られるとされている。またこの文献によれば設計の最適化によってノーマリオフ型ＳＩＴを実現できる可能性があると言及されているものの、開示されているのはノーマリオン型のものである。電力用半導体においては一般に、たとえば安全性の観点により、ノーマリオフ型の動作が望まれる場合がある。
Ｆ． Ｂｊｏｅｒｋ ｅｔ ａｌ．， ”１２００Ｖ ＳｉＣ ＪＦＥＴ ｉｎ Ｃａｓｃｏｄｅ Ｌｉｇｈｔ Ｃｏｎｆｉｇｕｒａｔｉｏｎ： Ｃｏｍｐａｒｉｓｏｎ ｖｅｒｓｕｓ Ｓｉ ａｎｄ ＳｉＣ Ｂａｓｅｄ Ｓｗｉｔｃｈｅｓ”， Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ， Ｖｏｌｓ． ６７９−６８０ （２０１１）， ｐｐ． ５８７−５９０（非特許文献２）によれば、ＳｉＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いてＳｉＣＪＦＥＴをノーマリオフ型のように動作させることについて開示されている。具体的には、ＳｉＣＪＦＥＴとＳｉＭＯＳＦＥＴとがカスコード接続された構成が開示されている。
Ｙ． Ｔａｎａｋａ ｅｔ ａｌ．， "７００−Ｖ １．０−ｍΩ・ｃｍ2 Ｂｕｒｉｅｄ Ｇａｔｅ ＳｉＣ−ＳＩＴ （ＳｉＣ−ＢＧＳＩＴ）"， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ２７， Ｎｏ． １１ （２００６）， ｐｐ． ９０８−９１０ Ｆ． Ｂｊｏｅｒｋ ｅｔ ａｌ．， "１２００Ｖ ＳｉＣ ＪＦＥＴ ｉｎ Ｃａｓｃｏｄｅ Ｌｉｇｈｔ Ｃｏｎｆｉｇｕｒａｔｉｏｎ： Ｃｏｍｐａｒｉｓｏｎ ｖｅｒｓｕｓ Ｓｉ ａｎｄ ＳｉＣ Ｂａｓｅｄ Ｓｗｉｔｃｈｅｓ"， Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ， Ｖｏｌｓ． ６７９−６８０ （２０１１）， ｐｐ． ５８７−５９０
非特許文献１の技術においては、ノーマリオフ型の動作が実現されていなかった。非特許文献２の技術は、ＪＦＥＴチップとＭＯＳＦＥＴチップとを個別に形成した後に、これら複数の部品を互いに接続する作業を必要とした。
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、ワンチップとして構成され、かつ低いオン抵抗特性とノーマリオフ特性とを共に有する炭化珪素半導体装置、およびその製造方法を提供することである。
本発明の炭化珪素半導体装置は、第１の面および第１の面と反対の第２の面を有する炭化珪素基板を有する炭化珪素半導体装置であって、炭化珪素基板に含まれる第１〜第４の領域と、ゲート絶縁膜と、ゲート電極と、第１および第２の電極とを含む。第１の領域は、第１の導電型を有し、第１の面をなしている。第２の領域は、第１の導電型と異なる第２の導電型を有し、第１の領域上に設けられている。第２の領域は、第２の面をなす第１の部分と第２の面から離れている第２の部分とを含む。第２の領域には、第１の領域を露出する複数の貫通孔が設けられている。第３の領域は、第１の導電型を有し、接触部と接続部と充填部とを含む。接触部は、第２の面において第２の領域の第１の部分と接している。接続部は、第２の面をなしており、接触部から第２の領域の複数の貫通孔の各々へと延びている。充填部は第２の領域の複数の貫通孔の各々を充填している。第４の領域は、第１の導電型を有し、第２の領域の第１の部分上に設けられており、第２の領域の第１の部分によって第１の領域および第３の領域の各々から隔てられており、第２の面をなしている。ゲート絶縁膜は、第２の領域の第１の部分のうち第３の領域の接触部と第４の領域との間の部分の上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。第１の電極は、ゲート電極と電気的に絶縁されており、かつ第２の領域の第１の部分および第４の領域の各々に接している。第２の電極は、第１の領域がなす第１の面に接している。
上記装置によれば、半導体装置を、一の炭化珪素基板を用いることでワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが共に得られる。
上記装置において好ましくは、第１の領域は、第３の領域の不純物濃度に比して小さい不純物濃度を有するドリフト層を含んでもよい。これにより耐圧を高めることができる。
上記装置において好ましくは、第１の領域は、第２の電極と接しかつ第３の領域の不純物濃度に比して大きい不純物濃度を有するベース層を含んでもよい。これにより第１の領域と第１の電極とのコンタクト抵抗を小さくすることができる。
上記装置において好ましくは、第２の面は、第２の領域の第１の部分がなす側壁面を含む逆メサ形状を有してもよい。これにより、側壁面の傾斜を選択することで、第２の領域の第１の部分がなす第２の面の方位を調整することができる。
上記装置において好ましくは、第１の部分がなす第２の面は、六方晶系の結晶構造における{０−３３−８}面および{０−１１−４}面のいずれか一方を含んでもよい。これにより、第１の部分がなす第２の面に沿ったキャリア移動度が高められる。よって半導体装置のオン抵抗を小さくすることができる。
上記装置において好ましくは、第３の領域の接続部は、第３の領域の充填部の不純物濃度に比して大きい不純物濃度を有する低抵抗層を含んでもよい。これにより接続部の電気抵抗が小さくなる。よって半導体装置のオン抵抗をより小さくすることができる。
本発明の炭化珪素半導体装置の製造方法は次の工程を有する。第１の導電型を有し、第１の面と第１の面と反対の面とを有する第１の領域が準備される。第１の領域の第１の面と反対の面上に、第１の導電型と異なる第２の導電型を有する第２の領域が形成される。第２の領域は、第１の部分および第２の部分を含み、第２の領域には第１の領域を露出する複数の貫通孔が設けられている。第１の導電型を有し、複数の貫通孔の各々を充填するように第２の領域を覆う第３の領域が形成される。第２の領域の第２の部分が第３の領域によって覆われた状態が保たれつつ第２の領域の第１の部分が露出されるように、かつ第２の領域および第３の領域がなす表面が、第２の領域の第１の部分がなす側壁面を含む逆メサ形状をなすように、第２の領域および第３の領域が部分的にエッチングされる。エッチングする工程の後に、第２の領域の第１の部分上に、第１の導電型を有し、第２の領域の第１の部分によって第１の領域および第３の領域の各々から隔てられた第４の領域が形成される。逆メサ形状の側壁面をなす第２の領域の第１の部分の上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。ゲート電極と電気的に絶縁され、かつ第２の領域の第１の部分および第４の領域の各々に接する第１の電極が形成される。第１の領域の第１の面上に第２の電極が形成される。
上記製造方法によれば、半導体装置を、一の炭化珪素基板を用いることでワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが共に得られる。
上記製造方法において好ましくは、エッチングする工程は熱エッチングによって行われてもよい。これにより、第２の領域の第１の部分からなる平滑な面を露出させることができる。よってこの面上に形成されるゲート絶縁膜の信頼性が高められる。よって、炭化珪素半導体装置のうち絶縁ゲートによってスイッチングされる部分の信頼性を高めることができる。
上述したように本発明によれば、半導体装置を、一の炭化珪素基板を用いることでワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが共に得られる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の構成を概略的に示す平面図である。 図１の線ＩＩＩ−ＩＩＩに沿う概略断面図である。 図３の一部拡大図である。 図１の炭化珪素半導体装置のオン状態における電流経路を示す図である。 図１の炭化珪素半導体装置の等価回路を概略的に示す図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０工程を概略的に示す断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１工程を概略的に示す断面図である。 本発明の実施の形態２にける炭化珪素半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別面を（）、集合面を｛｝でそれぞれ示している。また、面の指数が負であることを示す際に、数字の上に”−”（バー）を付す代わりに、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
（実施の形態１）
図１に示すように、本実施の形態のスイッチング装置１０１（炭化珪素半導体装置）は、エピタキシャル基板ＳＣ（炭化珪素基板）と、ゲート絶縁膜２０と、ゲート電極２１と、層間絶縁膜３０と、ソース電極３１（第１の電極）と、ソース配線３２と、ドレイン電極４１（第２の電極）とを含む。
エピタキシャル基板ＳＣは炭化珪素からなる。エピタキシャル基板ＳＣの結晶構造は、本実施の形態においては六方晶系であり、好ましくはポリタイプ４Ｈを有する。またエピタキシャル基板ＳＣは、第１の領域１０、第２の領域１３、第３の領域１４および第４の領域１５を含む。またエピタキシャル基板ＳＣは、裏面Ｐ１（第１の面）および上面Ｐ２（第１の面と反対の第２の面）を有する。裏面Ｐ１は平坦な形状を有する。上面Ｐ２は、窪み面ＢＳと側壁面ＳＬと頂面ＰＬとを有する逆メサ形状（図２）をなしている。窪み面ＢＳおよび頂面ＰＬは裏面Ｐ１に平行であり、側壁面ＳＬは裏面Ｐ１に対して傾いている。
図２に示すように、本実施の形態の逆メサ構造の窪み面ＢＳは、六角形状の外縁を有し、たとえば正六角形状の外縁を有する。またこの六角形状の外縁が有する６つの辺のそれぞれにつながるように、６つの側壁面ＳＬが設けられている。このような逆メサ構造が用いられることにより、６回対称性を有する六方晶系の結晶構造を有する炭化珪素が用いられた場合において、窪み面ＢＳを取り囲む側壁面ＳＬ全体の面方位を結晶学的に互いに等価なものとすることができる。
第１の領域１０はｎ型（第１の導電型）を有する。また第１の領域１０はエピタキシャル基板ＳＣの裏面Ｐ１をなしている。また第１の領域は、裏面Ｐ１をなしている単結晶基板１１（ベース層）と、その上に設けられたドリフト層１２とを有する。単結晶基板１１は、第３の領域１４の不純物濃度に比して大きい不純物濃度を有する。単結晶基板１１の、裏面Ｐ１と反対の面ＰＳは、面方位{０００−１}を有することが好ましく、面方位（０００−１）を有することがより好ましい。ドリフト層１２は、第３の領域１４の不純物濃度に比して小さい不純物濃度を有する。単結晶基板１１の不純物濃度は、たとえば５×１０18／ｃｍ3である。ドリフト層１２の不純物濃度は、たとえば１×１０16／ｃｍ3である。
第２の領域１３はｐ型（第１の導電型と異なる第２の導電型）を有する。また第２の領域１３は第１の領域１０上に設けられている。また第２の領域１３には第１の領域１０を露出する複数の貫通孔が設けられており、第２の領域１３は、露出部１３ａ（第１の部分）と埋込ゲート部１３ｂ（第２の部分）と連結部１３Ｗとを含む（図３および図４参照）。露出部１３ａは、エピタキシャル基板ＳＣの上面Ｐ２の窪み面ＢＳおよび側壁面ＳＬの各々を部分的になしている。埋込ゲート部１３ｂは、上面Ｐ２から離れており、言い換えれば、上面Ｐ２に対してエピタキシャル基板ＳＣの内部に埋め込まれている。連結部１３Ｗは露出部１３ａおよび埋込ゲート部１３ｂの間をつないでいる。第２の領域１３の不純物濃度は、たとえば５×１０17／ｃｍ3である。
露出部１３ａがなす上面Ｐ２は、六方晶系の結晶構造における{０−３３−８}面および{０−１１−４}面のいずれか一方を含むことが好ましく、（０−３３−８）面および（０−１１−４）面のいずれか一方を含むことがより好ましい。ここで、露出部１３ａがなす上面Ｐ２が{０−３３−８}面を含む、という場合、露出部１３ａがなす上面Ｐ２が、微細な{０−３３−８}面と微細な他の面とによる複合面であってもよい。この複合面は巨視的に見た場合、{０−１１−２｝面であることが好ましく、（０−１１−２）面であることがより好ましい。
好ましくは、平面視において、図４に示すように、露出部１３ａは、六角形状の外縁を有し、たとえば正六角形状の外縁を有する。また露出部１３ａを、六角形状に延びる埋込ゲート部１３ｂが多重に取り囲んでいる。また露出部１３ａから放射状に延びる連結部１３Ｗが、これらの構造を互いに連結している。
第３の領域１４はｎ型を有する。また第３の領域１４は接触部１４Ｍと接続部１４Ｗと充填部１４Ｊａ、１４Ｊｂとを含む。接触部１４Ｍは、エピタキシャル基板ＳＣの上面Ｐ２の側壁面ＳＬを部分的になしており、上面Ｐ２の側壁面ＳＬにおいて第２の領域１３の露出部１３ａと接している。接続部１４Ｗは、上面Ｐ２を部分的になしており、また上面Ｐ２の頂面ＰＬをなしている。また接続部１４Ｗは接触部１４Ｍから第２の領域１３の複数の貫通孔の各々へと延びている。充填部１４Ｊａおよび１４Ｊｂは、第２の領域１３の複数の貫通孔の各々を充填している。充填部１４Ｊａは露出部１３ａと埋込ゲート部１３ｂとの間に設けられた貫通孔を充填しており、充填部１４Ｊｂは、埋込ゲート部１３ｂ間に設けられた貫通孔を充填している。第３の領域１４の不純物濃度は、たとえば１×１０17／ｃｍ3である。
第４の領域１５はｎ型を有する。また第４の領域１５は、第２の領域１３の露出部１３ａ上に設けられており、第２の領域１３の露出部１３ａによって第１の領域１０および第３の領域１４の各々から隔てられている。また第４の領域１５は、上面Ｐ２を部分的になしており、より具体的には上面Ｐ２の窪み面ＢＳを部分的になしている。
ゲート絶縁膜２０は、第２の領域１３の露出部１３ａのうち第３の領域１４の接触部１４Ｍと第４の領域１５との間の部分の上に設けられている。ゲート絶縁膜２０は、たとえば酸化珪素からなる。ゲート電極２１はゲート絶縁膜２０上に設けられている。層間絶縁膜３０はゲート電極２１を覆っており、またエピタキシャル基板ＳＣの上面Ｐ２の窪み面ＢＳ上にコンタクトホールＣＨを有する。コンタクトホールＣＨは、第２の領域１３の露出部１３ａと第４の領域１５との各々を露出している。ソース電極３１は、コンタクトホールＣＨにおいて第２の領域１３の露出部１３ａおよび第４の領域１５の各々に接しているオーミック電極である。ソース電極３１はゲート電極２１と電気的に絶縁されている。ソース配線３２は、ソース電極３１に接しており、またゲート電極２１とは層間絶縁膜３０によって絶縁されている。ドレイン電極４１は、第１の領域１０の単結晶基板１１がなしている裏面Ｐ１に接しているオーミック電極である。
次にスイッチング装置１０１の動作について説明する。
図５に示すように、スイッチング装置１０１はＭＯＳ部ＭＳとＪＦＥＴ部ＪＴとを有する。ＭＯＳ部ＭＳは、露出部１３ａがなす側壁面ＳＬをチャネル面とするキャリアの流れをゲート電極２１の電位によって制御可能なＭＯＳ構造である。ＪＦＥＴ部ＪＴは、充填部１４Ｊｂをチャネルとするキャリアの流れを埋込ゲート部１３ｂの電位によって制御可能なＪＦＥＴ構造である。本実施の形態においては露出部１３ａと埋込ゲート部１３ｂとの間の充填部１４ＪａもＪＦＥＴ部ＪＴのチャネルとして機能し得る。これらＭＯＳ部ＭＳおよびＪＦＥＴ部ＪＴは、図６に示すカスコード回路と等価な構造をなしている。これによりスイッチング装置１０１は、図５中の矢印に示すような電流の流れをゲート電極２１の電位によって高速スイッチング可能であり、かつ低いオン抵抗を有する。
次にスイッチング装置１０１の製造方法について説明する。
図７を参照して、ｎ型の炭化珪素のエピタキシャル成長によって、ｎ型の単結晶基板１１の面ＰＳ上にドリフト層１２が形成される。これにより、ｎ型を有し、裏面Ｐ１と裏面Ｐ１と反対の面とを有する第１の領域１０が準備される。次に第１の領域１０の裏面Ｐ１と反対の面上に、ｐ型の炭化珪素のエピタキシャル成長によって第２の領域１３が形成される。炭化珪素のエピタキシャル成長は、たとえば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）によって行い得る。
図８を参照して、第２の領域１３がパターニングされることによって、露出部１３ａ、埋込ゲート部１３ｂ、および連結部１３Ｗ（図８において図示せず。図４参照。）を含み、第１の領域１０を露出する複数の貫通孔が設けられた第２の領域１３が形成される。このパターニングは、たとえばフォトリソグラフィおよび反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により行い得る。
図９を参照して、ｎ型の炭化珪素のエピタキシャル成長によって、上記貫通孔の各々を充填するように、第２の領域１３を覆う第３の領域１４が形成される。これにより上面Ｐ２を有するエピタキシャル基板ＳＣが形成される。
図１０を参照して、上面Ｐ２のうち頂面ＰＬ（図１）となる部分を覆うように、第３の領域１４上にマスク層９０が形成される。マスク層９０は、たとえば酸化珪素からなる。酸化珪素が用いられると、エピタキシャル基板ＳＣに対するエッチング選択比を極めて大きくすることができる。
図１１を参照して、第２の領域１３および第３の領域１４が部分的にエッチングされる。このエッチングは、第２の領域１３の埋込ゲート部１３ｂが第３の領域１４によって覆われた状態が保たれつつ第２の領域１３の露出部１３ａが露出されるように行われる。またこのエッチングは、第２の領域１３および第３の領域１４がなす表面が、露出部１３ａがなす側壁面ＳＬを含む逆メサ形状をなすように行われる。このエッチングにより、窪み面ＢＳと側壁面ＳＬと頂面ＰＬとを有する上面Ｐ２が形成される。
このエッチングは本実施の形態においては熱エッチングによって行われる。ここで熱エッチングとは、エッチングされる対象を高温下でエッチングガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。熱エッチングを用いることによって、{０−３３−８}面または{０−１１−４}面を含む側壁面ＳＬを自己形成することができる。
本実施の形態における熱エッチングのプロセスガスはハロゲン原子を含む。より好ましくはハロゲン原子は塩素原子であり、この場合、プロセスガスは、たとえばＣｌ２ガスを含む。塩素原子に代わってまたは塩素原子とともに、プロセスガスはフッ素原子を含んでもよく、この場合プロセスガスは、たとえば四フッ化炭素または六フッ化硫黄を含む。好ましくは、プロセスガスは、ハロゲン元素を含有するガスに加えてさらに、酸素原子を含有するガスを含む。酸素原子を含有するガスは、たとえばＯ2ガスである。なお、プロセスガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、またはヘリウムガスを用いることができる。
熱エッチングの熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。この場合、エッチング速度を十分実用的な値とすることができる。熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。
さらに図１２を参照して、上記のマスク層９０が除去される。また第２の領域１３の露出部１３ａ上に、ｎ型を有し、第２の領域１３の露出部１３ａによって第１の領域１０および第３の領域１４の各々から隔てられた第４の領域１５が形成される。第４の領域１５の形成は、たとえばイオン注入法によって行い得る。
図１３を参照して、上面Ｐ２上にゲート絶縁膜２０が形成される。この形成は、たとえば上面Ｐ２の熱酸化による熱酸化膜の形成によって行い得る。この結果、側壁面ＳＬをなす露出部１３ａの上にゲート絶縁膜２０が形成される。次にゲート絶縁膜２０上にゲート電極２１が形成される。
図１４を参照して、ゲート電極２１がパターニングされる。これによりゲート絶縁膜２０の一部が露出される。
図１５を参照して、露出されたゲート絶縁膜およびゲート電極２１の上に層間絶縁膜３０が形成される。
図１６を参照して、窪み面ＢＳをなす露出部１３ａおよび第４の領域１５の各々が露出されるように、層間絶縁膜３０およびゲート絶縁膜２０を貫通するコンタクトホールＣＨが形成される。
図１７を参照して、コンタクトホールＣＨによって露出された上面Ｐ２の窪み面ＢＳ上にソース電極が形成される。これにより、ゲート電極２１と電気的に絶縁され、かつ露出部１３ａおよび第４の領域１５の各々に接するソース電極３１が形成される。またソース配線３２が形成される。
再び図１を参照して、第１の領域１０の裏面Ｐ１上にドレイン電極４１が形成されることで、スイッチング装置１０１が得られる。
本実施の形態によれば、スイッチング装置１０１を、一のエピタキシャル基板ＳＣを用いることでワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが共に得られる。
また第１の領域１０は、第３の領域１４の不純物濃度に比して小さい不純物濃度を有するドリフト層１２を含む。これによりスイッチング装置１０１の耐圧を高めることができる。
また第１の領域１０は、ドレイン電極４１と接しかつ第３の領域１４の不純物濃度に比して大きい不純物濃度を有する単結晶基板１１を含む。これにより第１の領域１０とソース電極３１とのコンタクト抵抗を小さくすることができる。
また上面Ｐ２は、第２の領域１３の露出部１３ａがなす側壁面ＳＬを含む逆メサ形状を有する。これにより、側壁面ＳＬの傾斜を選択することで、第２の領域１３の露出部１３ａがなす上面Ｐ２の方位を調整することができる。
また露出部１３ａがなす上面Ｐ２は、六方晶系の結晶構造における{０−３３−８}面および{０−１１−４}面のいずれか一方を含むことが好ましい。これにより、露出部１３ａがなす上面Ｐ２に沿ったキャリア移動度が高められる。よってスイッチング装置１０１のオン抵抗を小さくすることができる。
また側壁面ＳＬを形成するためのエッチングする工程は熱エッチングによって行われる。これにより、第２の領域１３の露出部１３ａからなる平滑な面を露出させることができる。よってこの面上に形成されるゲート絶縁膜２０の信頼性が高められる。よって、スイッチング装置１０１のうち絶縁ゲートによってスイッチングされる部分の信頼性を高めることができる。
また本実施の形態のように第１の導電型としてｎ型が用いられる場合、キャリアとして電子が用いられるので、キャリア移動度を高くすることができる。ただし第１の導電型としてｐ型が用いられてもよい。言い換えれば、上述した構成における「ｎ型」と「ｐ型」とが入れ替えられたものが用いられてもよい。
なお本実施の形態において熱エッチング法が用いられるが、これ以外のドライエッチング法またはウエットエッチング法が用いられてもよい。
（実施の形態２）
図１８を参照して、本実施の形態のスイッチング装置１０２（炭化珪素半導体装置）はエピタキシャル基板ＳＣｖ（炭化珪素基板）を有する。エピタキシャル基板ＳＣｖにおいて、第３の領域１４の接続部１４Ｗは、充填部１４Ｊａ、１４Ｊｂの不純物濃度に比して大きい不純物濃度を有する低抵抗層１６を含む。
次にスイッチング装置１０２の製造方法について説明する。まず実施の形態１で説明した製造方法における図７〜図９に示す工程までと同様の工程が行われる。次に、図１９に示すように低抵抗層１６が形成される。これによりエピタキシャル基板ＳＣｖが形成される。この後、実施の形態１の図１０の工程およびそれ以降の工程と同様の工程が行われることにより、スイッチング装置（図１８）が得られる。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、接続部１４Ｗの電気抵抗が小さくなる。よってスイッチング装置１０２のオン抵抗をより小さくすることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 第１の領域、１１ 単結晶基板（ベース層）、１２ ドリフト層、１３ 第２の領域、１３ａ 露出部、１３ｂ 埋込ゲート部、１３Ｗ 連結部、１４ 第３の領域、１４Ｊａ，１４Ｊｂ 充填部、１４Ｍ 接触部、１４Ｗ 接続部、１５ 第４の領域、１６ 低抵抗層、２０ ゲート絶縁膜、２１ ゲート電極、３０ 層間絶縁膜、３１ ソース電極、３２ ソース配線、４１ ドレイン電極、９０ マスク層、１０１，１０２ スイッチング装置（炭化珪素半導体装置）、ＢＳ 窪み面、ＣＨ コンタクトホール、ＪＴ ＪＦＥＴ部、ＭＳ ＭＯＳ部、Ｐ１ 裏面（第１の面）、Ｐ２ 上面（第２の面）、ＰＬ 頂面、ＳＣ，ＳＣｖ エピタキシャル基板（炭化珪素基板）、ＳＬ 側壁面。

Claims (8)

  1. 第１の面および前記第１の面と反対の第２の面を有する炭化珪素基板を有する炭化珪素半導体装置であって、
    第１の導電型を有し、前記炭化珪素基板に含まれ、前記第１の面をなす第１の領域と、
    前記第１の導電型と異なる第２の導電型を有し、前記炭化珪素基板に含まれ、前記第１の領域上に設けられた第２の領域とを備え、前記第２の領域は、前記第２の面をなす第１の部分と前記第２の面から離れている第２の部分とを含み、前記第２の領域には前記第１の領域を露出する複数の貫通孔が設けられており、さらに
    前記第１の導電型を有し、前記炭化珪素基板に含まれ、前記第２の面において前記第２の領域の前記第１の部分と接する接触部と、前記第２の面をなし前記接触部から前記第２の領域の前記複数の貫通孔の各々へと延びる接続部と、前記第２の領域の前記複数の貫通孔の各々を充填する充填部とを含む第３の領域と、
    前記第１の導電型を有し、前記炭化珪素基板に含まれ、前記第２の領域の前記第１の部分上に設けられ、前記第２の領域の前記第１の部分によって前記第１の領域および前記第３の領域の各々から隔てられ、前記第２の面をなす第４の領域と、
    前記第２の領域の前記第１の部分のうち前記第３の領域の前記接触部と前記第４の領域との間の部分の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極と電気的に絶縁され、かつ前記第２の領域の前記第１の部分および前記第４の領域の各々に接する第１の電極と、
    前記第１の領域がなす前記第１の面に接する第２の電極とを備える、炭化珪素半導体装置。
  2. 前記第１の領域は、前記第３の領域の不純物濃度に比して小さい不純物濃度を有するドリフト層を含む、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１の領域は、前記第２の電極と接しかつ前記第３の領域の不純物濃度に比して大きい不純物濃度を有するベース層を含む、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第２の面は、前記第２の領域の前記前記第１の部分がなす側壁面を含む逆メサ形状を有する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第１の部分がなす前記第２の面は、六方晶系の結晶構造における{０−３３−８}面および{０−１１−４}面のいずれか一方を含む、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第３の領域の前記接続部は、前記第３の領域の前記充填部の不純物濃度に比して大きい不純物濃度を有する低抵抗層を含む、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
  7. 第１の導電型を有し、第１の面と前記第１の面と反対の面とを有する第１の領域を準備する工程と、
    前記第１の領域の前記第１の面と反対の面上に、前記第１の導電型と異なる第２の導電型を有する第２の領域を形成する工程を備え、前記第２の領域は、第１の部分および第２の部分を含み、前記第２の領域には前記第１の領域を露出する複数の貫通孔が設けられており、さらに
    前記第１の導電型を有し、前記複数の貫通孔の各々を充填するように前記第２の領域を覆う第３の領域を形成する工程と、
    前記第２の領域の前記第２の部分が前記第３の領域によって覆われた状態が保たれつつ前記第２の領域の前記第１の部分が露出されるように、かつ前記第２の領域および前記第３の領域がなす表面が、前記第２の領域の前記第１の部分がなす側壁面を含む逆メサ形状をなすように、前記第２の領域および前記第３の領域を部分的にエッチングする工程と、
    前記エッチングする工程の後に、前記第２の領域の前記第１の部分上に、前記第１の導電型を有し、前記第２の領域の前記第１の部分によって前記第１の領域および前記第３の領域の各々から隔てられた第４の領域を形成する工程と、
    前記逆メサ形状の前記側壁面をなす前記第２の領域の前記第１の部分の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極と電気的に絶縁され、かつ前記第２の領域の前記第１の部分および前記第４の領域の各々に接する第１の電極を形成する工程と、
    前記第１の領域の前記第１の面上に第２の電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  8. 前記エッチングする工程は熱エッチングによって行われる、請求項７に記載の炭化珪素半導体装置の製造方法。
JP2011264332A 2011-12-02 2011-12-02 炭化珪素半導体装置およびその製造方法 Expired - Fee Related JP5757223B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011264332A JP5757223B2 (ja) 2011-12-02 2011-12-02 炭化珪素半導体装置およびその製造方法
PCT/JP2012/076299 WO2013080679A1 (ja) 2011-12-02 2012-10-11 炭化珪素半導体装置およびその製造方法
CN201280053367.9A CN103907193A (zh) 2011-12-02 2012-10-11 碳化硅半导体器件及其制造方法
US13/667,850 US20130140583A1 (en) 2011-12-02 2012-11-02 Silicon carbide semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011264332A JP5757223B2 (ja) 2011-12-02 2011-12-02 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2013118245A JP2013118245A (ja) 2013-06-13
JP5757223B2 true JP5757223B2 (ja) 2015-07-29

Family

ID=48523367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011264332A Expired - Fee Related JP5757223B2 (ja) 2011-12-02 2011-12-02 炭化珪素半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20130140583A1 (ja)
JP (1) JP5757223B2 (ja)
CN (1) CN103907193A (ja)
WO (1) WO2013080679A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015079875A1 (ja) * 2013-11-26 2015-06-04 シャープ株式会社 半導体装置
US20190319102A1 (en) * 2016-11-25 2019-10-17 Sumitomo Electrc Industries, Ltd. Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS632368A (ja) * 1986-06-23 1988-01-07 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP4029595B2 (ja) * 2001-10-15 2008-01-09 株式会社デンソー ＳｉＣ半導体装置の製造方法
US20060214268A1 (en) * 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP5283147B2 (ja) * 2006-12-08 2013-09-04 国立大学法人東北大学 半導体装置および半導体装置の製造方法
JP2008172007A (ja) * 2007-01-11 2008-07-24 Fuji Electric Device Technology Co Ltd 絶縁ゲート型炭化珪素半導体装置とその製造方法。
JP5303839B2 (ja) * 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法

Also Published As

Publication number Publication date
US20130140583A1 (en) 2013-06-06
JP2013118245A (ja) 2013-06-13
CN103907193A (zh) 2014-07-02
WO2013080679A1 (ja) 2013-06-06

Similar Documents

Publication Publication Date Title
US20050161732A1 (en) Semiconductor device
US20130341643A1 (en) Semiconductor device and method of manufacturing the device
US9362121B2 (en) Method of manufacturing a silicon carbide semiconductor device
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2006093186A (ja) 半導体装置
JP5954140B2 (ja) 炭化珪素半導体装置
JP2006093382A (ja) 半導体装置
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
US7544552B2 (en) Method for manufacturing junction semiconductor device
JP6345378B1 (ja) 半導体装置
JP6135364B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2017168507A (ja) 半導体装置及びその製造方法
JPWO2015166754A1 (ja) 半導体装置
US9324860B2 (en) Semiconductor device
JP2015070193A (ja) 半導体装置
JP5880311B2 (ja) 炭化珪素半導体装置
JP6528640B2 (ja) 半導体装置及びその製造方法
JP5757223B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2015162579A (ja) 半導体装置
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
JP2004304174A (ja) 炭化珪素半導体装置およびその製造方法
JP2008226997A (ja) 半導体装置およびその製造方法
JP2021048276A (ja) 半導体装置
US9698220B2 (en) Semiconductor device
JP2017092364A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150520

R150 Certificate of patent or registration of utility model

Ref document number: 5757223

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees