JP2006093186A - 半導体装置 - Google Patents

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Abstract

【課題】 低オン抵抗化を実現し、高速スイッチングが可能なＪＦＥＴやＳＩＴなどの炭化珪素半導体装置を提供する。
【解決手段】 トレンチ溝１１０〜１１３に沿って形成したゲート領域１３間のチャネルに拡がる空乏層により電流をオンオフするＪＦＥＴやＳＩＴにおいて、半導体基体表面あるいはトレンチ溝１１３の底部に、外部より電圧が供給可能なゲートコンタクト層１０２とゲート電極１０３を設け、これとは独立し、トレンチ溝１１０〜１１２の底部で、ゲート領域１３のｐ＋＋コンタクト層１４にオーミック接触するメタル導電部（仮想ゲート電極）１０１を設ける構造とした。この仮想ゲート電極１０１は、ゲート電極１０３や外部配線とは絶縁された形となる。
【効果】 ゲート抵抗を小さくし、高速スイッチング動作が可能な大電流容量の炭化珪素半導体装置を得ることができる。
【選択図】 図１

Description

本発明は、半導体装置、特に縦型電界効果トランジスタを備えた炭化珪素半導体装置の構造に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、絶縁破壊電界がシリコン（Ｓｉ）に比べ約１０倍大きいため、縦型電界効果トランジスタに用いた場合、耐圧を維持するドリフト層（エピタキシャル層）を薄く、かつ高濃度にすることができ、損失を低減できる。ＳｉＣを用いたパワー半導体素子の１つに接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）がある。
特許文献１及び非特許文献１，２には、炭化珪素ＳｉＣの特長を利用した半導体装置が開示されている。これらの文献では、炭化珪素半導体の一面側からドレイン領域であるｎ＋基板、ｎ−エピ層を形成し、他面に沿ってｎ＋ソース領域を形成している。ここで、他面側から深いトレンチ溝を設け、この溝に沿ってｐ＋ゲート領域を形成し、このｐ＋ゲート領域は、前記ｎ＋ソース領域と接する位置まで伸びて形成している。隣接するトレンチ溝間で、前記他面に沿って存在する前記ｎ＋ソース領域の表面側には、これに接触するソースコンタクト層を介してソース電極を形成している。このソース電極は、ｎ＋ソース領域の表面だけでなく、溝内絶縁物の表面をも跨いで、半導体基体の他面全長方向に亘って形成されている。一方、トレンチ溝の底部には、前記ｐ＋ゲート領域に接合するゲートコンタクト層を設けている。これらのＪＦＥＴやＳＩＴは、隣接する一対のトレンチ溝間のｐ＋ゲート領域間のチャネルに拡がる空乏層により電流をオンオフするトランジスタである。このチャネル幅を微細にすることで、ゲート電圧がゼロの場合でも、オフ状態を保持する、いわゆる「ノーマリオフ」型のトランジスタを実現している。
非特許文献１には、ドリフト層となるｎ型エピ層の濃度を３Ｅ１５／ｃｍ−３とし、チャネル幅２．０μｍ、溝深さ２．０μｍで、ゲート電圧Ｖｇ＝０Ｖで、耐圧６５０Ｖ、順方向電流密度２５０Ａ／ｃｍ２を実現できることが開示されている。
特表平９−５０８４９２号公報（図６〜図１１） Materials Science Forum Vols.433-436(2003)pp.777-780 IEEE ELECTRON DEVICE LETTERS VOL.24,NO.7,JULY 2003,p.463-465
一方、本発明者の計算によれば、エピ層の不純物濃度を２Ｅ１６／ｃｍ−３まで上げ、溝幅１．０μｍ（チャネル幅を０．５μｍ）、深さを１．２μｍとすることにより、シリコンＩＧＢＴをも上回る順方向電流密度４００Ａ／ｃｍ２を実現できることが判った。しかし、溝幅が狭くなるため、ゲート電極を外部パッドに接続するために、側壁を介して配線を引き出すことは、メタル配線の断線の可能性があり難しい。また、ゲート領域の導電領域を介して、パッドまでを導電領域でつなぎ、パッド電極を形成することは可能であるが、ゲート領域の抵抗が大きく、高速スイッチングのトランジスタを実現することはできない。
本発明の目的は、より高い電流密度を持ち、高速スイッチングを実現できる半導体装置を提供することである。
本発明の望ましい実施態様においては、ゲート領域にオーミック接触するゲート電極を備えたＪＦＥＴやＳＩＴ等の半導体装置において、このゲート電極とは独立して、ゲート領域にオーミック接触するメタル導電部（仮想ゲート電極）を設けたことを特徴とする。
また、本発明の望ましい実施態様においては、ソース側半導体表面でゲート領域にオーミック接触するゲート電極と、このゲート電極とは独立して、トレンチ溝の底部でゲート領域にオーミック接触するメタル導電部（仮想ゲート電極）を設けたことを特徴とする。
さらに、本発明の他の望ましい実施態様においては、第１のトレンチ溝の底部でゲート領域にオーミック接触するゲート電極と、第２のトレンチ溝の底部でゲート領域にオーミック接触するメタル導電部（仮想ゲート電極）を設けたことを特徴とする。
本発明の望ましい実施態様によれば、ゲート領域にオーミック接触するメタル導電部（仮想ゲート電極）によりゲート抵抗を低減し、高速スイッチングが可能な大電流密度の半導体装置を実現できる。
本発明のその他の目的と特徴は、以下に述べる実施例の中で明らかにする。
ゲートのブロッキング効果を高めるには、チャネル幅を狭くすることが効果的である。また、チャネル幅を狭くすることで、ｎ−ドリフト層（エピタキシャル層）の不純物濃度を上げることができ、トランジスタのオン抵抗も下がる。しかし、チャネル幅が狭くなったことにより、溝下部のゲート領域から溝側壁を介して溝上部までメタル配線を這わせることは難しい。何故なら、溝が深いために、メタル配線の断線が起こるためである。一方、ＬＳＩ等で用いられているプラグタングステン配線等のメタルＣＶＤ（ Chemical Vapor Deposition ）膜を溝に完全に埋め込んで、ゲート領域から溝上部まで配線することは可能である。しかし、トレンチ溝の上部にソース領域を持つＪＦＥＴやＳＩＴの場合、ソース領域とは完全に分離しなければならないため、製造プロセスが極めて複雑となる。溝底部のゲート拡散領域（ゲート引出し層）から半導体表面までゲート領域で繋ぎ、この表面部のみにメタル配線を設けることも考えられる。しかし、ゲート拡散領域の抵抗、すなわちゲート抵抗が大きくなり、ＣＲ時定数が大きくなって、高速スイッチング動作ができなくなってしまう。
そこで、本発明の実施形態では、ゲート電極とは別に、溝底部に、ゲート領域にオーミック接触するメタル導電部（仮想ゲート電極）を形成する。このメタル導電部は、これまで述べてきたように、ゲート電極との電気的接続は難しく、ゲート電極と絶縁状態となるが、ゲート抵抗を低減し、ＪＦＥＴやＳＩＴの高速スイッチング動作を実現するために有効である。すなわち、溝底部で、メタル導電部（仮想ゲート電極）とゲート領域との間はオーミック接触とするため、これが無い場合に比べると、ゲート抵抗は格段に低下する。
また、ＳｉＣにおいては、ｐ型領域とオーミック接触を形成するためのメタル配線の材料は、チタンとアルミニウムの積層膜かニッケル膜のどちらかを用いるのが一般的である。そのどちらの場合においても、メタル膜を形成後、１０００℃前後の高温処理を施し、ＳｉＣとメタル領域の間にシリサイデーション膜を形成することで、オーミック接触が形成される。また、ニッケル膜よりは、チタンとアルミニウムの積層膜の方が接触抵抗は小さい。ところが、チタンとアルミニウムの積層膜の場合、１０００℃の高温処理を施した場合、アルミニウムが溶解するため、微細なパターンの場所に用いることはできない。
そこで、本発明の実施形態においては、溝底部に、チタンとアルミニウムの積層膜を形成後、溝部に酸化膜を埋め込み、高温の熱処理を施す。これにより、チタンとアルミニウムの積層膜が溶解したとしても、酸化膜が被さっているため、拡散することはない。
また、溝上部にはニッケル膜を形成する。これにより、１０００℃の高温処理でも溶解することは無く、また、ｎ型高濃度ソース領域との間にオーミック接触したソース電極も同時に形成することが可能である。
これにより、微細チャネル幅のＪＦＥＴやＳＩＴにおいても、ゲート抵抗を下げることができ、高速スイッチングを実現でき、例えば、ＰＷＭインバータ用の大電流スイッチングデバイスとして用いると、その制御が容易で、かつ損失を低減できる。
以下、図面を参照して本発明を実施例により詳細に説明する。
図１は、本発明の第１の実施例によるＳＩＴの断面構造図である。図において、バンドギャップが２．０ｅＶ以上の半導体基体は、まず、ドレイン領域である第１導電型ｎ＋（又はｐ＋）の低不純物濃度の基板１０を持ち、この基板１０の一面にドレイン電極２２を形成している。また、前記基板１０の他面側には、第１導電型の基板１０よりも高不純物濃度を持ち低抵抗のエピタキシャル層（ドリフト層）１１を備え、半導体基体の他面には、ｎ＋ソース領域１２を形成している。このソース領域１２の表面上には、オーミック接触を形成するために、ニッケル製のソースコンタクト層２１を形成している。このソースコンタクト層２１の上に、アルミ製のソース電極を設けている。この実施例では、４００Ａ／ｃｍ２程度の大電流を流すＳＩＴを想定し、アルミ製のソース電極２３を厚くしている。また、ドレイン電極２２には、ニッケルを用いている。
この半導体基体の他面から、複数のトレンチ溝１１０〜１１２を形成している。これらの溝に沿って半導体基体にはｐ＋ゲート領域１３が形成され、前述したソース領域１２に接触する位置まで続いている。このゲート領域１３には、ｐ＋＋引出し層１５が存在し、ゲートコンタクト層１０２とのコンタクトを形成する。このゲートコンタクト層１０２の上には、アルミ製のゲート電極１０３を形成している。また、ｐ＋＋ゲート引出し層１５を取り囲むように、ｐ型の電界緩和領域１６が形成されている。対象とする耐圧が低い場合には、この電界緩和領域１６は必要ない。１７は、チャネルストッパー層である。
さて、トレンチ溝１１０〜１１２の底部には、本発明により、メタル導電部（仮想ゲート電極）１０１を形成し、ゲート領域１３に形成されたｐ＋＋引出し層１４とオーミック接触させている。本実施例では、このメタル導電部（仮想ゲート電極）に、チタンとアルミニウムの積層膜を用いている。
このメタル導電部は、ゲート電極１０３や外部配線とは絶縁状態となるが、トレンチ溝底の深い位置で、ゲート領域１３とメタル導電部１０１をオーミック接触させたため、これが無い場合に比べると、ゲート抵抗は格段に低下する。このように、ゲート領域１３の深い位置にも拘わらず、ゲート抵抗を大きく低減できるので、ゲート電極を設けた場合に似た効果があり、この意味で仮想ゲート電極と言うことができる。
このようにして、ゲート抵抗を低減し、高速スイッチング動作が可能な大電流ＪＦＥＴやＳＩＴを実現することができる。
なお、トレンチ溝１１０〜１１２には、絶縁膜（絶縁物）３１を埋め込み、半導体基体の表面には、各ソースコンタクト層２１間に層間絶縁膜（絶縁物）３２を設けている。
図２は、本発明の第２の実施例によるＳＩＴの断面構造概略図である。
本発明では、ゲートのブロッキング効果を高めるため、チャネル幅を狭くすることが効果的であるが、チャネルの深さ方向全体に亘って幅を狭めることは必ずしも必要ではない。従って、溝側壁全体に亘ってゲート領域１３を形成する必要はなく、本実施例では、ゲート領域１３は、半導体基体の他面に沿って形成されたソース領域１２に届かない範囲で、トレンチ溝１１０〜１１２の底部に沿って形成している。溝の底部には、ゲート抵抗を下げるためのメタル導電部（仮想電極）１０１を形成し、ｐ＋＋ゲート引出し層１４とメタル導電部１０１間はオーミック接触である。この結果、高速スイッチング特性の大電流半導体装置を得ることができる。その他の構成は図１と同様である。
図３は、本発明の第３の実施例によるＳＩＴの断面構造概略図である。
この実施例の構造は、図２と殆ど同じであり、違いは、ゲート領域１３の輪郭に丸みをもたせたことである。この実施例においても、図２と同じく、高速スイッチング特性の大電流半導体装置を得ることができる。その他の構成は図１と同様である。
図４は、本発明の第４の実施例によるＳＩＴの断面構造概略図である。図１〜３に示した実施例と異なる点は、溝を埋込む絶縁膜を、シリコン酸化膜３１とポリシリコン膜３３の２領域構造とし、ソースコンタクト層２１を、ソース領域１２の上だけでなく、溝上のポリシリコン膜３３の上に亘って形成したことである。
層間絶縁膜３２を形成した後、ソース領域１２の上部にコンタクト穴をあける際、ドライエッチやウエットエッチ法を用いる。このとき、第１の実施例のように、溝上部がシリコン酸化膜の場合、エッチング時に溝内のシリコン酸化膜もエッチングされてしまい、ゲート領域１３とソースコンタクト層２１が接触してしまう恐れがある。
これに対して、本実施例のようにポリシリコン膜３３を入れれば、ポリシリコン膜３３はエッチングされないので、ソース領域１２だけでなく、溝上部に亘って、ソースコンタクト層２１を形成することができる。このため、コンタクト穴とソース領域１２との合わせずれを考える必要がなく、さらなる微細化を達成することができる。
図５は、本発明の第５の実施例によるＳＩＴの断面構造概略図である。この図５が、図４と異なる点は、シリコン酸化膜３１とポリシリコン膜３３の埋め込み方である。いずれにしろ、溝１１０〜１１２の全幅に亘ってポリシリコン膜３３が存在するように埋め込む。
これにより、図４と同様に、コンタクト穴とソース領域１２との合わせずれを考える必要がなく、さらなる微細化を達成することができる。
図６は、本発明の第６の実施例によるＳＩＴの断面構造概略図である。
この実施例が、図１と異なる点は、外部パッドに繋げるためのゲートコンタクト層１０２及びゲート電極１０３を、トレンチ溝の底部に形成したことである。すなわち、図１と同じトレンチ溝１１０，１１１を第１の溝とすると、第２のトレンチ溝１１３にも、この溝に沿って第２のｐ型ゲート領域１３１を形成する。そして、この第２のｐ型ゲート領域１３１の引出し層１５１に対向させて、第２の溝１１３の底部に、ゲートコンタクト層１０２及びゲート電極１０３を形成したものである。
本実施例の場合でも、チャネル幅は狭い方がオン抵抗は下がることから、ソース電極２３を形成した領域の内部の第１のゲート領域１３においても、ゲート抵抗を低減することが望ましい。そこで、ゲートコンタクト層１０２及びゲート電極１０３とは独立して、トレンチ溝１１０，１１１の底部にメタル導電部（仮想ゲート電極）１０１を設けることで、ゲート抵抗の低減を図り、高速スイッチング動作を可能としている。
図７は、本発明の第７の実施例によるＳＩＴの断面構造概略図である。
この実施例が、図６と異なる点は、図１と図５の違いと同じである。すなわち、溝１１０〜１１２の全幅に亘ってポリシリコン膜３３が存在するように埋め込み、コンタクト穴とソース領域１２との合わせずれを考える必要をなくし、微細化を図ったことである。
図８は、図１に示した本発明の第１の実施例を実現する平面レイアウトマスクパターン図である。８０１はソースコンタクト層のマスクパターン、８０２はゲートコンタクト層のマスクパターンであり、それぞれ長方形の内側にコンタクト領域が残るようなプロセスを施す。８０３はゲート引出し層のマスクパターンであり、長方形の内側にイオン注入が施されるようにする。８０４はｎ型ソース領域のマスクパターンであり、長方形の内側にイオン注入が施されるようにする。８０５はトレンチ溝のマスクパターンであり、長方形の内側に溝が形成される。本実施例では、ｎ型ソース領域のマスクパターン８０４を形成後、トレンチ溝のマスクパターン８０５を用いて溝を形成する。８０６は、図１に示したゲート引出し層１５とゲートコンタクト層１０２を接続するためのコンタクト穴をあけるためのマスクパターンで、長方形の内側にコンタクト穴が開くようにする。８０７は、図１に示したソース領域１２とソースコンタクト層２１を接続するためのコンタクト穴をあけるためのマスクパターンであり、長方形の内側にコンタクト穴が開くようにする。
図９は、本発明の第１の実施例を実現する他の平面レイアウトマスクパターン図である。ソースコンタクト層マスクパターン８０１の周りを、ゲートコンタクト層マスクパターン８０２で囲うと、ソースコンタクト層２１とゲートコンタクト層１０２を交差させるために、２層のコンタクト領域とする必要がある。しかし、ゲート抵抗のさらなる低減を図ることができる。
図８及び図９に示したマスクパターンは、ユニットセルであり、これらが縦横に多数並べて配置されることで、大電流デバイスとなる。
図１０Ａ〜図１０Ｉは、図１の実施例を実現するための製造工程を示す断面構造図である。図１０Ａに示すように、ｎ＋基板１０と、例えば厚み６μｍ、濃度２Ｅ１６／ｃｍ−３のｎエピ層１１をもつｎ型４Ｈ−ＳｉＣにホトレジスト４０１を塗布し、所望の領域の加工を行う。その後、例えば、窒素イオンや燐イオン等のｎ型不純物イオン４０２をイオン注入し、ｎ型領域１２と１７を形成する。ここで、ホトレジストを除去し、例えば、ＣＶＤ（ Chemical Vapor Deposition ）法などで、図１０Ｂに示すように、シリコン酸化膜４０３を堆積し、ホトレジスト４０１などをマスクとして所望の形状に加工する。その後、シリコン酸化膜４０３をマスクとして、ＳｉＣに、図１０Ｂに示すような深さ１．２μｍのトレンチ溝を形成する。
ここで、図１０Ｃに示すように、例えば、アルミニウムイオンやボロンイオンなどのｐ型不純物イオン４０４を、基体に対して数度から数十度傾けて、数十から数百ｋｅＶのエネルギーで１回から数回のイオン注入を施し、ｐ型領域１３を形成する。また、半導体基体に対して垂直に、例えば、アルミニウムイオンやボロンイオンなどのｐ型不純物イオン４０４を、数十から数百ｋｅＶのエネルギーで１回から数回のイオン注入を施し、ｐ型ゲート領域の中に引出し層１４を形成する。ここで、図１０Ｄに示すように、シリコン酸化膜４０３等を全て除去し、数百から数千度の温度で、例えばアルゴン雰囲気中でアニールを施し、イオン注入欠陥の回復を図る。
次に、図１０Ｅに示したように、半導体基体の一面に、例えばニッケルなどのメタルを蒸着し、ドレイン電極２２を形成する。また、ホトレジスト４０１を塗布し、所望の領域を空けるように加工する。その後、図１０Ｅに示すように、例えばチタンとアルミニウムなどの積層膜やニッケルなどの単一膜などの金属を蒸着し、本発明によるメタル導電部（仮想ゲート電極）１０１の基礎を形成する。
ここで、図１０Ｆに示したように、レジスト４０１を除去する。
次に、図１０Ｇに示すように、ＣＶＤ法などにより、シリコン酸化膜やポリシリコン膜などの絶縁物（絶縁膜）３１を埋め込み、ＣＭＰ（ Chemical Mechanical Polish ）法などにより基体の他面を平坦化する。ここで、図１０Ｈに示すように、ＣＶＤ法などによりシリコン酸化膜などの層間絶縁物（絶縁膜）３２を堆積後、ホト工程とドライエッチングやウェットエッチング法などにより、所望の領域の加工を行う。次に、図１０Ｉに示すように、ニッケル膜などのソースコンタクト層２１及びゲートコンタクト層１０２を堆積後、数百から数千度のアニールを施し、金属膜とＳｉＣ基板との間にシリコンと金属との反応領域を形成する。そして、アルミニウムなどの金属膜により、ソース電極２３及びゲート電極１０３を堆積し、数百度のアニールを施し、図１に示す第１の実施例のＳＩＴを得る。
本実施例によれば、低ゲート逆バイアスかつ低オン抵抗が実現できるため、ＰＷＭインバーター用のスイッチングデバイスとして用いると、ゲート駆動が容易になると共に損失を低減できるという効果を持つ。
本発明の第１の実施例によるＳＩＴの断面構造概略図。 本発明の第２の実施例によるＳＩＴの断面構造概略図。 本発明の第３の実施例によるＳＩＴの断面構造概略図。 本発明の第４の実施例によるＳＩＴの断面構造概略図。 本発明の第５の実施例によるＳＩＴの断面構造概略図。 本発明の第６の実施例によるＳＩＴの断面構造概略図。 本発明の第７の実施例によるＳＩＴの断面構造概略図。 本発明の第１の実施例を実現する平面レイアウトマスクパターン図。 本発明の第１の実施例を実現する他の平面レイアウトマスクパターン図。 本発明の第１の実施例を実現するための製造工程Ａを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｂを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｃを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｄを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｅを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｆを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｇを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｈを示す断面構造図。 本発明の第１の実施例を実現するための製造工程Ｉを示す断面構造図。
符号の説明
１０…ｎ＋基板（ドレイン領域）、１１…ｎ型エピタキシャル層（ドリフト層）、１２…ｎ＋ソース領域、１３，１３１…ｐゲート領域、１４，１５，１５１…ゲート引出し層、１６…ｐ電界緩和領域、１７…ｎ型チャネルストッパー層、２１…ソースコンタクト層、２２…ドレイン電極、２３…ソース電極、３１，３３…埋込み絶縁物（埋込み絶縁膜）、３２…層間絶縁物（層間絶縁膜）、１０１…メタル導電部（仮想ゲート電極）、１０２…ゲートコンタクト層、１０３…ゲート電極、１１０〜１１３…トレンチ溝、８０１…ソースコンタクト層マスクパターン、８０２…ゲートコンタクト層マスクパターン、８０３…ゲート引出し層マスクパターン、８０４…ｎ型ソース領域マスクパターン、８０５…トレンチ溝マスクパターン、８０６…ゲート領域−ゲートコンタクト層接続のマスクパターン、８０７…ソース領域−ソースコンタクト層接続のマスクパターン、４０１…ホトレジスト、４０２…ｎ型不純物イオン、４０３…ＣＶＤシリコン酸化膜、４０４…ｐ型不純物イオン。

Claims (20)

  1. 半導体基体の第１導電型ｎ（又はｐ）の基板と、この基板の一面に形成されたドレイン電極と、前記基板の他面側に形成された第１導電型のエピタキシャル層と、半導体基体の前記他面に沿って形成された第１導電型のソース領域と、半導体基体の前記他面から形成された複数の溝と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域と、前記ソース領域の他面側に形成したソース電極と、前記ゲート領域のゲート引出し層に形成されたゲート電極を備えた縦型の電界効果トランジスタを備えた半導体装置において、前記ゲート電極とは独立して、前記溝の底部で、前記ゲート領域の引出し層とオーミック接触するメタル導電部を備えたことを特徴とする半導体装置。
  2. 請求項１において、前記メタル導電部は、前記ゲート電極と電気的に絶縁されていることを特徴とする半導体装置。
  3. 請求項１において、前記メタル導電部は、外部からの配線と電気的に絶縁されていることを特徴とする半導体装置。
  4. 請求項１において、前記ゲート電極を、半導体基体の前記他面に沿って形成したことを特徴とする半導体装置。
  5. 請求項１において、半導体基体の前記他面から形成された第２の溝と、この第２の溝に沿って形成された第２導電型の第２のゲート領域を備え、前記ゲート電極は、前記第２の溝の底部で、前記第２のゲート領域の引出し層とオーミック接触するように形成されたことを特徴とする半導体装置。
  6. 請求項１において、前記溝に沿って形成された前記ゲート領域は、半導体基体の前記他面に沿って形成された前記ソース領域に接するように形成したことを特徴とする半導体装置。
  7. 請求項１において、前記ゲート領域を、半導体基体の前記他面に沿って形成された前記ソース領域に届かない範囲で前記溝に沿って形成したことを特徴とする半導体装置。
  8. 請求項１において、前記複数の溝内に充填した絶縁物を備えたことを特徴とする半導体装置。
  9. 請求項８において、前記絶縁物は、ポリシリコンを含むことを特徴とする半導体装置。
  10. 請求項１において、前記ソース領域と前記ソース電極間に形成したソースコンタクト層と、前記ゲート引出し層と前記ゲート電極間に形成したゲートコンタクト層と、少なくとも、これらソースコンタクト層とゲートコンタクト層との間の半導体基体の前記他面に沿って形成した層間絶縁膜を備えたことを特徴とする半導体装置。
  11. バンドギャップが２．０ｅＶ以上の半導体基体の第１導電型ｎ（又はｐ）の低不純物濃度の基板と、この基板の一面に形成されたドレイン電極と、前記基板の他面側に形成され、第１導電型の基板より低抵抗のエピタキシャル層と、前記半導体基体の他面に沿って形成された第１導電型のソース領域と、前記半導体基体の他面から形成された複数の溝と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域と、前記ソース領域の他面側に形成したソースコンタクト層及びこのソースコンタクト層にオーミック接触したソース電極を備えた縦型の電界効果トランジスタを備えた炭化珪素半導体装置において、半導体基体の前記他面に沿って形成され、前記ゲート領域の引出し層に、ゲートコンタクト層を介してオーミック接触したゲート電極と、このゲート電極とは独立して、前記溝の底部で、前記ゲート領域のコンタクト層とオーミック接触するメタル導電部を備えたことを特徴とする炭化珪素半導体装置。
  12. 請求項１１において、前記メタル導電部は、前記ゲート電極と電気的に絶縁されていることを特徴とする炭化珪素半導体装置。
  13. 請求項１１において、前記メタル導電部は、外部からの配線と電気的に絶縁されていることを特徴とする炭化珪素半導体装置。
  14. 請求項１１において、前記溝に沿って形成された前記ゲート領域は、半導体基体の前記他面に沿って形成された前記ソース領域に接するように形成したことを特徴とする炭化珪素半導体装置。
  15. 請求項１１において、前記ゲート領域を、半導体基体の前記他面に沿って形成された前記ソース領域に届かない範囲で前記溝に沿って形成したことを特徴とする炭化珪素半導体装置。
  16. バンドギャップが２．０ｅＶ以上の半導体基体の第１導電型ｎ（又はｐ）の低不純物濃度の基板と、この基板の一面に形成されたドレイン電極と、前記基板の他面側に形成され、第１導電型の基板より低抵抗のエピタキシャル層と、半導体基体の前記他面に沿って形成された第１導電型のソース領域と、半導体基体の前記他面から形成された複数の第１の溝と、これら第１の溝に沿って形成された第２導電型ｐ（又はｎ）の第１のゲート領域と、前記ソース領域の他面側に形成したソースコンタクト層及びこのソースコンタクト層にオーミック接触したソース電極を備えた縦型の電界効果トランジスタを備えた炭化珪素半導体装置において、前記半導体基体の他面から形成された第２の溝と、この第２の溝に沿って形成された第２導電型の第２のゲート領域と、この第２のゲート領域の引出し層にゲートコンタクト層を介してオーミック接触したゲート電極と、このゲート電極とは独立して、前記第１の溝の底部で、前記第１のゲート領域の引出し層とオーミック接触するメタル導電部を備えたことを特徴とする炭化珪素半導体装置。
  17. 請求項１６において、前記メタル導電部は、前記ゲート電極と電気的に絶縁されていることを特徴とする炭化珪素半導体装置。
  18. 請求項１６において、前記メタル導電部は、外部からの配線と電気的に絶縁されていることを特徴とする炭化珪素半導体装置。
  19. 請求項１６において、前記第１の溝に沿って形成された前記ゲート領域は、半導体基体の前記他面に沿って形成された前記ソース領域に接するように形成したことを特徴とする炭化珪素半導体装置。
  20. 請求項１６において、前記第１の溝に沿って形成した前記ゲート領域を、前記ソース領域に届かない範囲で形成したことを特徴とする炭化珪素半導体装置。
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