DE102005024684B4

DE102005024684B4 - Halbleitervorrichtung

Info

Publication number: DE102005024684B4
Application number: DE102005024684.2A
Authority: DE
Inventors: Takasumi Ohyanagi; Atsuo Watanabe; Rajesh Kumar Malhan; Tsuyoshi Yamamoto; Toshiyuki Morishita
Original assignee: Hitachi Power Semiconductor Device Ltd; Denso Corp
Current assignee: Hitachi Power Semiconductor Device Ltd; Denso Corp
Priority date: 2004-09-21
Filing date: 2005-05-30
Publication date: 2015-04-16
Anticipated expiration: 2025-05-31
Also published as: US20070221924A1; US7335928B2; US7230283B2; DE102005024684A8; JP2006093186A; DE102005024684A1; JP4777630B2; US20060060884A1

Abstract

Halbleitervorrichtung mit einem vertikalen Feldeffekttransistor, wobei der Feldeffekttransistor umfaßt ein Substrat (10) von einem ersten Leitfähigkeitstyp, das ein Halbleitersubstrat bildet; eine Drainelektrode (22), die auf einer Oberfläche des Substrats ausgebildet ist; eine Epitaxialschicht (11) vom ersten Leitfähigkeitstyp, die auf der anderen Oberfläche des Substrats ausgebildet ist; einen Sourcebereich (12) vom ersten Leitfähigkeitstyp, der auf der dem Substrat (10) abgewandten Oberfläche der Epitaxialschicht (11) ausgebildet ist; eine Anzahl von Gräben (110–112), die von der dem Substrat (10) abgewandten Oberfläche der Epitaxialschicht (11) aus ausgebildet sind; einen Gatebereich (13) von einem zweiten Leitfähigkeitstyp, der entlang der Gräben ausgebildet ist und eine erste und eine zweite Gate-Herausziehschicht (15, 14) umfasst; eine Sourceelektrode (23), die auf dem Sourcebereich (12) ausgebildet ist; eine Gateelektrode (103), die auf der ersten Gate-Herausziehschicht (15) im Gatebereich ausgebildet ist; und einen metallischen Leiter (101), der im Gatebereich auf dem Boden jedes der Gräben ausgebildet ist; wobei der metallische Leiter (101) mit der Gateelektrode (103) nur über einem ohmschen Kontakt mit der zweiten Gate-Herausziehschicht (14) am Boden jedes Grabens elektrisch verbunden ist.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft Halbleitervorrichtungen und insbesondere den Aufbau von Siliziumkarbid-Halbleitervorrichtungen mit vertikalen Feldeffekttransistoren.
Siliziumkarbid (SiC) besitzt eine elektrische Durchbruchfeldstärke, die etwa zehnmal so groß ist wie die von Silizium (Si), so daß, wenn es für vertikale Feldeffekttransistoren verwendet wird, die Driftschicht (Epitaxialschicht) zum Erhalten des Durchbruchs dünn und sehr dicht gemacht werden kann, um die Verluste zu verringern. Leistungshalbleitervorrichtungen auf der Basis von SiC umfassen Sperrschicht-FETs (JFET) und statische Induktionstransistoren (SIT).
Die JP-A-9-508492 (6 bis 11), Materials Science Forums Bd. 433–436 (2003), Seiten 777–780 und IEEE ELECTRON DEVICE LETTERS Bd. 24 Nr. 7, Juli 2003, Seiten 463–465 beschreiben Halbleitervorrichtungen, bei denen die Vorteile von Siliziumkarbid (SiC) genutzt werden. Nach diesen Druckschriften befinden sich auf einer Oberflächenseite eines Siliziumkarbid-Halbleitersubstrats ein n⁺-Substrat, das den Drainbereich festlegt, sowie eine n^–-Epischicht, und auf einer Epischicht vom n-Typ ist ein n⁺-Sourcebereich ausgebildet. In die Epischicht vom n-Typ werden tiefe Gräben gezogen, und entlang dieser Gräben wird ein p⁺-Gatebereich ausgebildet. Dieser p⁺-Gatebereich erstreckt sich bis zu einer Stelle, an der er mit dem n⁺-Sourcebereich in Kontakt kommt. Zwischen benachbarten Gräben wird mittels einer Source-Kontaktschicht, die mit dem n⁺-Sourcebereich in Kontakt steht, auf der Oberfläche des n⁺-Sourcebereichs eine Sourceelektrode ausgebildet, die sich längs der anderen Seite erstreckt. Diese Sourceelektrode wird auf der gegenüberliegenden Oberfläche in allen Richtungen über die ganze Länge des Halbleitersubstrats ausgebildet, nicht nur auf der Oberfläche des n⁺-Sourcebereichs, sondern auch auf der Oberfläche des Isoliermaterials in den Gräben. Am Boden der Gräben ist für die Verbindung mit dem p⁺-Gatebereich eine Gate-Kontaktschicht ausgebildet. Diese JFETs und SITs sind Transistoren, die den Strom mittels einer Verarmungsschicht ein- und ausschalten, die sich im p⁺-Gatebereich zwischen zwei benachbarten Gräben über einen Kanal erstreckt. Durch Miniaturisieren der Breite dieses Kanals wird ein Transistor vom sogenannten ”normalerweise ausgeschalteten” Typ erhalten, der seinen Aus-Zustand auch dann hält, wenn die Gate-Spannung Null ist.
In Materials Science Forums Bd. 433–436 (2003), Seiten 777–780 wird erwähnt, daß durch die Wahl einer Konzentration der Epischicht vom n-Typ, die als Driftschicht dient, von 3E15/cm^–3 und einer Gatespannung Vg gleich Null Volt bei einer Kanalbreite von 2,0 μm und einer Grabenbreite von 2,0 μm eine Durchbruchspannung von bis zu 650 Volt und eine Vorwärtsstromdichte von bis 250 A/cm² erreicht werden kann.
Berechnungen der vorliegenden Erfinder haben jedoch ergeben, daß durch Erhöhen der Dotierstoffkonzentration der Epischicht auf 2E16/cm^–3 mit einer Grabenbreite von 1,0 μm (Kanalbreite 0,5 μm) und einer Grabentiefe von 1,2 μm eine Vorwärtsstromdichte von bis zu 400 A/cm² erreicht werden kann, die auch das übersteigt, was mit bipolaren Transistoren mit Silizium-isoliertem Gate (IGBT) möglich ist. Eine geringere Grabenbreite führt jedoch wegen des möglichen Ablösens von metallischen Leitungen zu Schwierigkeiten beim Herausführen von Leitungen über eine Seitenwand zum Verbinden der Gateelektrode mit einem externen Anschlußfeld. Die Anschlußelektrode kann auch durch den elektrisch leitenden Abschnitt ausgebildet werden, der sich durch den leitenden Abschnitt des Gatebereichs erstreckt, um das Anschlußfeld zu erreichen. Der große Widerstand des Gatebereichs macht es jedoch unmöglich, damit einen Transistor auszubilden, der Hochgeschwindigkeits-Schaltvorgänge ausführen kann.
EP 0 698 926 B1 zeigt einen statischen Induktionsthyristor, bei dem der Gatebereich gradenartige Hohlräume umfasst, an deren Böden Gate-Elektroden verlaufen. Transistoren mit metallischen Gate-Elektroden, die in Gräben angeordnet sind, sind in JP 2004-134547 A und dem Lehrbuch B. J. Baliga, ”Modern Power Devices”, John Wiley & Sons, 1987, S. 188–191 beschrieben.
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung zu schaffen, bei der die Stromdichte erhöht werden kann und mit der schnelle Schaltvorgänge ausgeführt werden können.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt eine Halbleitervorrichtung wie ein JFET, SIT und dergleichen eine Gateelektrode, die mit einem Gatebereich in ohmschen Kontakt steht, und einen metallischen Leiter (eine virtuelle Gateelektrode), der bzw. die unabhängig von der Gateelektrode mit dem Gatebereich in ohmschen Kontakt steht.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt eine Halbleitervorrichtung eine Gateelektrode, die auf der Oberfläche eines Halbleitersubstrats, auf der sich die Sourceelektrode befindet, mit einem Gatebereich in ohmschen Kontakt steht, und einen metallischen Leiter (eine virtuelle Gateelektrode), der bzw. die unabhängig von der Gateelektrode am Boden jedes Grabens mit dem Gatebereich in ohmschen Kontakt steht.
In einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt eine Halbleitervorrichtung eine Gateelektrode, die am Boden eines ersten Grabens mit einem Gatebereich in ohmschen Kontakt steht, und einen metallischen Leiter (eine virtuelle Gateelektrode), der bzw. die unabhängig von der Gateelektrode am Boden eines zweiten Grabens mit dem Gatebereich in ohmschen Kontakt steht.
Die Halbleitervorrichtung kann in den bevorzugten Ausführungsformen der vorliegenden Erfindung eine hohe Stromdichte aufweisen, wobei der Gate-Widerstand durch den metallischen Leiter (die virtuelle Gateelektrode) verringert ist, der bzw. die mit dem Gatebereich in ohmschen Kontakt steht, so daß schnelle Schaltvorgänge möglich sind.
Weitere Gegenstände, Merkmale und Vorteile der Erfindung gehen aus der folgenden Beschreibung von Ausführungsformen der Erfindung in Verbindung mit den beiliegenden Zeichnungen hervor.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Schnittansicht, die den Aufbau, eines statischen Induktionstransistors (SIT) gemäß einer ersten Ausführungsform der vorliegenden Erfindung allgemein zeigt;
2 ist eine Schnittansicht, die den Aufbau eines SIT gemäß einer zweiten Ausführungsform der vorliegenden Erfindung allgemein zeigt;
3 ist eine Schnittansicht, die den Aufbau eines SIT gemäß einer dritten Ausführungsform der vorliegenden Erfindung allgemein zeigt;
4 ist eine Schnittansicht, die den Aufbau eines SIT gemäß einer vierten Ausführungsform der vorliegenden Erfindung allgemein zeigt;
5 ist eine Schnittansicht, die den Aufbau eines SIT gemäß einer fünften Ausführungsform der vorliegenden Erfindung allgemein zeigt;
6 ist eine Schnittansicht, die den Aufbau eines nicht erfindungsgemäßen oder der Erfindung ähnlichen SIT allgemein zeigt;
7 ist eine Schnittansicht, die den Aufbau eines nicht erfindungsgemäßen oder der Erfindung ähnlichen SIT allgemein zeigt;
8 ist eine Aufsicht, die das Layout eines Maskenmusters zur Ausführung der ersten Ausführungsform der vorliegenden Erfindung zeigt;
9 ist eine Aufsicht, die das Layout eines weiteren Maskenmusters zur Ausführung der ersten Ausführungsform der vorliegenden Erfindung zeigt; und
10A bis 10I sind Schnittansichten, die den Aufbau des SIT in den Herstellungsschritten A–I bei der Herstellung des SIT gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
GENAUE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Durch Verringern der Kanalbreite kann der Blockiereffekt eines Gate wirkungsvoll erhöht werden. Bei einer geringeren Kanalbreite kann auch die Dotierstoffkonzentration der n^–-Driftschicht (Epitaxialschicht) erhöht und damit der Ein-Widerstand des Transistors herabgesetzt werden. Die geringere Kanalbreite führt jedoch zu Schwierigkeiten beim Herausführen einer metallischen Leitung aus dem Gatebereich unter den Gräben über die Seitenwand der Gräben zu einem Bereich oberhalb der Gräben. Der Grund dafür ist, daß die tiefen Gräben Unterbrechungen in der metallischen Leitung hervorrufen. Andererseits ist es möglich, in den Gräben eine metallische CVD-Schicht (CVD: Chemical Vapor Deposition) vollständig einzubetten, etwa die Wolfram-Anschlußleitung, die in LSIs und dergleichen verwendet wird, um sie aus dem Gatebereich in den Bereich oberhalb der Gräben zu führen. Bei JFETs und SITs, die über den Gräben einen Sourcebereich aufweisen, ist jedoch dabei eine vollständige Trennung vom Sourcebereich erforderlich, was zu einem extrem komplizierten Herstellungsprozeß führt. Es wurde auch in Betracht gezogen, die Verbindung vom Gate-Diffusionsbereich (der Gate-Herausziehschicht) am Boden des Grabens zur Oberfläche des Halbleitersubstrats durch einen Gatebereich herzustellen und die metallische Leitung nur an der Oberfläche des Halbleitersubstrats zu verlegen. Der höhere Widerstand (R) des Gate-Diffusionsbereichs, d. h. der höhere Gate-Widerstand, und die Gate-Kapazität (C) führen jedoch zu einer erhöhten CR-Zeitkonstanten und damit zu der Unmöglichkeit, schnelle Schaltvorgänge auszuführen.
Um diese Probleme zu überwinden, wird bei den Ausführungsformen der vorliegenden Erfindung zusätzlich zur Gateelektrode ein metallischer Leiter (eine virtuelle Gateelektrode) auf dem Boden der Gräben ausgebildet, der bzw. die mit dem Gatebereich in ohmschen Kontakt steht. Wie erwähnt gibt es Schwierigkeiten, einen metallischen Leiter elektrisch mit der Gateelektrode zu verbinden. Aber auch wenn er von der Gateelektrode isoliert ist, wird damit eine Verringerung des Gate-Widerstands erreicht, und es werden bei JFETs und SITs schnelle Schaltvorgänge möglich. Da ein ohmscher Kontakt zwischen dem metallischen Leiter (der virtuellen Gateelektrode) und der Gateelektrode am Boden des Grabens ausgebildet wird, wird der Gate-Widerstand im Vergleich zu einem Aufbau ohne einen solchen metallischen Leiter erheblich herabgesetzt.
Bei Siliziumkarbid (SiC) wird für eine metallische Leitung im allgemeinen entweder eine Laminatschicht aus Titan und Aluminium oder eine Nickelschicht verwendet, um mit Bereichen vom p-Typ einen ohmschen Kontakt zu erhalten. In jedem Fall wird nach der Ausbildung einer metallischen Schicht das sich ergebende Produkt bei einer hohen Temperatur von etwa 1000°C behandelt, um zwischen dem SIC und dem metallischen Bereich eine silizidierte Schicht auszubilden und damit einen ohmschen Kontakt herzustellen. Eine Titan/Aluminium-Laminatschicht weist einen kleineren Kontaktwiderstand auf als eine Nickelschicht. Wenn die Titan/Aluminium-Laminatschicht thermisch bei etwa 1000°C behandelt wird, schmilzt jedoch das Aluminium, so daß die Titan/Aluminium-Laminatschicht nicht bei einem verkleinerten Muster verwendet werden kann.
Um dieses Problem zu beseitigen, wird bei einigen Ausführungsformen der vorliegenden Erfindung vor der Hochtemperaturbehandlung eine Oxidschicht in den Gräben eingebettet, nachdem die Titan/Aluminium-Laminatschicht auf dem Boden der Gräben ausgebildet wurde. Auf diese Weise diffundiert die Titan/Aluminium-Laminatschicht nicht, auch wenn sie schmilzt, da sie von der Oxidschicht bedeckt ist.
Über den Gräben wird eine Nickelschicht ausgebildet. Die Nickelschicht verhindert, daß die Laminatschicht bei einer Hochtemperaturbehandlung von 1000°C schmilzt, und sie ermöglicht die gleichzeitige Ausbildung einer Sourceelektrode, die mit dem Sourcebereich vom n-Typ mit hoher Konzentration in ohmschen Kontakt steht.
Damit läßt sich der Gate-Widerstand auch in JFETs und SITs mit verringerten Kanalbreiten herabsetzen, so daß schnelle Schaltvorgänge möglich werden. Wenn die erfindungsgemäße Halbleitervorrichtung zum Beispiel als Hochstrom-Schaltvorrichtung bei einem PWM-Inverter verwendet wird, läßt sie sich leicht ansteuern, und die Verluste sind gering.
Einige Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug zu den beiliegenden Zeichnungen genauer erläutert.
Die 1 ist eine Schnittansicht, die den Aufbau eines statischen Induktionstransistors (SIT) bei einer ersten Ausführungsform der vorliegenden Erfindung zeigt. In der 1 umfaßt ein Halbleitersubstrat, dessen Bandabstand 2,0 eV oder größer ist, ein Substrat 10 von einem ersten Leitfähigkeitstyp n⁺ (oder p⁺) in einer vorgegebenen Dotierstoffkonzentration, das einen Drainbereich festlegt, wobei eine Drainelektrode 22 über die gesamte eine Oberfläche des Substrats 10 ausgebildet ist. An der gegenüberliegenden Oberfläche des Substrats 10 ist eine Epitaxialschicht (Driftschicht) 11 ausgebildet. Die Epitaxialschicht 11 weist eine niedrigere Dotierstoffkonzentration auf als das Substrat 10 vom ersten Leitfähigkeitstyp und einen höheren Widerstand. An der gegenüberliegenden Oberfläche des Halbleitersubstrats ist ein n⁺-Sourcebereich 12 ausgebildet. Auf der Oberfläche des Sourcebereichs 12 ist eine Source-Kontaktschicht 21 aus Nickel ausgebildet, um einen ohmschen Kontakt herzustellen. Auf der Source-Kontaktschicht 21 ist eine Sourceelektrode 23 aus Aluminium angeordnet. Bei der vorliegenden Ausführungsform wird die Aluminium-Sourceelektrode 23 dick ausgebildet, da angenommen wird, daß der SIT mit einem hohem Strom von etwa 400 A/cm² belastet wird. Die Drainelektrode 22 besteht aus Nickel.
An der gegenüberliegenden Oberfläche des Halbleitersubstrats wird eine Anzahl von Gräben 110–112 ausgebildet. Längs dieser Gräben wird im Halbleitersubstrat ein p⁺-Gatebereich 13 ausgebildet, der sich kontinuierlich bis zu einer Stelle erstreckt, an der der p⁺-Gatebereich 13 mit dem genannten Sourcebereich 12 in Kontakt kommt. Der Gatebereich 13 umfaßt eine p⁺⁺-Herausziehschicht 15 zum Herstellen eines Kontakts mit einer Gate-Kontaktschicht 102. Auf der Gate-Kontaktschicht 102 ist eine Gateelektrode 103 aus Aluminium ausgebildet. Die p⁺⁺-Gate-Herausziehschicht 15 wird von einem Feldreduktionsbereich 16 vom p-Typ umgeben. Der Feldreduktionsbereich 16 ist nicht erforderlich, wenn die interessierende Durchbruchspannung niedrig ist. Außerhalb der Feldreduktionsschicht 16 ist ein Kanalstopper 17 ausgebildet.
Auf dem Boden der einzelnen Gräben 110–112 wird erfindungsgemäß jeweils ein metallischer Leiter (eine virtuelle Gateelektrode) 101 ausgebildet, die mit der p⁺⁺-Herausziehschicht 14 im Gatebereich 13 in ohmschen Kontakt steht. Bei der vorliegenden Ausführungsform besteht der metallische Leiter (die virtuelle Gateelektrode) 101 aus einer Laminatschicht aus Titan und Aluminium.
Obwohl sie von der Gateelektrode 103 und externen Anschlüssen isoliert sind, stehen die metallischen Leiter 101 mit dem Gatebereich 13 an Stellen in einem ohmschen Kontakt, die tiefer liegen als die Böden der Gräben 110–112, so daß im Vergleich zu einem Aufbau ohne die metallischen Leiter 101 der Gate-Widerstand erheblich reduziert ist. Auf diese Weise verringern die metallischen Leiter 101 den Gate-Widerstand an Stellen tief im Gate-Bereich 13 erheblich, und sie rufen einen ähnlichen Effekt wie eine Gateelektrode hervor, so daß die metallischen Leiter 101 in diesem Sinne als ”virtuelle Gateelektroden” bezeichnet werden können.
Auf diese Weise ist es möglich, Hochstrom-JFETs und SITs herzustellen, bei denen der Gate-Widerstand verringert ist und die Hochgeschwindigkeits-Schaltvorgänge ausführen können.
In die Gräben 110–112 ist eine Isolierschicht (ein Isoliermaterial) 31 eingebettet. Zwischen den einzelnen Source-Kontakten 21 an der Oberfläche des Halbleitersubstrats ist jeweils eine isolierende Zwischenschicht (ein Isoliermaterial) 32 aufgebracht.
Die 2 ist eine Schnittansicht, die den Aufbau eines statischen Induktionstransistors (SIT) bei einer zweiten Ausführungsform der vorliegenden Erfindung allgemein zeigt.
Bei der vorliegenden Erfindung bewirkt eine Verringerung der Kanalbreite eine Verstärkung des Blockiereffekts des Gates. Der Kanal braucht jedoch in der Tiefenrichtung des Kanals nicht zur Gänze in der Breite verringert zu werden. Aus diesem Grund braucht der Gatebereich 13 nicht über die ganze Seitenwand des Grabens ausgebildet zu werden. In der zweiten Ausführungsform wird der Gatebereich 13 längs der Böden der Gräben 110–112 innerhalb eines Bereichs ausgebildet, in dem der Gatebereich 13 nicht den Sourcebereich 12 erreicht, der auf der gegenüberliegenden Oberfläche des Halbleitersubstrates ausgebildet ist. Der metallische Leiter (die virtuelle Elektrode) 101 wird auf dem Boden jedes der Gräben 110–112 ausgebildet, um den Gate-Widerstand zu verringern, und zwischen der p⁺⁺-Gate-Herausziehschicht 14 und den einzelnen metallischen Leitern 101 wird ein ohmscher Kontakt ausgebildet. Die sich ergebende Hochstrom-Halbleitervorrichtung zeigt daher Hochgeschwindigkeits-Schalteigenschaften. Der übrige Aufbau ist dem der 1 ähnlich.
Die 3 ist eine Schnittansicht, die den Aufbau eines statischen Induktionstransistors (SIT) bei einer dritten Ausführungsform der vorliegenden Erfindung allgemein zeigt.
Der Aufbau ist bei der dritten Ausführungsform im wesentlichen der gleiche wie in der 2 gezeigt, mit der Ausnahme, daß der Gatebereich 13 eine gerundete Form aufweist. Bei der vorliegenden Ausführungsform zeigt die sich ergebende Hochstrom-Halbleitervorrichtung Hochgeschwindigkeits-Schalteigenschaften wie die Halbleitervorrichtung der zweiten Ausführungsform, die in der 2 dargestellt ist. Der übrige Aufbau ist dem der 1 ähnlich.
Die 4 ist eine Schnittansicht, die den Aufbau eines statischen Induktionstransistors (SIT) bei einer vierten Ausführungsform der vorliegenden Erfindung allgemein zeigt. Die vierte Ausführungsform unterscheidet sich von den in den 1 bis 3 gezeigten Ausführungsformen darin, daß in die Gräben eine Isolierschicht eingebettet ist, die aus einem Zweibereichsaufbau mit einer Siliziumoxidschicht 31 und einer Polysiliziumschicht 33 besteht, wobei nicht nur im Sourcebereich 12, sondern auch auf der Polysiliziumschicht 33 über den Gräben eine Source-Kontaktschicht 21 ausgebildet ist.
Zur Ausbildung eines Kontaktloches über dem Sourcebereich 12 nach der Ausbildung der isolierenden Zwischenschicht 32 wird ein Trockenätzverfahren oder ein Naßätzverfahren verwendet. Wenn über den Gräben wie bei der ersten Ausführungsform eine Siliziumoxidschicht liegt, wird die Siliziumoxidschicht in den Gräben bei diesem Ätzen auch geätzt, so daß möglicherweise der Gatebereich 13 mit der Source-Kontaktschicht 21 in Kontakt kommt.
Andererseits wird dabei die Polysiliziumschicht 33, die bei der vierten Ausführungsform die Gräben füllt, nicht geätzt, so daß die Source-Kontaktschicht 21 nicht nur auf dem Sourcebereich 12 ausgebildet werden kann, sondern auch über den Gräben. Dadurch ist es nicht erforderlich, eine mögliche Fehlausrichtung des Kontaktlochs zu dem Sourcebereich 12 in Betracht zu ziehen, so daß eine weitere Verkleinerung möglich ist.
Die 5 ist eine Schnittansicht, die den Aufbau eines statischen Induktionstransistors (SIT) bei einer fünften Ausführungsform der vorliegenden Erfindung allgemein zeigt. Die fünfte Ausführungsform der 5 unterscheidet sich von der vierten Ausführungsform der 4 in der Art, wie die Sillziumoxidschicht 31 und die Polysiliziumschicht 33 in die Gräben eingebettet sind. Diese Schichten sind hier so eingebettet, daß die Polysiliziumschicht 33 sich über die ganze Breite der Gräben 110–112 erstreckt.
Bei dieser Art der Einbettung der Siliziumoxidschicht 31 und der Polysiliziumschicht 33 braucht eine Fehlausrichtung des Kontaktlochs zu dem Sourcebereich 12 nicht in Betracht gezogen zu werden, so daß wie bei der vierten Ausführungsform eine weitere Verkleinerung möglich ist.
Die 6 ist eine Schnittansicht, die den Aufbau eines nicht erfindungsgemäßen oder der vorliegenden Erfindung ähnlichen statischen Induktionstransistors (SIT) allgemein zeigt.
Dieser SIT unterscheidet sich von dem Transisor der in der 1 gezeigten ersten Ausführungsform darin, daß die Gate-Kontaktschicht 102 und die Gateelektrode 103 auf dem Boden eines der Gräben ausgebildet sind. Das heißt, daß, wenn die Gräben 110, 111, die mit denen in der 1 identisch sind, als erste Gräben bezeichnet werden, entlang eines zweiten Grabens 113 ein zweiter Gatebereich 131 vom p-Typ ausgebildet wird. Dann werden auf dem Boden des zweiten Grabens 113 gegenüber einer Herausziehschicht 151 im zweiten Gatebereich 131 vom p-Typ die Gate-Kontaktschicht 102 und die Gateelektrode 103 ausgebildet.
Dabei wird gleichermaßen, da der Ein-Widerstand aufgrund der geringeren Kanalbreite geringer ist, der Gate-Widerstand vorzugsweise so wie im ersten Gatebereich 13 in dem Bereich herabgesetzt, in dem die Sourceelektrode 23 ausgebildet ist. Um diese Anforderung zu erfüllen, wird auf dem Boden jedes der Gräben 110, 111 unabhängig von der Gate-Kontaktschicht 102 und der Gateelektrode 103 der metallische Leiter (die virtuelle Gateelektrode) 101 ausgebildet, wodurch sich der Gate-Widerstand verringert und Hochgeschwindigkeits-Schaltvorgänge möglich werden.
Die 7 ist eine Schnittansicht, die den Aufbau eines nicht erfindungsgemäßen oder der vorliegenden Erfindung ähnlichen statischen Induktionstransistors (SIT) allgemein zeigt.
Der Unterschied zwischen diesem und dem in der 6 gezeigten Transisor ist der gleiche wie der Unterschied zwischen der ersten Ausführungsform in der 1 und der fünften Ausführungsform in der 5. Das heißt, daß die Siliziumoxidschicht 31 und die Polysiliziumschicht 33 derart in die Gräben 110–112 eingebettet sind, daß sich die Polysiliziumschicht 33 über die ganze Breite der Gräben 110–112 erstreckt, so daß es nicht erforderlich ist, eine Fehlausrichtung des Kontaktlochs zu dem Sourcebereich 12 in Betracht zu ziehen, und eine weitere Verkleinerung möglich ist.
Die 8 ist eine Aufsicht auf das Layout eines Maskenmusters zum Ausführen der ersten Ausführungsform der vorliegenden Erfindung. Das Layout umfaßt ein Maskenmuster 801 für eine Source-Kontaktschicht und ein Maskenmuster 802 für eine Gate-Kontaktschicht, mit dem das Halbleitersubstrat so bearbeitet wird, daß innerhalb der jeweils dadurch festgelegten Rechtecke Kontaktbereiche verbleiben. Das Maskenmuster 803 für eine Gate-Herausziehschicht ist dafür vorgesehen, in das davon festgelegte Rechteck Tonen zu injizieren. Das Maskenmuster 804 für einen Sourcebereich vom n-Typ ist dafür vorgesehen, in das davon festgelegte Rechteck Ionen zu injizieren. Das Maskenmuster 805 für Gräben ist dafür vorgesehen, in den davon festgelegten Rechtecken Gräben auszubilden. Bei der vorliegenden Ausführungsform werden nach dem Ausbilden des Maskenmusters 804 für den Sourcebereich vom n-Typ unter Verwendung des Maskenmusters 805 Gräben ausgebildet. Das Maskenmuster 806 zum Herstellen eines Kontaktloches zum Verbinden der Gate-Herausziehschicht 15 mit der Gate-Kontaktschicht 102, in der 1 gezeigt, ist dafür vorgesehen, in dem davon festgelegten Rechteck ein Kontaktloch auszubilden. Das Maskenmuster 807 zum Herstellen eines Kontaktloches zum Verbinden des Sourcebereichs 12 mit der Source-Kontaktschicht 21, in der 1 gezeigt, ist dafür vorgesehen, in dem davon festgelegten Rechteck ein Kontaktloch auszubilden.
Die 9 ist eine Aufsicht auf das Layout eines anderen Maskenmusters zum Ausführen der ersten Ausführungsform der vorliegenden Erfindung. Wenn das Maskenmuster 801 für die Source-Kontaktschicht vom Maskenmuster 802 für die Gate-Kontaktschicht umgeben ist, ist zum Überkreuzen der Source-Kontaktschicht 21 mit der Gate-Kontaktschicht 102 ein zweilagiger Kontaktbereich erforderlich. Im Gate-Widerstand läßt sich jedoch weitere Verringerung erreichen.
Die in den 8 und 9 gezeigten Maskenmuster sind Einheitszellen, durch das Anordnen einer großen Anzahl von diesen Einheitszellen in der vertikalen und der horizontalen Richtung entsteht eine Hochstromvorrichtung.
Die 10A bis 10I sind Schnittansichten, die den Aufbau des SIT in den Herstellungsschritten A–I bei der Herstellung des SIT gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen. Wie in der 10A gezeigt, wird ein Photolack 401 auf ein n⁺-Substrat 10 und eine 4H-SiC-Basis vom n-Typ mit einer Epischicht 11 mit zum Beispiel einer Dicke von 6 μm und einer Konzentration von 2E16/cm^–3 aufgebracht und in den gewünschten Bereichen bearbeitet. Daraufhin werden Dotierionen 402 vom n-Typ wie Stickstoffionen, Phosphorionen und dergleichen injiziert, um die Bereiche 12, 17 vom n-Typ auszubilden. Der Photolack wird dann wieder entfernt und eine Siliziumoxidschicht 403 abgeschieden, zum Beispiel durch ein CVD-Verfahren (CVD: Chemical Vapor Deposition) und dergleichen, wie es in der 10B gezeigt ist, und unter Verwendung von Photolack 401 und dergleichen als Maske in die gewünschte Form gebracht. Daraufhin werden in der SiC-Basis wie in der 10B gezeigt Gräben von 1,2 μm Tiefe ausgebildet, wobei die Siliziumoxidschicht 403 als Maske verwendet wird.
Dann werden, wie in der 10C gezeigt, Datierionen 404 vom p-Typ, zum Beispiel Aluminiumionen, Borionen und dergleichen, ein bis mehrmals mit einer Neigung von einigen Grad bis zu einigen Zehn Grad zur Basis und mit einer Energie im Bereich von einigen Zehn bis zu einigen Hundert keV in die Basis injiziert, um den Bereich 13 vom p-Typ auszubilden. Auch werden Dotierionen 404 vom p-Typ, zum Beispiel Aluminiumionen, Barionen und dergleichen, senkrecht ein bis mehrmals mit einer Energie im Bereich von einigen Zehn bis zu einigen Hundert keV in die Basis injiziert, um im Gatebereich 13 vom p-Typ eine Herausziehschicht 14 auszubilden. Wie in der 10D gezeigt, werden dann die Siliziumoxidschicht 403 und dergleichen entfernt, und die sich ergebende Basis wird zum Beispiel in einer Argon-Atmosphäre getempert, um die Defekte zu beseitigen, die durch die Ioneninjektion entstanden sind.
Dann wird, wie in der 10E gezeigt, ein Metall, zum Beispiel Nickel und dergleichen, aus der Gasphase auf dem Halbleitersubstrat abgeschieden, um eine Drainelektrode 22 auszubilden. Auf die Basis wird Photolack 401 aufgebracht und bearbeitet, um die erwünschten Bereiche zu entfernen. Daraufhin wird, wie in der 10E gezeigt, ein Metall, zum Beispiel eine Laminatschicht aus Titan und Aluminium oder eine einzige Schicht aus Nickel und dergleichen aus der Gasphase abgeschieden, die die Grundlage für den metallischen Leiter (die virtuelle Elektrode) 101 gemäß der vorliegenden Erfindung bildet.
Dann wird der Photolack 401 entfernt, wie es in der 10F gezeigt ist.
Wie in der 10G gezeigt, wird dann ein isolierendes Material (eine Isolierschicht) 31 wie eine Siliziumoxidschicht, eine Polysiliziumschicht und dergleichen eingebettet, um die gegenüberliegende Oberfläche der Basis eben zu machen. Wie in der 10H gezeigt, wird nun eine isolierende Zwischenschicht (ein Isoliermaterial) 32, etwa eine Siliziumoxidschicht, durch ein CVD-Verfahren und dergleichen abgeschieden und in den gewünschten Bereichen durch einen photolithographischen Schritt und ein Naßätzverfahren oder dergleichen bearbeitet. Dann wird, wie in der 10I gezeigt, die Source-Kontaktschicht 21 und die Gate-Kontaktschicht 102, beide aus einer Nickelschicht oder dergleichen, auf der Oberfläche der SiC-Basis abgeschieden, die dann bei einer Temperatur im Bereich von einigen Hundert bis einigen Tausend Grad getempert wird, um zwischen der Metallschicht und dem SiC-Substrat einen Silizium/Metall-Reaktionsbereich zu schaffen. Anschließend wird eine Metallschicht aus Aluminium oder dergleichen abgeschieden, um die Sourceelektrode 23 und die Gateelektrode 103 auszubilden, und das sich ergebende Produkt wird bei einer Temperatur von einigen Hundert Grad getempert, womit der SIT gemäß der ersten Ausführungsform wie in der 1 gezeigt fertig ist.
Da bei der vorstehenden Ausführungsform die Halbleitervorrichtung eine niedrige Gate-Rückwärts-Vorspannung und einen niedrigen Ein-Widerstand erreicht, kann die Halbleitervorrichtung, wenn sie als Schaltvorrichtung für einen PWM-Inverter verwendet wird, vorteilhaft die Gate-Ansteuerung erleichtern, und die Verluste sind geringer.

Claims

Halbleitervorrichtung mit einem vertikalen Feldeffekttransistor, wobei der Feldeffekttransistor umfaßt ein Substrat (10) von einem ersten Leitfähigkeitstyp, das ein Halbleitersubstrat bildet; eine Drainelektrode (22), die auf einer Oberfläche des Substrats ausgebildet ist; eine Epitaxialschicht (11) vom ersten Leitfähigkeitstyp, die auf der anderen Oberfläche des Substrats ausgebildet ist; einen Sourcebereich (12) vom ersten Leitfähigkeitstyp, der auf der dem Substrat (10) abgewandten Oberfläche der Epitaxialschicht (11) ausgebildet ist; eine Anzahl von Gräben (110–112), die von der dem Substrat (10) abgewandten Oberfläche der Epitaxialschicht (11) aus ausgebildet sind; einen Gatebereich (13) von einem zweiten Leitfähigkeitstyp, der entlang der Gräben ausgebildet ist und eine erste und eine zweite Gate-Herausziehschicht (15, 14) umfasst; eine Sourceelektrode (23), die auf dem Sourcebereich (12) ausgebildet ist; eine Gateelektrode (103), die auf der ersten Gate-Herausziehschicht (15) im Gatebereich ausgebildet ist; und einen metallischen Leiter (101), der im Gatebereich auf dem Boden jedes der Gräben ausgebildet ist; wobei der metallische Leiter (101) mit der Gateelektrode (103) nur über einem ohmschen Kontakt mit der zweiten Gate-Herausziehschicht (14) am Boden jedes Grabens elektrisch verbunden ist.
Halbleitervorrichtung nach Anspruch 1, wobei der längs der Gräben ausgebildete Gatebereich (13) so ausgebildet ist, daß er an den Sourcebereich (12) angrenzt, der auf der dem Substrat (10) abgewandten Oberfläche der Epitaxialschicht (11) ausgebildet ist.
Halbleitervorrichtung nach Anspruch 1, wobei der Gatebereich (13) längs den Gräben (110–112) in einem Bereich ausgebildet ist, in dem der Gatebereich nicht den Sourcebereich (12) erreicht.
Halbleitervorrichtung nach Anspruch 1, des weiteren umfassend ein isolierendes Material (31, 33), mit dem die Gräben (110–112) gefüllt sind.
Halbleitervorrichtung nach Anspruch 4, wobei das isolierende Material Polysilizium umfaßt.
Halbleitervorrichtung nach Anspruch 1, mit des weiteren einer Source-Kontaktschicht (21), die zwischen dem Sourcebereich (12) und der Sourceelektrode (23) ausgebildet ist, einer Gate-Kontaktschicht (102), die zwischen der ersten Gate-Herausziehschicht (15) und der Gateelektrode (103) ausgebildet ist, und mit einer isolierenden Zwischenschicht (32), die wenigstens zwischen der Source-Kontaktschicht und der Gate-Kontaktschicht auf der der Epitaxialschicht (11) abgewandten Oberfläche der ersten Gate-Herausziehschicht ausgebildet ist.
Halbleitervorrichtung nach Anspruch 1, 2 oder 3 auf Siliziumkarbid-Basis, wobei das vom Substrat (10) gebildete Halbleitersubstrat einem Bandabstand vom 2,0 eV oder höher aufweist, wobei die Epitaxialschicht (11) einem höherem Widerstand aufweist als das Substrat (10) und wobei der Feldeffekttransistor eine Source-Kontaktschicht (21) umfasst, die auf der der Epitaxialschicht (11) abgewandten Oberflächenseite des Sourcebereichs (12) ausgebildet ist und mit der die Sourceelektrode (23) in ohmschem Kontakt steht.