WO2011108768A1 - 埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法 - Google Patents

埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法 Download PDF

Info

Publication number
WO2011108768A1
WO2011108768A1 PCT/JP2011/055718 JP2011055718W WO2011108768A1 WO 2011108768 A1 WO2011108768 A1 WO 2011108768A1 JP 2011055718 W JP2011055718 W JP 2011055718W WO 2011108768 A1 WO2011108768 A1 WO 2011108768A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel
concentration
region
width
gate
Prior art date
Application number
PCT/JP2011/055718
Other languages
English (en)
French (fr)
Inventor
勉 八尾
保宣 田中
章夫 高塚
浩司 矢野
Original Assignee
独立行政法人産業技術総合研究所
国立大学法人山梨大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 独立行政法人産業技術総合研究所, 国立大学法人山梨大学 filed Critical 独立行政法人産業技術総合研究所
Priority to JP2012503302A priority Critical patent/JP5585646B2/ja
Publication of WO2011108768A1 publication Critical patent/WO2011108768A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Definitions

  • the present invention relates to a buried gate type static induction transistor using a silicon carbide (SiC) semiconductor, and particularly to a buried gate type silicon carbide static induction transistor having normally-off characteristics.
  • SiC silicon carbide
  • Silicon carbide particularly 4H-SiC, has a breakdown electric field of about 10 times, an electron saturation drift velocity of about 2 times, and a thermal conductivity of about 3 times that of silicon, so that a transistor formed on a silicon carbide substrate is used. Is attracting attention. Moreover, the energy gap of silicon carbide is 3 eV or more, which is about three times that of silicon. For this reason, the breakdown electric field is about one digit larger. Therefore, the withstand voltage can be increased by an order of magnitude or reduced by an order of magnitude compared to silicon devices. Further, operation at a higher temperature is possible.
  • the depletion layer of the semiconductor device including the semiconductor substrate made of SiC is a semiconductor substrate made of Si. It is reduced to 1/10 of the width of the depletion layer of the semiconductor device using. Therefore, when a semiconductor substrate made of SiC is used, the doping concentration of the impurity added to the region where the depletion layer is formed can be increased to about 100 times that of a semiconductor substrate made of silicon. At the same time, since the energy levels of the donor and acceptor which are impurities are relatively shallow, the resistance of the drift region can be reduced by two orders of magnitude or more compared to a silicon element having the same breakdown voltage.
  • a buried gate type static induction transistor is a “buried gate structure (BG)” in which a gate region is buried in an active region of an element and a gate extraction electrode is formed around the element. Is provided. Since a channel is formed in the semiconductor bulk, the buried gate structure impairs high electron mobility in silicon carbide compared to a metal-oxide-semiconductor (MOS) gate structure. It is expected that high performance devices can be developed.
  • the above-described buried gate structure does not require an alignment margin in the photolithography process when forming the surface electrode. Therefore, the buried gate structure has an advantage that the channel density can be increased and the on-resistance can be easily reduced as compared with a “surface gate structure (SG)” in which a gate electrode is provided on the surface of the semiconductor region. Furthermore, in general, when a three-terminal power semiconductor element is used in a power conversion device such as an inverter circuit or a power supply circuit, the power semiconductor element is cut off (off state) when an unexpected failure occurs in a drive circuit or the like. However, it is desirable from the viewpoint of safety measures of the device.
  • Patent Document 1 As a prior art, for example, Patent Document 1 discloses a method for manufacturing SIT on a SiC substrate. However, there is no disclosure about the manufacturing method of normally-off type SIT.
  • Patent Document 2 Further, Patent Document 2 discloses a structure in which the advantages of the electrostatic induction transistor structure are combined, and a combination of the two is obtained so as to obtain the normally-off type advantage of the insulated gate field effect transistor structure. Yes.
  • the disclosed insulated gate silicon carbide semiconductor device has a structure in which SIT and MOSFET are monolithically included in a SiC single crystal substrate.
  • Patent Document 3 discloses a normally-off silicon carbide insulated gate semiconductor device configured by combining an electrostatic induction transistor structure and an insulated gate field effect transistor structure on a SiC substrate.
  • This SIT structure includes a p + gate region to an n type drift layer deposited on an n + type SiC semiconductor substrate and an n + type first source region deposited on the surface of the n type drift layer above the gate region.
  • the width of the channel region 9 of the SIT which is the interval between the p + gate regions, is about 0.5 to 5 ⁇ m.
  • an electrostatic induction transistor structure and an insulated gate field effect transistor structure are arranged in series to form a normally-off type.
  • Patent Document 4 discloses a low-concentration n-type drift layer formed by epitaxial growth on the surface of a high-concentration n-type silicon carbide substrate, and a plurality of high-concentration p-type gate regions separated from each other on the low-concentration n-type drift layer.
  • a silicon carbide transistor device is disclosed in which a region is formed, a source electrode is formed on the high-concentration n-type source region, a gate electrode is formed on the high-concentration p-type layer, and a drain electrode is formed on the back surface of the high-concentration n-type silicon carbide substrate.
  • 1.0 ⁇ 10 14 / cm 3 to 1 is formed on an n-type silicon carbide substrate having an impurity concentration of 1.0 ⁇ 10 18 to 1.0 ⁇ 10 20 / cm 3 , for example.
  • An n-type drift layer having an impurity concentration of 0.0 ⁇ 10 17 / cm 3 is formed.
  • p-type gate regions having an impurity concentration of, for example, 1.0 ⁇ 10 17 / cm 3 to 1.0 ⁇ 10 20 / cm 3 separated from each other and adjacent to each other
  • An n-type channel region having an impurity concentration of, for example, 1.0 ⁇ 10 14 / cm 3 to 1.0 ⁇ 10 17 / cm 3 formed by epitaxial growth is provided between the p-type gate regions.
  • a low concentration n-type region having the same impurity concentration as that of the n-type channel region is provided immediately above the p-type gate region and the n-type channel region.
  • Patent Document 5 discloses a method for designing a channel structure of a normally-on type silicon carbide static induction transistor and a silicon carbide transistor device to which the method is applied.
  • Non-Patent Document 1 discloses a silicon carbide electrostatic induction transistor (hereinafter also referred to as “SiC-SIT”) having the structure shown in FIG.
  • SiC-SIT silicon carbide electrostatic induction transistor
  • FIG. 16 is a surface gate electrode structure in which a gate electrode is disposed immediately above the p + gate region 5.
  • the gate electrode and the source electrode are reliably separated from each other, and at the same time, contact holes (not shown) are reliably formed in the p + gate region 5 and the source n + region 8. It is difficult to further miniaturize the p + gate region 5.
  • the low-concentration n-type drift layer and the low-concentration n-type channel region have the same impurity concentration. The reason for this is that if they have the same concentration, the device design relating to the breakdown voltage, the blocking gain, and the ON characteristics cannot be performed independently.
  • the SiC-SIT having the structure shown in FIG. 16 has a limited degree of freedom in device design.
  • the SiC-SIT structure shown in FIG. 17 has also been proposed.
  • a box-shaped doping distribution with a depth of 2.5 ⁇ m is realized by multi-stage ion implantation of Al up to several MeV.
  • the low-concentration n-type drift layer and the low-concentration n-type channel region have the same impurity concentration as in the structure of FIG. 16, and this structure limits the degree of freedom in device design.
  • an SiO 2 film is provided immediately above the metal so that the source electrode metal and the p + gate region do not come into electrical contact.
  • a negative voltage of, for example, ⁇ 15 V is applied to the gate electrode with respect to the source electrode.
  • a negative voltage of, for example, ⁇ 15 V is applied to the gate electrode with respect to the source electrode.
  • the quality of the SiO 2 film is low, a problem that reliability of the device is lowered occurs.
  • the breakdown voltage the element breakdown voltage (theoretical breakdown voltage) in an ideal case is determined by the carrier density and thickness of the n ⁇ drift layer.
  • the yield phenomenon of SIT is affected by the following factors in addition to the above. First, the height of the potential barrier formed in the channel part decreases with an increase in the drain voltage, and electrons are injected from the source region through the channel to the drain side, so-called electrostatic induction effect (or punch-through phenomenon) ) Can yield.
  • the high-concentration p-type gate region locally breaks down due to an avalanche phenomenon due to local concentration of electric fields at the corners where the low-concentration n-type channel region and the low-concentration n-type drift region are in contact. Therefore, strictly adjusting the width, length, and impurity concentration of the channel region to suppress the decrease in the potential barrier height and the electric field concentration at the corners of the high concentration p-type region can increase the breakdown voltage of the element. is important.
  • the channel resistance can be reduced by miniaturizing the element, for example, by shortening the channel length and increasing the channel width per unit area, thereby reducing the on-resistance.
  • the height of the potential barrier formed in the low-concentration n-type channel region is lowered, the above-described electrostatic induction effect is likely to occur, and the breakdown voltage is reduced.
  • the high concentration p + gate region is both the low concentration n type drift region and the low concentration n type channel region.
  • channel width is required to be 2 ⁇ m or less, and in some cases, designed to be submicron.
  • 0.1 is based on the physical phenomenon of the device including the electrostatic induction effect at the time of breakdown and the electric field concentration at the corner of the gate region.
  • a device manufacturing method that determines a design method having an accuracy of ⁇ 0.2 ⁇ m and accurately reproduces the device structure derived according to this design method.
  • a normally-off type silicon carbide static induction transistor design method has been shown so far in consideration of complicated physical phenomena in device operation.
  • a buried gate SiC-SIT includes a first conductivity type high-concentration SiC substrate, a first conductivity type drift layer formed on the high-concentration substrate, and the drift layer.
  • a second conductive type high concentration gate region and a first conductive type low concentration channel region which are arranged adjacent to each other in a substantially parallel lateral direction, and are formed on the high concentration gate region and the low concentration channel region.
  • a transistor structure including a drain electrode formed on the side and a gate electrode connected to a surface exposed portion of the high-concentration gate region.
  • the transistor structure is normally off, and the transistor structure has a conduction characteristic and a breakdown voltage and a characteristic on-resistance of 600 V or more and 4.0 m ⁇ cm 2 or less, respectively.
  • the low-concentration channel region is formed so as to have the length, half-width and impurity concentration of the channel layer derived by analyzing the breakdown characteristics by semiconductor device simulation.
  • the method of manufacturing the buried gate SiC-SIT according to the present invention includes a step of forming a first conductivity type drift layer on a first conductivity type high-concentration SiC substrate, and a second conductivity type high-concentration substrate on the drift layer.
  • the structure of the transistor manufactured by the above process is normally-off type.
  • the above-described manufacturing method of the present invention has a breakdown voltage and a characteristic on-resistance of 600 V or more and 4.
  • the low-concentration channel region in the step of forming the low-concentration channel region, has the length, half width, and impurity concentration determined by the simulation.
  • a low concentration channel region is formed.
  • FIG. 1A and 1B are schematic views showing a cross-sectional structure of a buried gate type SiC-SIT to which the design method of the present invention is applied.
  • FIG. 1A is a perspective view of a quarter cut of the structure. 1B shows the unit structure of the repeating part of FIG. 1A.
  • FIG. 2 is a schematic diagram showing a device structure used in deriving channel structure parameters such as donor impurity concentration, channel width, and channel length by performing optimal channel design by computer simulation.
  • 3A to 3E are diagrams showing a process for manufacturing a buried gate type SiC-SIT to which the design method of the present invention is applied.
  • FIG. 1A and 1B are schematic views showing a cross-sectional structure of a buried gate type SiC-SIT to which the design method of the present invention is applied.
  • FIG. 1A is a perspective view of a quarter cut of the structure. 1B shows the unit structure of the repeating part of FIG. 1A.
  • FIG. 2 is a schematic
  • FIG. 4A is a diagram showing the channel doping dependence of R on S obtained by the above-described simulation using a computer when the half-channel width is changed.
  • FIG. 4B is a diagram showing the channel doping dependence of the breakdown voltage (breakdown voltage) when the half-channel width is changed.
  • FIG. 5 shows a channel for realizing a normally-off n-channel buried gate SiC-SIT having R on S of 2.0 m ⁇ cm 2 or less and a breakdown voltage of 600 to 1200 V when the channel length is 1, 2 , and 3 ⁇ m. It is a figure which shows the optimal area
  • FIG. 7 is a diagram showing the relationship between the channel length X j that is optimum in the present invention and the maximum value (b MAX ) of the half width b of the channel region when the breakdown voltage is set to 1200V.
  • Figure 12 is a simulation result of the simulation results and breakdown voltage characteristic ON resistance becomes 2.5Emuomegacm 2 is 1200 V, in which half-width b is the vertical axis and N ch is displayed in a log-log graph is the horizontal axis.
  • FIG. 13 shows a simulation result in which the characteristic on-resistance is 4.0 m ⁇ cm 2 and a simulation result in which the breakdown voltage is 1200 V in a log-log graph in which the half width b is the vertical axis and N ch is the horizontal axis. .
  • FIG. 14 shows the straight lines 1 and 2 of FIG. 6 displayed in FIG.
  • FIG. 15 is a diagram that defines only an effective design region of the channel structure of the buried gate type SiC-SIT of the present invention that does not include a problem region.
  • FIG. 16 is a schematic diagram showing a cross-sectional structure of the surface gate electrode structure SiC-SIT disclosed in Non-Patent Document 1.
  • FIG. 17 is a schematic diagram showing a cross-sectional structure of SiC-SIT disclosed in Non-Patent Document 2.
  • Drain electrode 2 ... on SiC substrate (drain region) DESCRIPTION OF SYMBOLS 3 ... Drift layer 4 ... Channel region 5 ... Gate region 6 . Gate electrode 7 ... N-type layer 8 ... Source region 9 ... Source electrode
  • FIG. 1 is a schematic diagram of a cross-sectional structure of SiC-SIT to which the design method of the present invention is applied.
  • FIG. 1A shows a quarter cut
  • FIG. 1B shows a unit structure of a repeating portion. In comparison with FIG.
  • FIG. 16 showing the structure of the conventional SIT
  • this structure shows that the SIT assumed by the present invention has an n-type layer on the gate region, and the gate region is completely buried.
  • the channel structure to be realized by the present invention is determined by two-dimensional device simulation based on the drift diffusion model. In this simulation, it is assumed that the device structure shown in FIG.
  • the symbol a represents the half gate width
  • the symbol b represents the half channel width
  • the symbol X j is the channel length
  • the symbol N ch represents the channel doping concentration.
  • n-type layer 7 and the channel region 4 are a structure used in the simulation, and includes a drain region 2 using the drain electrode 1 as an extraction electrode, a drift layer 3 that relaxes an electric field between the drain region 2 and the channel region 4, and a channel region 3.
  • a certain source electrode 9 is provided.
  • the gate electrode 6 is provided on the side wall of the gate region 5. Since the n-type layer 7 and the channel region 4 can be formed with the same composition, they can be formed separately or integrally.
  • FIG. 3A to 3E are schematic views of a manufacturing process of a buried gate type SiC-SIT which is an object of the present invention.
  • FIG. 3E shows the completed device of the present invention.
  • the channel region 4 is formed not only in the trench between the p + gate layer 5 and the p + gate layer 5, but also between the p + gate layer 5 and the source region 8, and the above-described device structure shown in FIG. A function as the n-type layer 7 is also provided.
  • the n ⁇ drift layer 3 and the p + gate layer 5 are epitaxially grown on the high-concentration n-type 4H—SiC substrate 2 (FIG. 3A).
  • n - separating the removed central portion of the p + gate layer 5 p + gate layer 5 as the surface of the drift layer 3 is exposed at a predetermined interval (Fig. 3B).
  • a fine groove structure is formed on the n ⁇ drift layer 3.
  • the p + gate layer 5 is removed at a predetermined interval in the substantially parallel lateral direction by the step (b), and the stripe-shaped groove is the n ⁇ drift layer 3 described above. Periodically formed on top.
  • n ⁇ channel region 4 is formed by epitaxial growth (FIG. 3C). Normally, epitaxial growth is performed on a flat substrate. However, by optimizing the crystal orientation of the SiC substrate and the epitaxial growth conditions (temperature, gas flow rate, etc.), epitaxial growth on a fine groove structure is possible.
  • n + gate layer 5 and the channel region 4 are periodically adjacent to each other in the substantially parallel lateral direction on the n ⁇ drift layer 3 by the step (c). Arranged. Thereafter, (d) n + source region 8 is formed by ion implantation, and after activation heat treatment (for example, 1600 ° C.) (FIG. 3D), (e) source electrode 9 and drain electrode 1 are formed (FIG. 3E).
  • the inventive device is completed.
  • the p + gate region 5 is completely buried, and the n ⁇ channel region is interposed between the p + gate regions 5 and 5 adjacent to each other at a predetermined interval in the horizontal direction. 4 is formed.
  • the mesh interval is set finely, especially in locations where electric field concentration occurs and in the channel region that is important for SIT operation, so that avalanche breakdown and electrostatic induction effects can be simulated accurately. Devised. Assuming that the crystal structure of the semiconductor material is 4-period hexagonal SiC (4H-SiC), in order to obtain accurate simulation results, the physical properties of the material such as carrier mobility, band gap and ionization coefficient are 4H-SiC experiments. A model formula fitted with data is used. A clear design technique for the SIT channel structure has not yet been established.
  • the channel structure is often determined based on the width of the depletion layer based on the complete depletion approximation of the semiconductor pn junction.
  • the complete depletion approximation assumes that the concentration of electrons and holes in the depletion layer is zero when deriving the electric field and potential distribution inside the depletion layer formed at the junction such as a semiconductor pn junction.
  • the calculation is carried out assuming a fully depleted situation.
  • the avalanche breakdown phenomenon is a phenomenon due to the process in which carriers generated in the depletion layer get energy from the electric field of the same layer and collide with electrons in the valence band, and the electrons become free electrons, so that the full depletion approximation When is used, it is difficult to accurately determine the breakdown voltage of the element. Therefore, when designing a normally-off type buried gate SiC static induction transistor that requires sub-micron-order fine dimensional accuracy using the conventional design method using the above-mentioned complete depletion approximation, the manufacturing yield is significantly reduced. Can be easily predicted. On the other hand, the simulation used in the present invention does not use perfect depletion approximation.
  • the half-width b of the channel region relates length X j and a donor impurity concentration N ch, limit line indicating the upper and lower limits
  • the Poisson equation, the electron continuity equation, and the hole continuity equation which are basic equations of the semiconductor, are discretized by the finite difference method and solved using the Newton method.
  • the mesh adjustment is repeatedly performed so that the simulation result matches the actual device characteristics.
  • parameters in the model formulas of carrier mobility and avalanche multiplication coefficient which are physical properties specific to SiC material, are determined and fitted. Work is performed and highly accurate physical property values are incorporated into the simulator.
  • mesh generation it is necessary to accurately analyze the electric field concentration and electrostatic induction effect (punch-through phenomenon) generated at the gate corner portion at the time of breakdown, and the carrier flow in the channel and drift region at the time of ON. Therefore, in the present invention, the lower right corner portion of the p + gate region 5 in the device structure of FIG.
  • a mesh profile relating to the device structure of FIG. 2 is created and evaluated by the fitting operation in the same manner as in the case of adjusting the physical property values described above.
  • each of the half-width b of the channel region satisfying the lower limit of the upper and breakdown voltage characteristics on-resistance of interest, by two-dimensional device simulation based on drift-diffusion model using a computer the channel length X j and channel doping concentration N It is determined as a function of ch .
  • represents the upper limit of the specific on-resistance of interest represents a graph of the half-width b of the channel region as a function of the channel length X j and the doping concentration N ch, the lower limit of the breakdown voltage, the channel length X j and doping identifying a region surrounded by the graph of half-width b of the channel region as a function of the concentration N ch.
  • This specified region is an effective design range of the channel structure of the buried gate type SiC-SIT of the present invention.
  • the dopant of the source region 8 is nitrogen or phosphorus, the doping concentration is 2.0 ⁇ 10 20 cm ⁇ 3 , the doping concentration of the drain 2 is 1 ⁇ 10 19 cm ⁇ 3 , and the dopant of the gate region 5 is aluminum or Boron doping is 2.0 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of the drift layer 3 is 8.5 ⁇ m, the doping concentration of the n-type layer 7 between the channel 4 and the source region 8 is 1.3 ⁇ 10 16 cm ⁇ 3 , and the thickness is 1 .1 ⁇ m.
  • the dopant of the drift layer 3 and the n-type layer 7 is nitrogen or phosphorus.
  • FIG. 4A shows the channel doping dependence of R on S obtained by the above-described simulation using a computer for each of half-channel widths of 0.3, 0.375, 0.45, and 0.5 ⁇ m. .
  • the channel length Xj is 1.0 ⁇ m. It can be seen that R on S increases as the half channel width b decreases and as the channel doping concentration decreases.
  • FIG. 4B shows the channel doping dependence of the breakdown voltage (breakdown voltage) obtained in the same manner when the half channel width is 0.2, 0.3, and 0.45 ⁇ m. Similar to the above, the channel length Xj is 1.0 ⁇ m. It can be seen that the breakdown voltage increases with decreasing half channel width and with decreasing channel doping concentration.
  • FIG. 5 shows an example of realizing an N-channel normally-off buried gate SiC-SIT having a R on S of 2.0 m ⁇ cm 2 or less and a breakdown voltage of 600 V to 1200 V for each of the channel lengths of 1 ⁇ m, 2 ⁇ m, and 3 ⁇ m.
  • the channel structure that is, the optimum region of channel width and channel doping concentration is shown. Note that the channel doping concentration (cm ⁇ 3 ) on the horizontal axis and the channel width ( ⁇ m) on the vertical axis in FIG.
  • q is an elementary charge (C)
  • ⁇ s is a relative dielectric constant of the semiconductor
  • ⁇ 0 is a vacuum dielectric constant (F / cm)
  • V bi is a built-in potential between the gate region 5 and the channel region 4 (V )
  • V app is a voltage (V) applied to the gate terminal with respect to the source terminal.
  • the straight line relating to the analysis value of W dep (0V) and the analysis value of W dep (2.5V) shown in FIG. 5 is obtained by using the conventional design method of the analysis value of W dep (V app ). Is due to. That is, W dep (0V) and W dep (2.5V) relates to satisfy the above relational expression region, that is, a region surrounded by a straight line W in FIG.
  • a mesh profile is created by fitting work for the device structure of FIG. 2 while using the electrical characteristic data of the actual device, and the physical property values are adjusted in the simulation using the created profile.
  • the fitting work for was repeated.
  • the semiconductor simulator with high accuracy obtained in this way the channel structure of the normally-off type SiC-SIT having the above characteristics in the case of impurity doping as in (i) and (ii).
  • the design range was derived.
  • the combination of channel doping and channel width has both channel doping ( ⁇ 10 16 cm ⁇ 3 ) and channel width ( ⁇ m).
  • Half width b of channel region, channel length X j , channel required for realizing normally-off type SiC-SIT having a breakdown voltage of 1200 V or more and a characteristic on-resistance of 4.0 m ⁇ cm 2 or less The design range regarding the doping concentration Nch is obtained by the above simulation.
  • Two equations are displayed in a log-log graph to determine the combination (N ch , b) of the donor impurity concentration N ch and the channel half width b existing in the region surrounded by the equations (1) and (2).
  • the combination (N ch , b) it is necessary to determine the channel length X j so as to have a half width b equal to or less than b MAX given by the following equation (3).
  • straight lines 1 and 2 indicate the above formulas (1) and (2), respectively.
  • Curve 1 in FIG. 7 shows the above equation (3) showing the relationship between the channel length Xj and the upper limit value of the half width b when the breakdown voltage is set to 1200V.
  • Each of the limit lines shown in FIGS. 6 and 7 was obtained by analyzing the conduction characteristics and the breakdown characteristics of normally-off SiC-SIT by the semiconductor device simulation described above. That is, the Poisson equation, the electron continuity equation, and the hole continuity equation, which are basic equations of the semiconductor, are discretized by the finite difference method and solved using the Newton method. The yield characteristics were simulated and the simulation results were analyzed.
  • the expression (3) according to the present invention accurately corrects the interaction of the electrostatic induction effect from both the drain electrode and the gate electrode to the potential barrier of the channel region and the electric field concentration at the corner of the p + gate region. It was obtained by simulation. As will be described later, the combination (N ch , b) and the channel length X j determined by the above method based on the equations (1) to (3) realize the SiC-SIT that is the object of the present invention. The effective design range of the channel structure is specified. To determine the respective limit line shown in FIG. 6 and 7, first, as shown in FIGS.
  • the above-described V GS is set to 2.5 V, which is an input signal for turning on the element, and the drain-source voltage V DS when the drain current density is 200 A / cm 2. Is used to calculate the characteristic on-resistance R on S.
  • V GS 2.5 V here
  • V GS is set to 2.5 V, which is the upper limit at which holes are not injected from the p + gate region 5.
  • X j 1.5 ⁇ m. For the other X j , the same analysis as in FIGS. 8A and 8B was performed.
  • N ch that rapidly increases the characteristic on-resistance in this way is a lower limit value for conducting normally-off SiC-SIT, and this lower limit value is required in order for this element to have a conduction function. It is necessary to design Nch with a larger value. It can be seen from FIG. 8B that the lower limit value depends on the half width b. Of half-width b and N ch data shown in Figure 8B, when plotting the half-width b and N ch characteristic ON resistance becomes 2.5Emuomegacm 2 or 3Emuomegacm 2 in double logarithmic plane, half-width b is less than 0.4 ⁇ m Two solid lines with the same slope in the range are obtained (FIG. 10).
  • the curve on the log-log plane half width b and N ch of breakdown voltage is 1200 V
  • the drain voltage electric field concentration is strong action of an electrostatic induction effect and the gate region corners by determined by
  • B MAX is the upper limit of the half width b that is independent of the N ch has to be considered as one of the parameters in designing a channel structure by a two-dimensional device simulation based on drift-diffusion model described above.
  • the half width b MAX as a function of the channel length X j and the breakdown voltage by the above simulation.
  • the half width b MAX is 0.35 ⁇ m and 0.5 ⁇ m, respectively.
  • FIGS. 12 to 14 the half-width by using the simulation results described in FIGS. 9 to 11, the channel region satisfying the lower limit of the upper and the breakdown voltage V BR of the specific on-resistance for the purpose Let b be a function of channel length X j and N ch .
  • the half-width b MAX does not depend on N ch, it can be treated as a function of the channel length X j.
  • the effective design range of the channel structure is related to the arbitrary channel length X j shown in FIG. 7 and the upper limit value b MAX of the half width given by this curve, and the characteristics obtained by the above simulation. It is a region surrounded by an on-resistance curve and a breakdown voltage curve. For example, according to FIG.
  • FIG. 13 are on the high concentration side of N ch > 2.0 ⁇ 10 16 (cm ⁇ 3 ). It converges to one straight line.
  • the straight line breakdown voltage V BR curve described above converge at the high concentration side of N ch can be approximated by a straight line 1 of Figure 6.
  • FIG. 14 is a diagram additionally showing an approximate line of the R on S curve and an approximate curve of the breakdown voltage V BR curve on FIG.
  • a channel structure that realizes SIT cannot be realized.
  • this problem region is caused by the electric field concentration at the corner of the p + gate region 5 at the breakdown of the SIT and the lowering of the potential barrier of the channel region due to the electrostatic induction effect due to the drain electric field. It is unique to the design. In other words, defining an effective design area that eliminates this problem area is important in designing a normally-off buried gate SiC-SIT having a desired breakdown voltage and low power loss.
  • the present invention proposes the following design areas that do not include problem areas. That is, in the logarithmic planes of the horizontal axis N ch and the vertical axis b in FIG. 15, the area surrounded by the straight line 1, the straight line 2, the straight line 3, and the straight line 4 is an effective design area.
  • point Q is the point where the breakdown voltage V BR curve deviates from the straight line 1.
  • the straight line 4 is obtained by approximating the breakdown voltage V BR curve between the point R and the point Q with a straight line.
  • the area surrounded by the straight line 1, the straight line 3 and the straight line 4 becomes a problem area. Since A and x are given as a function of b MAX in the equation (4), b MAX is given by the equation (3) for any X j , and thus the straight line 4 can be obtained from the equation (4). .
  • An effective design region that does not include the problem region can be defined by the region surrounded by the straight line 4, the straight line 1, the straight line 2, and the straight line 3.
  • the embedded gate SiC-SIT can be used in a high temperature environment or a radiation environment, and the transistor according to the present invention can also be operated in a harsh environment.
  • the embedded gate SiC-SIT can improve the power conversion efficiency of various power conversion circuits such as an inverter circuit and a power supply circuit as compared with the case where a conventional Si power device is used.
  • the power converter can be easily downsized.
  • it is known that it can be used in a high-temperature environment or a radiation environment, and can be operated in a harsh environment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　本発明の埋め込みゲートＳｉＣ－ＳＩＴは、第１伝導型の高濃度ＳｉＣ基板上（２）に形成された第１伝導型のドリフト層（３）と、該ドリフト層上に略平行な横方向に隣接して配列された第２伝導型の高濃度ゲート領域（５）及び第１伝導型の低濃度チャネル領域（４）と、該高濃度ゲート領域及び低濃度チャネル領域上に形成された第１伝導型層（７）と、該第１伝導型層上に形成された第１伝導型の高濃度ソース領域（８）からなるトランジスタ構造を備えている。そして、該トランジスタ構造はノーマリーオフ型であって、その降伏電圧及び特性オン抵抗がそれぞれ６００Ｖ以上及び４．０ｍΩｃｍ２以下の特性を有するように、上記のトランジスタ構造の導通特性および降伏特性を半導体デバイスシミュレーションを用いて解析することによって、上記の低濃度チャネル領域の長さ、半幅及び不純物濃度が決定される。

Description

埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法
　本発明は、炭化珪素（ＳｉＣ）半導体を用いた埋め込みゲート型静電誘導トランジスタに関するものであり、特に、ノーマリーオフの特性を有する埋め込みゲート型炭化珪素静電誘導トランジスタに関するものである。
　炭化珪素、特に４Ｈ−ＳｉＣは、シリコンに比べて絶縁破壊電界が約１０倍、電子の飽和ドリフト速度が約２倍、熱伝導率が約３倍あるため、炭化珪素基板上に作られたトランジスタが注目されている。また、炭化珪素のエネルギーギャップは３ｅＶ以上であって、シリコンの約３倍である。このため、絶縁破壊電界が約１桁大きい。従って、シリコンデバイスに比べて、１桁高耐圧化できる、あるいは、サイズを１桁小さくできる。また、より高温での動作が可能となる。さらに、上記したように、ＳｉＣの絶縁破壊電界はシリコンの１０倍であるので、同耐圧のデバイスを作製する場合、ＳｉＣからなる半導体基板を備えた半導体デバイスの空乏層は、Ｓｉからなる半導体基板を用いた半導体デバイスの空乏層幅の１／１０に低減される。そのため、ＳｉＣからなる半導体基板が利用された場合、空乏層が形成される領域に添加する不純物のドーピング濃度は、シリコンからなる半導体基板に比べて１００倍程度に高めることができる。同時に、不純物であるドナーやアクセプターのエネルギー準位が比較的浅いため、同じ降伏電圧のシリコン素子と比較してドリフト領域の抵抗を二桁以上小さくできる。以上のように炭化珪素が有する上記の優れた電子物性を利用することによって、低パワー損失のデバイスを実現できる。
　このように、炭化珪素はシリコンと比較してバンドギャップが広く絶縁破壊電界強度が１０倍以上大きいことから、特にパワー半導体素子の半導体材料として注目されている。
　また、埋め込みゲート型静電誘導トランジスタ（ＳＩＴ：Ｓｔａｔｉｃ　Ｉｎｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）は、ゲート領域を素子の活性領域内部に埋め込み、素子の周囲でゲート引出電極を形成する「埋め込みゲート構造（ＢＧ：Ｂｕｒｉｅｄ　Ｇａｔｅ）」を備える。埋め込みゲート構造は、その半導体バルク中にチャネルが形成されることから、金属−酸化膜−半導体（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造と比較して炭化珪素中の高い電子移動度を毀損することなくそのまま生かすことができ、高性能デバイスが開発できると期待されている。また、上記の埋め込みゲート構造は、表面電極を形成する際のフォトリソグラフィー工程におけるアライメントマージンを取る必要が無い。そのため、埋め込みゲート構造は、半導体領域表面にゲート電極を配線する「表面ゲート構造（ＳＧ：Ｓｕｒｆａｃｅ　Ｇａｔｅ）」と比較してチャネル密度を増加できオン抵抗を低減しやすい、という利点もある。
　更に、一般に３端子パワー半導体素子をインバータ回路や電源回路などの電力変換装置に使用する場合、駆動回路等の予期せぬ故障の際に、上記パワー半導体素子が遮断状態（オフ状態）になることが、装置の安全措置の観点から望ましい。このためにはパワー半導体素子の電気的特性として、入力端子に電圧を印加しない場合に素子が遮断状態となるノーマリーオフ型の特性が必要である。
　［特許文献１］
　従来技術として、例えば、特許文献１には、ＳｉＣ基板上でのＳＩＴの製造方法が開示されている。しかし、ノーマリーオフ型のＳＩＴの製造方法については、開示が無い。
　［特許文献２］
　また、特許文献２には、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリーオフ型の利点が得られるように両者を組み合わせた構造が開示されている。開示された絶縁ゲート型炭化珪素半導体装置は、ＳＩＴとＭＯＳＦＥＴをモノリシックにＳｉＣ単結晶サブストレートに含めた構造を備える。該炭化珪素半導体装置は、埋め込まれたゲート領域に接続するようにオーミック電極が形成されており、表面にイオン注入により選択的に形成されたｐウエル領域を有するＭＯＳＦＥＴが形成されて、ＳＩＴと横型ＭＯＳＦＥＴが接続される。しかし、この構造は、ＳＩＴとＭＯＳＦＥＴを直列に配置してノーマリーオフ型とするものである。
　［特許文献３］
　また、特許文献３は、静電誘導トランジスタ構造と絶縁ゲート型電界効果トランジスタ構造をＳｉＣ基板上で組み合わせることによって構成されたノーマリーオフ型の炭化珪素絶縁ゲート型半導体装置を開示する。このＳＩＴ構造は、ｎ＋型ＳｉＣ半導体基板上に堆積されたｎ型ドリフト層へのｐ＋ゲート領域と該ゲート領域上部の前記ｎ型ドリフト層の表面に堆積されるｎ＋型第１ソース領域を備え、ｐ＋ゲート領域の間の間隔であるＳＩＴのチャネル領域９の幅は０．５~５μｍ程度である。この例についても、静電誘導トランジスタ構造と絶縁ゲート型電界効果トランジスタ構造を直列に配置してノーマリーオフ型とするものである。
　［特許文献４］
　また、特許文献４には、高濃度ｎ型炭化珪素基板表面上にエピタキシャル成長により低濃度ｎ型ドリフト層、更に、該低濃度ｎ型ドリフト層上に互いに離間した複数の高濃度ｐ型ゲート領域を形成し、互いに隣り合った前記高濃度ｐ型ゲート領域の間に位置する低濃度ｎ型チャネル領域を形成し、該構造上に低濃度ｎ型領域をエピタキシャル成長させ、イオン注入により高濃度ｎ型ソース領域を形成し、前記高濃度ｎ型ソース領域上へソース電極、前記の高濃度ｐ型層上へゲート電極、高濃度ｎ型炭化珪素基板の裏面にドレイン電極を形成した炭化珪素トランジスタ装置が開示されている。しかし、この文献には、ノーマリーオフ型の構造の実現に関する開示が無い。
　この炭化珪素トランジスタ装置においては、例えば１．０×１０１８~１．０×１０２０／ｃｍ３の不純物濃度を有するｎ型炭化珪素基板上に、例えば１．０×１０１４／ｃｍ３~１．０×１０１７／ｃｍ３の不純物濃度を有するｎ型ドリフト層が形成されている。また、前記ｎ型ドリフト層の直上には互いに離間した、例えば１．０×１０１７／ｃｍ３~１．０×１０２０／ｃｍ３の不純物濃度を有するｐ型ゲート領域、及び互いに隣り合った前記ｐ型ゲート領域の間にエピタキシャル成長により形成された、例えば１．０×１０１４／ｃｍ３~１．０×１０１７／ｃｍ３の不純物濃度を有するｎ型チャネル領域が備えられている。更に、前記ｐ型ゲート領域及び前記ｎ型チャネル領域の直上に前記ｎ型チャネル領域と同じ不純物濃度を有する低濃度ｎ型領域が備えられている。
　［特許文献５］
　また、特許文献５には、ノーマリーオン型炭化珪素静電誘導トランジスタのチャネル構造の設計方法、およびそれを適用した炭化珪素トランジスタ装置が開示されている。
　［非特許文献１］
　また、非特許文献１によって、図１６に示す構造を持った炭化珪素静電誘導トランジスタ（以下、「ＳｉＣ−ＳＩＴ」ともいう。）が知られている。しかし、半導体材料としてのＳｉＣの物性から見ると、さらに改善の余地がある。例えば、チャネルやゲート構造を微細化することによってＳＩＴの性能向上が期待できることはよく知られている。しかし、図１６の構造は、ｐ＋ゲート領域５の直上にゲート電極が設置されている表面ゲート電極構造である。この構造は、ゲート電極とソース電極が確実に離間され、同時に、コンタクトホール（図示省略）がｐ＋ゲート領域５及びソースｎ＋領域８に確実に形成される構造であるため、チャネル領域４とｐ＋ゲート領域５のさらなる微細化が困難な状況にある。
　図１６の構造において、前記低濃度ｎ型ドリフト層と前記低濃度ｎ型チャネル領域は、同一不純物濃度で無い方が望ましい。この理由は、もし、これらが同じ濃度を有している場合、耐圧とブロッキングゲイン、及びオン特性に関するデバイス設計をそれぞれ独立に行うことができないためである。例えば、前記低濃度ｎ型チャネル領域の不純物濃度を前記低濃度ｎ型ドリフト層の不純物濃度よりも低濃度にしてブロッキング特性を向上させるとともに、ノーマリーオフ特性を実現するための工夫を行うことは、図１６の構造において不可能である。このように、図１６に示す構造のＳｉＣ−ＳＩＴは、デバイス設計の自由度が限定されてしまう。
　［非特許文献２］
　また、図１７に示すＳｉＣ−ＳＩＴ構造も提案されている。同構造において、ｐ＋ゲート領域の形成では数ＭｅＶまでのＡｌの多段イオン注入によって同領域は深さ２．５μｍの箱形ドーピング分布を実現している。しかし、この構造は、図１６の構造と同様に低濃度ｎ型ドリフト層と低濃度ｎ型チャネル領域が同一不純物濃度であるので、この構造はデバイス設計の自由度が限定される。また、ソース電極金属とｐ＋ゲート領域が電気的に接触しないように同金属の直上にＳｉＯ２膜を設置している。同素子をオフさせる場合、ソース電極に対してゲート電極に例えば−１５Ｖの負の電圧を印加する。しかし、この印加電圧のほとんどはＳｉＯ２膜に印加されることになるので、ＳｉＯ２膜の品質が低い場合、素子の信頼性が低下するという問題が生じる。
　一般に、パワーＭＯＳＦＥＴの性能を表す指標として耐圧とオン抵抗があることが知られている。まず、耐圧について、理想的な場合の素子耐圧（理論耐圧）はｎ−ドリフト層のキャリア密度と厚さにより決まる。しかし、ＳＩＴの降伏現象は、上記に加え以下の要因に影響される。まずチャネル部に形成される電位障壁の高さがドレイン電圧の増加により低下してしまい、ソース領域からチャネルを介してドレイン側へ電子が注入されてしまう、いわゆる静電誘導効果（あるいはパンチスルー現象）によって降伏が起こる可能性がある。次に高濃度ｐ型ゲート領域が低濃度ｎ型チャネル領域および低濃度ｎ型ドリフト領域に接するコーナー部に局所的に電界が集中してアバランシェ現象によっても降伏する。そのため、チャネル領域の幅、長さ、不純物濃度を厳密に調整し、電位障壁の高さの低下や高濃度ｐ型領域コーナーの電界集中を抑制することが、同素子の高耐圧化のために重要である。
　一方、オン抵抗に関しては、素子の微細化すること、例えばチャネル長を短くして単位面積当たりのチャネル幅を大きくすることでチャネル抵抗を低減し、それによってオン抵抗も低減できる。しかし、この場合、低濃度ｎ型チャネル領域中に形成される電位障壁の高さが低くなり、前述した静電誘導効果が起こりやすくなり、耐圧の低下を招く。同時に、高濃度ｐ＋型ゲート領域から低濃度ｎ型ドリフト領域と低濃度ｎ型チャネル領域に広がる空乏層において、高濃度ｐ＋ゲート領域が低濃度ｎ型ドリフト領域と低濃度ｎ型チャネル領域の両方の領域と接するコーナー周辺での同空乏層の曲率が増加し、高濃度ｐ型領域コーナーの電界集中が促進され耐圧が低下してしまうという問題がある。
　さらにノーマリーオフ型特性を有するＳＩＴを実現しようとする場合、ソース電極に対しゲート電極に印加する電圧ＶＧＳが０Ｖの時に、ｐ＋ゲート領域からの空乏層によってチャネル領域がピンチオフし、所望の降伏電圧を得るに十分な高さの電位障壁をチャネル部に形成する必要がある。このためにはチャネル部に添加する不純物の濃度を減少させるか、チャネル部の幅を減少させる必要がある。通常ノーマリーオフ型ＳＩＴの場合、チャネル部の幅（以下、「チャネル幅」という。）は２μｍ以下、場合によってはサブミクロンに設計することが要求される。一方でこのようにチャネル幅やチャネル不純物濃度を減少させることはオン抵抗を増加させる。従って、ノーマリーオフ型の埋め込みゲート構造ＳｉＣ−ＳＩＴを実現させるためには、チャネル幅やチャネル不純物濃度を含むチャネル構造を最適化する必要がある。更に、製造後の素子特性のばらつきを低減し、製造歩留まりを向上させるには、サブミクロンオーダー（例えば０．１~０．２μｍ以下）でのチャネル幅の精度が必要になる。これと同時にチャネル不純物濃度の正確な制御も必要となる。
　以上のようにノーマリーオフ型の埋め込みゲート構造ＳｉＣ−ＳＩＴを実現させるためには、降伏時の静電誘導効果やゲート領域のコーナー部における電界集中を含む素子の物理現象を踏まえた０．１~０．２μｍの精度を有する設計方法を決定し、この設計方法に従って導出された素子構造を正確に再現する素子製造方法が必要である。
　しかし、これまでに、素子動作における複雑な物理現象を厳密に考慮してノーマリーオフ型炭化珪素静電誘導トランジスタの設計方法が示された例はない。
米国特許第６７６７７８３号明細書 特開２００８−１７２００７号公報 特開２００８−１７７３３５号公報 特開２００６−２５３２９２号公報 再表２００７／００４５２８号明細書
第１６回ＳＩデバイスシンポジウム　ＳＳＩＤ−０３−２，ｐｐ．７−１２，２００３ 第１７回ＳＩデバイスシンポジウム　ＳＳＩＤ−０４−７，ｐｐ．４１−４６，２００４ ＩＥＥＥ　Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，ＥＤ−２４，　Ｎｏ．８　ｐｐ．１０６１−１０６９，１９７７，Ｆｉｇ．１３，１４，１５
　本発明は、炭化珪素の電気的特性の利点を十分に引き出し、降伏電圧が高く、特性オン抵抗（ＲｏｎＳ）が低いノーマリーオフ型の埋め込みゲート型ＳｉＣ−ＳＩＴを実現することを課題とする。すなわち、降伏電圧が６００Ｖ以上、特性オン抵抗が４．０ｍΩｃｍ２以下の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴ及びその製造方法の提供である。
　上記課題を解決するために、本発明の埋め込みゲートＳｉＣ−ＳＩＴは、第１伝導型の高濃度ＳｉＣ基板と、該高濃度基板上に形成された第１伝導型のドリフト層と、該ドリフト層上に略平行な横方向に隣接して配列された第２伝導型の高濃度ゲート領域及び第１伝導型の低濃度チャネル領域と、該高濃度ゲート領域及び低濃度チャネル領域上に形成された第１伝導型層と、該第１伝導型層上に形成された第１伝導型の高濃度ソース領域と、該ソース領域の最上面に形成されたソース電極と、前記高濃度ＳｉＣ基板の裏面側に形成されたドレイン電極と、前記高濃度ゲート領域の表面露出部に接続されたゲート電極からなるトランジスタ構造を備えている。そして、上記のトランジスタ構造はノーマリーオフ型であって、該トランジスタ構造の降伏電圧及び特性オン抵抗がそれぞれ６００Ｖ以上及び４．０ｍΩｃｍ２以下の特性を有するように、上記のトランジスタ構造の導通特性および降伏特性を半導体デバイスシミュレーションで解析することによって導出されたチャネル層の長さ、半幅及び不純物濃度を有するように、上記の低濃度チャネル領域は形成される。
　また、本発明の埋め込みゲートＳｉＣ−ＳＩＴの製造方法は、第１伝導型の高濃度ＳｉＣ基板上に第１伝導型のドリフト層を形成する工程と、前記ドリフト層上に第２伝導型の高濃度ゲート層を形成する工程と、前記高濃度ゲート層を略平行な横方向に所定の幅で除去することにより、前記ドリフト層上に溝構造を形成する工程と、前記溝構造上に第１伝導型の低濃度チャネル領域を形成する工程と、前記高濃度ゲート層及び低濃度チャネル領域上に第１伝導型の高濃度ソース層を形成する工程と、前記高濃度ソース層の最上面にソース電極を形成する工程と、前記高濃度ＳｉＣ基板の裏面側にドレイン電極を形成する工程と、前記高濃度ゲート領域の表面露出部に導通するゲート電極を設ける工程と、を有する。上記工程によって製造されるトランジスタの構造は、ノーマリーオフ型であって、本発明の上記の製造方法は、上記工程に加えて、該構造の降伏電圧及び特性オン抵抗がそれぞれ６００Ｖ以上及び４．０ｍΩｃｍ２以下の特性を有するように、半導体デバイスシミュレーションで前記低濃度チャネル領域の長さ、半幅及び不純物濃度を決定するシミュレーション工程を含む。そして、本発明の上記の製造方法は、低濃度チャネル領域を形成する工程において、前記低濃度チャネル領域が、前記シミュレーションで決定された前記長さ、半幅及び不純物濃度を有するような条件で、前記低濃度チャネル領域が形成されることを、特徴とする。
　このように、本発明によれば、所望の降伏電圧においてシリコンパワーデバイスを凌駕する低い特性オン抵抗のノーマリーオフ型のスイッチング素子を実現できる。
　図１Ａ及び図１Ｂは、本発明の設計方法を適用する埋め込みゲート型ＳｉＣ−ＳＩＴの断面構造を示す模式図であって、図１Ａは、該構造の４分の１カットの斜視図を、図１Ｂは、図１Ａの繰り返し部分の単位構造を示す。
　図２は、ドナー不純物濃度、チャネル幅、チャネル長のチャネル構造パラメータを、コンピュータシミュレーションによる最適チャネル設計を行って導き出す際に用いたデバイス構造を示す模式図である。
　図３Ａから図３Ｅは、本発明の設計方法を適用する埋め込みゲート型ＳｉＣ−ＳＩＴを製造するためのプロセスを示す図である。
　図４Ａは、コンピュータを利用した上記シミュレーションによって得られたＲｏｎＳのチャネルドーピング依存性を、半チャネル幅を変えた場合について示す図である。図４Ｂは、降伏電圧（ブレークダウン電圧）のチャネルドーピング依存性を、半チャネル幅を変えた場合について示す図である。
　図５は、チャネル長が１、２、３μｍの場合における、ＲｏｎＳが２．０ｍΩｃｍ２以下で降伏電圧が６００−１２００Ｖのノーマリーオフｎチャネル型埋め込みゲートＳｉＣ−ＳＩＴを実現するためのチャネル半幅とチャネルドーピングの最適領域を示す図である。
　図６は、チャネルドーピング濃度Ｎｃｈを横軸、チャネル領域の半幅ｂを縦軸として、特性オン抵抗の上限に関数（直線１）及び降伏電圧の下限に関する関数（直線２）を両対数グラフに表示した図である。
　図７は、降伏電圧が１２００Ｖに設定された場合、本発明において最適とされるチャネル長さＸｊとチャネル領域の半幅ｂの最大値（ｂＭＡＸ）との関係を示す図である。
　図８Ａ及び図８Ｂは、チャネル長Ｘｊ＝１．５μｍの場合において、チャネルドナー不純物濃度Ｎｃｈに対する降伏電圧及び特性オン抵抗を、様々な半チャネル幅ｂの条件下でシミュレーションにより導出した図である。
　図９は、チャネル長Ｘｊ＝１μｍの場合において、シミュレーションによって得られた、チャネル領域の半幅ｂとチャネルドーピング濃度Ｎｃｈの設計範囲を示す。
　図１０は、図８Ｂに示された半幅ｂ及びＮｃｈのデータのうち、特性オン抵抗が２．５ｍΩｃｍ２或いは３ｍΩｃｍ２になる半幅ｂ及びＮｃｈを両対数平面にプロットした図である。
　図１１は、チャネル長Ｘｊ＝２．０μｍの場合において、シミュレーションによって得られた、チャネル領域の半幅ｂとチャネルドーピング濃度Ｎｃｈの設計範囲を示す。
　図１２は、特性オン抵抗が２．５ｍΩｃｍ２になるシミュレーション結果及び降伏電圧が１２００Ｖになるシミュレーション結果を、半幅ｂが縦軸且つＮｃｈが横軸である両対数グラフで表示したものである。
　図１３は、特性オン抵抗が４．０ｍΩｃｍ２になるシミュレーション結果と、降伏電圧が１２００Ｖになるシミュレーション結果を、半幅ｂが縦軸且つＮｃｈが横軸である両対数グラフで表示したものである。
　図１４は、図６の直線１及び２を図１３に表示したものである。
　図１５は、問題領域を含まない、本願発明の埋込ゲート型ＳｉＣ−ＳＩＴのチャネル構造の有効な設計領域のみを定義する図である。
　図１６は、非特許文献１に開示された表面ゲート電極構造ＳｉＣ−ＳＩＴの断面構造を示す模式図である。
　図１７は、非特許文献２に開示されたＳｉＣ−ＳＩＴの断面構造を示す模式図である。
　１・・・ドレイン電極
　２・・・ＳｉＣ基板上（ドレイン領域）
　３・・・ドリフト層
　４・・・チャネル領域
　５・・・ゲート領域
　６・・・ゲート電極
　７・・・ｎ型層
　８・・・ソース領域
　９・・・ソース電極
　以下に、本発明の実施の形態について添付図面を参照しながら説明する。降伏電圧が６００Ｖ以上であり、かつ特性オン抵抗が４．０ｍΩｃｍ２以下の特性を有するノーマリーオフ型の埋め込みゲート型ＳｉＣ−ＳＩＴを実現するのに必要なチャネル領域の半幅ｂ、長さＸｊ、ドナー不純物濃度Ｎｃｈを決定する。
　図１は、本発明の設計方法を適用するＳｉＣ−ＳＩＴの断面構造の模式図である。図１Ａは４分の１カットを、図１Ｂは繰り返し部分の単位構造を示す。この構造は、従来のＳＩＴの構造を示す図１６との比較から、本発明の想定するＳＩＴの場合は、ゲート領域の上にｎ型層があり、ゲート領域が完全に埋め込まれていることが分かる。
　本発明で実現しようとするチャネル構造は、ドリフト拡散モデルに基づく２次元デバイスシミュレーションによって決定される。このシミュレーションに於いて、図２に示すデバイス構造が繰り返されるものとして、境界条件に関する制約が緩和されている。ここで、符号ａは半ゲート幅を、符号ｂは半チャネル幅を表す。また、符号Ｘｊはチャネル長であり、符号Ｎｃｈは、チャネルドーピング濃度を表す。図２に示すデバイス構造は、シミュレーションに用いた構造であり、ドレイン電極１を引出電極とするドレイン領域２と、ドレイン領域２とチャネル領域４間の電界を緩和するドリフト層３と、チャネル領域３を流れる電流を制御するゲート領域５と、ゲート領域５からの引出電極であるゲート電極６と、チャネル領域４とソース領域８間に設けたｎ型層７と、ソース領域８からの引出電極であるソース電極９を備えている。ここでシミュレーションの都合上、ゲート電極６はゲート領域５の側壁に設置している。尚、上記ｎ型層７及びチャネル領域４は同一の組成で形成することができるので、それぞれ別個に形成することも、一体的に形成することもできる。
　図３Ａ乃至図３Ｅは、本発明の対象となる埋込ゲート型ＳｉＣ−ＳＩＴの製造工程の概略図である。図３Ｅは、完成された本発明の素子を示す。チャネル領域４は、ｐ＋ゲート層５及びｐ＋ゲート層５の間の溝内だけでなく、ｐ＋ゲート層５及びソース領域８の間に形成されており、図２に示すデバイス構造の上記ｎ型層７としての機能も備える。
　まず、（ａ）高濃度ｎ型４Ｈ−ＳｉＣ基板２上にｎ−ドリフト層３、ｐ＋ゲート層５をエピタキシャル成長させる（図３Ａ）。
　次に、（ｂ）ドライエッチング法により、上記ｎ−ドリフト層３の表面が露出するようにｐ＋ゲート層５の中央部を除去してｐ＋ゲート層５を所定の間隔で離間させる（図３Ｂ）。この工程によって、微細な溝構造が、上記のｎ−ドリフト層３上に形成される。尚、図１ＡのＳｉＣ−ＳＩＴを製造する場合、工程（ｂ）によって、ｐ＋ゲート層５を略平行な横方向に所定の間隔で除去し、ストライプ状の溝が上記のｎ−ドリフト層３上に周期的に形成される。このエッチングプロセスにおいて決まる寸法（ｐ＋ゲート領域の幅ｘ（＝２ａ）、隣り合ったｐ＋ゲート領域の間隔ｙ（＝２ｂ）、チャネル長Ｘｊ）により素子特性がほぼ決定されるため、一定の素子特性を実現するためには、このエッチングプロセスを再現性良く行うことが重要である。
　この溝構造上に、（ｃ）ｎ−チャネル領域４をエピタキシャル成長により形成する（図３Ｃ）。通常、エピタキシャル成長は平坦な基板上に行われるが、ＳｉＣ基板の結晶方位やエピタキシャル成長の条件（温度、ガス流量等）を最適化することにより、微細な溝構造上のエピタキシャル成長が可能である。尚、図１のＳｉＣ−ＳＩＴを製造する場合、工程（ｃ）によって、ｐ＋ゲート層５及びチャネル領域４が、上記のｎ−ドリフト層３上に略平行な横方向に隣接して周期的に配列される。
　その後、（ｄ）ｎ＋ソース領域８をイオン注入により形成し、活性化熱処理（例えば１６００℃）後（図３Ｄ）、（ｅ）ソース電極９及びドレイン電極１を形成し（図３Ｅ）、本発明の素子が完成する。この様にして作製した埋込ゲート型ＳｉＣ−ＳＩＴ素子では、ｐ＋ゲート領域５が完全に埋め込まれ、水平方向に所定の間隔で隣り合うｐ＋ゲート領域５、５の間にｎ−チャネル領域４が形成される。
　半導体デバイスシミュレーションによる素子設計工程においては、電界集中が発生する箇所やＳＩＴの動作で重要となるチャネル領域では特にメッシュ間隔を細かく設定し、精度良くアバランシェ降伏や静電誘導効果をシミュレートできるように工夫している。半導体材料は結晶構造が４周期六方晶ＳｉＣ（４Ｈ−ＳｉＣ）を仮定し、精度良いシミュレーション結果を得るためにキャリア移動度、禁制帯幅、イオン化係数等の材料の物性パラメータは４Ｈ−ＳｉＣの実験データとフィッティングしたモデル式を用いている。
　ＳＩＴのチャネル構造の明確な設計技術は、未だに確立されていない。しかし、非特許文献３のように、半導体ｐｎ接合の完全空乏近似に基づいた空乏層の幅を目安にしてチャネル構造が決定されることがしばしばある。完全空乏近似とは、半導体ｐｎ接合などの接合部に形成される空乏層の内部の電界や電位の分布を導出する際に、空乏層中では電子及び正孔の濃度はゼロであると仮定する完全空乏化の状況を仮定して計算を進めることである。
　しかし、実際の半導体ｐｎ接合の空乏層と非空乏層の境界部には遷移領域が存在する。従って、チャネル構造を微細化する程、完全空乏近似を用いる場合、その設計精度は悪くなる。更に、アバランシェ降伏現象は空乏層中から発生するキャリアが同層の電界からエネルギーを得て価電子帯の電子と衝突し、その電子が自由電子になるという過程による現象であるため、完全空乏近似を用いた場合、素子の降伏電圧を正確に求めることは困難である。
　従って、サブミクロンオーダーの微細寸法精度を必要とするノーマリーオフ型埋め込みゲートＳｉＣ静電誘導トランジスタの設計を、上記完全空乏近似を用いた従来の設計手法で実施した場合、大幅な製造歩留まりの低下が容易に予測できる。
　これに対して、本願発明に用いるシミュレーションは、完全空乏近似を用いない。すなわち、チャネル領域の半幅ｂ、長さＸｊ及びドナー不純物濃度Ｎｃｈに関し、本願発明の課題を達成できる上限及び下限を示す限界線は、ノーマリーオフ型のＳｉＣ−ＳＩＴの導通特性および降伏特性を半導体デバイスシミュレーションで解析することによって導出される。該半導体デバイスシミュレーションのために、半導体の基本方程式であるＰｏｉｓｓｏｎ式、電子の連続方程式及び正孔の連続方程式が、有限差分法によって離散化され、ニュートン法を用いて解かれる。そして、様々なチャネル領域の半幅ｂおよびチャネル長Ｘｊの条件の下で、これらの方程式から得られた解の式を用いてチャネルドナー不純物濃度Ｎｃｈに対する特性オン抵抗および降伏電圧がシミュレーションされ、これらの上限及び下限の限界線が導出される。今日、こうした半導体シミュレーションを行うソフトウエアは市販されており、それを購入すれば誰もが使用することが可能である。しかし、対象となる半導体デバイスを精度良く解析し、より正確な設計方法を確立するには、下記の事項が必要となる。
　まず、シミュレーション対象となる半導体デバイスの材料（例えばＳｉやＳｉＣ）のキャリア移動度、アバランシェ増倍係数、禁制帯幅などの物性値を正確に把握し、これらの物性値をシミュレータに組み込む作業が必要である。これらの物性値は半導体に添加する不純物の密度、半導体の面方位、温度に複雑に依存する。Ｓｉ半導体の場合、研究開発の歴史が長いため、信頼できる物性データを誰もが容易に入手できる。これに対し、ＳｉＣは開発の歴史が浅いため、ＳｉＣに関する正確な物性データの多くは、明らかにされていない。従って、測定された物性データに基づいたモデル式をシミュレータに組み込んでシミュレーションした結果と実デバイスの特性が一致するように、シミュレーションによる物性値のモデル式を調整する「フィッティング」という作業を繰り返し、シミュレータの精度を上げる必要がある。
　次に、一般的な半導体シミュレーションの手法として、有限差分法や有限要素法を用いるが、この際、対象となるデバイス構造領域内をメッシュで区切るプロセスが存在する。数値解析理論によれば、メッシュの間隔を細かく設定すれば計算誤差は減少するが、シミュレーション時間が増大する。このため、通常の半導体シミュレーションでは、デバイス領域中でキャリア分布や電界強度の変化が大きい領域はメッシュ間隔を細かく設定し、その他の領域はメッシュを粗く設定する、所謂不均一メッシュが生成される。このようなメッシュの設定によって、解析領域全体でメッシュ総数が大きくなりすぎないようにする手法が用いられる。
　また、本願発明において扱うノーマリーオフ型埋め込みゲート構造ＳｉＣ−ＳＩＴのように、静電誘導効果やゲート領域コーナーでの電界集中を含む複雑な動作原理を有する場合には、その動作が正確に再現できるよう、メッシュをアレンジすることが必要になる。最終的には、物性値を決定する際と同様に、シミュレーション結果と実デバイス特性を一致させるようにメッシュ調整を繰り返す作業を行う。
　本願発明では、上記を考慮し精度良いシミュレーション結果を得るために、実験結果に基づいて、ＳｉＣ材料特有の物性値であるキャリア移動度、アバランシェ増倍係数のモデル式中のパラメータを決定し、フィッティング作業を行い、精度の高い物性値をシミュレータに組み込んでいる。
　また、メッシュ生成においては、降伏時に発生するゲートコーナー部での電界集中や静電誘導効果（パンチスルー現象）、オン時のチャネルやドリフト領域のキャリアの流れを正確に解析する必要がある。
　そこで、本願発明では、図２のデバイス構造におけるｐ＋ゲート領域５の右下コーナー部、同領域５とドリフト領域３が接する箇所、ｐ＋ゲート領域５の側壁部、チャネル領域４、ドリフト領域３、基板領域２などで、上記の物性値を調整する場合と同様にフィッティング作業によって、図２のデバイス構造に関するメッシュのプロファイルを作成し、評価している。この方法を用いれば、上述した降伏時に起こる静電誘導効果やゲートコーナー部での電界集中を含む複雑な素子動作メカニズムを正確に解析できるため、上記完全空乏近似の問題点が解決され、精度良いチャネル部の設計が可能である。
　すなわち、目的とする特性オン抵抗の上限及び降伏電圧の下限を満たすチャネル領域の半幅ｂをそれぞれ、コンピュータを用いてドリフト拡散モデルに基づく２次元デバイスシミュレーションによって、チャネル長さＸｊ及びチャネルドーピング濃度Ｎｃｈの関数として決定する。そして、目的とする特性オン抵抗の上限を表す、チャネル長さＸｊ及びドーピング濃度Ｎｃｈの関数としてのチャネル領域の半幅ｂのグラフと、降伏電圧の下限を表す、チャネル長さＸｊ及びドーピング濃度Ｎｃｈの関数としてのチャネル領域の半幅ｂのグラフで囲まれる領域を特定する。この特定された領域が、本願発明の埋込ゲート型ＳｉＣ−ＳＩＴのチャネル構造の有効な設計範囲である。
　以下、第１実施例及び第２実施例による埋込ゲート型ＳｉＣ−ＳＩＴの製造方法におけるチャネル構造の設計方法について詳述する。
　［実施例１］
　図２のデバイス構造の各領域が以下の（ｉ）及び（ｉｉ）のように不純物ドーピングされている場合において、降伏電圧が６００から１２００Ｖ、特性オン抵抗が２ｍΩｃｍ２以下の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴを製造するためのチャネル構造を上記シミュレーションにより求める。
　（ｉ）　ソース領域８のドーパントは窒素または燐でドーピング濃度は２．０×１０２０ｃｍ−３、ドレイン２のドーピング濃度は１×１０１９ｃｍ−３であり、ゲート領域５のドーパントはアルミニウムまたはボロンでドーピングは２．０×１０１８ｃｍ−３である。
　（ｉｉ）　ドリフト層３の厚みは８．５μｍであり、チャネル４とソース領域８との間にあるｎ型層７のドーピング濃度は１．３×１０１６ｃｍ−３であり、その厚みは１．１μｍである。上記ドリフト層３やｎ型層７のドーパントは窒素または燐である。
　図４Ａに、コンピュータを利用した上記シミュレーションによって得られたＲｏｎＳのチャネルドーピング依存性を、半チャネル幅が、０．３、０．３７５、０．４５、０．５μｍのそれぞれの場合について示す。この場合チャネル長さＸｊは１．０μｍである。半チャネル幅ｂの減少に従って、また、チャネルドーピング濃度の減少に従って、ＲｏｎＳが増加することが分かる。
　また、図４Ｂに、同様に得られた降伏電圧（ブレークダウン電圧）のチャネルドーピング依存性を、半チャネル幅が、０．２、０．３、０．４５μｍのそれぞれの場合について示す。上記と同様にチャネル長Ｘｊは１．０μｍである。半チャネル幅の減少に従って、また、チャネルドーピング濃度の減少に従って、降伏電圧が増加することが分かる。尚、図４Ａ及び図４Ｂの横軸は、チャネルドーピング濃度Ｎｃｈ（ｃｍ−３）を対数表記されている。
　他のチャネル長についても、上記と同様なシミュレーションを行った。図５に、チャネル長が１μｍ、２μｍ及び３μｍのそれぞれの場合について、ＲｏｎＳが２．０ｍΩｃｍ２以下で降伏電圧が６００Ｖ乃至１２００ＶのＮチャネルノーマリーオフ埋め込みゲートＳｉＣ−ＳＩＴを実現するためのチャネル構造、つまりチャネル幅とチャネルドーピング濃度の最適領域を示す。尚、図５の横軸のチャネルドーピング濃度（ｃｍ−３）及び縦軸のチャネル幅（μｍ）の大きさは、それぞれ対数表記されている。
　ノーマリーオフ型のトランジスタを実現するためには、ゲート電圧が０Ｖでチャネルが完全に空乏化している必要があるので、ゲート電圧が０Ｖにおける空乏層の幅をＷｄｅｐ（０Ｖ）と表すと、以下の条件が必要になる。
　０．５×Ｗｄｅｐ（０Ｖ）＞ｂ
　一方、オン動作時（２．５Ｖ）にはチャネルに非空乏領域が存在する必要があるので、ゲート電圧が２．５Ｖにおける空乏層の幅をＷｄｅｐ（２．５Ｖ）と表すと、以下の条件が必要になる。
　０．５×Ｗｄｅｐ（２．５Ｖ）＜ｂ
　従来の完全空乏近似を用いた解析手法において、Ｗｄｅｐ（Ｖａｐｐ）の解析値の式は、
Figure JPOXMLDOC01-appb-I000003
と表される。ここでｑは素電荷（Ｃ）、εｓは半導体の比誘電率、ε０は真空の誘電率（Ｆ／ｃｍ）、Ｖｂｉはゲート領域５とチャネル領域４の接合間の内蔵電位（Ｖ）、Ｖａｐｐはソース端子に対してゲート端子に印加する電圧（Ｖ）である。
　図５に示されたＷｄｅｐ（０Ｖ）の解析値およびＷｄｅｐ（２．５Ｖ）の解析値に関する直線は、上記Ｗｄｅｐ（Ｖａｐｐ）の解析値の式を使用して求めた従来設計手法によるものである。
　すなわち、Ｗｄｅｐ（０Ｖ）及びＷｄｅｐ（２．５Ｖ）に関する上記関係式を満足する領域、すなわち、図５のＷｄｅｐ（０Ｖ）及びＷｄｅｐ（２．５Ｖ）の直線で囲まれた領域が、解析的手法に基づく従来の手法による有効な設計範囲であり、空乏層ではキャリアがゼロであると仮定する完全空乏近似に基づいて、Ｎチャネルノーマリーオフ埋め込みゲートＳｉＣ−ＳＩＴを設計できる範囲である。
　これに対して、下記に説明する図５中のハッチングで示された領域は本願発明の埋込ゲート型ＳｉＣ−ＳＩＴのチャネル構造の有効な設計範囲である。この設計領域の導出は、上述した完全空乏近似に基づく従来の設計手法ではなく、上述したような半導体シミュレーションによる厳密な素子解析により導出したものである。
　すなわち、上記したように、実デバイスの電気的特性データを使用しながら図２のデバイス構造についてフィッティング作業によってメッシュのプロファイルを作成し、該作成されたプロファイルを用いたシミュレーションにおいて、物性値を調整するためのフィッティング作業を繰り返した。このようにして得られた精度の高い半導体シミュレータを用いて、（ｉ）及び（ｉｉ）のように不純物ドーピングされている場合において上記の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴのチャネル構造の設計範囲を導出した。
　具体的には、上記の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴのチャネル構造は、チャネルドーピングとチャネル幅の組み合わせが、チャネルドーピング（×１０１６ｃｍ−３）及びチャネル幅（μｍ）を両対数表示したグラフにおいて、
（ｉ）　チャネル長が１μｍの場合には、
Ａ（１．４、０．２２）、Ｂ（３．０、０．２２）、Ｃ（１．８、０．３０）、Ｄ（０．７、０．３０）の各点をＡ−Ｂ−Ｃ−Ｄ−Ａと順に結ぶ領域（領域１）内であり、
（ｉｉ）　チャネル長が２μｍの場合には、
Ｅ（４．０、０．２４）、Ｆ（２．０、０．２４）、Ｇ（０．６、０．４８）の各点をＥ−Ｆ−Ｇ−Ｅと順に結ぶ領域（領域ＩＩ）内であり、
（ｉｉｉ）　チャネル長が３μｍの場合には、
Ｈ（０．３、０．５３）、Ｉ（０．６、０．５３）、Ｊ（１．８、０．３８）、Ｋ（２．３、０．３）、Ｌ（０．９，０．３）、Ｍ（０．５３、０．３８）の各点をＨ−Ｉ−Ｊ−Ｋ−Ｌ−Ｍ−Ｈと順に結ぶ領域（領域ＩＩＩ）内になるように設計すれば良いことが分かる。
　図５において、完全空乏近似に基づく従来設計手法による有効な設計範囲内においても、本願発明の有効な設計範囲から外れる領域が顕著に存在することがわかる。このことから、チャネル構造を正確に決定するためには，従来設計手法では不十分であり、本願発明の設計手法の有効性が確認できる。
　［実施例２］
　降伏電圧が１２００Ｖ以上であり、かつ特性オン抵抗が４．０ｍΩｃｍ２以下の特性を有するノーマリーオフ型のＳｉＣ−ＳＩＴを実現するのに必要なチャネル領域の半幅ｂ、チャネル長さＸｊ、チャネルドーピング濃度Ｎｃｈに関する設計範囲を上記シミュレーションにより求める。
　このためには、チャネルドーピング濃度Ｎｃｈを横軸、チャネル領域の半幅ｂを縦軸として、特性オン抵抗の上限に関する以下の式（１）及び降伏電圧の下限に関する以下の式（２）の２つの式を両対数グラフに表示して、式（１）及び式（２）で囲まれる領域内に存在するドナー不純物濃度Ｎｃｈ及びチャネルの半幅ｂの組合せ（Ｎｃｈ，ｂ）を決定する。
　一方、上記組合せ（Ｎｃｈ，ｂ）のうち、次の式（３）によって与えられるｂＭＡＸ以下の半幅ｂを有するように、チャネル長さＸｊを決定する必要がある。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
 　ここで、図６において、直線１及び２は、上記の式（１）及び式（２）をそれぞれ示す。図７の曲線１は、降伏電圧が１２００Ｖに設定された場合におけるチャネル長さＸｊと、半幅ｂの上限値との関係を示す上記の式（３）を示す。
　図６及び図７に示される各々の限界線は、上記した半導体デバイスシミュレーションによるノーマリーオフ型のＳｉＣ−ＳＩＴの導通特性および降伏特性を解析することによって得られた。すなわち、半導体の基本方程式であるＰｏｉｓｓｏｎ式、電子の連続方程式、正孔の連続方程式を有限差分法で離散化し、ニュートン法を用いて解いた後、得られた解を用いて上記の導通特性および降伏特性をシミュレートし、シミュレート結果を解析した。また、本発明による式（３）は、特にドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用およびｐ＋ゲート領域のコーナー部での電界集中を正確にシミュレーションすることによって得られたものである。
　後述するように、式（１）乃至式（３）に基づいて上記の方法によって決定された組合せ（Ｎｃｈ，ｂ）及びチャネル長さＸｊは、本願発明の目的とするＳｉＣ−ＳＩＴを実現するチャネル構造の有効な設計範囲を特定する。
　図６及び図７に示される各限界線を求めるためには、まず図８Ａ及び図８Ｂに示されるように、チャネルドーピング濃度Ｎｃｈに対する降伏電圧および特性オン抵抗を、様々な半チャネル幅ｂおよびチャネル長Ｘｊの条件の下でシミュレーションにより導出する。
　図８Ａではノーマリーオフ特性を考慮して、ゲート‐ソース間電圧ＶＧＳ＝０Ｖを設定している。一方、図８Ｂの計算では上記のＶＧＳは、素子をオンする為の入力信号である２．５Ｖを設定しており、ドレイン電流密度が２００Ａ／ｃｍ２の時のドレイン‐ソース間電圧ＶＤＳによって特性オン抵抗ＲｏｎＳを計算している。ここでＶＧＳを２．５Ｖに設定しているのは、ＶＧＳを十分大きくし、図２に示すチャネル領域４に広がる空乏層の幅を小さくし、可能な限りＲｏｎＳを低減するように意図している。またＶＧＳを３．０Ｖ以上とするとｐ＋ゲート領域５からホールがチャネル領域４およびドリフト領域３に注入されるため、ターンオフ時間が著しく増加する恐れがある。よってＶＧＳを、ｐ＋ゲート領域５からホールが注入されない上限である２．５Ｖに設定している。尚、図８Ａ及び図８Ｂにおいて、Ｘｊ＝１．５μｍとしている。他のＸｊに関しても図８Ａ及び図８Ｂと同様の解析を行った。
　図８Ｂの特性オン抵抗対Ｎｃｈの関係図ではＮｃｈの減少と共に初めは徐々に特性オン抵抗が増加することがわかる。この理由は、Ｎｃｈの減少と共に、ｐ＋ゲート領域からチャネルに広がる空乏層の幅が増加するため、チャネル中の非空乏化領域である伝導チャネルの実効幅が徐々に減少するためである。
　そして、あるＮｃｈでは特性オン抵抗が急激に増加していることが図８Ｂから確認できる。これはチャネルの両側のｐ＋ゲート領域５からの空乏層によってチャネル領域が完全に空乏化しそこに電位障壁が形成されるため、電流が著しく減少するためである。
　このように特性オン抵抗を急激に増加させる値のＮｃｈが、ノーマリーオフ型のＳｉＣ−ＳＩＴを導通させるための下限値であり、この素子に導通機能を持たせるためには、この下限値より大きい値でＮｃｈを設計することが必要となる。また下限値は半幅ｂに依存していることが図８Ｂでわかる。
　図８Ｂに示された半幅ｂ及びＮｃｈのデータのうち、特性オン抵抗が２．５ｍΩｃｍ２或いは３ｍΩｃｍ２になる半幅ｂ及びＮｃｈを両対数平面にプロットすると、半幅ｂが０．４μｍ未満の範囲において同じ傾きを持った２つの実線が得られる（図１０）。
　一方、図８Ａの降伏電圧対Ｎｃｈの関係図では、Ｎｃｈを増加させると、あるＮｃｈの値で急激に降伏電圧が低下していることがわかる。これは、Ｎｃｈの増加により、ｐ＋ゲート領域５からチャネル領域４に広がる空乏層の幅が減少し、電流を遮断するための電位障壁が低下するためである。
　この降伏電圧が急激に低下するときのチャネル不純物濃度が、素子が確実にオフ機能を持つためのチャネル不純物濃度の上限値である。この上限値の値は半幅ｂが増加するに従い減少していくことが図８Ａより分かる。
　この結果を踏まえ、降伏電圧が１２００Ｖになる半幅ｂ及びＮｃｈを両対数平面にプロットすると、図９及び図１０に示される点線に示される降伏電圧の上限（Ｌｉｍｉｔ　ｏｆ　ＶＢＲ（１２００Ｖ））となる。ここでＮｃｈの減少にともない点線が直線から外れその勾配が緩やかになり、最終的に、半幅ｂがＮｃｈに依存しなくなるのは以下の２つの理由がある。一つはＮｃｈの増加に伴い半幅ｂを増加させようとした場合、ドレイン電極からの静電誘導効果が顕著に働くようになり、Ｎｃｈを減少してもノーマリーオフ特性を維持するのに十分な高さの電位障壁を形成できなくなる。これはＮｃｈが減少するほど空乏層端における電界強度が低くなり、電位障壁を形成しにくくなるからである。他の一つは、Ｎｃｈの減少により半幅ｂを増加させようとした場合、ｐ＋ゲート領域５のコーナーにおける電界集中が促進され、降伏電圧が減少する傾向を示すためである。
　結果として、降伏電圧が１２００Ｖになる半幅ｂ及びＮｃｈを両対数平面にプロットすると、図９および図１０に示されるように、Ｎｃｈが低い値になる程、曲線の勾配が緩やかになり、最終的に半幅ｂの値はＮｃｈに依存しなくなる。図１０において、降伏電圧ＶＢＲが１２００Ｖになる半幅ｂ及びＮｃｈの曲線は、Ｎｃｈの低い側において一点鎖線で示す半幅ｂ＝０．４５μｍに漸近していることが分かる。すなわち、降伏電圧ＶＢＲを所定の大きさ、例えば、１２００Ｖに設定した場合、Ｎｃｈが低い範囲において、Ｎｃｈの大きさに依存しない半幅ｂの上限値ｂＭＡＸが存在する。尚、チャネル長さＸｊ＝１．５μｍの場合、降伏電圧ＶＢＲが１２００Ｖに等しいという条件を満たす最大の半チャネル幅、すなわち、半幅ｂＭＡＸは０．４５μｍになる。
　このように、図８Ａから求められた、降伏電圧が１２００Ｖになる半幅ｂ及びＮｃｈの両対数平面上の曲線には、ドレイン電圧による静電誘導効果とゲート領域コーナーでの電界集中が強く作用することによって決まる、Ｎｃｈに依存しない半幅ｂの上限が存在することも考慮する必要がある。この効果は、従来の完全空乏近似によって導出することは困難であり、本願発明において用いた半導体デバイスシミュレーション手法によって正確に導出することが可能となる。
　Ｎｃｈに依存しない半幅ｂの上限値であるｂＭＡＸは、上記したドリフト拡散モデルに基づく２次元デバイスシミュレーションによってチャネル構造を設計する際の一つのパラメータとして考慮される必要がある。そのため、上記の半幅ｂＭＡＸを、上記のシミュレーションによって、チャネル長さＸｊ及び降伏電圧の関数として決定する必要がある。
　図９及び図１１はそれぞれ、チャネル長Ｘｊ＝１μｍ及びチャネル長Ｘｊ＝２μｍの場合において上記シミュレーションによって得られた設計範囲を示す。これらのチャネル長の場合、半幅ｂＭＡＸは、それぞれ０．３５μｍ及び０．５μｍである。
　次に、図１２乃至図１４に示されるように、図９乃至図１１に記載されたシミュレーション結果を用いて、目的とする特性オン抵抗の上限及び降伏電圧ＶＢＲの下限を満たすチャネル領域の半幅ｂを、チャネル長さＸｊ及びＮｃｈの関数として表す。尚、半幅ｂＭＡＸはＮｃｈに依存しないが、チャネル長さＸｊの関数として扱うことができる。
　本願発明において、上記チャネル構造の有効な設計範囲は、図７に示された任意のチャネル長さＸｊに関し、この曲線によって与えられる半幅の上限値ｂＭＡＸと、上記のシミュレーションによって得られた特性オン抵抗の曲線、降伏電圧の曲線によって囲まれる領域である。例えば、図１２によれば、Ｘｊ＝１μｍにおけるＲｏｎＳ曲線、降伏電圧ＶＢＲ≧１２００Ｖの曲線およびｂ＝半幅ｂＭＡＸ（＝０．３５））で囲まれる領域内の（Ｎｃｈ，ｂ）の組が、上記の有効な設計範囲である。同様にして、図１２のＸｊ＝１．５μｍ及びＸｊ＝２．０μｍにおける有効な設計範囲も、上記のＲｏｎＳ曲線と、降伏電圧ＶＢＲ曲線或いはｂ＝半幅ｂＭＡＸで囲まれる領域内の（Ｎｃｈ，ｂ）の組として定義される。
　図１３は、チャネル長さＸｊ＝１μｍ、１．５μｍ及び２μｍに関し、ＲｏｎＳ≦４．０ｍΩｃｍ２、ＶＢＲ≧１２００Ｖの条件を満たす半幅ｂ及びＮｃｈのシミュレーション結果を示す。図１３に示された、チャネル長さＸｊ＝１μｍ、１．５μｍ及び２μｍの各ＲｏｎＳ曲線は、ほぼ直線状であるので、これらの曲線は同一の直線、すなわち、図６の直線２によって近似することができる。一方、図１３に示された、チャネル長さＸｊ＝１μｍ、１．５μｍ及び２μｍの各降伏電圧ＶＢＲ曲線は、Ｎｃｈ＞２．０×１０１６（ｃｍ−３）の高濃度側で一つの直線に収束している。上記の降伏電圧ＶＢＲ曲線がＮｃｈの高濃度側で収束する当該直線は、図６の直線１によって近似することができる。
　図１４は、上記ＲｏｎＳ曲線の近似直線及び上記降伏電圧ＶＢＲ曲線の近似曲線を図１３上に、追加的に示した図である。直線１及び直線２は、チャネル長さＸｊ＝２．０（μｍ）における降伏電圧ＶＢＲ曲線及びＲｏｎＳ曲線を比較的に良く近似している。
　しかし、チャネル長さＸｊが小さくなるに従い、直線１とｂ＝半幅ｂＭＡＸが交差する近傍の領域において、降伏電圧ＶＢＲ曲線は、直線１及びｂ＝半幅ｂＭＡＸの直線から乖離している。このような乖離した領域、すなわち、降伏電圧ＶＢＲ曲線と、直線１及びｂ＝半幅ｂＭＡＸの直線で囲まれる領域（以下、「問題領域」という。）は、本願発明の目的とするＳｉＣ−ＳＩＴを実現するチャネル構造を実現できない。
　この問題領域は上述したように、ＳＩＴの降伏時におけるｐ＋ゲート領域５のコーナーにおける電界集中およびドレイン電界による静電誘導効果に伴うチャネル領域の電位障壁の低下に起因するものであり、ＳＩＴの設計特有のものである。すなわちこの問題領域を排除した有効な設計領域を定義することが、所望の降伏電圧を有し電力損失の低いノーマリーオフ型埋め込みゲートＳｉＣ−ＳＩＴの設計において重要になる。
　本願発明では、問題領域を含まない下記の様な設計領域を提案する。すなわち図１５の横軸Ｎｃｈ、縦軸ｂの両対数平面において、直線１、直線２、直線３、直線４で囲まれる領域を有効な設計領域とするものである。ここで直線４は点Ｒ（β，ｂＭＡＸ）および点Ｑ（α，ｂＭＡＸ−０．１）を通る直線であり、下記の式で与えられる。
　ｂ＝Ａ×Ｎｃｈ ｘ　・・・（４）
　ここでＡおよびｘは下記で与えられる。
Figure JPOXMLDOC01-appb-I000007
　図１４に示されたシミュレーションの結果に基づき、点Ｒは、図１４の降伏電圧ＶＢＲ曲線が直線ｂ＝ｂＭＡＸと交わる点および、点Ｑは降伏電圧ＶＢＲ曲線が直線１から乖離する点として導出されている。直線４は、点Ｒと点Ｑの間の降伏電圧ＶＢＲ曲線を直線で近似したものである。従って、直線１と直線３と直線４で囲まれた領域が問題領域となる。式（４）においてＡおよびｘはｂＭＡＸの関数として与えられるので、任意のＸｊに対して式（３）によってｂＭＡＸが与えられ、これによって式（４）から直線４を求めることができる。この直線４と直線１、直線２、直線３で囲まれた領域によって、問題領域を含まない有効な設計領域を定義することができる。
　埋め込みゲートＳｉＣ−ＳＩＴは、高温環境や放射線環境でも使用できることが知られており、本発明によるトランジスタもまた、過酷な環境中で動作させることができる。埋め込みゲートＳｉＣ−ＳＩＴは、インバータ回路や電源回路等各種電力変換回路の電力変換効率を、従来Ｓｉパワーデバイスを用いた場合よりも向上させることが可能である。また電力変換装置の小型化が容易になる。更に高温環境や放射線環境でも使用できることが知られており、過酷な環境中で動作させることが可能である。

Claims (8)

  1. 第１伝導型の高濃度ＳｉＣ基板と、該高濃度基板上に形成された第１伝導型のドリフト層と、該ドリフト層上に略平行な横方向に隣接して配列された第２伝導型の高濃度ゲート領域及び第１伝導型の低濃度チャネル領域と、該高濃度ゲート領域及び低濃度チャネル領域上に形成された第１伝導型層と、該第１伝導型層上に形成された第１伝導型の高濃度ソース領域と、該ソース領域の最上面に形成されたソース電極と、前記高濃度ＳｉＣ基板の裏面側に形成されたドレイン電極と、前記高濃度ゲート領域の表面露出部に接続されたゲート電極からなるトランジスタ構造であって、
    　測定された物性データをシミュレータに組み込んでシミュレーションした結果と実デバイスの特性の実測値が一致するように、シミュレーションに組み込んだ物性値のモデル式のフィッティングを前記シミュレータに対して行うことによって得られたフィッティングされたシミュレータを用いて、上記の低濃度チャネル領域は、設計され、
    　上記のトランジスタ構造がノーマリーオフ型であって、該トランジスタ構造の降伏電圧及び特性オン抵抗がそれぞれ６００Ｖ以上及び４．０ｍΩｃｍ２以下の特性を有するように、上記のトランジスタ構造の導通特性および降伏特性を上記フィッティングされたシミュレータを用いて半導体デバイスシミュレーションで解析することによって導出されたチャネル層の長さ、半幅及び不純物濃度を有するように、上記の低濃度チャネル領域が形成されたことを特徴とする、
    埋め込みゲートＳｉＣ−ＳＩＴ。
  2. 前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータのうち、
    　前記のトランジスタ構造が上限のＲｏｎＳ（ｍΩｃｍ２）及び下限の降伏電圧ＶＢＲ（Ｖ）を有するように構成可能な、チャネル領域のチャネル長さＸｊ、チャネルドーピングＮｃｈ及び半幅ｂの組からなるデータのみを、チャネルドーピングＮｃｈを横軸及び半幅ｂを縦軸として両対数プロットを行い、
    　共通するチャネル長さＸｊ毎に、該対数プロットされたチャネルドーピングＮｃｈ及び半幅ｂの座標点を連結してなる輪郭によって囲まれる両対数平面領域内で製造されることを特徴とする、請求項１に記載の埋め込みゲートＳｉＣ−ＳＩＴ。
  3. 前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータのうち、
    　前記のトランジスタ構造が上限の特性オン抵抗ＲｏｎＳを有する半チャネル幅ｂのデータと、
    　前記のトランジスタ構造が下限の降伏電圧ＶＢＲを有する半チャネル幅ｂのデータと、
    　前記のトランジスタ構造が下限の降伏電圧ＶＢＲを有する最大の半チャネル幅ｂＭＡＸのデータを、
    　それぞれ、チャネル長さＸｊ及びＮｃｈの関数として表し、
    　上記の半チャネル幅ｂ及びｂＭＡＸを、チャネルドーピングＮｃｈを横軸及び半幅ｂを縦軸として両対数平面上にプロットして、
    　共通するチャネル長さＸｊ毎に、前記のＲｏｎＳを有する半チャネル幅ｂのデータの座標点を連結して成る線分と、
    　共通するチャネル長さＸｊ毎に、前記のＶＢＲを有する半チャネル幅ｂのデータの座標点を連結して成る線分と、
    　Ｎｃｈに依存しないで、チャネル長さＸｊに依存し、上記の両対数平面においてｂ＝半幅ｂＭＡＸなる水平な境界線と、によって囲まれる領域内に存在する組（Ｘｊ，Ｎｃｈ，ｂ）のデータを用いて構成されたチャネル領域を備えることを特徴とする、請求項１に記載の埋め込みゲートＳｉＣ−ＳＩＴ。
  4. 前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータについて、チャネルドーピング濃度Ｎｃｈを横軸、チャネル領域の半幅ｂを縦軸として、両対数グラフに表示したとき、下記の式（１）乃至（４）によって囲まれるチャネル長さ、半チャネル幅及びチャネルドーピングの組（Ｘｊ、ｂ、Ｎｃｈ）のデータを用いて構成されたチャネル領域を備えることを特徴とする、請求項１に記載の埋め込みゲートＳｉＣ−ＳＩＴ。
    ｂ＝４．５６×１０７／（Ｎｃｈ）１／２　・・・（１）
    ｂ＝２．７４×１０７／（Ｎｃｈ）１／２　・・・（２）
    ｂＭＡＸ＝０．１０９＋０．２９０Ｘｊ−０．０４５５Ｘｊ ２・・・（３）
    ｂ＝Ａ×Ｎｃｈ ｘ　・・・（４）
    　但し、
    Figure JPOXMLDOC01-appb-I000001
  5. 第１伝導型の高濃度ＳｉＣ基板上に第１伝導型のドリフト層を形成する工程と、
    前記ドリフト層上に第２伝導型の高濃度ゲート層を形成する工程と、
    前記高濃度ゲート層を略平行な横方向に所定の幅で除去することにより、
    前記ドリフト層上に溝構造を形成する工程と、
    前記溝構造上に第１伝導型の低濃度チャネル領域を形成する工程と、
    前記高濃度ゲート層及び低濃度チャネル領域上に第１伝導型の高濃度ソース層を形成する工程と、
    前記高濃度ソース層の最上面にソース電極を形成する工程と、
    前記高濃度ＳｉＣ基板の裏面側にドレイン電極を形成する工程と、
    前記高濃度ゲート領域の表面露出部に導通するドレイン電極を設ける工程と、
    を有する埋め込みゲートＳｉＣ−ＳＩＴの製造方法であって、
    　測定された物性データをシミュレータに組み込んでシミュレーションした結果と実デバイスの特性の実測値が一致するように、シミュレーションに組み込んだ物性値のモデル式のフィッティングを行う工程と、
    　前記トランジスタの構造がノーマリーオフ型であって、該構造の降伏電圧及び特性オン抵抗がそれぞれ６００Ｖ以上及び４．０ｍΩｃｍ２以下の特性を有するように、上記フィッティング工程によって得られたシミュレータを用いて半導体デバイスシミュレーションで前記低濃度チャネル領域の長さ、半幅及び不純物濃度を決定するシミュレーション工程を含み、
    　低濃度チャネル領域を形成する工程において、前記低濃度チャネル領域が、前記シミュレーションで決定された前記長さ、半幅及び不純物濃度を有するような条件で、前記低濃度チャネル領域が形成されることを特徴とする、
    埋め込みゲートＳｉＣ−ＳＩＴの製造方法。
  6. 前記シミュレーション工程は、
    前記静電誘導トランジスタが上限のＲｏｎＳ及び下限の降伏電圧ＶＢＲを有するように構成可能な、チャネル領域のチャネル長さＸｊ、チャネルドーピング濃度Ｎｃｈ及び半幅ｂの組からなるデータを導出する工程と、
    前記導出されたデータを、チャネルドーピング濃度Ｎｃｈを横軸及び半幅ｂを縦軸として、両対数平面内にプロットを行う工程と、
    共通するチャネル長さＸｊ毎に、前記両対数プロットされたチャネルドーピング濃度Ｎｃｈ及び半幅ｂの座標点を連結して、前記両対数平面内に閉領域を形成する工程と、を含むことを特徴とする、
    請求項５に記載の埋め込みゲート型炭化珪素静電誘導トランジスタの製造方法。
  7. 前記シミュレーション工程は、
    前記静電誘導トランジスタが上限の特性オン抵抗ＲｏｎＳを有する半チャネル幅ｂのデータと、前記静電誘導トランジスタが下限の降伏電圧ＶＢＲを有する半チャネル幅ｂのデータと、前記静電誘導トランジスタが下限の降伏電圧ＶＢＲを有する最大の半チャネル幅ｂＭＡＸのデータを、それぞれ、チャネル長さＸｊ及びＮｃｈの関数として表す工程と、
    上記の半チャネル幅ｂ及びｂＭＡＸを、チャネルドーピングＮｃｈを横軸及び半幅ｂを縦軸として両対数平面上にプロットする工程と、
    共通するチャネル長さＸｊ毎に、前記のＲｏｎＳを有する半チャネル幅ｂのデータの座標点を連結して成る線分と、
    共通するチャネル長さＸｊ毎に、前記のＶＢＲを有する半チャネル幅ｂのデータの座標点を連結して成る線分と、
    Ｎｃｈに依存しないで、チャネル長さＸｊに依存し、上記の両対数平面においてｂ＝半幅ｂＭＡＸなる水平な境界線と、によって前記両対数平面内で囲まれる領域内に存在する組（Ｘｊ，Ｎｃｈ，ｂ）のデータを特定する工程と、
    を含むことを特徴とする、
    請求項５に記載の埋め込みゲートＳｉＣ−ＳＩＴの製造方法。
  8. 前記シミュレーション工程は、
    前記の半導体デバイスシミュレーションによって導出されたチャネル領域のデータについて、チャネルドーピング濃度Ｎｃｈを横軸、チャネル領域の半幅ｂを縦軸として、両対数グラフに表示する工程と、
    両対数グラフに表示された上記チャネル領域のデータのうち、下記の式（１）乃至（４）によって囲まれるチャネル長さ、半チャネル幅及びチャネルドーピングの組（Ｘｊ、ｂ、Ｎｃｈ）のデータを特定する工程と、
    を含むことを特徴とする、
    請求項５に記載の埋め込みゲートＳｉＣ−ＳＩＴの製造方法。
    ｂ＝４．５６×１０７／（Ｎｃｈ）１／２　・・・（１）
    ｂ＝２．７４×１０７／（Ｎｃｈ）１／２　・・・（２）
    ｂＭＡＸ＝０．１０９＋０．２９０Ｘｊ−０．０４５５Ｘｊ ２・・・（３）
    ｂ＝Ａ×Ｎｃｈ ｘ　・・・（４）
    　但し、
    Figure JPOXMLDOC01-appb-I000002
PCT/JP2011/055718 2010-03-04 2011-03-04 埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法 WO2011108768A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012503302A JP5585646B2 (ja) 2010-03-04 2011-03-04 ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010048002 2010-03-04
JP2010-048002 2010-03-04

Publications (1)

Publication Number Publication Date
WO2011108768A1 true WO2011108768A1 (ja) 2011-09-09

Family

ID=44542396

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/055718 WO2011108768A1 (ja) 2010-03-04 2011-03-04 埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法

Country Status (2)

Country Link
JP (1) JP5585646B2 (ja)
WO (1) WO2011108768A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014097760A1 (ja) * 2012-12-18 2014-06-26 住友電気工業株式会社 炭化珪素半導体装置
JP2014130986A (ja) * 2012-12-31 2014-07-10 Hyundai Motor Company Co Ltd 半導体素子の製造方法
WO2015145641A1 (ja) * 2014-03-26 2015-10-01 日本碍子株式会社 半導体装置
KR20180125404A (ko) * 2017-05-15 2018-11-23 인피니언 테크놀로지스 아게 트랜지스터 셀 및 드리프트 구조체를 갖는 반도체 장치 및 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253292A (ja) * 2005-03-09 2006-09-21 National Institute Of Advanced Industrial & Technology 炭化珪素トランジスタ装置及びその製造方法
WO2007004528A1 (ja) * 2005-06-30 2007-01-11 Yamanashi University 炭化珪素静電誘導トランジスタ構造の設計方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396085A (en) * 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
JP4719472B2 (ja) * 2005-01-06 2011-07-06 株式会社日立製作所 シリコンカーバイド静電誘導トランジスタ
JP5303839B2 (ja) * 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253292A (ja) * 2005-03-09 2006-09-21 National Institute Of Advanced Industrial & Technology 炭化珪素トランジスタ装置及びその製造方法
WO2007004528A1 (ja) * 2005-06-30 2007-01-11 Yamanashi University 炭化珪素静電誘導トランジスタ構造の設計方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KOJI YANO ET AL.: "SiC Umekomi Gate SIT no Channel Sekkei no Kento", SI DEVICE SYMPOSIUM KOEN RONBUNSHU, 29 June 2007 (2007-06-29), pages 29 - 34 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014097760A1 (ja) * 2012-12-18 2014-06-26 住友電気工業株式会社 炭化珪素半導体装置
US9647072B2 (en) 2012-12-18 2017-05-09 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2014130986A (ja) * 2012-12-31 2014-07-10 Hyundai Motor Company Co Ltd 半導体素子の製造方法
WO2015145641A1 (ja) * 2014-03-26 2015-10-01 日本碍子株式会社 半導体装置
WO2015145913A1 (ja) * 2014-03-26 2015-10-01 日本碍子株式会社 半導体装置
KR20180125404A (ko) * 2017-05-15 2018-11-23 인피니언 테크놀로지스 아게 트랜지스터 셀 및 드리프트 구조체를 갖는 반도체 장치 및 제조 방법
CN108878531A (zh) * 2017-05-15 2018-11-23 英飞凌科技股份有限公司 半导体器件、其设计方法和制造方法以及电子电路
KR102308804B1 (ko) 2017-05-15 2021-10-06 인피니언 테크놀로지스 아게 트랜지스터 셀 및 드리프트 구조체를 갖는 반도체 장치 및 제조 방법
CN108878531B (zh) * 2017-05-15 2023-06-06 英飞凌科技股份有限公司 半导体器件、其设计方法和制造方法以及电子电路

Also Published As

Publication number Publication date
JP5585646B2 (ja) 2014-09-10
JPWO2011108768A1 (ja) 2013-06-27

Similar Documents

Publication Publication Date Title
CN105431946B (zh) 具有平面状通道的垂直功率金氧半场效晶体管元胞
JP6472776B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
TWI415258B (zh) 具有增強傳導之非貫穿半導體通道的半導體裝置及其製造方法
TWI447911B (zh) 具有增強傳導之非貫穿半導體通道的半導體裝置及製造方法
JP6477912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR101157684B1 (ko) 접합형 반도체 장치 및 그 제조 방법
TW201427001A (zh) 階梯溝渠式金氧半場效電晶體及其製造方法
JP2008010506A (ja) 半導体装置
Han et al. Comparison of four cell topologies for 1.2-kV accumulation-and inversion-channel 4H-SiC MOSFETs: Analysis and experimental results
JP2022552269A (ja) 短絡耐量が改善された半導体デバイスおよびその製造方法
CN107437566B (zh) 一种具有复合介质层宽带隙半导体纵向双扩散金属氧化物半导体场效应管及其制作方法
JP5585646B2 (ja) ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタの設計方法、ノーマリーオフ型埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法
JP2017084998A (ja) スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ
JP2016519428A (ja) 安全動作領域を拡大したＳｉＣパワー縦型ＤＭＯＳ
JP2016504764A (ja) 絶縁ゲート型電界効果トランジスタ素子及びその作製方法
CN111276540A (zh) 沟槽栅功率mosfet及其制造方法
CN107452806B (zh) 一种具有复合介质层纵向双扩散金属氧化物半导体场效应管及其制作方法
CN115084236B (zh) 沟槽栅功率mosfet及其制造方法
CN107046062B (zh) 一种具有半绝缘多晶硅层的纵向双扩散金属氧化物半导体场效应管
CN116190448A (zh) 一种多阶梯多沟道的沟槽mosfet器件及其制备方法
CN116013960A (zh) 一种沟槽型mosfet元胞结构及其制备方法
Vaid et al. A novel trench gate floating islands power MOSFET (TG-FLIMOSFET): Two-dimensional simulation study
KR20190124894A (ko) 반도체 소자 및 그 제조 방법
CN112349767B (zh) 碳化硅半导体器件
Chen et al. Study of 4H–SiC trench MOSFET structures

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11750864

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012503302

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11750864

Country of ref document: EP

Kind code of ref document: A1