CN108878531A - 半导体器件、其设计方法和制造方法以及电子电路 - Google Patents

半导体器件、其设计方法和制造方法以及电子电路 Download PDF

Info

Publication number
CN108878531A
CN108878531A CN201810461396.8A CN201810461396A CN108878531A CN 108878531 A CN108878531 A CN 108878531A CN 201810461396 A CN201810461396 A CN 201810461396A CN 108878531 A CN108878531 A CN 108878531A
Authority
CN
China
Prior art keywords
gate
state
dielectric
semiconductor devices
source voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810461396.8A
Other languages
English (en)
Other versions
CN108878531B (zh
Inventor
托马斯·艾兴格尔
沃尔夫冈·贝格纳
罗曼·埃斯泰夫
丹尼尔·屈克
德塔德·彼得斯
拉尔夫·西明耶克
贝恩德·齐佩利乌斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN108878531A publication Critical patent/CN108878531A/zh
Application granted granted Critical
Publication of CN108878531B publication Critical patent/CN108878531B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种半导体器件、其设计方法和制造方法以及电子电路。通过使用处理器器件和模型晶体管单元中的至少一个，确定用于宽带隙半导体器件的晶体管单元和漂移结构中的至少一个的一组设计参数，其中，晶体管单元的栅极电介质的导通状态故障率和关断状态故障率对于预定导通状态栅源电压、预定关断状态栅源电压以及预定关断状态漏源电压来说在相同的量级内。

Description

半导体器件、其设计方法和制造方法以及电子电路
技术领域
本公开内容涉及半导体器件，具体地涉及半导体器件的制造。
背景技术
诸如碳化硅(SiC)的一些半导体材料显示出比硅大得多的介电击穿场强度，使得可以使漂移区沿着导通状态电流方向的延伸比对照的硅器件更小。例如，可以使具有在具有高介电击穿场强度的半导体材料的半导体本体的前侧的第一表面和相对的第二表面之间的负载电流的竖直功率半导体器件具有明显更薄的漂移区和/或漂移区中更高的掺杂浓度，使得它们可以将超过600V的非常高的击穿电压与比基于硅的对照器件更低的导通电阻相结合。高击穿电压还导致SiC-MOSFET(碳化硅金属氧化物半导体场效应晶体管)中的栅极电介质的应力与对照硅器件的栅极电介质中的应力不同。
考虑到栅极电介质的可靠性和导通电阻，期望从具有高电介质击穿场强度的半导体材料来改进功率半导体器件。
发明内容
本公开内容涉及一种制造宽带隙半导体器件的方法。通过使用处理器器件和模型晶体管单元中的至少一个来确定用于宽带隙半导体器件的晶体管单元和漂移结构中的至少一个的一组设计参数，其中，晶体管单元的栅极电介质的导通状态故障率(failure-in-time rate)和关断状态故障率对于预定导通状态栅源电压、预定关断状态栅源电压、以及预定关断状态漏源电压来说在相同的量级内。
本公开内容还涉及一种半导体器件，其包括栅极结构，该栅极结构包括将栅电极与半导体本体分离的栅极电介质。半导体器件还包括漂移结构，该漂移结构包括漂移区和直接邻接栅极电介质的漏极侧部分的连接部分。连接部分、漂移区、栅极结构和栅极电介质的设计参数被选择为使得栅极电介质的导通状态故障率和栅极电介质的关断状态故障率在相同的量级内。
本公开内容还涉及一种电子电路，其包括栅极驱动器电路和半导体器件。栅极驱动器电路被配置为在输出端子处输出具有导通状态栅源电压和关断状态栅源电压的栅极信号。半导体器件包括电耦接到栅极驱动器电路的输出端子的栅极端子。半导体器件包括栅极结构，该栅极结构具有将栅电极与半导体本体分离的栅极电介质。栅电极电连接到栅极端子。漂移结构包括漂移区和直接邻接栅极电介质的漏极侧部分的连接部分。连接部分、漂移区、栅极结构和栅极电介质的设计参数被选择为使得栅极电介质的导通状态故障率和栅极电介质的关断状态故障率在相同的量级内。
另外，本公开内容涉及一种设计半导体器件的方法。通过使用处理器器件和模型晶体管单元中的至少一个来确定用于晶体管单元和漂移结构的一组设计参数，其中，晶体管单元的栅极电介质的导通状态故障率和关断状态故障率对于预定导通状态栅源电压、预定关断状态栅源电压以及预定关断状态漏源电压来说在相同的量级内。
在从属权利要求中描述了另外的实施方式。本领域技术人员在阅读以下详细描述和查看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解，并且被结合在本说明书中并构成本说明书的一部分。附图示出了本发明的实施方式并且与说明书一起用于解释本发明的原理。通过参考以下详细描述，将容易理解本发明的其他实施方式和预期优点，因为它们变得更好理解。
图1是用于示出根据一个实施方式的制造半导体器件的方法的示意性流程图，在该半导体器件中，导通状态的栅极电介质的可靠性和关断状态的栅极电介质的可靠性是平衡的；
图2是示出根据另外的实施方式的用于执行图1的过程的装置的示意性框图；
图3A是根据与具有在沟槽栅极结构的一侧处形成的场效应控制沟道的晶体管单元有关的实施方式的、基于具有高介电击穿场强度的半导体材料的半导体器件的晶体管单元的示意性竖直截面图；
图3B是图3A的晶体管单元的另一示意性竖直截面图，并且示出在晶体管单元的导通状态下其两端的导通状态电压VDk,on下降的总有效栅极电介质区域AG,on；
图3C是图3A的晶体管单元的又一示意性竖直截面图，并且示出在晶体管单元的关断状态下其两端的平均关断状态电压VDk,off下降的部分栅极电介质区域AG,off；
图3D是与图3A的晶体管单元类似的晶体管单元的示意性竖直截面图，并且示出在关断状态下的晶体管单元中的电场分布；
图3E是图3A的晶体管单元的又另一示意性竖直截面图，并且示出了可被调节以获得平衡的关断状态和导通状态的栅极可靠性的设计参数；
图4A是根据与具有在沟槽栅极结构的两个相对侧处形成的场效应控制沟道的晶体管单元相关的实施方式的、基于具有高介电击穿场强度的半导体材料的半导体器件的晶体管单元的示意性竖直截面图；
图4B是图4A的晶体管单元的另一示意性竖直截面图，并且示出在晶体管单元的导通状态下其两端的导通状态电压VDk,on下降的总栅极电介质区域AG,on；
图4C是图4A的晶体管单元的又一示意性竖直截面图，并且示出在晶体管单元的关断状态下其两端的平均电压VDk,off下降的部分栅极电介质区域AG,off；
图5A是包括具有场效应控制沟道的晶体管单元的半导体器件的一部分的示意性水平截面图，场效应控制沟道在包括两个沟槽栅极结构和在两个沟槽栅极结构之间从第一表面到二极管区延伸的接触结构的组合沟槽结构的两个相对侧处形成；
图5B是图5A的半导体器件部分的示意性竖直截面图；
图6A是根据另一实施方式的基于条形沟槽栅极结构并且具有沿着与沟槽栅极结构的纵向轴线平行的方向交替的晶体管单元和二极管单元的半导体器件的一部分的示意性水平截面图；
图6B是图6A的沿着B-B线的半导体器件部分的示意性竖直截面图；
图7A是根据一个实施方式的包括SiC-MOSFET和栅极驱动器电路的电子电路的示意性电路图；
图7B是图7A的电子电路的示意性VGS时间图；
图7C是图7A的电子电路的示意性VDS时间图；
图8是根据与开关模式电源和电机驱动器中的半桥电路有关的实施方式的电气组件的示意性电路图。
具体实施方式
在下面的详细描述中，参考了附图，附图形成本发明的一部分，并且在附图中通过图示的方式示出了可以实施本发明的特定实施方式。应该理解，可以使用其他实施方式并且可以在不脱离本发明的范围的情况下做出结构或逻辑上的改变。例如，针对一个实施方式示出或描述的特征可以用在其他实施方式上或与其他实施方式结合使用，以产生又一个实施方式。本发明旨在包括这样的修改和变化。使用特定的语言来描述示例，其不应被解释为限制所附权利要求的范围。附图不是按比例绘制的，而仅用于说明目的。如果没有另外说明，则相应的元件在不同附图中用相同的附图标记表示。
术语“具有”、“含有”、“包括”、“包含”等是开放性的，并且这些术语表示存在所陈述的结构、元素或特征，但不排除附加的元素或特征。冠词(“a”、“an”和“the”)旨在包括复数以及单数，除非上下文另外明确指示。
术语“电连接”描述了电连接的元件之间的永久低欧姆连接，例如相关元件之间的直接接触或者经由金属和/或重掺杂半导体材料的低欧姆连接。术语“电耦接”包括适于信号传输的一个或更多个介于中间的元件可以在电耦接的元件之间，电耦接的元件例如为可控制成临时提供在第一状态下的低欧姆连接和在第二状态下的高欧姆电解耦的元件。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”意指比“n”掺杂区域的掺杂浓度低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1涉及制造包括彼此并联电连接的多个晶体管单元的半导体器件的方法910。
半导体器件的半导体本体来自具有比硅显著更高的击穿场的材料，例如至少1*106V/cm的(1E06Vcm-1)或至少2*106V/cm(2E06Vcm-1)。根据一个实施方式，半导体本体来自碳化硅。例如，半导体本体是4H多型体(4H-SiC)并具有约3*106V/cm(3E06Vcm-1)的击穿场。
晶体管单元可以是具有平面栅极结构或具有沟槽栅极结构的场效应晶体管单元，其中，沟槽栅极结构从第一表面延伸到半导体本体中，并且可以具有与第一表面平行的在相同量级内的两个正交横向尺寸，例如近似相等的正交横向尺寸。根据另一实施方式，沟槽栅极结构是条形的，其中沿着纵向轴线的第一横向尺寸超过与纵向轴线正交的第二横向尺寸不止一个量级。根据又一实施方式，沟槽栅极结构可以形成栅格。沟槽栅极结构的侧壁可以与第一表面正交或者可以倾斜于第一表面，其中，每个沟槽栅极结构的侧壁中的至少一个可以平行于具有高电荷载流子迁移率的主晶面。
晶体管单元可以是如下对称的：具有双侧沟道并且导通状态电流沿着沟槽栅极结构的两个相对侧壁流动，或者可以是如下非对称的：具有单侧沟道并且导通状态电流仅沿着沟道栅极结构的侧壁中的一个侧壁流动。
栅极结构包括将导电栅电极与半导体本体分离的栅极电介质。栅电极形成或电连接到栅极端子。作为示例，栅极电介质可以是或者可以包括氧化硅层。栅极电介质的漏极侧部分与还包括轻掺杂漂移区的漂移结构的连接部分直接邻接。在晶体管单元的关断状态下，漏极侧部分的至少一小部分两端的电压降取决于施加在处于关断状态下的半导体器件的漏极端子与源极端子之间的漏源电压VDS,off。
栅极电介质还包括源极侧部分，该源极侧部分直接邻接于如下掺杂区域，所述掺杂区域直接电连接到施加到源极端子的源极电位，其中，在晶体管单元的关断状态下，源极侧部分两端的电压降不取决于VDS,off或仅小程度地取决于VDS,off。与源极侧部分邻接的掺杂区域可以具有与漂移结构的导电类型互补的导电类型，或者可以具有与漂移结构相同的导电类型。掺杂区域包括但不限于源极区和本体区，其中，本体区与漂移结构形成第一pn结以及与源极区形成第二pn结。可以包括屏蔽部分的二极管区与漂移结构形成第三pn结。
当在栅极端子和源极端子之间施加关断状态栅源电压VGS,off时，晶体管单元处于关断状态，其中，对于n沟道晶体管单元，关断状态栅源电压VGS,off低于阈值电压Vth。当在栅极端子和源极端子之间施加导通状态栅源电压VGS,on时，晶体管单元处于导通状态，其中，对于n沟道晶体管单元，导通状态栅源电压VGS,off大于阈值电压Vth。
方法910包括用于晶体管单元和漂移结构的一组设计参数的确定步骤912，使得晶体管单元的栅极电介质的导通状态FIT(failure-in-time)率和关断状态FIT率对于导通状态栅源电压VGS,on、关断状态栅源电压VGS,off以及关断状态漏源电压VDS,off的一组预定值而言在相同的量级内。
FIT率由1E09小时的工作时间内的故障数目给出。电介质层的FIT率尤其取决于电介质层所经受的电应力及其尺寸。对于给定的材料构型和厚度，栅极电介质的FIT率取决于其横向延伸(面积)和栅极电介质中的电场。电场越高并且面积越大，栅极电介质的FIT率就越高。
栅极电介质中的电场取决于半导体本体的相邻部分中的电场。半导体本体的靠近栅极电介质的部分中的电场取决于所施加的电压VGS,on、VGS,off和VDS,off，并且还取决于栅极结构和漂移结构的设计参数。
确定步骤912确定用于目标晶体管单元的一组设计参数，使得目标晶体管单元的导通状态FIT率和关断状态FIT率对于VGS,on、VGS,off和VDS,off的预定值来说处于相同的量级内。
对于n沟道晶体管单元，预定关断状态栅源电压VGS,off可以是高于最小栅源电压VGSmin并低于如在半导体器件的数据手册中指定的最小标称阈值电压Vthmin的任何电压，其中，在25℃的环境温度下，最小栅源电压VGSmin可以是-10V，并且n沟道晶体管单元的最小标称阈值电压Vthmin可以在从+2.5V至约+4V的范围内。
预定关断状态栅源电压VGS,off可以等于数据手册中限定的推荐的关断状态栅源电压。推荐的关断状态栅源电压可以是数据手册中限定输入和输出电容Ciss、Coss的栅源电压。根据一个实施方式，关断状态栅源电压VGS,off的预定值可以例如在从-10V到Vthmin的范围内，例如0V、-4V、-5V或-10V。
对于n沟道晶体管单元，预定导通状态栅源电压VGS,on可以是低于最大栅源电压VGSmax并高于最大标称阈值电压Vthmax的任何电压，其中，在25℃的环境温度下，最大栅源电压VGSmax可以是+22V，并且n沟道晶体管单元的最大标称阈值电压Vthmax可以在从+4V至约+5.6V的范围内。
预定导通状态栅源电压VGS,on可以等于数据手册中限定的推荐的导通状态栅源电压。推荐的导通状态栅源电压可以是数据手册限定开关损耗和RDSon的栅源电压。根据一个实施方式，导通状态栅源电压VGS,on的预定值可以例如在从Vthmax到+22V的范围内，例如+10V、+15V、+18V或+20V。
关断状态漏源电压VDS,off被施加在晶体管单元的漏极端子和源极端子之间，并且至多是如数据手册中指定的半导体器件的标称最大阻断电压VDS,max。举例来说，对于基于SiC的半导体器件，VDS,max可以是600V、650V、700V、1000V、1200V、1700V、3.2kV、3.3kV、6.5kV。
根据一个实施方式，VGS,on和VGS,off的预定值可以对应于在包含半导体器件规格的数据手册中标记为推荐值的VGS,on、VGS,off的值。根据另一实施方式，VGS,on、VGS,off的预定值对应于与半导体器件结合使用的栅极驱动器电路的方波输出信号的信号电平。
根据一个实施方式，确定步骤912确定目标晶体管单元的一组设计参数，使得目标晶体管单元的关断状态FIT率与导通状态FIT率之比对于VDS,off的预定范围在从0.1至10的范围内，例如在从0.2至5的范围内，VDS,off的预定范围对应于漂移结构中的最大电场的范围，从半导体材料(例如碳化硅)的击穿电场的50％到90％，例如从60％到75％。最大电场可以沿着漂移区与本体区或屏蔽结构之间的pn结形成。
确定步骤912可以由处理器器件基于数学等式或模型执行。例如，处理器器件可以运行仿真。或者，可以形成体现不同组设计参数的模型晶体管单元。对于每个模型晶体管单元，可以应用关于VGS,off和VDS,off的预定值，并且可以在漂移结构的靠近模型晶体管单元的栅极电介质的部分中例如通过栅极电介质159两端的合适的电压测量来测量所得到的电场。测量结果可以被用于估计满足关于栅极电介质的导通状态FIT率和关断状态FIT率的上述条件的设计参数组。
输出步骤914可以通过处理器器件的电子接口输出设计参数组。电子接口可以是人机接口或机器/机器接口。例如，与处理器器件数据链接的接口单元将设计参数组输出给用户，输出到半导体器件的制造系统，和/或输出到布局和设计工具，该布局和设计工具通过考虑半导体器件的目标设计参数组和另外的目标特性两者来计算半导体器件的结构的另外的设计参数。
之后可以是转换步骤916，该转换步骤可以使用例如离子注入机、蚀刻室、光刻工具和加热室以根据宽带隙半导体衬底的器件区域中的一组设计参数来形成晶体管单元和漂移结构。
通过选择设计参数使得导通状态和关断状态的FIT率在相同的量级内，栅极电介质在导通状态下经受的总应力与在关断状态下大致相同。这在大多数应用中导致栅极电介质的低累积FIT率，而不会使面积特定的导通状态电阻RDS,on x A增加超过所需。
在导通状态下，半导体器件两端的有效漏源电压VDS,on通常不大于1V，并且栅极电介质两端的导通状态电压降VDk,on等于外部电路在导通状态下施加的栅源电压VGS,on或至少非常接近该栅源电压VGS,on，例如对于SiC MOSFET的从+15V至+22V范围内的电压。除了连接到漏极电位的这种掺杂区域以外，直接邻接沟槽栅极结构的所有掺杂区域直接连接到源极电位，使得VDk,on与在导电栅电极和半导体本体之间的总栅极电介质面积AG,on中的导通状态栅源电压VGS,on的偏差不超过1V。在栅极电介质的每个部分中，电场强度近似为VGS,on除以栅极电介质厚度。
在关断状态下，栅极端子和源极端子之间的接近由外部电路施加的关断状态栅源电压VGS,off的电压在栅极电介质的源极侧部分两端下降，其中，源极侧部分与直接连接至源极电位的这种掺杂区域直接邻接，该源极电位包括源极区、本体区以及(如果适用的话)本体区的导电类型的屏蔽部分。
相比之下，栅极电介质的漏极侧部分与漂移结构的连接到漏极电位的连接部分直接邻接，并且在关断状态下漏极侧部分两端的局部电压降取决于所施加的漏源电压VDS,off、关断状态栅源电压VGS,off和屏蔽概念。
例如，栅极电介质的漏极侧部分可以包括弱屏蔽部分，在弱屏蔽部分中栅极电介质两端的电压降是漏极侧部分两端的最大局部电压降的至少90％，这是因为不存在任何屏蔽或因为屏蔽仅在一定程度上有效，而在强屏蔽子部分中，屏蔽概念可以显著降低栅极电介质两端的电压降。
确定步骤912平衡导通状态和关断状态的FIT率，并且可以考虑到等于总栅极电介质面积AG,on的在导通状态下受应力的面积不同于主要在关断状态下受应力的部分栅极电介质面积AG,off，其中部分栅极电介质面积AG,off取决于屏蔽概念并且等于或小于栅极电介质的漏极侧部分的面积。
通常，在导通状态可靠性和关断状态可靠性之间存在显著的不平衡。如果晶体管单元和漂移结构的设计导致栅极电介质主要在导通状态下击穿，则其指示关断状态的栅极电介质的过度和夸大的屏蔽，其中以器件性能为代价(例如高于所需的导通状态电阻RDS,on或高于所需的开关损耗)实现关断状态的高击穿可靠性。
如果不平衡导致栅极电介质主要在关断状态下击穿，则其指示栅极电介质厚度和/或导通状态下的使用电压被过度保守地选择并留下改善空间。此外，由于在关断状态下的较低VGS,off对于在关断状态下的栅极电介质击穿具有显著影响，并且由于栅极电介质两端的电压降取决于屏蔽概念并且通常未在数据手册中限定，因此FIT率可能例如当应用施加更负的关断状态栅源电压VGS,off时高于预期。
根据一个实施方式，确定一组设计参数，使得在关断状态下在部分栅极电介质面积AG,off中的平均电压降VDk,off与导通状态栅源电压VGS,on和1V与总栅极电介质面积AG,on和部分栅极电介质面积AG,off之比的对数的乘积之和的偏差不超过±2V，如式(1)中所指示：
总有效栅极电介质面积AG,on(其中导通状态电压VDk,on在栅极电介质两端下降)包括栅极电介质的漏极侧部分和源极侧部分。导通状态电压降VDk,on可以近似为施加在导通状态下的半导体器件的栅极端子与源极端子之间的栅源电压VGS,on。对于SiC-MOSFET，VGS,on可以在从+15V至+22V的范围内，例如等于+15V。
与获得关断状态下的平均电压降VDk,off有关的部分栅极电介质面积AG,off可以被设定为等于栅极电介质的完全漏极侧部分，或者可以被设定为等于漏极侧部分的估计的弱屏蔽子部分，其中，在弱屏蔽子部分中，关断状态下的估计的局部电压降是弱屏蔽子部分两端的局部最大电压降的至少90％。
然后，确定步骤912确定设计参数，使得晶体管单元在满足式(1)的关断状态下展示了部分栅极电介质面积AG,off两端的平均电压降VDk,off。VDk,off的极性与VDk,on的极性相反。可以确定的设计参数涉及连接部分的尺寸和掺杂、漂移区的竖直尺寸和掺杂、沟槽栅极结构的竖直尺寸以及栅极电介质的参数，例如层厚度和在弱屏蔽子部分包括拐角的情况下的曲率。
根据一个实施方式，除了面积比AG,on/AG,off之外，确定步骤912可以考虑半导体器件的任务简档(mission profile)，其中，任务简档给出晶体管单元处于导通状态下的半导体器件的估计的总导通时间ton与半导体器件和晶体管单元处于关断状态的估计的总关断时间toff之比。任务简档由相应的应用给出，例如通过功率转换应用中的典型占空比给出。在典型的任务简档中，toff大于0.01*ton并且小于100*ton。
根据考虑任务简档的实施方式，计算设计参数，使得在关断状态下部分栅极电介质面积AG,off中的平均电压降VDk,off与导通状态栅源电压VGS,on和1V与总栅极电介质面积AG,off和部分栅极电介质面积AG,off之比与估计总导通时间ton和估计总关断时间toff之比的乘积的对数的乘积之和的偏差不超过±2V，根据下式(2)：
根据一个实施方式，半导体器件的预定值包括VGS,on、VGS,off、VDS,off、栅极电介质的厚度和组成以及总栅极电介质面积AG,on，并且确定步骤912确定其中形成有源极区、本体区、漂移区和连接部分的外延层的厚度、连接部分和与屏蔽概念相关的反掺杂区域的参数，并且在晶体管单元基于沟槽栅极概念的情况下的沟槽栅极结构的竖直延伸以及掺杂区域与沟槽栅极结构的对准，使得如上所述地平衡导通状态和关断状态FIT率。
由于相对于导通状态在关断状态下应力面积通常较小，并且由于对于某些应用而言在关断状态下比在导通状态下使用时间更短，因此关断状态下的允许的电场可以高于导通状态下的允许的电场以达到FIT率平衡。关断状态下的应力面积可以通过埋置屏蔽部分在沟槽栅极结构上的竖直投影来近似。
一旦评估了满足FIT率平衡条件的关断状态下的理想电场或电压，屏蔽概念就可以放宽或收紧以实现导通状态电阻和栅极氧化物可靠性之间的改进的折衷。这些考虑因素适用于沟槽栅极概念和平面栅极概念两者。
图2是用于执行图1的方法910的主装置920的框图。
主装置920可以包括第一装置922，其用于确定晶体管单元和漂移结构的一组设计参数，使得晶体管单元的栅极电介质的导通状态FIT率和关断状态FIT率对于导通状态栅源电压VGS,on、关断状态栅源电压VGS,off和关断状态漏源电压VDS,off的一组预定值而言在相同的量级内。
第一装置922可以包括使用数学等式或仿真模型的处理器器件。例如，处理器器件可以运行针对不同组的参数仿真虚拟半导体本体中的电场分布的仿真程序，并且选择与等式(1)或(2)中的一个最佳拟合的仿真的参数作为适合的一组设计参数。
或者，可以形成体现不同组设计参数的模型晶体管单元。对于每个模型晶体管单元，可以应用VGS,off和VDS,off的预定值，并且可以在漂移结构的靠近模型晶体管单元的栅极电介质的部分中测量所得到的电场，例如通过栅极电介质159两端的合适的电压测量。测量的结果可以被用于估计满足关于栅极电介质的导通状态FIR率和关断状态FIR率的上述条件的一组设计参数。
第一装置922可以包括用于输出一组设计参数的第二装置924。例如，第二装置924可以包括电子接口，其可以是人机接口或机器/机器接口。第二装置924与第一装置922数据链接，并将一组设计参数输出给用户、输出到半导体器件的制造系统和/或输出到布局和设计工具，该布局和设计工具通过考虑半导体器件的设计参数组和另外的目标特性两者来计算半导体器件的结构的另外的设计参数。
用于形成晶体管单元和漂移结构的第三装置926可以接收一组设计参数或从该组设计参数导出的其他参数，并根据由第二装置924输出的设计参数组形成漂移结构和晶体管单元。第三装置926可以包括用于半导体器件的制造系统的多个部分，例如离子注入机、蚀刻室、光刻工具和加热室，其根据宽带隙半导体衬底700的器件区域710的设计参数组来形成晶体管单元和漂移结构。
以下附图涉及具有掺杂结构和沟槽栅极结构的半导体器件500，其参数通过如上所述的过程获得。
在图3A至图3E中，相关的半导体器件500包括在每个沟槽栅极结构150的仅一个侧壁处形成导电反型沟道的不对称晶体管单元TC。多个相同的晶体管单元TC彼此相邻地形成，其中晶体管单元并联电连接。
举例来说，半导体器件500可以是或可以包括IGFET(绝缘栅极场效应晶体管)，例如，在关于具有金属栅电极的FET的通常含义下的MOSFET(金属氧化物半导体FET)以及具有由半导体材料形成或包括半导体材料的栅电极的FET、或MCD(MOS控制二极管)。
半导体器件500基于半导体本体100，半导体本体100由具有高于硅中的击穿电场的击穿电场(例如至少1*106V/cm(1E06Vcm-1))的晶体半导体材料制成。半导体材料可以具有六方晶格，并且可以是碳化硅(SiC)，例如，2H-SiC(2H多形体SiC)、6H-SIC或15R-SiC。根据一个实施方式，半导体材料是4H多型体(4H-SiC)碳化硅。
在前侧，半导体本体100具有可以包括共面表面部分的第一表面101。第一表面101可以与主晶面重合，或者可以相对于主晶面倾斜离轴角α，离轴角α的绝对值可以是至少2°且至多12°，例如约4°。
在所示的实施方式中，<0001>晶轴相对于法线倾斜离轴角α>0，并且<11-20>晶轴相对于水平面倾斜离轴角α。<1-100>晶轴与截面正交。
根据一个实施方式，第一表面101可以是锯齿形的，并且包括彼此偏移且相对于水平面倾斜离轴角α的平行的第一表面部分以及相对于第一表面部分倾斜并且连接第一表面部分使得锯齿形的第一表面101的截面线近似于锯齿形线的第二表面部分。
在半导体本体100的背面上，相对的第二表面102可以平行于平坦的第一表面101或平行于锯齿形第一表面101的平均平面延伸。前面的第一表面101与背面的第二表面102之间的距离与半导体器件500的标称阻塞能力有关。半导体本体100在第一表面101和第二表面102之间的总厚度可以在几百nm至几百μm的范围内。第一表面101的法线限定竖直方向，而与第一表面101平行的方向是水平方向。
晶体管单元TC沿着第一表面101形成在前侧。漂移结构130在背面将晶体管单元TC与第二表面102分离。漂移结构130可以包括直接邻接第二表面102的重掺杂接触结构139和在晶体管单元TC与重掺杂接触结构139之间的轻掺杂漂移区131。
重掺杂接触结构139可以是或者可以包括从晶体锭(crystalline ingot)获得的衬底部分，并且与直接邻接第二表面102的第二负载电极320形成欧姆接触。接触结构139中的平均掺杂剂浓度足够高以与第二负载电极320形成欧姆接触。在半导体器件500是或包括IGFET的情况下，接触结构139具有与漂移区131相同的导电类型。
漂移区131可以形成在外延生长在接触结构139上的一个层中。在半导体本体100由碳化硅制成的情况下，漂移区131中的平均净掺杂剂浓度可以在从1E15cm-3至5E16cm-3的范围内。漂移结构130可以包括其他掺杂区域，例如漂移区131的导电类型的场漂移区、阻塞区和/或电流扩展区。
漂移区131可以直接邻接接触结构139，或者与漂移区131形成单极结的缓冲层可以夹在漂移区131和接触结构139之间，其中，举例来说，缓冲层的竖直延伸部可以为约1μm，并且缓冲层的平均掺杂剂浓度可以在从3E17cm-3至1E18cm-3的范围内。
晶体管单元TC沿着从第一表面101延伸到半导体本体100中的沟槽栅极结构150取向，其中，半导体本体100的台面(mesa)部分190使相邻的沟槽栅极结构150分隔开。
沟槽栅极结构150沿着第一水平方向的纵向延伸可以大于沿着与第一水平方向正交的第二水平方向的横向延伸。沟槽栅极结构150可以是从晶体管单元区域的一侧延伸到相对侧的长条带，其中，沟槽栅极结构150的长度可以高达几百微米。根据其他实施方式，多个分隔开的沟槽栅极结构150可以沿着从晶体管单元区域的一侧延伸到相对侧的线而形成，或者沟槽栅极结构150可以形成栅格，其中台面部分190被形成在该栅格的网格中。
在底部，沟槽栅极结构150可以是圆形的，其中，内曲率半径至少是以下描述的栅极电介质159的厚度的两倍。
沟槽栅极结构150可以是等间距的，可以具有相等的宽度，并且可以形成规则图案，其中，沟槽栅极结构150的间距(中心到中心的距离)可以在从1μm到10μm的范围内，例如从2μm到5μm。沟槽栅极结构150的竖直延伸部可以在从0.3μm至5μm的范围内，例如在从0.5μm至2μm的范围内。
沟槽栅极结构150可以与第一表面101正交或者可以随着到第一表面101的距离增加而逐渐变细。例如，沟槽栅极结构150相对于竖直方向的锥角β可以等于离轴角α或可以与离轴角α偏差不超过±1度，使得两个相对的纵向侧壁191、192中的至少第一侧壁191由具有高电荷载流子迁移率的主晶面形成，例如{11-20}晶面。与第一侧壁191相对的第二侧壁192可以相对于主晶面倾斜离轴角α的两倍，例如4度或更大，例如约8度。同一台面部分190的第一侧壁191和第二侧壁192位于中间台面部分190的相对纵向侧上并且直接邻接两个不同的相邻沟槽栅极结构150。
沟槽栅极结构150包括导电栅电极155，其可以包括重掺杂多晶硅层和/或含金属层，或由它们组成。栅电极155可以电连接到形成栅极端子G或者电连接或耦接到栅极端子G的栅极金属化部330。
沟槽栅极结构150还包括沿着沟槽栅极结构150的至少一侧将栅电极155与半导体本体100分离的栅极电介质159。栅极电介质159可以包括半导体电介质或由半导体电介质构成，该半导体电介质例如是热生长或沉积的半导体氧化物例如氧化硅、半导体氮化物例如沉积或热生长的氮化硅、半导体氮氧化物例如氮氧化硅、任何其他沉积的电介质材料或其任何组合。栅极电介质159可以针对在从1.0V至8V范围内的晶体管单元TC的阈值电压而被形成。
沟槽栅极结构150可以仅包括栅电极155和栅极电介质159，或者可以除栅电极155和栅极电介质159之外还包括其他导电和/或电介质结构，例如补偿结构。
台面部分190包括被定向到前侧的源极区110。源极区110可以直接邻接第一表面101，并且邻接相应台面部分190的仅第一侧壁191或两个纵向侧壁191、192。每个台面部分190可以包括具有互连部分的一个源极区110，或者可以包括在台面部分190内彼此分离但是通过直接邻接台面部分190的台面接触结构、经由低阻抗路径彼此电连接的两个或更多个部分。
台面部分190还包括将源极区110与漂移结构130分离的本体区120。本体区120与漂移结构130形成第一pn结pn1，并与源极区110形成第二pn结pn2，并直接邻接第一侧壁191。本体区120的竖直延伸部对应于晶体管单元TC的沟道长度并且可以在从0.2μm至1.5μm的范围内。源极区110和本体区120两者在前侧电连接到第一负载电极310。栅极电介质159将本体区120的多个部分与栅电极155电容耦接。
第一负载电极310可以形成源极端子S或可以电连接或耦接到源极端子S，源极端子S可以有效地用作MCD的阳极端子。背面的第二负载电极320可以形成漏极端子D或可以电连接或耦接到漏极端子D，漏极端子D可以有效地用作MCD的阴极端子。
二极管区140可以将本体区120和第二侧壁192分离。沿着第二侧壁192的二极管区140中的掺杂剂浓度比沿着第一侧壁191的本体区120中的掺杂剂浓度高，例如至少是其十倍。二极管区140与漂移区131形成第三pn结pn3。
根据一个实施方式，晶体管单元TC是具有p掺杂本体区120、n掺杂源极区110和n掺杂漂移区131的n沟道FET单元。根据另一实施方式，晶体管单元TC是具有n掺杂本体区120、p掺杂源极区110和p掺杂漂移区131的p沟道FET单元。
二极管区140可以具有大于沟槽栅极结构150的竖直延伸部的竖直延伸部。二极管结构的屏蔽部分145距第一表面101的距离比距邻接的沟槽栅极结构150的底部更大，并且沿着邻接的沟槽栅极结构150的底部横向延伸，使得屏蔽部分145将沟槽栅极结构150与漂移区131部分地分离并且使栅极电介质159的至少一部分屏蔽漂移结构130的电位。相邻屏蔽部145之间的漂移结构130的一部分形成连接部分135。
连接部分135与本体区120形成第一pn结pn1，连接部分135直接邻接沟槽栅极结构150并直接邻接漂移区131。连接部分135中的净掺杂剂浓度Ncp可以高于漂移区131中的净掺杂剂浓度Ndr。
图3B涉及图3A的半导体器件500的导通状态。
在导通状态下，施加在栅极端子G和源极端子S之间的导通状态栅源电压VGS,on高于半导体器件500的数据手册中限定的阈值电压Vth，所得到的电场使得本体区120中的少数电荷载流子沿着栅极电介质159形成反型沟道，其中反型沟道将源极区110与漂移结构130连接，并且半导体器件500导通。在导通状态下，负载电流沿着第一侧壁191在第一负载电极310和第二负载电极320之间流经半导体本体100。
对于n型SiC-TMOSFET(SiC沟槽MOSFET)，导通状态栅源电压VGS,on通常在从15V至22V的范围内。包括屏蔽部分145的源极区110、本体区120和二极管区140的电位等于或非常接近源极端子S的电位。连接部分135的电位与源极电位的偏差通常不超过1V。电场强度在栅电极155和半导体本体100之间的栅极电介质159的整个面积上大致相同。与计算设计参数有关的总栅极电介质面积AG,on是栅电极155和半导体本体100之间的栅极电介质159的整个面积。栅极电介质159两端的导通状态电压降VDk,on近似等于VGS,on。
栅极电介质159将本体区120的多个部分与栅电极155电容耦接。当栅电极155处的电位超过阈值电压Vth或降低到阈值电压Vth以下时，电场使得本体区120中的少数电荷载流子形成沿着栅极电介质159的反型沟道，其中，反型沟道将源极区110与漂移结构130连接，其中半导体器件500导通。在导通状态下，负载电流沿着第一侧壁191在第一负载电极310和第二负载电极320之间流经半导体本体100。
在图3C中，低于半导体器件500的阈值电压的关断状态栅源电压VGS,off被施加到栅极端子G。在直接位于栅电极155和源极区110之间以及本体区120和二极管区140之间的栅极电介质159的源极侧部分1592中，栅极电介质两端的局部电压降约为在关断状态下施加的栅源电压VGS,off。
栅极电介质的漏极侧部分1591直接邻接连接部分135。在漏极侧部分1591的弱屏蔽子部分中，栅极电介质159两端的电压降至少是源极侧部分1592中的电压降的两倍。如上面所讨论的，弱屏蔽子部分的部分栅极电介质面积AG,off被考虑用于平衡导通状态可靠性和关断状态可靠性。为了满足等式(1)或(2)，VDk,off和AG,off通过对场效应晶体管单元TC的适当设计来被调节。VDk,off与如等式(3)中限定的半导体本体100中的结构的设计参数有关。
在等式(3)中，是连接部分135的直接邻接栅极电介质159的漏极侧部分1591的部分中的平均电场强度。VDS,off是半导体器件500在关断状态下阻断的漏源电压，并且VGS,off是在关断状态下外部电路施加到栅极端子G的栅源电压。在半导体本体100由碳化硅形成的情况下，半导体本体100的介电常数εsb可以是10。对于由二氧化硅形成的栅极电介质，栅极电介质的介电常数εgd可以是3.9。
是漏极侧部分的弱屏蔽部分中的栅极电介质的平均电介质厚度，并且γ是考虑到由于在漏极侧部分1591的弱屏蔽部分内的栅极电介质159的曲率导致的电场拥挤的曲率因子，其中，在平面器件或者对于在沟槽栅极结构的拐角的竖直投影中具有对称屏蔽的器件来说，γ等于1。对于如图3A至图3E中所示的实施方式，γ取决于内径rgd。
图3D示意性地示出了类似于图3A所示的晶体管单元的晶体管单元TC中的电场分布。虚线近似于沿其掺杂被平衡的pn结pn1、pn2、pn3。电场沿着屏蔽部分145和漂移区131之间的第三pn结pn3是强的。在栅极电介质159内，电场高度集中在漏极侧部分1591的弱屏蔽子部分中，其中，弱屏蔽子部分包括有源第一侧壁与沟槽栅极结构150的底部之间的弱屏蔽边缘1593。电场强度在弱屏蔽边缘1593的内部拐角中显示出显著的峰值。
图3E示出用于实现VDk,off和AG,off的适当组合的设计参数，例如连接部分135的第一竖直延伸vph、连接部分135中的净掺杂Nph、连接部分135的横向延伸wph以及连接部分135的边缘与沟槽栅极结构150的中心轴线之间的横向距离xph。另外的设计参数是沟槽栅极结构150的竖直延伸vtr、漂移区131的竖直延伸vdr、净漂移区掺杂Ndr、第一表面101与连接部分135之间的距离vepi、栅极电介质159的沿着沟槽栅极结构150的第一侧壁191的第一厚度thsw、沿着沟槽栅极结构150的底部的第二栅极电介质厚度thbo、以及在直接邻接连接部分135的区域中第一侧壁191与沟槽栅极结构150的底部之间的栅极电介质159的弯曲部分的内径rgd。
在图4A至图4C中，半导体器件500是如下SiC-TMOSFET：其具有对称场效应晶体管单元TC和形成在中间沟槽栅极结构150的两个相对侧上的双侧沟道，并且具有至二极管区140的深接触结构315，二极管区140的最外部分被有效用作屏蔽部分145。
如图4A所示，沟槽栅极结构150的纵向侧壁可以近似竖直。源极区110以及本体区120相对于沟槽栅极结构150的与横截面正交的中心平面对称。深接触结构315从第一表面101延伸到相邻沟槽栅极结构150之间的半导体本体100的台面部分190中。深接触结构315的竖直延伸可以大于沟槽栅极结构150的竖直延伸vtr。
重p掺杂区136可以在本体区120与深接触结构315之间以及在深接触结构315与二极管区140之间形成欧姆接触。重p掺杂区136还可以将连接部分135与深接触结构315分离。
深接触结构315将二极管区140和本体区120与第一负载电极310直接连接。深接触结构315以及第一负载电极310可以包括接触层311，例如直接邻接半导体本体100的金属硅化物层。第一负载电极310还可以包括金属层部分312，该金属层部分312包括例如铝、铜或包括铜和铝中的至少一种的合金。深接触结构315可以包括金属填充部分314，该金属填充部分314由例如金属层部分312的材料制成或包括该材料。层间电介质210可以将第一负载电极310与沟槽栅极结构150中的栅电极155分离。
二极管区140的屏蔽部分145横向延伸超出沟槽栅极结构150的外边缘，使得它们处于沟槽栅极结构150的竖直投影中。
图4B示出了对于导通状态的总有效栅极电介质面积AG,on，其中，AG,on对应于栅极电介质159的整个面积。
根据图4C，给出与关断状态有关的部分栅极电介质面积AG,off的弱屏蔽子部分仅包括漏极侧部分1591的中央平坦部分，并且不包括栅极电介质159的在沟槽栅极结构150的拐角处的子部分。
图5A和图5B涉及具有形成在一对相邻沟槽栅极结构150之间的深接触结构315的实施方式，其中，两个沟槽栅极结构150中的每一个包括沿着有源第一侧壁191的有源侧和具有将深接触结构315与沟槽栅极结构150中的导电栅电极155分离的分离电介质157的无源侧。深接触结构315将第一负载电极310与二极管区140电连接，二极管区140可以包括在栅电极155的竖直投影中的屏蔽部分145。
如图6A和图6B所示的半导体器件500组合了图3A至图3E的单元概念和条带形沟槽栅极结构150，条带形沟槽栅极结构150的纵向轴线可以平行于<11-20>晶体方向，使得相对的侧壁是(1-100)晶面。沿平行于沟槽栅极结构150的纵向轴线的横向方向，晶体管单元TC与二极管单元DC交替设置，其中，在晶体管单元TC中，源极区110和本体区120从两个相邻沟槽栅极结构150中的一个延伸到相邻沟槽结构150中的另一个，并且其中，二极管单元DC包括从第一表面101向下延伸到沟槽栅极结构150下方的二极管区140。二极管区140可以包括与两个相邻的沟槽栅极结构150的竖直投影交叠的屏蔽部分145。对于关断状态有效的部分栅极电介质面积AG,off沿着沟槽栅极结构150的纵向轴线是不连续的，并且被形成在二极管单元DC中的二极管区140的部分中断。
图7A涉及电子电路550，电子电路550包括如参照前述附图中任一个所描述的半导体器件500以及栅极驱动器电路510，其中，栅极驱动器电路510的输出端O1与半导体器件500的栅极端子G电连接。
如图7B所示，通过输出端O1，栅极驱动器电路510提供可以在VGS,off和VGS,on之间交替的方波栅极信号。对于n沟道半导体器件500，VGS,off大于最小标称栅源电压VGSmin并且小于最小阈值电压Vthmin，并且VGS,on小于最大标称栅源电压VGSmax并且大于最大阈值电压Vthmax。Vthmax和Vthmin两者都在半导体器件500的数据手册中被限定。例如，Vthmax可以是约+6V并且Vthmin可以是约+2.7V。根据一个实施方式，栅极驱动器电路510提供约+18V的VGS,on和0V的VGS,off。
图7C示出了如图7B所示的栅极信号的漏极电压的时序。在关断状态下，半导体器件500经受阻断电压VDS,off，半导体器件500被指定为例如650V、1000V或1200V。当导通时，VDS下降到VDS,on，其小于2V，例如约1V。
晶体管单元的设计参数被选择为使得关断状态FIT率和导通状态FIT率之比对于VDS,off的预定范围在从0.1至10的范围内，例如在从0.2至5的范围内，VDS,off的预定范围对应于漂移结构中的最大电场的范围，从半导体材料(例如碳化硅)的击穿电场的的50％到90％，例如从60％到75％。
图8涉及电气组件590，举例来说，电气组件590可以是电机驱动器，低压驱动器，例如用于诸如叉车、电动自行车、助力车、高尔夫球车的低速车辆，具有并联半导体开关的不间断电源，开关模式电源，开关模式电源的主级，同步整流器，DC-AC转换器的主级，DC-AC转换器的次级，DC-DC转换器的主级，太阳能转换器的一部分，或硬切换或谐振电信砖转换器，充电器，适配器，服务器电源或电信整流器。
电气组件590可以包括如上所述的两个相同的半导体器件500。半导体器件500可以是IGFET，并且两个半导体器件500的负载路径被串联地电布置在第一电源端子A和第二电源端子B之间。电源端子A、B可以提供DC(直流)电压或AC(交流)电压。举例来说，两个半导体器件500之间的网络节点NN可以电连接到电感负载，该电感负载可以是变压器的绕组或电机绕组，或电连接到电子电路的参考电位。该电子组件还可以包括：控制电路520，其被配置为提供用于交替地接通和关断半导体器件500的控制信号；以及栅极驱动器电路510，其由控制电路520控制并且电连接到半导体器件500的栅极端子G。
电气组件590可以是电机驱动器，其中半导体器件500被电布置成半桥构造，网络节点NN电连接到电机绕组，并且电源端子A、B提供DC电压。
根据另一实施方式，电气组件590可以是开关模式电源的主侧级，其中电源端子A、B向电气组件590提供输入频率的AC电压。网络节点NN电连接到变压器的主绕组。
电气组件590可以是开关模式电源的同步整流器，其中电源端子A、B连接到变压器的次级绕组，并且网络节点NN电连接到开关模式电源的次级侧处的电子电路的参考电位。
根据又一实施方式，电气组件590可以是DC-DC转换器的主侧级，例如用于包括光伏电池的应用的功率优化器或微逆变器，其中电源端子A、B提供DC电压给电气组件590，并且网络节点NN电连接到电感存储元件。
根据另一实施方式，电气组件590可以是DC-DC转换器的次级侧级，例如用于包括光伏电池的应用的功率优化器或微逆变器，其中电气组件590将输出电压提供给电源端子A、B，并且其中网络节点NN电连接到电感存储元件。
根据又一实施方式，负载电流交替流过的两个分支都接地。负载电流也可以交替流过多于两个分支。
尽管本文已经说明和描述了特定的实施方式，但是本领域普通技术人员将认识到，可以在不脱离本发明的范围的情况下用各种替选和/或等同的实现方式替代所示出和描述的特定实施方式。本申请旨在覆盖本文讨论的特定实施方式的任何修改或变化。因此，本发明旨在仅由权利要求及其等同内容来限制。

Claims (26)

1.一种制造宽带隙半导体器件的方法，所述方法包括：
通过使用处理器器件和模型晶体管单元中的至少一个来确定用于所述宽带隙半导体器件的晶体管单元和漂移结构中的至少一个的一组设计参数，使得
所述晶体管单元的栅极电介质的导通状态故障率和关断状态故障率对于预定导通状态栅源电压、预定关断状态栅源电压以及预定关断状态漏源电压来说在相同的量级内。
2.根据权利要求1所述的方法，还包括：
在宽带隙半导体衬底的器件区域中根据所述一组设计参数来形成所述漂移结构和所述晶体管单元。
3.根据权利要求2所述的方法，其中，
所述宽带隙半导体衬底是碳化硅衬底。
4.根据权利要求1至3中任一项所述的方法，还包括：
基于总栅极电介质面积来确定所述导通状态故障率，其中，所述栅极电介质两端的导通状态电压降与所述导通状态栅源电压的偏差不超过±1V。
5.根据权利要求4所述的方法，还包括：
基于部分栅极电介质面积和所述部分栅极电介质面积在关断状态下的平均电压降来确定所述关断状态故障率，其中，所述部分栅极电介质面积包括至多漏极侧部分，所述栅极电介质在所述漏极侧部分中与所述漂移结构邻接。
6.根据权利要求5所述的方法，其中，
所述部分栅极电介质面积是所述漏极侧部分。
7.根据权利要求5所述的方法，其中，
所述部分栅极电介质面积是其中所述漏极侧部分两端的局部电压降的绝对值大于所述关断状态栅源电压的绝对值的面积。
8.根据权利要求5所述的方法，其中，
所述部分栅极电介质面积被设定为等于所述漏极侧部分的弱屏蔽子部分，其中，所述弱屏蔽子部分中的栅极电介质两端的局部电压降为所述弱屏蔽子部分中的最大局部电压降的至少90％。
9.根据权利要求5至8中任一项所述的方法，其中，
所述一组设计参数被确定为使得在所述关断状态下的平均电压降与所述导通状态栅源电压和1V与所述总栅极电介质面积和所述部分栅极电介质面积之比的对数的乘积之和的偏差不超过±2V，如下式：
10.根据权利要求5至8中任一项所述的方法，其中，
所述一组设计参数被确定为使得在所述关断状态下的平均电压降与所述导通状态栅源电压和1V与所述总栅极电介质面积和所述部分栅极电介质面积之比与所述半导体器件的估计总导通时间和所述半导体器件的估计总关断时间之比的乘积的对数的乘积之和的偏差不超过±2V，如下式：
11.根据权利要求1至10中任一项所述的方法，其中，
所述漂移结构包括漂移区和连接部分，所述连接部分与所述漂移区邻接并且与包括所述栅极电介质的栅极结构邻接，并且其中，
所述一组设计参数包括以下中的一个或更多个：所述连接部分的第一竖直延伸、所述连接部分中的净掺杂、所述连接部分的横向延伸、所述连接部分的边缘与所述栅极结构的中心轴线之间的横向距离、所述漂移区的竖直延伸、净漂移区掺杂以及所述栅极电介质的厚度和组成。
12.根据权利要求11所述的方法，其中，
所述栅极结构是从第一表面延伸到包括所述漂移结构的半导体本体中的沟槽栅极结构，并且其中，
所述一组设计参数包括以下中的至少一个：所述第一表面与所述连接部分之间的距离、所述栅极结构的竖直延伸、所述栅极电介质沿着所述栅极结构的侧壁的第一厚度、所述栅极电介质沿着所述栅极结构的底部的第二厚度、以及所述栅极结构在与所述连接部分直接邻接的区域中的侧壁与底部之间的曲率的内径。
13.一种半导体器件，包括：
栅极结构，其包括将栅电极与半导体本体分离的栅极电介质；以及
漂移结构，其包括漂移区和与所述栅极电介质的漏极侧部分邻接的连接部分；其中，
所述连接部分、所述漂移区、所述栅极结构和所述栅极电介质的设计参数被选择为使得所述栅极电介质的导通状态故障率和所述栅极电介质的关断状态故障率在相同的量级内。
14.根据权利要求13所述的半导体器件，其中，
所述导通状态故障率取决于总栅极电介质面积，其中，所述栅极电介质两端的导通状态电压降与导通状态栅源电压的偏差不超过±1V，并且所述关断状态故障率取决于部分栅极电介质面积和所述部分栅极电介质面积在关断状态下的平均电压降，其中，所述部分栅极电介质面积包括至多所述漏极侧部分。
15.根据权利要求14所述的半导体器件，其中，
所述连接部分、所述漂移区、所述栅极结构和所述栅极电介质的设计参数被选择为使得在所述关断状态下所述漏极侧部分中的平均电压降与所述导通状态栅源电压和1V与所述总栅极电介质面积和所述部分栅极电介质面积之比的对数的乘积之和的偏差不超过±2V，如下式：
16.根据权利要求13至15中任一项所述的半导体器件，其中，
所述半导体本体由碳化硅制成。
17.根据权利要求13至16中任一项所述的半导体器件，其中，
所述栅极结构是从第一表面延伸到所述半导体本体中的沟槽栅极结构。
18.根据权利要求17所述的半导体器件，还包括：
本体区，所述本体区与所述连接部分形成第一pn结并且与源极区形成第二pn结，所述源极区被形成在所述半导体本体的沿着与所述半导体本体的主晶面平行的有源侧壁的台面部分中。
19.根据权利要求17或18所述的半导体器件，还包括：
与所述连接部分形成pn结的屏蔽部分，其中，所述屏蔽部分的竖直投影与所述栅极结构交叠。
20.根据权利要求19所述的半导体器件，还包括：
与所述漂移结构形成pn结的二极管区，其中，所述二极管区从所述第一表面延伸到所述半导体本体中并且包括所述屏蔽部分。
21.根据权利要求20所述的半导体器件，其中，
所述二极管区邻接所述栅极结构的侧壁。
22.根据权利要求19所述的半导体器件，还包括：
从所述第一表面延伸到所述半导体本体中并且直接邻接所述屏蔽部分的深接触结构。
23.根据权利要求13所述的半导体器件，其中，
所述设计参数被选择为使得所述导通状态故障率和所述关断状态故障率之比对于关断状态漏源电压的预定范围而言在相同的量级内，该预定范围对应于所述漂移结构中的最大电场的范围，从所述半导体本体的半导体材料的击穿电场的50％至90％。
24.一种电子电路，包括：
栅极驱动器电路，其被配置为在输出端子处输出具有导通状态栅源电压和关断状态栅源电压的栅极信号；以及
半导体器件，所述半导体器件包括：
电耦接到所述输出端子的栅极端子(G)；
栅极结构，其包括将栅电极与半导体本体分离的栅极电介质，其中，所述栅电极电连接到所述栅极端子(G)；以及
漂移结构，其包括漂移区和与所述栅极电介质的漏极侧部分直接邻接的连接部分；其中，
所述连接部分、所述漂移区、所述栅极结构和所述栅极电介质的设计参数被选择为使得所述栅极电介质的导通状态故障率和所述栅极电介质的关断状态故障率在相同的量级内。
25.根据权利要求24所述的电子电路，其中：
所述连接部分、所述漂移区、所述栅极结构和所述栅极电介质的设计参数被选择为使得所述漏极侧部分中的平均关断状态电压降与在导通状态下施加的栅源电压和1V与总栅极电介质面积和部分栅极电介质面积之比的对数的乘积之和的偏差不超过±2V，如下式：
26.一种设计半导体器件的方法，所述方法包括：
通过使用处理器器件和模型晶体管单元中的至少一个来确定用于晶体管单元和漂移结构的一组设计参数，其中，
所述晶体管单元的栅极电介质的导通状态故障率和关断状态故障率对于预定导通状态栅源电压、预定关断状态栅源电压以及预定关断状态漏源电压而言在相同的量级内。
CN201810461396.8A 2017-05-15 2018-05-15 半导体器件、其设计方法和制造方法以及电子电路 Active CN108878531B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017110508.5A DE102017110508B4 (de) 2017-05-15 2017-05-15 Halbleitervorrichtung mit Transistorzellen und einer Driftstruktur und Herstellungsverfahren
DE102017110508.5 2017-05-15

Publications (2)

Publication Number Publication Date
CN108878531A true CN108878531A (zh) 2018-11-23
CN108878531B CN108878531B (zh) 2023-06-06

Family

ID=63962288

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810461396.8A Active CN108878531B (zh) 2017-05-15 2018-05-15 半导体器件、其设计方法和制造方法以及电子电路

Country Status (4)

Country Link
US (1) US10700182B2 (zh)
KR (1) KR102308804B1 (zh)
CN (1) CN108878531B (zh)
DE (1) DE102017110508B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768521A (zh) * 2019-10-21 2021-05-07 东南大学 横向双扩散金属氧化物半导体器件
CN114628496A (zh) * 2022-05-13 2022-06-14 江苏游隼微电子有限公司 一种多沟槽功率mosfet结构及其制作方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017128633A1 (de) 2017-12-01 2019-06-06 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
KR102183362B1 (ko) 2018-11-29 2020-11-26 부산대학교 산학협력단 높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치
DE102019121859B3 (de) * 2019-08-14 2020-11-26 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gate
EP3930006A1 (en) * 2020-06-24 2021-12-29 Infineon Technologies AG Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
US11610991B2 (en) 2020-10-28 2023-03-21 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
US11769828B2 (en) 2020-10-28 2023-09-26 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
US20220130998A1 (en) * 2020-10-28 2022-04-28 Cree, Inc. Power semiconductor devices including angled gate trenches
CN116779673A (zh) * 2022-03-07 2023-09-19 华为数字能源技术有限公司 半导体器件、集成电路及电子设备
KR102512102B1 (ko) * 2022-05-24 2023-03-21 주식회사 알세미 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182070A (ja) * 2007-01-25 2008-08-07 Toyota Motor Corp 酸化珪素層の形成方法
US20100224885A1 (en) * 2009-03-05 2010-09-09 Renesas Technology Corp. Semiconductor device
WO2011108768A1 (ja) * 2010-03-04 2011-09-09 独立行政法人産業技術総合研究所 埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法
US20110254010A1 (en) * 2010-04-16 2011-10-20 Cree, Inc. Wide Band-Gap MOSFETs Having a Heterojunction Under Gate Trenches Thereof and Related Methods of Forming Such Devices
JP2014045053A (ja) * 2012-08-27 2014-03-13 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
DE102013224134A1 (de) * 2012-11-26 2014-05-28 Infineon Technologies Austria Ag Halbleiterbauelement
US20160181408A1 (en) * 2014-12-22 2016-06-23 Infineon Technologies Ag Semiconductor Device with Stripe-Shaped Trench Gate Structures and Gate Connector Structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69941769D1 (en) 1998-02-02 2010-01-21 Cree Inc Sic transistor
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
US8637922B1 (en) * 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
DE102014113189B4 (de) * 2014-09-12 2023-04-20 Infineon Technologies Austria Ag Halbleitervorrichtungen mit Feldelektrodenstrukturen, Gatestrukturen und Hilfsdiodenstrukturen
DE102018107966B4 (de) * 2018-04-04 2022-02-17 Infineon Technologies Ag Verfahren zum Bilden eines Breiter-Bandabstand-Halbleiter-Bauelements

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182070A (ja) * 2007-01-25 2008-08-07 Toyota Motor Corp 酸化珪素層の形成方法
US20100224885A1 (en) * 2009-03-05 2010-09-09 Renesas Technology Corp. Semiconductor device
WO2011108768A1 (ja) * 2010-03-04 2011-09-09 独立行政法人産業技術総合研究所 埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法
US20110254010A1 (en) * 2010-04-16 2011-10-20 Cree, Inc. Wide Band-Gap MOSFETs Having a Heterojunction Under Gate Trenches Thereof and Related Methods of Forming Such Devices
JP2014045053A (ja) * 2012-08-27 2014-03-13 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
DE102013224134A1 (de) * 2012-11-26 2014-05-28 Infineon Technologies Austria Ag Halbleiterbauelement
US20160181408A1 (en) * 2014-12-22 2016-06-23 Infineon Technologies Ag Semiconductor Device with Stripe-Shaped Trench Gate Structures and Gate Connector Structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768521A (zh) * 2019-10-21 2021-05-07 东南大学 横向双扩散金属氧化物半导体器件
CN112768521B (zh) * 2019-10-21 2022-08-12 东南大学 横向双扩散金属氧化物半导体器件
CN114628496A (zh) * 2022-05-13 2022-06-14 江苏游隼微电子有限公司 一种多沟槽功率mosfet结构及其制作方法

Also Published As

Publication number Publication date
KR20180125404A (ko) 2018-11-23
DE102017110508B4 (de) 2023-03-02
KR102308804B1 (ko) 2021-10-06
CN108878531B (zh) 2023-06-06
DE102017110508A1 (de) 2018-11-15
US10700182B2 (en) 2020-06-30
US20180331204A1 (en) 2018-11-15

Similar Documents

Publication Publication Date Title
CN108878531A (zh) 半导体器件、其设计方法和制造方法以及电子电路
CN104347620B (zh) 半导体器件、电子电路以及用于切换高电压的方法
CN104347619B (zh) 高电压半导体开关以及用于切换高电压的方法
CN106229343B (zh) 超结器件
CN105895692B (zh) 具有补偿结构的半导体器件
CN103546049B (zh) 具有整流电路的电路配置结构
CN102810552B (zh) 具有可控补偿区的晶体管
Kobayashi et al. 100 V class multiple stepped oxide field plate trench MOSFET (MSO-FP-MOSFET) aimed to ultimate structure realization
CN107452803A (zh) 具有沟槽栅极结构的宽带隙半导体器件
CN108630758A (zh) 碳化硅半导体器件和制造方法
CN106449728A (zh) 宽带隙半导体器件
US8971080B2 (en) Circuit arrangement with a rectifier circuit
CN110634944B (zh) 碳化硅半导体器件
KR20180067479A (ko) 바늘형 필드 플레이트 및 에지와 노드 부분을 갖는 게이트 구조체를 갖는 반도체 디바이스
Agarwal et al. Analysis of 1.2 kV 4H-SiC trench-gate MOSFETs with thick trench bottom oxide
Park et al. 60 V rating split gate trench MOSFETs having best-in-class specific resistance and figure-of-merit
CN104979401B (zh) 半导体器件和集成电路
CN109755238B (zh) 一种分栅结构的超结功率器件
Kang et al. Static and dynamic figures of merits (FOM) for superjunction MOSFETs
CN106887451A (zh) 超结器件及其制造方法
Millán et al. High-voltage SiC devices: diodes and MOSFETs
Nigar et al. High performance selective buried double gate power MOSFET
Jaiswal et al. A comparative analysis and an optimized structure of vertical GaN floating gate trench MOSFET for high-frequency FOM
Jaiswal et al. Vertical GaN split gate trench MOSFET with improved high frequency FOM
Tamaso et al. Fast Switching SiC V-groove Trench MOSFETs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant