CN114628496A - 一种多沟槽功率mosfet结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种多沟槽功率MOSFET结构及其制作方法，在衬底上方为轻掺杂外延层，轻掺杂外延层上方为漂移区，漂移区内等间距分布若干向下的沟槽，沟槽内表面设有一层栅氧化层，并在沟槽内淀积形成多晶硅栅，多晶硅栅的顶部淀积金属形成栅极电极。各沟槽之间的漂移区表面向下离子注入形成基区；对各基区的上方左右半边分别进行重掺杂离子注入形成不同导电类型的源区。在相邻沟槽之间的漂移区上方还分别设有源区电极；在源区上方未覆盖源区电极的区域覆盖氧化介质层。本发明通过调整源区的布局，有效解决现有技术中添加接触孔做源极电极时，接触孔和沟槽套刻对位需要精确的问题。
Description
技术领域
本发明涉及一种功率半导体器件结构及其制备方法，尤其涉及一种沟槽型功率半导体器结构及其制备方法。
背景技术
沟槽型功率MOSFET(Trench MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域，如电源管理，电池保护以及功率器件等应用场景中。
传统工艺制造沟槽型功率MOSFET的方法如图1所示，通常是在硅基衬底111上形成外延层112，在外延层112上进行沟槽113的光刻、刻蚀；在沟槽113里进行栅氧化层114的生长和多晶硅电极115的淀积和反刻，使得多晶上界面与硅表面基本齐平；在多晶硅电极115上部进行p型基体区116的自对准注入和退火；在对p型基体区116上部预设区域进行N+源极区118的注入和退火，在N+源极区118上部进行隔离介质117的淀积生长；进行源极接触孔c的光刻、刻蚀，并保持在硅中的刻蚀深度0.3-0.4um，以穿透N+源极区118，并自对准进行源极接触孔c底部P+杂质区域119的注入和退火；进行源极接触孔c的钨塞淀积和源极金属铝铜合金层10(ALCU)的淀积，钝化及晶圆背部的减薄，金属化工艺。
上述这种工艺制造的沟槽型功率MOSFET结构中，N+源极区118、源极接触孔c和P+杂质区域119都在同一个横截面上，接触孔的刻蚀要给N+留足横向的空间，并且接触孔和沟槽的套刻对位要求十分严格，在亚微米元胞尺寸上，该尺寸稍有偏移就会造成器件性能的降低。因此该结构会有很大的局限性。同时接触孔会引起寄生电阻增加，导致增加了导通电阻。
发明内容
发明目的：针对上述现有技术，提出一种多沟槽功率MOSFET结构及其制作方法，解决现有沟槽型功率MOSFET结构中接触孔和沟槽套刻对位需要精确的问题。
技术方案：一种多沟槽功率MOSFET结构，包括A导电类型的衬底，位于所述衬底上方的A导电类型的轻掺杂外延层，位于所述轻掺杂外延层上方的B导电类型的漂移区，所述漂移区内等间距分布若干向下的沟槽，所述沟槽内表面设有一层栅氧化层，并在所述沟槽内淀积形成多晶硅栅，所述多晶硅栅的顶部淀积金属形成栅极电极；
各沟槽之间的漂移区表面向下离子注入形成A导电类型的基区，所述基区的离子注入深度不超过所述沟槽的深度；对各基区的上方左右半边分别进行重掺杂离子注入形成A导电类型的源区和B导电类型的源区；
在相邻沟槽之间的漂移区上方还分别设有源区电极，所述源区电极横跨A导电类型的源区上方部分区域和B导电类型的源区上方部分区域；在所述A导电类型的源区和B导电类型的源区上方未覆盖所述源区电极的区域覆盖氧化介质层。
进一步的，所述多晶硅栅的顶面呈凹陷状，且多晶硅栅不填满沟槽。
进一步的，所述轻掺杂外延层和所述漂移区内的离子浓度相持平。
进一步的，A导电类型为P型，B导电类型为N型；或者，A导电类型为N型，B导电类型为P型。
一种多沟槽功率MOSFET结构制作方法，包括：
步骤1：在A导电类型的衬底上方形成A导电类型的轻掺杂外延层；
步骤2：在轻掺杂外延层上方反型掺杂形成B导电类型的漂移区；
步骤3：将器件放入高温炉中，通入氧气在器件表面反应生长出氧化层；
步骤4：在漂移区的表面向下刻蚀出若干沟槽，各沟槽在器件表面等间距分布；
步骤5：在器件上表面以及沟槽内表面氧化生长形成栅氧化层；
步骤6：在各沟槽内淀积形成多晶硅栅；
步骤7：去掉器件上表面的栅氧化层，即露出漂移区的上表面，然后在漂移区表面向下离子注入形成A导电类型的基区，基区的离子注入深度不超过沟槽的深度；
步骤8：在各沟槽内的多晶硅栅上淀积金属形成栅极电极；
步骤9：在器件整个表面再次氧化生长形成氧化层，然后经过平坦化处理后，氧化层要完全覆盖栅极电极顶部；
步骤10：除去间隔分布的各基区的右半边上方的氧化层，然后在各基区24的右半边上方区域进行重掺杂离子注入，形成A导电类型的源区，并做退火推结处理；
步骤11：除去间隔分布的各基区的左半边上方的氧化层，然后在各基区的左半边上方区域进行重掺杂离子注入，形成B导电类型的源区，并做退火推结处理；
步骤12：湿法腐蚀掉器件表面剩余的氧化层，并对器件做化学平坦化清洗后，重新在器件的表面淀积形成氧化介质层，所述氧化介质层覆盖于整个器件表面；
步骤13：分别除去相邻沟槽之间的部分氧化介质层，然后淀积形成源区电极，所述源区电极横跨A导电类型的源区上方部分区域和B导电类型的源区上方部分区域；再分别除去各栅极电极上方的氧化介质层，然后再次淀积一层金属，使得栅极电极的顶部与器件表面齐平。
进一步的，所述轻掺杂外延层和所述漂移区内的离子浓度相持平。
进一步的，所述步骤6中制作的多晶硅栅的顶面呈凹陷状，且多晶硅栅不填满沟槽。
进一步的，A导电类型为P型，B导电类型为N型；或者，A导电类型为N型，B导电类型为P型。
有益效果：1、本发明采用了去除掉接触孔，调整源区注入的布局方式，可以有效解决接触孔和沟槽套刻对位需要精确的问题。2、引入了掺杂漂移区方式，使得器件具备更低的导通压降，提升器件性能。
附图说明
图1为一种现有沟槽型功率MOSFET结构示意图；
图2为本发明多沟槽功率MOSFET结构的示意图；
图3-图10为本发明制作方法的示意图。
具体实施方式
下面结合附图对本发明做更进一步的解释。
如图2所示，一种多沟槽功率MOSFET结构，包括A导电类型的衬底21，位于衬底21上方的A导电类型的轻掺杂外延层22，位于轻掺杂外延层22上方的B导电类型的漂移区23，轻掺杂外延层22和漂移区23内的离子浓度相持平。漂移区23内等间距分布若干向下的沟槽27，沟槽27内表面设有一层栅氧化层29，并在沟槽27内淀积形成多晶硅栅28，多晶硅栅28的顶面呈凹陷状，且多晶硅栅28不填满沟槽27；多晶硅栅28的顶部淀积金属形成栅极电极201。
各沟槽27之间的漂移区23表面向下离子注入形成A导电类型的基区24，基区24的离子注入深度不超过沟槽27的深度；对各基区24的上方左右半边分别进行重掺杂离子注入形成A导电类型的源区26和B导电类型的源区25。
在相邻沟槽27之间的漂移区23上方还分别设有源区电极20，源区电极20横跨A导电类型的源区26上方部分区域和B导电类型的源区25上方部分区域；在A导电类型的源区26和B导电类型的源区25上方未覆盖源区电极20的区域覆盖氧化介质层291。图2中，两竖直虚线之间的部分为元胞结构。
一种多沟槽功率MOSFET结构的制作方法，包括如下步骤：
步骤1：在A导电类型的衬底21上方形成A导电类型的轻掺杂外延层22。
步骤2：在轻掺杂外延层22上方反型掺杂形成B导电类型的漂移区23。
其中，A导电类型的轻掺杂外延层22和B导电类型的漂移区23形成超结MOSFET结构，当轻掺杂外延层22和漂移区23内的离子浓度相持平，即二者电荷平衡时，整个漂移区23对外不显电性，可近似为中性，这使得漂移区23的浓度和耐压相对独立，因此可以保证在相同耐压等级下有效降低器件的导通压降，提升器件性能。
步骤3：将器件放入高温炉中，并通入氧气在器件表面反应生长出氧化层，保护轻掺杂外延层22表面免受玷污和防止在后续离子注入过程中对器件硅片的过度损伤，同时还能控制注入过程中杂质的注入深度。
步骤4：在漂移区23的表面向下刻蚀出若干沟槽27，各沟槽27在器件表面等间距分布，如图3所示。
步骤5：在器件上表面以及沟槽27内表面氧化生长形成栅氧化层29。
步骤6：经过图形化掩膜，在各沟槽27内淀积形成多晶硅栅28，多晶硅栅28的顶面呈凹陷状，且多晶硅栅28不填满沟槽27，为后续淀积形成栅极金属电极留有空间，如图5所示。
步骤7：根据图形化掩膜版，经过涂胶、显影、刻蚀步骤去掉器件上表面的栅氧化层29，即露出漂移区23的上表面，然后在漂移区23表面向下离子注入形成A导电类型的基区24，基区24的离子注入深度不超过沟槽27的深度，如图6所示。
步骤8：在各沟槽27内的多晶硅栅28上淀积金属形成栅极电极201，淀积的栅极电极201填满多晶硅栅28上方的凹槽空间。
步骤9：在器件整个表面再次氧化生长形成氧化层，然后经过平坦化处理后，氧化层要完全覆盖栅极电极201顶部，如图7所示。
步骤10：经过涂胶、显影、刻蚀步骤，除去间隔分布的各基区24的右半边上方的氧化层，然后在各基区24的右半边上方区域进行重掺杂离子注入，形成A导电类型的源区26，如图8所示，并做退火推结处理。其中，A导电类型的源区26的离子注入深度须小于基区24的深度。
步骤11：经过涂胶、显影、刻蚀步骤，除去间隔分布的各基区24的左半边上方的氧化层，然后在各基区24的左半边上方区域进行重掺杂离子注入，形成B导电类型的源区25，如图9所示，并做退火推结处理。其中，B导电类型的源区25的离子注入深度须小于基区24的深度。
步骤10和步骤11中，通过调整源区的布局，在基区24上方分别离子注入形成A导电类型的源区26和B导电类型的源区25，有效解决现有技术中添加源极接触孔连接源极电极时，接触孔和沟槽套刻对位需要精确的问题，这种对位稍有偏移就会造成器件性能的降低。同时由于避免了使用源极接触孔，降低源区的寄生电阻，也即降低了器件的导通电阻。
步骤12：湿法腐蚀掉器件表面剩余的氧化层，并对器件做化学平坦化清洗后，重新在器件的表面淀积形成氧化介质层291，氧化介质层291覆盖于整个器件表面，此时多晶硅栅28上方还留有一部分栅极电极201，如图10所示。
步骤13：根据图形化掩膜，经涂胶、显影、刻蚀步骤，分别除去相邻沟槽27之间的部分氧化介质层291，然后淀积形成源区电极20，该源区电极20横跨A导电类型的源区26上方部分区域和B导电类型的源区25上方部分区域；再根据图形化掩膜，经涂胶、显影、刻蚀步骤，分别除去各栅极电极201上方的氧化介质层291，然后再次淀积一层金属，使得栅极电极201的顶部与器件表面齐平，得到如图2所示的器件结构。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种多沟槽功率MOSFET结构，其特征在于，包括A导电类型的衬底（21），
位于所述衬底（21）上方的A导电类型的轻掺杂外延层（22），位于所述轻掺杂外延层（22）上方的B导电类型的漂移区（23），所述漂移区（23）内等间距分布若干向下的沟槽（27），所述沟槽（27）内表面设有一层栅氧化层（29），并在所述沟槽（27）内淀积形成多晶硅栅（28），所述多晶硅栅（28）的顶部淀积金属形成栅极电极（201）；
各沟槽（27）之间的漂移区（23）表面向下离子注入形成A导电类型的基区（24），所述基区（24）的离子注入深度不超过所述沟槽（27）的深度；对各基区（24）的上方左右半边分别进行重掺杂离子注入形成A导电类型的源区（26）和B导电类型的源区（25）；
在相邻沟槽（27）之间的漂移区（23）上方还分别设有源区电极（20），所述源区电极（20）横跨A导电类型的源区（26）上方部分区域和B导电类型的源区（25）上方部分区域；在所述A导电类型的源区（26）和B导电类型的源区（25）上方未覆盖所述源区电极（20）的区域覆盖氧化介质层（291）。
2.根据权利要求1所述的多沟槽功率MOSFET结构，其特征在于，所述多晶硅栅（28）的顶面呈凹陷状，且多晶硅栅（28）不填满沟槽（27）。
3.根据权利要求1所述的多沟槽功率MOSFET结构，其特征在于，所述轻掺杂外延层（22）和所述漂移区（23）内的离子浓度相持平。
4.根据权利要求1-3任一所述的多沟槽功率MOSFET结构，其特征在于，A导电类型为P型，B导电类型为N型；或者，A导电类型为N型，B导电类型为P型。
5.一种多沟槽功率MOSFET结构制作方法，其特征在于，包括：
步骤1：在A导电类型的衬底（21）上方形成A导电类型的轻掺杂外延层（22）；
步骤2：在轻掺杂外延层（22）上方反型掺杂形成B导电类型的漂移区（23）；
步骤3：将器件放入高温炉中，通入氧气在器件表面反应生长出氧化层；
步骤4：在漂移区（23）的表面向下刻蚀出若干沟槽（27），各沟槽（27）在器件表面等间距分布；
步骤5：在器件上表面以及沟槽（27）内表面氧化生长形成栅氧化层（29）；
步骤6：在各沟槽（27）内淀积形成多晶硅栅（28）；
步骤7：去掉器件上表面的栅氧化层（29），即露出漂移区（23）的上表面，然后在漂移区（23）表面向下离子注入形成A导电类型的基区（24），基区（24）的离子注入深度不超过沟槽（27）的深度；
步骤8：在各沟槽（27）内的多晶硅栅（28）上淀积金属形成栅极电极（201）；
步骤9：在器件整个表面再次氧化生长形成氧化层，然后经过平坦化处理后，氧化层要完全覆盖栅极电极（201）顶部；
步骤10：除去间隔分布的各基区（24）的右半边上方的氧化层，然后在各基区（24）的右半边上方区域进行重掺杂离子注入，形成A导电类型的源区（26），并做退火推结处理；
步骤11：除去间隔分布的各基区（24）的左半边上方的氧化层，然后在各基区（24）的左半边上方区域进行重掺杂离子注入，形成B导电类型的源区（25），并做退火推结处理；
步骤12：湿法腐蚀掉器件表面剩余的氧化层，并对器件做化学平坦化清洗后，重新在器件的表面淀积形成氧化介质层（291），所述氧化介质层（291）覆盖于整个器件表面；
步骤13：分别除去相邻沟槽（27）之间的部分氧化介质层（291），然后淀积形成源区电极（20），所述源区电极（20）横跨A导电类型的源区（26）上方部分区域和B导电类型的源区（25）上方部分区域；再分别除去各栅极电极（201）上方的氧化介质层（291），然后再次淀积一层金属，使得栅极电极（201）的顶部与器件表面齐平。
6.根据权利要求5所述的一种多沟槽功率MOSFET结构制作方法，其特征在于，所述轻掺杂外延层（22）和所述漂移区（23）内的离子浓度相持平。
7.根据权利要求5所述的一种多沟槽功率MOSFET结构制作方法，其特征在于，所述步骤6中制作的多晶硅栅（28）的顶面呈凹陷状，且多晶硅栅（28）不填满沟槽（27）。
8.根据权利要求5-7任一所述的一种多沟槽功率MOSFET结构制作方法，其特征在于，A导电类型为P型，B导电类型为N型；或者，A导电类型为N型，B导电类型为P型。
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Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020100934A1 (en) * | 2001-01-31 | 2002-08-01 | Akio Nakagawa | High voltage semiconductor device |
| US20060292805A1 (en) * | 2005-06-27 | 2006-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20070221950A1 (en) * | 2006-03-14 | 2007-09-27 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device and a method for producing the same |
| US20070267690A1 (en) * | 2006-05-19 | 2007-11-22 | Ho-Yuan Yu | DMOSFET with current injection |
| CN101379610A (zh) * | 2006-02-10 | 2009-03-04 | 飞兆半导体公司 | 用于功率mosfet应用的低电阻栅极及其制造方法 |
| WO2009079473A1 (en) * | 2007-12-14 | 2009-06-25 | Fairchild Semiconductor Corporation | Structure and method for forming trench gate transistors with low gate resistance |
| CN102201445A (zh) * | 2011-04-14 | 2011-09-28 | 中北大学 | 一种psoi横向超结功率半导体器件 |
| CN102694018A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 功率用半导体装置 |
| CN103503155A (zh) * | 2011-04-27 | 2014-01-08 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
| US20140097489A1 (en) * | 2012-10-05 | 2014-04-10 | Semiconductor Components Industries, Llc | Semiconductor device having localized charge balance structure and method |
| US20170162681A1 (en) * | 2015-12-08 | 2017-06-08 | Toyota Jidosha Kabushiki Kaisha | Igbt |
| CN108649072A (zh) * | 2018-02-09 | 2018-10-12 | 江苏捷捷微电子股份有限公司 | 一种低导通电阻的沟槽mosfet器件及其制造方法 |
| CN108878531A (zh) * | 2017-05-15 | 2018-11-23 | 英飞凌科技股份有限公司 | 半导体器件、其设计方法和制造方法以及电子电路 |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
| CN113363322A (zh) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | N沟道的沟槽型vdmos和沟槽型igbt |
| CN113497113A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 具有超低导通电压的新型绝缘栅双极晶体管 |
| US11302806B1 (en) * | 2020-11-24 | 2022-04-12 | Huge Power Limited Taiwan Branch (B.V.I.) | Double-gate trench-type insulated-gate bipolar transistor device |
-
2022
- 2022-05-13 CN CN202210516981.XA patent/CN114628496B/zh active Active
Patent Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020100934A1 (en) * | 2001-01-31 | 2002-08-01 | Akio Nakagawa | High voltage semiconductor device |
| US20060292805A1 (en) * | 2005-06-27 | 2006-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN101379610A (zh) * | 2006-02-10 | 2009-03-04 | 飞兆半导体公司 | 用于功率mosfet应用的低电阻栅极及其制造方法 |
| US20070221950A1 (en) * | 2006-03-14 | 2007-09-27 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device and a method for producing the same |
| US20070267690A1 (en) * | 2006-05-19 | 2007-11-22 | Ho-Yuan Yu | DMOSFET with current injection |
| WO2009079473A1 (en) * | 2007-12-14 | 2009-06-25 | Fairchild Semiconductor Corporation | Structure and method for forming trench gate transistors with low gate resistance |
| CN101897010A (zh) * | 2007-12-14 | 2010-11-24 | 飞兆半导体公司 | 形成具有低栅电阻的沟槽栅晶体管的结构及方法 |
| CN102694018A (zh) * | 2011-03-23 | 2012-09-26 | 株式会社东芝 | 功率用半导体装置 |
| CN102201445A (zh) * | 2011-04-14 | 2011-09-28 | 中北大学 | 一种psoi横向超结功率半导体器件 |
| CN103503155A (zh) * | 2011-04-27 | 2014-01-08 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
| US20140097489A1 (en) * | 2012-10-05 | 2014-04-10 | Semiconductor Components Industries, Llc | Semiconductor device having localized charge balance structure and method |
| US20170162681A1 (en) * | 2015-12-08 | 2017-06-08 | Toyota Jidosha Kabushiki Kaisha | Igbt |
| CN108878531A (zh) * | 2017-05-15 | 2018-11-23 | 英飞凌科技股份有限公司 | 半导体器件、其设计方法和制造方法以及电子电路 |
| CN108649072A (zh) * | 2018-02-09 | 2018-10-12 | 江苏捷捷微电子股份有限公司 | 一种低导通电阻的沟槽mosfet器件及其制造方法 |
| CN113363322A (zh) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | N沟道的沟槽型vdmos和沟槽型igbt |
| CN113497113A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 具有超低导通电压的新型绝缘栅双极晶体管 |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
| US11302806B1 (en) * | 2020-11-24 | 2022-04-12 | Huge Power Limited Taiwan Branch (B.V.I.) | Double-gate trench-type insulated-gate bipolar transistor device |
Also Published As
| Publication number | Publication date |
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