CN103503155A - 用于功率器件的超结结构及制造方法 - Google Patents

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Abstract

一种功率器件包括半导体区域，所述半导体区域反过来包括多个交替设置的第一和第二导电型支柱。所述多个第二导电型支柱中的每个进一步包括沿着第二导电型支柱的深度在彼此顶部设置的多个第二导电型注入区域，以及沟槽部分，所述沟槽部分直接在所述多个第二导电型注入区域之上填充有第二导电型半导体材料。

Description

用于功率器件的超结结构及制造方法
相关申请
本申请要求于2011年4月27日提交的题为“Superjunction Structuresfor Power Devices and Methods of Manufacture”的美国非临时专利申请序号13/095,652的优先权和权益，并且为该案的继续，将该案整体结合于此以供参考。
本申请还要求于2011年4月27日提交的题为“SuperjunctionStructures for Power Devices and Methods of Manufacture”的美国非临时专利申请序号13/095,664的优先权和权益，将该案整体结合于此以供参考。
本申请还要求于2011年4月27日提交的题为“SuperjunctionStructures for Power Devices and Methods of Manufacture”的美国非临时专利申请序号13/095,670的优先权和权益，将该案整体结合于此以供参考。
本申请还要求于2011年4月27日提交的题为“SuperjunctionStructures for Power Devices and Methods of Manufacture”的美国非临时专利申请序号13/095,678的优先权和权益，将该案整体结合于此以供参考。
本申请还要求于2011年4月27日提交的题为“SuperjunctionStructures for Power Devices and Methods of Manufacture”的美国非临时专利申请序号13/095,690的优先权和权益，将该案整体结合于此以供参考。
本公开为了所有的目的通过引用而结合于2008年9月19日提交的题为“Superjunction Structures for Power Devices and Methods of Manufacture”的共同受让的美国专利申请号12/234,549，犹如完全在本文档中陈述一样。
技术领域
本发明总体上涉及半导体技术，尤其涉及功率半导体器件（例如，晶体管和二极管）及其制造方法。
背景技术
在功率电子应用中的关键元件为固态开关。从汽车应用中的点火控制到电池操作的用户电子装置，到工业应用中的功率转换器，需要优选满足特定应用需求的电源开关。固态开关包括例如功率金属氧化物半导体场效应晶体管（功率MOSFET）、绝缘栅双极型晶体管（IGBT）以及各种晶闸管和整流器，它们已经持续地发展为满足该需求。在功率MOSFET的情况下，例如，已经研制出具有横向沟道的双扩散结构（DMOS）（例如，Blanchard等人申请的美国专利号4,682,405）、沟槽式栅极结构（例如，Mo等人申请的美国专利号6,429,481）、以及用于在晶体管漂移区内进行电荷平衡的各种技术（例如，Temple申请的美国专利号4,941,026、Chen申请的美国专利号5,216,275以及Neilson申请的美国专利号6,081,009）以及很多其他技术，以解决不同的并且通常相互矛盾的性能要求。
电源开关的一些限定性能特性在于其导通电阻、击穿电压以及开关速度。根据特定应用的要求，这些性能标准中的每一个的侧重点均不同。例如，对于大于约300-400伏特的功率应用，与功率MOSFET相比，IGBT示出了固有更低的导通电阻，但是由于其更慢的关闭特性，所以其开关速度更低。因此，对于需要低导通电阻的具有低开关频率的大于400伏特的应用，IGBT为优选的开关，而功率MOSFET通常为相对较高的频率应用的装置选择。如果规定的应用的频率要求决定所使用的开关类型，那么电压要求确定特定开关的结构组成。例如，在功率MOSFET的情况下，由于在漏极到源极导通电阻Rds-on与击穿电压之间的比例关系，所以这给在保持低Rds-on的同时提高晶体管的电压性能带来了挑战。已经研制出在晶体管漂移区内的各种电荷平衡结构，以在不同的成功程度上解决该挑战。
装置性能参数也受到制造工艺的影响。人们已经尝试通过开发各种改进的处理技术来解决其中的一些挑战。
无论是在超便携的用户电子装置内还是在通信系统中的路由器和集线器内，随着电子工业的扩展，电源开关的各种应用都继续发展。因此，电源开关依然为具有高发展潜力的半导体器件。
发明内容
根据本发明的一个方面，一种功率器件包括：半导体区域，其反过来包括多个交替设置的第一导电型支柱和第二导电型支柱。多个所述第二导电型支柱中的每个进一步包括：沿着第二导电型支柱的深度在彼此顶部设置的多个第二导电型的注入区域，以及沟槽部分，所述沟槽部分直接在所述多个第二导电型的注入区域之上填充有所述第二导电型的半导体材料。
根据本发明的另一方面，一种功率器件包括：有源区和包围所述有源区的终端区；以及多个第一导电型支柱和多个第二导电型支柱，交替地被设置在每个所述有源区和所述终端区内，在所述有源区和所述终端区内的所述多个第二导电型支柱中的每个支柱进一步包括：沿着所述第二导电型支柱的深度在彼此顶部设置的多个所述第二导电型的注入区域；以及沟槽部分，所述沟槽部分直接在多个第二导电型的注入区域之上填充有所述第二导电型的半导体材料。
根据本发明的另一方面，一种用于在功率器件内形成交替的导电型支柱的方法包括：在衬底之上形成多个第一导电型外延层；在预定数量的多个所述外延层的每个内形成多个第二导电型的注入区域；形成沟槽，所述沟槽延伸到多个所述外延层的最高外延层内；以及采用所述第二导电型的半导体材料填充所述沟槽，其中，在所述预定数量的多个所述外延层内的所述多个第二导电型的注入区域与所述沟槽的相应沟槽垂直对准，使得填充所述沟槽的所述半导体材料与在所述预定数量的多个所述外延层内的所述多个第二导电型的注入区域一起形成多个第二导电型支柱，并且将所述多个第二导电型支柱彼此分离的多个所述外延层的那些部分形成多个第一导电型支柱。
根据本发明的另一方面，一种用于在功率器件内形成交替的导电型支柱的方法包括：在衬底之上形成第一导电型的第一外延层；在所述第一外延层内形成多个深沟槽的下部部分；采用第二导电型的半导体材料填充所述多个深沟槽的所述下部部分；在所述第一外延层之上形成第一导电型的第二外延层；直接在所述多个深沟槽的所述下部部分之上在所述第二外延层内形成所述多个深沟槽的上部部分，使得所述多个深沟槽的每个下部部分和相应的上部部分一起形成所述多个深沟槽中的一个；以及采用第二导电型的半导体材料填充所述多个深沟槽的所述上部部分；其中，填充所述多个深沟槽的所述下部部分和所述上部部分的所述半导体材料形成多个第二导电型支柱，并且将所述多个第二导电型支柱彼此分离的所述第一外延层和所述第二外延层的那些部分形成多个第一导电型支柱。
根据本发明的另一方面，一种用于形成功率场效应晶体管的方法包括：在衬底之上形成N型外延层；在所述N型外延层之上形成一个或多个P型外延层；形成延伸穿过所述一个或多个P型外延层的多个沟槽；采用N型半导体材料填充所述多个沟槽；在所述一个或多个P型外延层内形成P型体区；在所述P型体区内形成N型源极区；以及形成与所述P型体区和所述N型半导体材料相邻但隔离的栅电极，所述栅电极与所述N型源极区重叠，其中，填充有N型半导体材料的所述多个沟槽形成N支柱，并且分离所述N支柱的所述一个或多个P型外延层的那些部分形成P支柱。
根据本发明的另一方面，一种功率场效应晶体管（FET）包括：N型外延层，位于衬底之上；一个或多个P型外延层，位于所述N型外延层之上；多个沟槽，延伸穿过所述一个或多个P型外延层，采用N型半导体材料填充所述多个沟槽；P型体区，位于所述一个或多个P型外延层内；N型源极区，位于所述P型体区内；以及栅电极，与所述P型体区和所述N型半导体材料相邻但隔离，所述栅电极与所述N型源极区重叠，其中，填充有N型半导体材料的所述多个沟槽形成N支柱，并且分离所述N支柱的所述一个或多个P型外延层的那些部分形成P支柱。
根据本发明的另一方面，一种用于形成功率场效应晶体管的方法包括：在衬底之上形成一个或多个第一导电型外延层；形成延伸穿过一个或多个所述外延层的多个下部沟槽；采用第二导电型半导体材料填充所述多个下部沟槽；在所述一个或多个第一导电型外延层之上形成一个或多个第二导电型外延层；形成延伸穿过所述一个或多个第二导电型外延层的多个上部沟槽；采用所述第二导电型的半导体材料填充所述多个上部沟槽，其中，所述多个下部沟槽与所述多个上部沟槽沿着横向维度彼此偏移。
根据本发明的另一方面，一种功率场效应晶体管（FET）包括：半导体区域，包括多个交替设置的第一导电型支柱和第二导电型支柱，其中，所述第一导电型支柱中的每个具有比其上部部分和下部部分更宽的中间部分，并且所述第二导电型支柱中的每个具有比其上部部分和下部部分更窄的中间部分。
根据本发明的另一方面，一种用于在功率器件内形成超结结构的方法包括：在衬底之上形成一个或多个第一导电型外延层；形成在一个或多个所述外延层内延伸的多个沟槽；用第二导电型外延层镶衬所述沟槽的侧壁与底部；在所述第二导电型外延层之上的多个沟槽内形成电介质层；以及使用共形材料填充所述多个沟槽。
根据本发明的另一方面，一种用于在功率器件内形成超结结构的方法包括：在衬底之上形成一个或多个第一导电型外延层；形成在一个或多个所述外延层内延伸的多个沟槽；采用第二导电型外延层填充每个沟槽，使得仅沿着所述沟槽的顶部的每个沟槽的中心部分保持未填充；以及采用电介质材料沿着所述沟槽的顶部填充每个沟槽的中心部分。
根据本发明的另一方面，一种用于在功率器件内形成超结结构的方法包括：在衬底之上形成一个或多个第一导电型外延层；形成在一个或多个所述外延层内延伸的多个沟槽；用第二导电型的第一外延层镶衬所述多个沟槽的侧壁与底部；采用所述第二导电型的第二外延层填充每个沟槽，使得仅沿着所述沟槽的顶部的每个沟槽的中心部分保持未填充；以及采用电介质材料沿着所述沟槽的顶部填充每个沟槽的中心部分。
根据本发明的另一方面，一种功率器件包括：多个沟槽，在一个或多个第一导电型外延层内延伸，所述多个沟槽填充有第二导电型的第一外延层、所述第二导电型的第二外延层以及绝缘材料层，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二外延层在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述绝缘材料层在所述第二外延层之上延伸并且与所述第二外延层直接接触，在每个沟槽内的所述第一外延层、第二外延层以及第三层绝缘材料形成第二导电型支柱，并且分离所述第二导电型支柱的一个或多个所述外延层的那些部分形成第一导电型支柱，使得所述第一导电型支柱和所述第二导电型支柱形成交替的导电型支柱。
根据本发明的另一方面，一种功率器件包括：至少第一N型外延层和第二N型外延层，在衬底之上延伸；以及多个沟槽，在所述第二N型外延层内延伸，所述多个沟槽填充有第一外延层、第二P型外延层以及第三导电材料层，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二P型外延层在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述第三导电材料层在所述第二P型外延层之上延伸并且与所述第二P型外延层直接接触，在每个沟槽内的所述第一外延层、所述第二P型外延层以及第三导电型层形成P支柱，并且将所述P支柱分离的所述至少第一N型外延层和第二N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
根据本发明的另一方面，一种用于在功率器件内形成交替的导电型支柱的方法包括：在衬底之上形成至少第一N型外延层和第二N型外延层；形成在第二外延层内延伸的多个沟槽；以及采用第一外延层、第二P型外延层以及第三导电材料层填充所述多个沟槽，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二P型外延层在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述第三导电材料层在所述第二P型外延层之上延伸并且与所述第二P型外延层直接接触，在每个沟槽内的所述第一外延层、所述第二P型外延层以及所述第三导电材料层形成P支柱，将所述P支柱分离的所述至少第一N型外延层和第二N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
根据本发明的另一方面，一种功率器件包括：一个或多个N型外延层，在衬底之上延伸；多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；以及有源区和包围所述有源区的终端区，其中，所述交替的P-N支柱被设置在所述有源区和所述终端区两者内，所述终端区包括预定数量的浮置P支柱，并且位于所述预定数量的浮置P支柱的两个相邻支柱之间的每个N支柱包括沿着其上表面的N型表面区域，所述N型表面区域具有比其中形成所述N型表面区域的所述N支柱的剩余部分更低的掺杂浓度。
根据本发明的另一方面，一种功率器件包括：一个或多个N型外延层，在衬底之上延伸；多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；有源区和包围所述有源区的终端区，其中，所述交替的P-N支柱被设置在所述有源区和所述终端区两者内，在所述终端区内的所述交替的P-N支柱以同心的方式包围所述有源区并且包括预定数量的浮置P支柱，每个浮置P支柱包括沿着其顶部的P型环；多个场板，在所述终端区内被设置在所述一个或多个N型外延层之上但与所述一个或多个N型外延层隔离，所述多个场板以同心的方式包围所述有源区；以及多个触点，被配置为使得所述多个触点中的每个在所述多个场板的一个与一个或多个所述P型环之间进行接触，所述多个触点直接被设置在所述预定数量的浮置P支柱的相应一个支柱之上。
根据本发明的另一方面，一种功率器件包括：有源区，由终端区包围；以及多个沟槽，延伸进入一个或多个第一导电型外延层内，所述多个沟槽填充有第二导电型硅材料，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的同心八边形支柱，所述同心八边形支柱延伸穿过所述有源区和所述终端区，其中，多个所述同心八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度，并且沿着多个所述同心八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
根据本发明的另一方面，一种用于形成具有由终端区包围的有源区的功率器件的方法，所述方法包括：在一个或多个第一导电型外延层内形成多个沟槽；以及采用第二导电型硅材料填充所述多个沟槽，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的同心八边形支柱，所述同心八边形支柱延伸穿过所述有源区和所述终端区，其中，多个所述同心八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度，并且沿着多个所述同心八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
根据本发明的另一方面，一种功率器件包括：有源区，由终端区包围；多个交替导电型的条形支柱，延伸穿过所述有源区；以及多个交替导电型的八边形支柱，以同心的方式延伸穿过包围所述有源区的所述终端区。
根据本发明的另一方面，一种功率器件包括：有源区，由终端区包围；多个交替导电型支柱，以同心的方式被设置在所述有源区和所述终端区内；多个多晶硅栅极，以同心的方式被设置在所述有源区内；外部金属栅极滑槽，以同心的方式沿着所述终端区的外周长延伸，所述外部金属栅极滑槽被连接至栅极衬垫；以及多个补充型金属栅极滑槽，直接连接至所述外部金属栅极滑槽，并且从所述外部金属栅极滑槽朝着所述有源区的中心延伸，但在到达所述有源区的中心之前终止，其中，第一组的所述多个多晶硅栅极直接连接至所有所述多个补充型金属栅极滑槽，并且第二组的所述多个多晶硅栅极与所述多个补充型金属栅极滑槽中的仅两个直接接触。
根据本发明的另一方面，一种功率器件包括：有源区和包围所述有源区的终端区；多个交替导电型支柱，以同心的方式被设置在所述有源区和所述终端区两者内；多个多晶硅栅极条带，延伸穿过所述有源区和所述终端区；以及栅极滑槽金属，沿着所述终端区的外周长延伸，多个多晶硅条带沿着其相反端连接至所述栅极滑槽金属。
根据本发明的另一方面，一种用于在功率器件内形成交替导电型支柱的方法，所述方法包括：在衬底之上形成一个或多个N型外延层；在所述一个或多个N型外延层内形成P型体区；形成栅电极，所述栅电极与所述一个或多个N型外延层相邻延伸，但通过栅极电介质与所述一个或多个N型外延层隔离；在形成所述P型体区和所述栅电极之后，形成在所述一个或多个N型外延层内延伸的多个深沟槽；以及采用P型硅填充所述多个深沟槽以形成多个P支柱，分离所述多个P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
根据本发明的另一方面，一种高电压器件包括：一个或多个N型外延层，在衬底之上延伸；多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；多个P井，各自在一个所述P支柱的上部部分内形成；以及阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N支柱的顶部表面直接接触，以在其间形成肖特基接触，所述肖特基势垒金属进一步与所述P井直接接触。
根据本发明的另一方面，一种高电压器件包括：一个或多个N型外延层，在衬底之上延伸；多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；N型外延层，在所述交替的P-N支柱之上延伸；以及阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N型外延层的顶部表面直接接触，以在其间形成肖特基接触，所述N型外延层分离所述肖特基势垒金属与所述P支柱，使得所述P支柱浮置。
附图说明
图1A-图1C示出了超结功率器件的三个不同布局配置；
图2示出了超结FET的简化剖面图；
图3示出了根据本发明的一种实施方式沿着一部分芯片的简化剖面图，其中，有源区通过过渡区过渡到终端区；
图4A-图4H为示出在用于形成在图3中所示的支柱结构的示例性工艺中的各种步骤的简化剖面图；
图5A-图5G为示出各种实施方式的简化剖面图，其中，有利地利用通过使沟槽填充工艺与多个Epi和注入工艺相结合所提供的灵活性，以获得性能提高；
图6A-图6B为示出用于使用两步式支柱工艺形成P支柱的工艺的简化剖面图；
图7A-图7D、图8A-图8D、图9A-图9B以及图10A-图10B为模拟结果，其示出了各种工艺参数对沿着沟槽深度的电场集中的程度的影响；
图11A和图11B分别示出了在N填充的沟槽底部形成N富集区以产生局部电荷失衡的一个简化剖面图以及相应的电场曲线；
图12A和图12B分别示出了在N支柱的底部形成N富集区以产生局部电荷失衡的另一简化剖面图以及相应的电场曲线；
图13A-图13B为简化剖面图，其示出了在形成没有空隙的超结器件时所使用的三步式沟槽填充工艺；
图14和图15示出了在沟槽填充工艺中形成最少空隙的超结功率器件的简化剖面图；
图16A-图16C、图17以及图18为简化剖面图，其示出了具有交替的导电型支柱的超结器件的各种实施方式；
图19A-图19L为简化剖面图，其示出了用于形成超结沟槽栅极MOSFET的工艺的各种阶段；
图20为用于示出用于在图19A-图19L中形成沟槽栅极MOSFET的平面栅极变化的工艺的简化剖面图；
图21和图22为沿着一部分芯片的简化剖面图，其中，有源区过渡到终端区；
图23为超结功率器件的简化剖面图，其中，场板电连接至其相应的浮置P支柱；
图24A为超结功率器件的角落区域的顶部布局视图；
图24B为在图24A中的顶部布局视图的终端区的角落的展开图；
图25A-图25D为简化剖面图，其示出了超结高电压合并的PiN肖特基整流器的各种实施方式；
图26A-图26B为简化剖面图，其示出了超结高电压肖特基整流器的另外两个实施方式；
图27A和图27B分别为芯片布局视图的顶视图以及晶片的顶视图，其中，晶片平面与在图27A中的横向延伸的支柱平行地延伸；
图28为芯片布局视图的顶视图，其示出了为了消除平面方向的变化所造成的不均匀的epi填充而旋转芯片；
图29为超结功率MOSFET的角落的顶部布局视图，由同心的终端P支柱包围条状有源P支柱；
图30为完全同心的布局设计的顶视图，其中，通过芯片的中心部分运送补充型金属栅极滑槽，以提供到同心多晶硅栅极的金属连接；
图31A示出了具有栅极滑槽设计的完全同心的设计的顶部布局视图，该设计在整个芯片中提供了更平衡的栅极传输延迟；
图31B为在图31A中的顶视图的内部部分的展开图；
图31C为在图31A中所示的芯片的右上象限的展开图；以及
图32示出了具有条带多晶硅栅极的完全同心的支柱设计的顶部布局视图。
具体实施方式
可由功率MOSFET、IGBT、各种晶闸管和整流器等中的任一种实现电源开关。为了说明的目的，在功率MOSFET和肖特基整流器的背景下，描述在本文中提出的多种新型技术。然而，要理解的是，在本文中所描述的本发明的各种实施方式不限于功率MOSFET和肖特基整流器，并且可适用于很多其他类型的电压开关技术，包括但不限于例如IGBT和其他类型的双极型开关以及各种晶闸管和整流器。此外，为了进行说明，本发明的各种实施方式被示出为包括特定的P和N型区域（例如，用于n沟道MOSFET）。本领域的技术人员要理解的是，在本文中的教导内容同样适用于反转各种区域的导电类型的器件。
在超结技术中，在有源和终端区内的交替的P/N支柱可设置在多种不同的布局配置中。图1A-图1C示出了三个这种布局配置。在图1A中，在有源区108和终端区106这两者内的P/N支柱102和104设置在同心配置（在后文中称为“完全同心”的配置）中；在图1B中，在有源区118和终端区116这两者内的P/N支柱112和114设置在平行（或条状）配置（在后文中称为“完全平行”的配置）中；并且在图1C中，在有源区128内的P/N支柱122和124设置在平行（或条状）配置中，且在终端区126内的P/N支柱122和124设置在同心配置（在后文中称为“平行-同心”配置）中。这些布局配置中的每一个均具有其自身的优点和缺点。在本文中所描述的一些发明和实施方式解决了这些布局配置的各种缺点。
在图1A中的完全同心的配置在整个有源区108和终端区106内具有均匀的电荷平衡，但是由于栅极馈线必须延伸到有源区108的内部，以馈送同心的有源多晶硅栅极，所以可能减小有源沟道区域。可能需要在角落去除该沟道，以消除更低阈值电压的区域并且防止寄生NPN接通。因此，随着芯片尺寸的减小，在有源区内的这些角落所造成的导通电阻（Rds-on）损失可能变得更大。
在图1B中完全平行的配置在整个有源区108和终端区106内也具有均匀的电荷平衡，但不具有完全同心的配置的Rds-on损失。然而，在完全平行的配置中的P/N支柱设计可能被限于富N平衡状态，以确保从有源区118中延伸出进入终端区116内的P支柱在沿着其长度的地方完全耗尽。与在图1C中一样，通过将同心支柱用于终端，可在终端区上分布电场，而不完全消耗支柱。
在使用沟槽蚀刻和填充工艺形成支柱（例如，P支柱）的设计中，难以蚀刻和填充同心支柱的角落，在epi填充中产生造成电荷失衡的空隙。因此，这些角落可能变成高电场应力的区域。如果它们对电源电位短路，那么图1A和图1C布局配置中的任一个在这些角落处均可能具有更低的击穿电压。在图1C中所示的平行-同心的配置中，这些角落可在有源区128的外面移动，在该有源区内，这些角落可能浮置，因此，在有源电位处不固定，从而将其最小化或消除，作为局部更低的击穿电压的源极。而且，有源沟道区域可增至最大限度，并且所使用的更传统的栅极馈线仅需要周长栅极滑槽，以连接至有源多晶硅栅极。
为了实现良好的非钳位的电感开关（UIS）特性，可取地设计该装置，从而首先在有源区内发生击穿，与包括终端区的器件的任何其他区域相反。实现该目的的一种方法在于，确保通过局部修改在这些区域内的电荷平衡，该器件的所有区域具有比有源区高得多的击穿电压。图2示出了实现该目的的一种实施方式。在图2中，在有源区204和终端区202这两者内的P支柱230、236可具有相同的宽度W3和相似的掺杂分布。在有源区204和终端区202内的N型台面区232、234（或者在本公开中称为N支柱）可随着一个或多个相同的外延层生长。
使用已知的技术，在P支柱230、236和N型台面232、234内的台面宽度W1和P支柱宽度W3以及掺杂分布可被设计为实现电荷平衡状态，造成终端区202具有比有源区204更高的击穿电压。相反，在有源区204内的台面宽度W2可被调节为获得一种不同的电荷平衡状态，该状态产生比包括终端区202的器件的其他区域更低的击穿电压。在一种实施方式中，可使在有源区204内的台面宽度W2小于在终端区202内的台面宽度W1，从而有源区204更富有P。在另一实施方式中，可使在有源区204内的台面宽度W2大于在终端区202内的台面宽度W1，从而有源区204更富有N。这些技术确保首先在有源区204内发生击穿，从而在UIS事件中产生更稳定的击穿特性以及更均匀的分布式电流。因此，该器件的击穿与UIS特性均得到提高。要注意的是，富N有源区可通过损害UIS性能产生更高的（更低的）Rds-on，并且富P有源区可通过损害Rds-on提供更好的UIS性能。根据设计目标，可优选一种方法，胜过其他方法。接下来描述用于实现各种性能改进的多种技术。
图3示出了沿着一部分芯片的简化剖面图，其中，有源区301通过过渡区304过渡到终端区302。在该示例性实施方式中，过渡P支柱329A通过标记为P-Iso的扩散区342桥接到有源区301中的首先接触的P支柱329B。该桥接扩散可在N型台面区333A之上延伸。在本文中所公开的这个和其他实施方式中，分离P支柱的N型台面区也可称为“N支柱”。在过渡区304内的N型台面区333A具有与有源N支柱333B相同或者比其更小的宽度时，出现在过渡区304内的P电荷的增大。该P电荷增大，可将该击穿电压减小为低于有源区301的击穿电压。为了补偿P电荷的这种增大，可使在过渡区304内的N支柱333A的宽度大于在有源区内的N支柱333B的宽度。这可确保在过渡区304内的击穿电压依然高于在有源区301内的击穿电压。在图3中所示的实施方式中，过渡区304由桥接扩散342的跨度限定。
与图2的实施方式一样，在所有区域（终端、过渡以及有源区）内的所有P型支柱329A、329B、329C的宽度可基本上相同，并且终端台面区域333C的宽度可大于有源台面区域333B的宽度。然而，有源台面区域333C的宽度可大于、等于或小于有源台面区域333A的宽度。在一种实施方式中，在有源区301内，P支柱329B可具有相同的宽度并且可彼此相隔相同的距离。然而，在另一实施方式中，在有源区301内的P支柱329B的宽度可小于其间的间距，从而在有源区内提供富N状态。在一种实施方式中，有源和过渡N支柱和P支柱可为条状，终端N支柱和P支柱通过与在图1C中所示的布局配置相似的同心方式包围有源和过渡区域。在又一实施方式中，有源、过渡以及终端N支柱可同心，与在图1A中所示的布局配置相似。
在通过蚀刻深沟槽并且将其装有硅从而形成支柱（例如，P支柱）的设计中，例如，与在高电压超结设计中一样，工艺可靠性可直接与沟槽的深度与宽度比（即，沟槽纵横比）相关。对于更高的沟槽纵横比，沟槽更加难以进行epi填充。图3示出了一种技术，通过这种技术，形成深入延伸到漂移区内的P支柱，而无需深沟槽。
在图3中，具有多个对准注入的多epi工艺与沟槽工艺相结合，以形成所有支柱329A、329B、329C。可以看出，每个P支柱包括层层叠置的三个P注入区域335A、335B、335C以及沿着P支柱的上部部分的沟槽填充的部分337。沿着每个P支柱，这三个P注入区域335A、335B、335C和上部沟槽填充部分337与单独的N-epi层对应。即，在图3中所示的示例性实施方式中，四个N-epi层用于形成P支柱。根据设计目标，可使用多于或小于四个的epi层。
由图3实施方式示例的技术提供了多个优点。首先，沟槽蚀刻深度大幅减小，从而允许减少沟槽CD，并且更容易进行沟槽填充。而且，由于沟槽蚀刻角度，可减小单元间距。即，沟槽从底部到顶部蚀刻成锥形，从而在顶部产生更宽的沟槽宽度。这就允许完全填充沟槽，在支柱内产生间隙的顶部未发生夹断的风险。具有更浅的沟槽蚀刻，在顶部减小沟槽的宽度，该宽度为蚀刻角度的正切函数。因此，支柱在顶部的宽度更小，并且由于更容易填充更浅的沟槽，所以使用更小的蚀刻CD可产生更浅的沟槽。因此，可获得更小的单元间距以及更低的Rds-on。此外，下面结合图5A到5G更完整地描述的是，该技术有利地：（1）允许将不同的P注入CD用于有源和终端P支柱，以确保首先在有源区内发生击穿，并且（2）允许在有源区内调节P注入CD，以确保正好在由P型主体区和N型漂移区形成的结点之下发生雪崩击穿。
在转向图5-A到5-G之前，将参照图4A到图4H描述用于形成在图3中所示的支柱结构的一个示例性工艺。图4A示出了N+起始衬底404。在图4B中，使用传统技术，第一N-epi层407A可被生长。在图4C中，可执行P注入，以形成P注入区401A。传统的掩蔽和注入工艺可用于形成P注入区401A。在图4D中，与图4C对应的步骤重复两次以上，以形成第二和第三N-epi层407B、407C，并且在形成相应的P注入区401B、401C之后是形成第四更厚的N-epi层407D。可使用传统技术形成第二到第四N-epi层。第二到第四N-epi层可形成为具有均匀的、阶梯式或者分级掺杂浓度。下面进一步要讨论的是，在形成每个P注入区401A、401B、401C时，可选择不同的注入掺杂浓度和/或能量，以便沿着支柱长度和/或深度获得所需要的带电荷的失衡状态。
在图4E中，沟槽403可进行图案化并且足够深地蚀刻，以到达最上层的P注入区401C。背面对准技术可用于确保沟槽403与P注入区401C对准。在图4F中，使用已知的技术可将沟槽403装有P-epi405。在图4G中，使用例如传统的化学机械抛光（CMP）工艺，可将P-epi405平面化。在图4H中，使用已知的技术，可形成P型体区438、N+源极区、P+重掺杂体区以及栅极结构及其覆盖区域。虽然在由图4A-图4G所描述的工艺中，但是在衬底与第一N-epi层407A之间未包含单独的N型缓冲层（与在图3中一样），并且在图4C中形成N-epi层407A之前，通过形成合适的N-epi层，可包含这种缓冲层。或者，可使N-epi层407A更厚，以产生缓冲层。
可以看出，该工艺产生具有P支柱的超结器件，通过使多个P注入区域401A、401B、401C与相对较浅的沟槽填充部分403相结合，形成这些P支柱。因此，沟槽蚀刻深度大幅减小，从而允许减小沟槽CD并且更容易进行沟槽填充。该技术也提供了胜过传统技术的大量其他优点，将参照在图5A-5G中所示的实施方式，讨论其中的一些优点。
图5A-5G示出了各种实施方式，其中，有利地利用通过使沟槽填充工艺与多个Epi和注入工艺相结合所提供的灵活性，以获得性能提高。图5A为剖面图，该剖面图与图3相似，不同之处在于，在形成有源P支柱529B的最底层的P注入区535A时所使用的P注入CD比在形成过渡P支柱529A和终端P支柱529C的最底层的P注入区时所使用的P注入CD更大。通过这种方式，使在有源P支柱的底部的电荷失衡大于在终端和过渡P支柱的底部的电荷失衡，从而确保首先在有源区内发生击穿。
图5B示出了图3实施方式的一个变形，其中，有源、过渡以及终端区内沿着P支柱的P注入区555A、555B浮置（即，P注入区555A、555B不合并）。这可通过在与图4C和图4D对应的工艺步骤中仔细地控制P注入剂量和能量来实现。由于这些区域可呈现与在终端中的浮置支柱区域相似的电位，所以使支柱区域浮置允许减小电荷平衡的敏感度。图5C示出了与图5B中的实施方式相似的另一实施方式，不同之处在于，与在过渡和终端P支柱内形成最底层的P注入区555A时所使用的P注入CD相比，在有源P支柱内形成最底层的P注入区555A时所使用的P注入CD更大。与图5A的实施方式一样，由于更大的P注入区502而在有源区内产生的更大的电荷失衡促使在有源区内发生击穿。
在图5A和图5C的实施方式中，与所有有源P支柱相比，可为每隔一个有源P支柱形成更大的P注入区。该技术的优点在于，更大的P注入区对电流的影响（例如，在P支柱的底部夹断电流路径）减小，从而提高Rds-on。根据雪崩电流并且只要在有源区内通过均匀的方式发生击穿，也可在每三个有源P支柱或每四个有源P支柱或某种其他模式的底部形成更大的P注入区。
图5D示出了又一实施方式的剖面图，该实施方式与在图3中所示的实施方式相似，不同之处在于，在P注入区535A、535B、535C之间形成多个N注入区572A、572B、572C。这些N注入区能够更好地控制电荷平衡和失衡，并且使支柱在底部富有N。在底部具有富N失衡，这是在硅内更深入地移动雪崩位置的另一种方法，由于支柱夹断，所以不会损坏Rds-on。参照图4C和图4D，可直接在使用已知的技术形成相应的P注入区之前或者之后，形成N注入区572A、572B、572C。返回看图5D，虽然通过在有源、过渡以及终端区内提供相似的电荷平衡特性的方式，形成N注入区572A、572B、572C和P注入区535A、535B、535C，但是在图5E中所示的实施方式中，与在过渡和终端区内的最低N注入区572A相比，在有源区内形成最低N注入区572A时使用更小的N注入CD，从而促使在有源区内击穿。在每隔一个有源N支柱（而非如图5E中所示的每一个有源N支柱）的底部，可交替地形成在有源区内的更小的N注入区572A。在图5F中所示的又一实施方式中，通过仅在有源区内阻止N注入，可在有源区内完全消除最底部的N注入区。或者，可从每隔一个有源N支柱中消除最底部的N注入区。
图5G示出了又一实施方式，其中，用于在有源P支柱内的最低P注入区535A的P注入CD比在终端和过渡区内使用的P注入CD更大，并且仅在有源区内消除最底部的N注入区。在各种实施方式中，该实施方式在有源P支柱的底部提供最富P的状态。鉴于在本文中所公开的各种实施方式，可预想其他排列。例如，在每隔一个有源P支柱的底部，可形成在图5G中的更大的P注入区，以获得更好的Rds-on，或者在图5G中，并未完全消除最底部的N注入区，更小的N注入区（例如，在图5E中的区域572A）可用于提高Rds-on。此外，可形成在各种实施方式中所示的P注入区和/或N注入区或者这两者的选定组，从而不沿着P支柱的整个长度延伸（例如，延伸到页面内）。而且，虽然在图3和图5A-5G中的剖面图示出了在有源区内的台面宽度与在过渡和终端区内的台面宽度不同，但是在一种实施方式中，在有源、过渡和终端区内的所有台面宽度相同，并且如在上面所描述的各种实施方式中所述，控制在有源区内的最底部的P注入区和/或在有源区内的最底部的N注入区，以确保有源区比终端区具有更低的击穿电压。还要注意的是，使用在图1A-1C中所示的三个布局配置中的任一个，可实现上面所描述的各种实施方式。
虽然参照图3、图4A-4H以及图5A-5G描述的实施方式公开的技术大幅减小了蚀刻深度，从而允许更容易进行沟槽填充，但是在图6A-6B中示出了用于实现该目的的另一种技术。
图6A-6B为剖面图，示出了用于使用两步式支柱工艺形成P支柱的工艺。在图6A中，第一N-epi层604使用已知的技术在高度掺杂的衬底602之上生长。在第一epi层604内形成深沟槽606的底部部分606A，且然后，使用传统方法将该底部部分填充P型硅材料608A。在执行形成第二N-epi层609的下一个工艺步骤之前，可执行平面化工艺（例如，化学机械抛光），以将硅的顶部表面平面化。使用传统技术在第一外延层604之上形成第二epi层609。然后，在第二epi层609内形成深沟槽606的顶部部分606B，且然后，使用传统方法将该顶部部分填充P型硅材料608B。背面对准技术可用于确保恰当地对准顶部和底部沟槽606A、606B。
接下来，在后续步骤之前，可执行平面化工艺，以将硅的顶部表面平面化。可执行后烘烤（例如，在1200摄氏度的温度下持续60分钟），以在这两个epi层中退火消除缺陷。接下来可执行其他工艺，以形成表面结构。例如，在MOSFET的情况下，如图6B中所示，使用已知的技术，可形成P型体区610、N+源极区614、P+重掺杂体区612以及栅极结构及其上覆层。由图6A-6B描述的两步式支柱工艺可扩展，以包括额外的epi、沟槽蚀刻以及沟槽填充步骤，例如，用于更高电压的器件中，在这些器件中，带沟槽的支柱甚至更深入地延伸。
该技术提供了多个优点。通过在多个步骤中形成和填充深沟槽，从而更容易填充深沟槽。而且，可很容易地调整该技术，以容纳更高电压的器件。即，根据目标击穿电压和相应的沟槽深度，可增大epi层和相应的沟槽蚀刻和填充步骤的数量。此外，通过允许独立地选择这两个N-epi层的厚度与掺杂分布，以及单独地选择这两个蚀刻填充的掺杂分布，该技术提供极大的灵活性。这种灵活性能够沿着深沟槽600的深度更精确地控制电场特性。例如，通过调节epi层的厚度和epi层的掺杂分布以及沟槽填充材料，可控制场集中的程度以及电场分布（例如，平面或双峰值）和峰值电场的位置。
例如，在图7A-7D中的模拟结果示出了沟槽填充的掺杂浓度沿着沟槽深度（在这些模拟中，这两个N-epi层的厚度和掺杂浓度未改变）对电场集中的程度的影响。在这些图中，t1和t2分别表示底部epi604（图6A）和顶部epi609的厚度（图6）；N1和N2分别表示底部epi604和顶部epi609的掺杂浓度；以及P1和P2分别表示在深沟槽606的底部部分606A内的P型硅材料608A与在深沟槽606的顶部部分606B内的P型硅材料608B的掺杂浓度。作为另一实例，在图8A-8D中的模拟结果示出了沟槽填充的掺杂浓度对峰值电场的位置的影响（在这些模拟中，与在图7A-7D中的模拟一样，这两个N-epi层的厚度与掺杂浓度未改变）。在图9A-9B中的模拟结果示出了又一实例，其中，控制各种参数和物理尺寸，以在电场内产生双峰值，从而增大击穿电压。在图10A-10B中的模拟结果示出了又一实例，其中，通过将合适的厚度用于epi层并且将掺杂浓度用于沟槽填充材料，可获得甚至更高的击穿电压（要注意的是，该具体的模拟结果示出了与标准的900V MOSFET相比，在图10B的表格中识别的参数和尺寸比相同的击穿电压产生低得多的Rds-on（10倍））。因此，可控制沿着支柱的深度的峰值碰撞电离与雪崩点的位置，以便低于主体结。
如上所述，远离主体漂移结，沿着位于支柱的一半处的底部，有利地引起开始雪崩击穿。图11A示出了根据本发明的一种示例性实施方式的剖面图，其中，在N填充的沟槽1107的底部，可形成N富集区域1105，以产生局部电荷失衡，从而引起在支柱底部开始雪崩击穿。从在图11B中所示的电场曲线中可看出图11A结构的该特性。电场曲线示出了沿着图11A中的剖面图的深度的电场分布。可以看出，N富集区域1105造成在支柱的底部附近发生电场峰值。N富集区域1105优选具有比N支柱1108更高的掺杂浓度，以产生电荷失衡。由于电场分布以及因此的击穿电压为在这两个支柱中的N型和P型总电荷的函数，所以可更重地掺杂N支柱，并且使N支柱更窄，从而减小间距。由于从P支柱掺杂到N支柱的横向扩散的补偿的影响减小到最低程度，所以实现该优点。
可如下形成在图11A中的结构。N-epi层1104可使用传统技术在N+衬底1102之上生长。可执行N富集注入，以形成N富集区域1105，其中，N支柱1108的底部将终止。传统的掩蔽和注入工艺可用于形成N富集区域1105。根据在支柱底部的目标电荷失衡状态，可设置注入掺杂浓度和能量。用于形成N富集区域1105的一种替代方法是生长N型epi层，蚀刻支柱沟槽，且然后使用N富集掺杂物注入沟槽的底部。
一个或多个P-epi层1106可使用传统的技术在N-epi层1104之上生长。所述一个或多个P-epi层1106可形成为具有均匀的、阶梯式或分级掺杂浓度。沟槽1107可被图案化并且足够深地蚀刻，以到达N富集区域1105。背面对准技术可用于确保沟槽1107与N富集区域1105对准。使用已知的技术，可将沟槽1107填充N-epi。由于在形成功率器件的顶部结构时可使用依然保持在P-epi1106之上的N-epi的任何部分，所以用于填充沟槽的N-epi不需要完全平面化。或者，使用例如传统的化学与机械抛光（CMP）工艺，可将用于填充沟槽的N-epi平面化。使用已知的技术，可形成P主体区1110、N+源极区1114、P+重掺杂体区1112以及栅极结构1116及其覆盖层（未示出）。在一种实现方式中，在形成栅极结构1116之后，形成P体区1110、源极区1114与重掺杂体区1112全部。
在图12A中所示的另一实施方式中，一个或多个P-epi层1206a可使用传统技术在N-epi层1204之上生长。所述一个或多个P-epi层1206a可具有均匀的、阶梯式或分级掺杂浓度。下部沟槽1207可被图案化，并且足够深地蚀刻，以到达N富集区域1205。使用已知的技术，可将沟槽1207装有N-epi1208a。然后，一个或多个N-epi层1208b使用传统的技术在一个或多个P-epi层1206a和N-epi填充的下部沟槽1207之上生长。所述一个或多个N-epi1208a可具有均匀的、阶梯式或分级掺杂浓度。上部沟槽1209可被图案化，并且足够深地蚀刻，以到达一个或多个P-epi层1206a。使用已知的技术，可将上部沟槽1209装有P-epi1206b。上部沟槽可使用背面对准技术与下部沟槽对准，或者可与下部沟槽垂直地延伸。
可以看出，N支柱1208沿着其上半部分具有倒锥形。使用例如传统的CMP工艺，可将用于填充上部沟槽1209的P-epi1206b平面化。使用已知的技术，可形成P体区1210、N+源极区1214、P+重掺杂体区1212以及栅极结构1216及其覆盖层（未示出）。在一种实现方式中，在形成栅极结构1216之后，形成P体区1210、源极区1214以及重掺杂体区1212全部。该结构的一个优点在于，在表面的更宽的P支柱向下推动雪崩点，从而在表面P体区之下发生雪崩，并且由N富集造成电场在底部增大，促使在底部发生峰值电场。从在图12B中所示的电场曲线中可看出图12A结构的该特性。电场曲线示出了沿着图12A中的剖面图的深度的电场分布。在底部具有N富集的N支柱更宽，从而增大峰值电流，此处由于JFET效应，所以发生夹断，并且该夹断降低了Rds-on。
在图11A中的N富集区域1105以及在图12A中的1205在支柱的底部有利地引起雪崩击穿，并因此，产生具有更高的UIS容量的器件。也可通过其他有利的方式使用N富集。
如上所述，通过在有源区内启动击穿并且使该击穿电压远远低于其他区域（例如，终端区、栅极滑槽区以及可能为电荷失衡的潜在源的其他区域），可在沟槽epi填充电荷平衡器件内提高器件耐用性。在一种实施方式中，仅在有源区内，在N支柱的底部可形成N富集区域。在另一实施方式中，在每隔一个有源N支柱的底部，可形成N富集区域。在其他实施方式中，N富集区域可比有源N支柱更宽或更窄或者通过均匀或非均匀的模式沿着N支柱的长度分布。在又一变形中，对于每个P支柱，N富集的分布可不需要相同。在又一实施方式中，可通过表层（blanket，地毯）的方式在有源区内形成N富集区域（即，相邻的N富集区域合并在一起）。或者，可在有源和终端区上通过表层的方式形成N富集区域。
根据图11A和图12A技术的其他变化，在P支柱的底部或在N支柱的底部，形成P富集的区域（未示出），以破坏电荷平衡，从而产生更低的击穿电压的位置，以便在该局部区域内开始雪崩。在有源和终端区内可实现P富集区域，从而确保在支柱的底部附近发生击穿，并且该击穿远离硅表面。或者，可仅在有源区内实现P富集区域，从而在有源区内破坏电荷平衡，以确保在有源区内的击穿。P富集区域可比P支柱更宽或更窄或者通过均匀或非均匀的模式沿着P支柱的长度分布。在另一变形中，可在有源区内，在每隔一个P支柱的底部，形成P富集区域。在又一变形中，对于每个P支柱，P富集的分布可能不需要相同。
使用在图1A-1C中所示的三个布局配置中的任一个，可实现在图11A、图12A中所示出的技术及其上述各种实施方式。
在使用深沟槽形成P支柱的超结方法中，难以防止在通常用于填充深沟槽的epi材料内形成空隙。由于它们可能引起可靠性和泄漏问题，所以这些空隙不可取。图13A-13B为剖面图，其示出了在形成没有空隙的超结器件时使用的三步式沟槽填充工艺。
在图13A中，在一个合适的衬底（未示出）之上形成在图中标记为N epi1302的一个或多个N型外延层。使用已知的技术，在N epi1302内蚀刻沟槽1304。使用传统的技术，形成镶衬沟槽侧壁和底部的P型外延层1306。接下来，使用已知的方法，在沟槽1304内的P-epi层1306之上形成电介质层1308（例如，生长或沉积的氧化物）。最终，沟槽1304的中心剩余部分装有共形材料，例如，使用已知的方法掺杂或未掺杂的非晶硅或多晶硅。由于epi用于仅部分填充沟槽，并且共形材料（例如，多晶硅）用于填充深沟槽的难以填充的中心部分，所以该技术避免形成空隙。实现无空隙填充深沟槽，同时保留通过P衬垫1306为了电荷平衡的目的而仔细设置P电荷的能力。即，使用共形材料1310填充沟槽的中心部分，未形成空隙，而P epi衬垫1306能够精确地控制P电荷。电介质层1308反过来有利地用作盖层，防止P掺杂物从P epi衬垫1306中向外扩散到多晶填充1310中。因此，电荷平衡独立于沟槽宽度。
在图13B中，形成该器件的表面结构，在这种情况下是平面栅极MOSFET。鉴于本公开，在其他MOSFET结构（例如，沟槽栅极变化）或其他类型的超结器件（例如，平面栅极或沟槽栅极IGBT）内显然将包含三步式沟槽填充工艺。在图13B中，使用传统技术，在N epi1302内形成P型体区1312、N+源极区1314以及P+重掺杂体区1316。使用已知的工艺，形成包括栅极电介质1318和栅极电极1320的栅极结构。使用已知的技术，形成源极金属1322、接触源极区1314、重掺杂体区1316以及多晶填充1310。根据传统方法，形成与衬底（未示出）接触的背面漏极金属（未示出）。
如上所述，难以在将深沟槽填充epi时不形成空隙。空隙可能产生可靠性和泄漏问题，因此并不可取。图14示出了在沟槽填充工艺中形成最少空隙的超结功率器件的简化剖面图。在一层或多层N-epi1402中形成沟槽1408（在图14中示出其中的一个）。将相邻的沟槽1408彼此分离的一个或多个N-epi层1402的那些部分形成N支柱。厚P-epi衬垫1404在沟槽1408内生长。P-epi衬垫1404为P支柱设置P电荷。大部分沟槽1408由P-epi衬垫1404填充，并且选择其厚度，从而在epi生长工艺之后，沟槽1408的顶部依然打开。然后，电介质材料1406用于填充沟槽的剩余部分。在一种实施方式中，电介质材料1406包括高质热氧化物。热氧化物填充有助于提高可靠性。而且，可容易地由P-epi衬垫1404控制P电荷。功率器件（未示出）的剩余结构细节及其形成方式可与在图13B中所示的结构细节和形成方式相似。
在图15中示出了旨在消除在深沟槽内形成空隙的另一实施方式。该实施方式与图14实施方式相似，不同之处在于，填充工艺包括在沟槽内形成一个额外的epi层。在图15中，在一层或多层N-epi1502中形成沟槽1508（在图15中示出其中的一个）。将相邻的沟槽1508彼此分离的一个或多个N-epi层1502的那些部分形成N支柱。在沟槽1508内形成镶衬沟槽侧壁与底部的第一P-epi衬垫1510。然后，沟槽1508大部分由另一个更轻掺杂的P-epi层1504填充。选择P-epi层1510和1504的厚度，以便在epi填充工艺之后，沟槽1408的顶部依然打开。然后，电介质材料1506用于填充沟槽的剩余部分。在一种实施方式中，电介质材料1506包括高质热氧化物。功率器件（未示出）的剩余结构细节及其形成方式可与在图13B中所示的结构细节和形成方式相似。
图16A示出了具有交替的导电型支柱的又一超结器件的剖面图。在该实施方式中，P支柱包括两个不同掺杂的P-epi层：外部P-epi层1610A和中心P epi层1610C。通过将沟槽连续地填充掺杂浓度增大的P epi层，可形成这两个epi层。这种P支柱结构的一个优点在于，由于外部P epi层1610A轻度掺杂，并且因此P型掺杂物横向扩散到相邻的P支柱内，对N支柱电阻率的增大具有最小的影响或者没有影响，所以N支柱的宽度保持完整。将N支柱的宽度和电阻率保持完整，提高了Rds-on。
图16A结构进一步包括向后分级的N支柱。可以看出，N支柱从底部到顶部包括N+区域1618、N epi层1606以及N-epi层1608。这种向后分级的N支柱有利地减少了在由P主体和N漂移区形成的P-N结点处的峰值电力，并且降低Rds-on。可如下形成N支柱的N+区域1618。在衬底1602之上形成N-epi层1604之前，使用掩膜，将大剂量的砷注入衬底1602的区域1604内。在随后的热循环中，在大幅注入的区域1604内的砷向上扩散到N-epi层1604内，从而形成N+区域1618。
可如下形成图16A结构的剩余部分。使用传统技术在N-epi层1604之上形成N epi层1606和N epi层1608。使用已知的方法，形成延伸到N-epi层1608和N epi层1606内的深沟槽。深沟槽在到达N-epi层1604时或之前终止。然后，使用传统的epi工艺，将深沟槽装有P epi层1610A和1610C。使用已知的技术，形成超结器件的剩余表面结构，在这种情况下为沟槽栅极MOSFET。在N-epi1608内形成容纳栅极电极1612的栅极沟槽，然后沿着沟槽底部形成厚底部氧化物。沿着沟槽侧壁形成栅极电介质1616，然后在栅极沟槽内形成嵌入的栅极电极1612。源极区1614形成为与栅极沟槽相邻，并且沿着该结构的顶部表面形成与源极区1614和Pepi层1610A和1610C接触的源极金属。沿着背面形成与衬底1602接触的漏极金属（未示出）。
图16B示出了具有交替的导电型支柱的另一超结器件的剖面图。在该实施方式中，P支柱包括两个不同掺杂的epi层：外部P+epi层1611A和中心P-epi层1611C。这种P支柱结构的优点在于，由镶衬沟槽的外部P+epi层1611A设置P支柱电荷。因此，在顶部和底部的P支柱的电荷变化的效应保持一致并且独立于在顶部使沟槽更宽的沟槽角度。从沟槽的顶部到底部保持P支柱电荷相同，减少了由沟槽角度造成的电荷失衡变化，这反过来造成击穿电压变化更少。
图16C示出了具有交替的导电型支柱的又一超结器件的剖面图。在该实施方式中，P支柱包括三个不同掺杂的P-epi层：外部P-epi层1613A、中心P-epi层1613C以及夹在外部epi层1613A和中心epi层1613C之间的中间P epi层1613B。通过使用掺杂浓度不同的P epi层连续地填充沟槽，可形成这三个epi层。这种P支柱结构在图16A和16B之间提供折中。该结构提供图16A结构的优点，即，P型掺杂物到N支柱内的横向扩散大幅减少，从而将对N支柱电阻率的影响最小化或消除该影响。图16C结构也提供了图16B结构的优点，该优点在于，由于P支柱电荷由中间的P+epi层1613B设置，所以在顶部和底部的P支柱的电荷变化的效应保持一致并且独立于沟槽角度。因此，图16C结构具有减少击穿电压变化和减少Rds-on的优点。
图17示出了具有交替的导电型支柱的又一超结器件的剖面图。在该实施方式中，P支柱包括三个不同掺杂的P epi层：外部P-epi层1710A、中心P+epi层1710C以及夹在外部epi层1710A和中心epi层1710C之间的中间P epi层1710B。通过使用掺杂浓度增大的P epi层连续地填充沟槽，可形成这三个epi层。这种P支柱结构的优点在于，由于最外面的P epi层1710A轻度掺杂并且因此最低程度地向外扩散，所以N支柱的宽度保持一致。N支柱的宽度保持一致，提高了Rds-on。
在图18中所示的另一实施方式中，使用与用于在图11中形成N富集区域1105的上述技术相似的技术，在每个P支柱的底部形成P富集区域1822。这种P富集区域有利地补偿了掺杂物从N-epi层1604向上扩散。与在图11中的N富集区域1105相结合的多个上述相同的变形可适用于图18实施方式。而且，在图16A-16C和图17中所示的实施方式中，可沿着P支柱的底部形成富集区域1822。
虽然在图16A中的epi层1610A、在图16B中的epi层1611C、在图16C中的epi层1613A、1613C、在图17中的epi层1710A、以及在图18中的epi层1810A和1810C均被示出为P-epi，但是它们可以是轻度掺杂的N-或本征epi硅。而且，在图16B中的中心层1611C、在图16C中的中心层1613C以及在图18实施方式中的中心层1810C不需要由epi构成，而是可由另一种材料（例如，多晶硅）构成。
图19A-19L为简化剖面图，其示出了用于形成超结沟槽栅极MOSFET的工艺的各种阶段。这些图示出了芯片的一部分，其中，有源区1903过渡成终端区1905。在图19A中，使用传统技术在一个合适的衬底（未示出）之上形成N-epi1902。N-epi1902可包括具有不同掺杂浓度的多个epi层，或者可以是具有分级或均匀的掺杂浓度的单个epi层。然后，使用掩膜层1904（例如，包括光致抗蚀剂），执行硼注入工艺1904，以在N-epi层1902内形成P-Iso区域1906。P-iso区域1908在过渡和终端区内延伸，并且由于上述原因，与图3相结合地包含该P-iso区域，并且通过与图3中的方式相似的方式，形成该P-iso区域。
在图19B中，在一个工艺步骤中执行P-iso驱动和沟槽硬掩膜氧化。然后，在顶部表面之上形成硬掩膜1910（包括氧化物）。使用光致抗蚀剂1910限定沟槽1912。在图19C中，使用已知的技术在N-epi层1902内形成沟槽1912。然后，使用传统的技术（例如，栅极氧化），沿着沟槽侧壁和底部形成栅极电介质1914。在形成栅极电介质1914之前，可选地沿着沟槽底部形成厚底部电介质，以减少栅极到漏极的电容。在图19D中，执行传统的多晶硅沉积和回蚀刻步骤，以在沟槽1914内形成嵌入栅极电极1916。
在图19E中，使用传统的注入和驱动工艺，在N-epi1902内形成P型体区1918。在图19F中，使用传统的注入和驱动工艺，在与有源沟槽相邻的有源区内形成源极区1920。在图19G中，使用已知的技术，形成氧化物-氮化物-氧化物（ONO）的复合层1922。在一种实施方式中，ONO从底部到顶部包括：垫氧化物1922A、氮化物1922B以及厚LTO1922C。在稍后的工艺步骤中，垫氧化物1922A用作氮化物蚀刻停止层。在图19H中，使用在本公开中描述的技术或者使用已知的技术，限定深沟槽1924并且将其蚀刻到N-epi1902内。
在图19I中，已知的技术用于将沟槽1924填充P型硅1926。可以看出，在相邻的P填充的支柱1926之间的N-epi1902的垂直延伸部分1902A形成N支柱。因此，N支柱1902A和P支柱1926形成超结结构，即，相反导电型的交替的支柱。在图19J中，去除在ONO复合层1922内的顶部氧化层，限定边缘LTO1922A，并且使用传统的工艺在该器件的表面之上形成BPSG1930，然后进行退火。在图19K中，使用掩膜层1932（例如，包括光致抗蚀剂）限定并蚀刻BPSG1930，以在BPSG1930内形成接触开口。BPSG1930的剩余部分覆盖栅电极并且在源极区1920之上延伸。执行传统的重掺杂体注入，以通过接触开口形成P+重掺杂体区1934。或者，可在体区1918内蚀刻浅凹，并且然后，沿着浅凹的底部，可注入P型掺杂物，以在体区1918内形成P+重掺杂体区。浅凹也露出可通过稍后形成的源极金属进行接触的源极区的侧壁。在图19L中，执行传统的BPSG回流，以围绕电介质的角落，随后形成各种金属层（例如，源极金属层1936和栅极金属层19368）。使用已知的技术，形成在芯片的背面上与衬底接触的背面金属（例如，未示出的漏极金属）。
在终端区1905内，电连接至源极金属1936的P-Iso区域1908将多个P支柱连接在一起，从而将这些P支柱沿着其顶部偏置到电源电位。位于P-Iso区域1908右边的所有终端P支柱浮置，并且在图19L中标记为“浮置P支柱1940”。
可以看出，与在该工艺中较早地形成P支柱的传统带沟槽的支柱工艺相比，在该工艺中相对较晚地形成P支柱1926。由于在已经完成大部分热预算之后，在该工艺中较晚地形成P支柱，所以有利地将P支柱掺杂物的向外扩散减小到最小程度。这就能够使用P支柱的更紧密的间距，并且产生更低的Rds-on，而不损害击穿电压。
由图19A-19L示出的工艺实施方式指向沟槽栅极MOSFET，然而，可修改该工艺，以实现具有相同优点的平面栅极MOSFET，如下所述。将参照图20描述该工艺，该图为使用下面描述的工艺形成的平面栅极MOSFET的剖面图。使用已知的技术在一个合适的衬底2024之上形成一个或多个N型外延层2027A、2027B。在形成epi层2027B之前，可选地可在epi层2027A内形成P型富集区域2021。结合其他实施方式进行描述的是，P型富集区域2021在P支柱的底部有利地产生更多的电荷失衡，从而在P支柱的底部并且远离主体漂移结引起开始雪崩击穿。
使用已知的技术，在N-epi2027B之上限定和形成栅极电介质和上覆平面栅极电极2014。然后，通过用作阻挡层的平面栅电极2014，注入P型掺杂物，随后是驱动步骤，从而在N-epi2027B内形成P型体区2038。在驱动步骤之后，P型体区在栅电极之下横向延伸。然后，使用已知的技术，在与栅电极2014的每个边缘相邻的体区2038内限定和形成源极区2018。使用已知的技术，形成在栅电极之上延伸并且在主体和源极区之上的相邻栅电极之间逐步减小的共形层，例如，氮化层（未示出）。然后，在氮化层之上形成一层厚的LTO（未示出）。然后，限定和蚀刻LTO，以在要形成深沟槽2003的相邻栅电极之间露出硅表面。LTO会覆盖源极区2018。然后，执行传统的硅蚀刻，以形成深沟槽2003。
接下来，使用传统技术，将沟槽装有P型硅。将共形（例如，氮化物）层用作蚀刻停止层来去除LTO。然后，可去除共形层，或者共形层可保持完整，并且用作自对准隔片，以分隔高能量P+注入和多晶栅极边缘。使用传统技术来形成覆盖栅电极2014的介质盖2051（例如，包括BPSG）。介质盖2051在相邻的栅电极之间形成接触开口。通过接触开口执行重掺杂体注入，以在相邻的源极区2018之间的体区2038内形成P+重掺杂体区。剩余的工艺步骤将与在图18L中所示的相似，且因此不进行描述。可以看出，在该平面栅极工艺中，与在图18A-18L的沟槽栅极工艺中一样，在使用大部分热预算之后的工艺中，较晚地形成P支柱，从而将P支柱掺杂物的向外扩散减少到最低程度。
在通过蚀刻沟槽并将其装有硅（并非使用多epi工艺）形成支柱的工艺技术中，改变台面宽度并不可取，因为它会产生非均匀的沟槽蚀刻和填充。因此，中心到中心支柱间距需要尽可能程度地保持恒定。然而，通过恒定的支柱间距，需要进行其他的规定，以获得所需的表面电场分布。图21和图22为剖面图，示出了使用表面N区域和/或表面P区域获得所需的表面电分布的示例性实施方式。
图21示出了沿着一部分芯片的剖面图，其中，有源区过渡到终端区。在图21中的剖面图与在图19L中所示的剖面图相似，不同之处在于，沿着位于终端区2105内的浮置P支柱2140之间的那些N支柱2102A的顶部形成N表面区域2142。N表面区域2142有利地用于扩展表面电场，从而在终端区内提高击穿电压。在图21剖面图中的所有其他结构特征与在图19L中的结构特征相似，且因此将不进行描述。
用于形成N表面区域2142的工艺步骤可如下并入由图19A-19L示出的工艺顺序内。在图19A中，在沿着顶部表面形成任何区域之前，通过在N-epi1902之上生长轻度掺杂的N外延层，可形成N表面区域2142。N外延层2142将比N-epi1902具有更低的掺杂浓度。或者，通过在N-epi1902内执行表层补偿P注入，可形成N表面区域2142，从而将顶层的N-epi1902转换成更轻度掺杂的N层。然后，将执行在图19A-19L中示出的工艺顺序，以形成MOSFET。
在图21中，在终端区2105内的浮置P支柱2140的顶部区域与其相邻的N表面区域2142共同使沿着支柱顶部的已有的富P状态甚至更加富P，从而潜在地降低在终端区2105内的击穿电压。可补偿浮置P支柱2140的表面区域，以沿着支柱顶部提高电荷平衡。在一种实施方式中，在形成由与图19I对应的工艺步骤所示出的P支柱之后，并且在与图19J对应的工艺步骤之前（即，在露出所有P支柱的顶部表面时），执行表层补偿N注入，以在有源和终端区内补偿所有P支柱的顶部区域。因此，进入所有P支柱的顶部区域内的表层补偿N注入确保终端区比有源区具有更高的击穿电压。
虽然图21示出了在沟槽栅极MOSFET内的N表面区域的实现方式，但是N表面区域也可并入平面栅极变化内。然而，在平面栅极实施方式中，可需要仅在有源区内执行的JFET注入，以在另外由轻度掺杂的N表面区域构成的JFET区域内提高掺杂浓度。JFET注入提高了晶体管的Rds-on，这另外将不利地受到N表面区域的影响。在结合在图20中所示的平面栅极实施方式的上述工艺中，在形成N表面区域之后并且在形成栅极结构之前，可包含JFET注入。
在图22的实施方式中，在终端区2205内沿着P支柱的顶部表面形成表面P富集区域2244。有源P体区2218可以比P富集区域2244更深地延伸，并且可具有比P富集区域2205更高的掺杂浓度。P富集区域2244的掺杂和深度以及N表面区域2242的掺杂和深度可被设计为获得电荷平衡状态，从而在终端区上产生具有低峰值电场以及基本上均匀分布的电场的高击穿电压。在一种实施方式中，可取地使P富集区域2244的电荷高于N表面区域的电荷，以将峰值表面电场减少到最低程度。
在任何以上实施方式中，在有源和终端区两者内的P支柱可彼此均等地隔开，从而所有N支柱具有相同的宽度。
导电场板被用于在终端区内更均匀地扩展电场。可取地将场板电连接至底层支柱，以便它们可呈现其相应支柱的电位。图23示出了超结功率器件的剖面图，其中，场板2330通过沿着P支柱2304的顶部形成的表面井区域（也称为“P环”）被电连接至其相应的浮置P支柱2304。通过一个或多个电介质层2332，在场板2330和相应的井区域之间形成接触，从而进行这些电连接。然而，在单元间距减小时，更加难以在场板及其底层支柱之间形成接触。图24A为超结功率器件的角落区域的顶部布局视图，其示出了用于对于小单元间距而使场板与底部支柱接触的技术。图24B为在图24A中的顶部布局图的终端区的角落的展开图。
在图24A中，描绘了有源区2404和终端区2402。支柱配置与在图1C中所示的平行-同心配置相似。即，在有源区2404内的P支柱彼此平行地延伸，而在终端区2402内的P支柱在有源区周围通过同心的方式延伸。如图所示，用于将场板电连接至底层浮置P支柱的接触结构2406有利地直接位于P支柱之上，其中，该P支柱进行90度旋转。图24B将用于更详细示出和描述接触结构2406。
在图24B中，P支柱2412在有源和终端区内彼此均等地隔开。沿着相应的P支柱的顶部形成P环2408，并且该P环在有源区周围通过同心的方式延伸，与形成P环的浮置P支柱相似。在一种实施方式中，P环2408的宽度在远离有源区的方向上逐渐减小。场板2410（例如，包括多晶硅）在相应的P支柱和P环之上延伸但却相对于相应的P支柱和P环偏移，以便每个场板部分在相应的P支柱之上并且部分在相邻的台面区域（或N支柱）之上延伸。场板2410通过与P环2408相似的同心方式包围有源区。虽然在图23、图24A和图24B中示出了P环以相应的P支柱为中心，但是P环可偏移到相对于相应的P支柱的右边或左边。偏移的P支柱可有利地用于沿着表面合并两个相邻的P支柱。
在P支柱进行90度旋转的角落区域内，直接在相应的P支柱2412之上形成触点2406。角落区域提供可形成触点2406的额外空间。导电或半导电材料2414（例如，金属）被用于通过触点2406在每个P支柱2412和相应的多晶硅场板2410之间进行连接。
在一种实施方式中，两个或多个P环2408在物理上进行接触，从而在表面上合并相应的P支柱。这有利地提供更大的表面面积，以用于形成触点。在每个P支柱可能难以形成一个触点的具有更紧密的单元间距的设计中，该技术尤其有用。在另一实施方式中，位于浮置P支柱之间的终端N支柱沿着其顶部包括轻度掺杂的N区域，与在图21和图22中所示的N支柱一样。在又一实施方式中，在P环中形成高度掺杂的P+区域，以确保在场板和相应的P环之间进行更稳健的接触。在器件的有源区内形成P+重掺杂体区的同时，可形成P+区域。
结合图23、图24A和图24B描述的技术可用于边缘终端的设计中，以用于任何超结或非超结功率半导体器件（例如，MOSFET、IGBT、二极管）。
图25A-25D为示出超结高电压合并的PiN肖特基整流器的各种实施方式的剖面图。这些示图示出了芯片的一部分，其中，有源区过渡到终端区。在图25A中，有源区2501包括交替的P-N支柱2530、2532。P支柱2530为沟槽填充的支柱，与在本文中所描述的各种其他实施方式相似。P井2538沿着相应的P支柱2530的正面延伸。P井2538比P支柱2530更宽并且从顶部硅表面延伸到预定的深度。肖特基势垒金属2571与上覆金属层2572（例如，包括铝）一起沿着顶部外延层的顶部表面延伸。肖特基势垒金属2571和金属层2572共同形成肖特基整流器的阳极终端。可以看出，阳极终端与N支柱2532的顶部表面和P井2538的顶部表面两者接触。在阳极终端与N支柱2532进行接触的地方，形成肖特基触点。
在操作期间，交替的P-N支柱结构使高电场远离肖特基表面区域，从而减少反向泄漏。此外，P-N支柱可支持高电压，因此允许使用低电阻率的N支柱（在电流流动的地方），从而减少二极管正向电压的串联电阻元件。此外，P井2538用于在电压更低的表面附近夹断有源N支柱，这有助于进一步减少反向漏电流。因此，获得具有低正向电压和低反向泄漏的高电压肖特基整流器。
在一种实施方式中，有源和过渡P-N支柱可为条状，且终端P-N支柱通过与在图1C中所示的布局配置相似的同心方式包围有源和过渡区。在又一实施方式中，有源、过渡以及终端P-N支柱可同心，与在图1A中所示的布局配置相似。在后一种布局配置中，由于在肖特基整流器内没有栅极结构，所以不存在与MOSFET相关的栅极馈送问题。
图25B示出了图25A实施方式的变形，其中，在P井2538内形成P+接触区域2506。阳极终端通过P+接触区域2506与P井2538形成欧姆接触。由于在正向电压超过内建电位时，PN二极管进行平行导电，所以这就允许二极管在低导通电压下以高电流密度进行操作。
图25C示出了图25B实施方式的变形，其中，不包括P井2538，但包括P+接触区域2506，以便阳极终端通过P+接触区域2538沿着其顶部与P支柱2530进行欧姆接触。该变形对于在势垒处更高的电场造成更高的泄漏而权衡了更低的正向电压。
图25D示出了图25A实施方式的变化，其中，P井2538A与形成P井的P支柱具有大致相同的宽度。与图25A实施方式相比，P井区域的宽度减小，在表面附近的台面宽度（P支柱宽度）增大，从而降低肖特基整流器的正向电压。
可通过简单的方式修改上述MOSFET工艺，以在图25A-25D中形成肖特基整流器。例如，通过从MOSFET工艺中消除源极注入，可获得图25A实施方式。在图25B和图25C中的P+区域与MOSFET的重掺杂体区对应。由于在MOSFET和肖特基整流器的工艺之间的兼容性，MOSFET（例如，图3）和肖特基整流器（例如，图25A）可容易地整合在单个芯片内，从而获得SynchFET。
图26A和图26B为剖面图，其示出了超结高电压肖特基整流器的另外两个实施方式。在图26A中，在形成沟槽填充的P支柱2630之后，在P-N支柱结构之上形成N型外延层2682，然后，在N型外延层2682之上形成包括肖特基势垒金属2671和上覆金属层2672（例如，包括铝）的阳极终端，并且该阳极终端与N型外延层2682直接接触。在该实施方式中，P支柱2630不与阳极终端连接，并从而浮置。通过增大肖特基接触面积，该实施方式有利地降低了肖特基整流器的正向电压，并且在低电压时通过使用浮置支柱耗尽有源N支柱来减少漏电流。
图26B示出了图26A实施方式的变形，其中，不具有N-epi层2682，而是执行N注入从而沿着P-N支柱的顶部表面形成N注入区2684。如图所示，包括肖特基势垒金属2671和上覆金属层2672（例如，包括铝）的阳极终端与N注入区2684直接接触。
在图25A-25D和图26A-26B中，虽然P支柱被示出为沟槽填充的类型，但是支柱可具有由多个泡沫形P区域构成的下部部分以及进行沟槽填充的上部部分，与在图3中所示的P支柱3xx相似。此外，在图25A-25D和图26A-26B中的过渡区2504、2604和终端区2502、2602与在图3中的相应区域相似，并因此将不进行描述。通过图25A-25D和图26A-26B的肖特基结构，实现在使这些区域与图3中的MOSFET的有源区相结合时获得的相同优点。
由于在沟槽的顶部角落附近的局部生长，所以在填充具有高纵横比的沟槽时具有的挑战避免了在沟槽内形成空隙或者防止沿着沟槽的顶部进行过早的epi关闭。由于epi填充工艺对硅晶面方向敏感，所以在沟槽侧壁具有不同的面方向的超结布局配置中，甚至更加难以将沟槽填充epi。例如，外延硅沿着<100>面方向生长的速率与外延硅沿着<110>面方向生长的速率不同。这在图27A和图27B中更清晰地进行了阐述。图27A示出了芯片布局图的顶视图，并且图27B示出了晶片的顶视图，其中，晶片平面与在图27A中的横向延伸的支柱平行地延伸。
图27示出了完全同心的八边形布局配置。即，在有源区2712和终端区2714内的P支柱2710和N支柱2706为同心八边形。使用在本文中所公开的技术，在沟槽内形成P支柱2710。虽然垂直和水平延伸的沟槽的侧壁具有相同的面方向，即<110>，但是成对角线延伸的沟槽具有<100>平面（这假设在图27A中所示的芯片位于晶片上，以便水平延伸的沟槽与晶片平面平行地延伸，如图27A和图27B中所示）。平面方向的这种变化将会造成非均匀地填充沟槽。
根据一种实施方式，通过将晶片旋转22.5度，可消除由平面方向的变化造成的非均匀的epi填充。这在图28中进行了阐述。可以看出，通过旋转晶片并从而在光刻工艺期间旋转在晶片上的芯片，该芯片均可被定向为使得所有沟槽侧壁沿着<(tan22.5)10>面方向排列。在图28中，与图27A相似，在有源区2812和终端区2814内的P支柱2810和N支柱2806为同心八边形，并且使用在本文中所公开的技术在沟槽内形成P支柱2810。或者，使用在本文中所公开的技术在沟槽内可形成N支柱2806。在一种实施方式中，在整个工艺顺序中，将晶片保持在22.5度的旋转位置内。未示出容纳在图28中所示的芯片内的功率器件（例如，MOSFET、IGBT或整流器）的结构细节，但是在本文中所公开的其他实施方式中可发现这种细节。
在条状有源P支柱由终端P支柱包围的图1C布局设计中，同心矩形或方形终端支柱的锐角难以蚀刻和填充，并且可能造成在epi填充内形成空隙。这种空隙可能造成电荷失衡，从而产生局部击穿电压。这些空隙也可在具有高电场应力的终端区内产生成为注入氧化物内的电子源以及正电荷的磁体的区域，从而造成可靠性故障。
图29为具有由同心终端P支柱2904包围的条状有源P支柱2904的超结功率MOSFET的角落的顶部布局图。在该布局设计中，通过形成八边形终端P支柱，消除在图1C中的同心终端P支柱的锐角。通过消除锐角，可填充同心终端沟槽，而不在填充材料内形成空隙。可以看出，八边形终端P支柱的锐角边的长度在远离有源区的方向上逐渐增大。而且，与长度相等的支腿的完全同心的八边形设计相比，图29布局配置提供了更好的封装，并从而更有效地使用硅。
在图29中，在有源P支柱2904的端部和终端区2910内的第一同心P支柱之间形成间隙区域2908。插入两个完全浮置的台面区域（或N支柱）2914，以在间隙2708与角落区域和终端2910之间提供隔离。这些特征减少了由该区域内的电荷失衡造成的对击穿电压的敏感性。在一种实施方式中，由于通过沿着终端沟槽侧壁使平面方向不同而造成非均匀的epi填充，结合图28实施方式描述的沟槽填充工艺被用于进一步消除由这种非均匀的epi填充形成空隙的可能性。即，在填充沟槽之前，将晶片旋转22.5度，以便所有沟槽侧壁沿着<(tan22.5)10>平面方向排列。在一种实施方式中，在整个工艺顺序中，将晶片保持在22.5度的旋转位置（相对于晶片平面）内。未示出容纳在图28中所示的芯片中的功率器件（例如，MOSFET、IGBT或整流器）的结构细节，但在本文中所公开的其他实施方式中可发现这种细节。
图30为完全同心的布局设计的顶视图，其中，通过芯片的中心部分运送补充型金属栅极滑槽3002，以提供到所有同心多晶硅栅极3008的金属连接。在图30中也包括沿着线A-A’的剖面图。金属栅极滑槽3004在芯片的周长周围延伸并且连接至栅极衬垫（未示出）以及连接至补充型金属栅极滑槽3002。P支柱3010、N支柱3006以及平面多晶硅栅极3008均在有源区3012和终端区3014内通过同心的方式延伸。
补充型金属栅极滑槽3002在芯片内部足够远地延伸，以与最内部的同心多晶硅栅极接触。该栅极滑槽设计的缺点在于，它未提供平衡的栅极传输延迟。可以看出，与最外部的同心多晶硅栅极相比，最内部的同心多晶硅栅极在与补充型金属栅极滑槽3002接触之前运行更短的距离。因此，最内部的同心多晶硅栅极显示了比外部同心多晶硅栅极更低的传输延迟。在该器件没有动态故障时，传输延迟的这种失衡难以获得良好的开关速度。
图31A示出了具有栅极滑槽设计的完全同心的设计的顶部布局视图，该设计在整个芯片中提供了更平衡的栅极传输延迟。虽然图31A未示出同心P和N支柱以及同心多晶硅栅极，但在图31A中的芯片的这些区域与在图30中的那些区域相似。外部金属栅极总线3114围绕芯片的外部周长延伸并且与栅极衬垫3116接触。四个补充型金属栅极滑槽3118A、3118B、3118C以及3118D从外部金属栅极总线3114朝着芯片的中心延伸，但在到达芯片中心之前终止。在该设计中，虽然多个外部同心多晶硅栅极直接嵌入这四个补充型金属栅极滑槽内，但多个最内部的同心多晶硅栅极不直接连接至所有补充型金属栅极滑槽。这在图31B中可更清晰地看出，该图为在图31A中的顶视图的内部部分的展开图。
在图31B中，可以看出同心多晶栅极3108以及在有源区内的补充型金属栅极滑槽3118A和3118B的端部部分。同心多晶硅栅极3108包围芯片的中心部分，多晶硅馈送3120延伸穿过该中心部分。多晶硅馈送3120横向延伸，以与在芯片中心左边的补充型金属栅极滑槽3118A进行电接触，并且与在芯片中心右边的补充型金属栅极滑槽3118C（在图31B中未示出）进行电接触。可以看出，补充型金属栅极滑槽均未一直延伸到芯片的中心。相反，仔细选择这四个补充型金属栅极滑槽延伸的长度，以便在同心多晶栅极3108之中获得更平衡的栅极传输延迟。结果，多个最内部的同心多晶硅栅极不直接嵌入所有补充型金属栅极滑槽内。
图31C为在图31A中所示的芯片的右上象限的展开图。图31C将用于阐述为用于该实施方式的补充型金属栅极滑槽选择的特定长度通过同心多晶栅极产生更平衡的传输延迟的方式。示出了两个测量值。标有参考数字3122的内部测量测量了同心栅极多晶的长度的一半，该同心栅极多晶在这两个补充型金属栅极滑槽3118C之间刚好延伸到补充型金属栅极滑槽3118B下端以下（即，未嵌入栅极滑槽3118B内），嵌入补充型金属栅极滑槽3118A内（在图31C中未示出），并且在附近往回循环，以嵌入金属栅极滑槽3118C内。即，所测量的同心栅极多晶嵌入栅极滑槽3118A和3118C内，而非3118B和3118D内。在另一方面，标有参考数字3124的外部测量测量了在两个补充型金属栅极滑槽之间连接的最外部的同心栅极多晶的长度，因为该同心栅极多晶在芯片周围循环。这些测量示出了在补充型栅极滑槽3118C和3118A（即，与其直接连接的最近的两个栅极滑槽）之间延伸的所测量的内部多晶栅极的部分基本上等于在补充型栅极滑槽3118B和3118C（即，与其直接连接的最近的两个栅极滑槽）之间延伸的所测量的外部多晶栅极的部分。此外，与这四个补充型金属栅极滑槽中的任一个不接触的更靠近芯片的中心的那些同心多晶栅极具有足够短的长度，从而通过这些同心多晶栅极的传输延迟将与嵌入两个或所有四个补充型栅极滑槽内的外部同心多晶栅极的差别不大。
可以看出，虽然本技术通过所有同心多晶栅极未获得完全相等的传输延迟，但在存在于图30的栅极滑槽设计中的栅极多晶传输延迟中大幅增大了失衡。如图31A所示，虽然补充型金属栅极滑槽3118A、3118B、3118C、3118D延伸进入芯片的中心，但足够的表面区域依然用于结合至源极金属。在平面栅极变化或沟槽栅极变化中，可实现在图31A-31C中示出的技术。
图32示出了具有条带多晶硅栅极的完全同心的支柱设计的顶部布局视图。金属栅极滑槽3204在芯片的周长周围延伸，并且连接至栅极衬垫（未示出）。P支柱3210和N支柱3206在有源区3212内并且在终端区3214内通过同心的方式延伸。多晶硅栅极3208（其可为平面栅极或沟槽栅极类型）为条形并且沿着其相反的端延伸穿过有源和终端区并接触金属栅极滑槽3204。
该配置有利地不需要在同心栅极多晶设计中需要的补充型栅极滑槽，从而节省面积。虽然丧失了栅极多晶条带3208横穿P支柱3210的某个沟道区，但是由于沟道电阻增大造成的对Rds-on的影响在高电压器件内较小。
在一个总体方面，一种功率器件可包括：半导体区域，包括多个交替设置的第一导电型支柱和第二导电型支柱，其中，多个所述第二导电型支柱中的每个包括：沿着第二导电型支柱的深度在彼此顶部设置的多个第二导电型的注入区域，以及沟槽部分，所述沟槽部分直接在所述多个第二导电型的注入区域之上填充有所述第二导电型的半导体材料。
在一些实施方式中，多个所述第一导电型的外延层的堆叠，位于衬底之上，其中，所述多个第二导电型的注入区域中的每个延伸到多个所述外延层中的两个相邻外延层内。在一些实施方式中，多个所述第二导电型支柱的所述沟槽部分延伸到多个所述外延层的最高外延层内并且在所述最高外延层内终止。
在一些实施方式中，多个所述第二导电型支柱在到达所述衬底之前终止，以及多个所述外延层具有比所述衬底更低的掺杂浓度。在一些实施方式中，所述多个第二导电型的注入区域与填充多个所述第二导电型支柱的所述沟槽部分的所述半导体材料具有相同的掺杂浓度。在一些实施方式中，在多个所述第二导电型支柱中的所述多个第二导电型的注入区域中的至少一个注入区域具有与所述多个第二导电型的注入区域的剩余注入区域不同的掺杂浓度。
在一些实施方式中，在多个所述第二导电型支柱中的所述多个第二导电型的注入区域中的至少一个注入区域具有与所述多个第二导电型的注入区域的剩余注入区域不同的形状。在一些实施方式中，在多个所述第二导电型支柱的每个支柱中的所述多个第二导电型的注入区域中的相邻注入区域彼此直接接触。在一些实施方式中，在多个所述第二导电型支柱的每个支柱中的所述多个第二导电型的注入区域彼此隔开。在一些实施方式中，多个所述第一导电型支柱包括沿着第一导电型支柱的深度在彼此顶部设置的多个第一导电型的注入区域。
在一些实施方式中，在多个所述第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域具有与所述多个第一导电型的注入区域的剩余注入区域不同的形状。
在一些实施方式中，所述功率器件还包括：所述第二导电型的体区，在所述半导体区域内延伸并且形成所述第二导电型支柱的一部分；所述第一导电型的源极区，在所述体区内延伸；以及栅电极，与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠。
在另一总体方面，一种功率器件可包括：有源区和包围所述有源区的终端区；以及多个第一导电型支柱和多个第二导电型支柱，交替地被设置在每个所述有源区和所述终端区内，其中，在所述有源区和所述终端区内的所述多个第二导电型支柱中的每个支柱包括：沿着所述第二导电型支柱的深度在彼此顶部设置的多个所述第二导电型的注入区域；以及沟槽部分，所述沟槽部分直接在多个第二导电型的注入区域之上填充有所述第二导电型的半导体材料。
在一些实施方式中，所述功率器件还包括：多个所述第一导电型的外延层的堆叠，位于衬底之上，其中，在所述有源区和所述终端区中的所述多个第二导电型的注入区域中的每个延伸到多个所述外延层的两个相邻外延层内。在一些实施方式中，在所述有源区和所述终端区中的所述多个第二导电型支柱的所述沟槽部分延伸到多个所述外延层的最高外延层内并且在所述最高外延层内终止。
在一些实施方式中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域不同的形状。在一些实施方式中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域在横向上比在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域更宽。
在一些实施方式中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。在一些实施方式中，在所述有源区和终端区内的所述多个第一导电型支柱包括沿着第一导电型支柱的深度在彼此顶部设置的多个所述第一导电型的注入区域。
在一些实施方式中，在所述有源区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域不同的形状。在一些实施方式中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。
在另一总体方面，一种用于在功率器件内形成交替的导电型支柱的方法可包括：在衬底之上形成多个第一导电型外延层；以及在预定数量的多个所述外延层的每个内形成多个第二导电型的注入区域。所述方法可包括：形成沟槽，所述沟槽延伸到多个所述外延层的最高外延层内；以及采用所述第二导电型的半导体材料填充所述沟槽，在所述预定数量的多个所述外延层内的所述多个第二导电型的注入区域与所述沟槽的相应沟槽垂直对准，使得填充所述沟槽的所述半导体材料与在所述预定数量的多个所述外延层内的所述多个第二导电型的注入区域一起形成多个第二导电型支柱，并且将所述多个第二导电型支柱彼此分离的多个所述外延层的那些部分形成多个第一导电型支柱。
在一些实施方式中，由于处理热循环，所述多个第二导电型的注入区域中的每个延伸到所述预定数量的多个所述外延层的两个相邻外延层内。在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区，且在所述有源区和所述终端区两者内形成所述多个第一导电型支柱和所述多个第二导电型支柱，并且包含多个注入物的至少一个所述外延层为第二导电型。
在一些实施方式中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域不同的形状。在一些实施方式中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域在横向上比在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域更宽。
在一些实施方式中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。在一些实施方式中，在所述有源区和所述终端区内的所述多个第一导电型支柱包括沿着第一导电型支柱的深度在彼此顶部设置的多个所述第一导电型的注入区域。
在一些实施方式中，在所述有源区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域不同的形状。在一些实施方式中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。
在另一总体方面，一种用于在功率器件内形成交替的导电型支柱的方法可包括：在衬底之上形成第一导电型的第一外延层；以及在所述第一外延层内形成多个深沟槽的下部部分。所述方法还可包括：采用第二导电型的半导体材料填充所述多个深沟槽的所述下部部分；在所述第一外延层之上形成第一导电型的第二外延层；以及直接在所述多个深沟槽的所述下部部分之上在所述第二外延层内形成所述多个深沟槽的上部部分，使得所述多个深沟槽的每个下部部分和相应的上部部分一起形成所述多个深沟槽中的一个。所述方法还可包括：采用第二导电型的半导体材料填充所述多个深沟槽的所述上部部分，其中，填充所述多个深沟槽的所述下部部分和所述上部部分的所述半导体材料形成多个第二导电型支柱，并且将所述多个第二导电型支柱彼此分离的所述第一外延层和所述第二外延层的那些部分形成多个第一导电型支柱。
在一些实施方式中，填充所述多个深沟槽的所述下部部分的所述半导体材料具有与填充所述多个深沟槽的所述上部部分的所述半导体材料不同的掺杂浓度。在一些实施方式中，填充所述多个深沟槽的所述下部部分的所述半导体材料具有与填充所述多个深沟槽的所述上部部分的所述半导体材料不同的掺杂分布。
在一些实施方式中，所述第一外延层和所述第二外延层具有相同的掺杂分布。在一些实施方式中，所述第一外延层和所述第二外延层具有不同的掺杂分布。在一些实施方式中，所述第一外延层和所述第二外延层具有不同的厚度。在一些实施方式中，所述方法可包括：在形成所述第二外延层之前，将所述第一外延层的表面以及填充所述多个深沟槽的所述下部部分的所述半导体材料的表面平面化。
在一些实施方式中，所述方法可包括：在形成所述第二外延层之后，将所述第二外延层的表面以及填充所述多个深沟槽的所述上部部分的所述半导体材料的表面平面化。在一些实施方式中，在到达所述衬底之前，所述多个深沟槽的所述下部部分在所述第一外延层内终止。在一些实施方式中，所述方法可包括：在所述第二外延层内形成第二导电型的体区，所述体区形成所述多个第二导电型支柱的一部分；在所述体区内形成所述第一导电型的源极区；以及形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠。
在另一总体方面，一种用于形成功率场效应晶体管的方法可包括：在衬底之上形成N型外延层；在所述N型外延层之上形成一个或多个P型外延层；以及形成延伸穿过所述一个或多个P型外延层的多个沟槽。所述方法还可包括：采用N型半导体材料填充所述多个沟槽；在所述一个或多个P型外延层内形成P型体区；以及在所述P型体区内形成N型源极区。所述方法还可包括：形成与所述P型体区和所述N型半导体材料相邻但隔离的栅电极，所述栅电极与所述N型源极区重叠，其中，填充有N型半导体材料的所述多个沟槽形成N支柱，并且分离所述N支柱的所述一个或多个P型外延层的那些部分形成P支柱。
在一些实施方式中，所述方法还可包括：在填充所述多个沟槽之前，沿着所述多个沟槽的底部注入N型掺杂物。在一些实施方式中，所述方法可包括：在形成所述P型外延层之前，注入N型掺杂物，以在所述N型外延层的上部部分内形成N富集区域，其中，所述多个沟槽直接在N富集区域的相应区域之上被形成在所述P型外延层内，使得在一个或多个温度循环期间，所述N型富集区域向上扩散到填充所述多个沟槽的所述N型半导体材料内并且向下扩散到所述N型外延层内。
在一些实施方式中，所述N富集区域沿着所述N支柱和所述P支柱的底部产生富N失衡状态。在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区，以及每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，在所述有源区和所述终端区两者内沿着所述N支柱的底部形成所述N富集区域。
在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区，以及每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，仅在所述有源区内沿着所述N支柱的底部形成所述N富集区域。在一些实施方式中，所述多个沟槽具有锥形侧壁，使得所述多个沟槽沿着所述多个沟槽的顶部比沿着其底部更宽。在一些实施方式中，所述栅电极直接在所述多个沟槽之上横向延伸。
在另一总体方面，一种功率场效应晶体管（FET）可包括：N型外延层，位于衬底之上；一个或多个P型外延层，位于所述N型外延层之上；以及多个沟槽，延伸穿过所述一个或多个P型外延层，其中，采用N型半导体材料填充所述多个沟槽。所述功率FET可包括：P型体区，位于所述一个或多个P型外延层内；N型源极区，位于所述P型体区内；以及栅电极，与所述P型体区和所述N型半导体材料相邻但隔离，所述栅电极与所述N型源极区重叠，其中，填充有N型半导体材料的所述多个沟槽形成N支柱，并且分离所述N支柱的所述一个或多个P型外延层的那些部分形成P支柱。
在一些实施方式中，所述功率FET可包括：在所述N支柱的底部的N富集区域，所述N富集区域延伸进入填充所述多个沟槽的所述N型半导体材料内以及延伸进入所述N型外延层内。在一些实施方式中，所述N富集区域沿着所述N支柱和所述P支柱的底部产生富N失衡状态。在一些实施方式中，所述功率FET包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，在所述有源区和所述终端区两者内沿着所述N支柱的底部形成所述N富集区域。
在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，仅在所述有源区内沿着所述N支柱的底部形成所述N富集区域。在一些实施方式中，所述多个沟槽具有锥形侧壁，使得所述多个沟槽沿着所述多个沟槽的顶部比沿着其底部更宽。在一些实施方式中，所述栅电极直接在所述多个沟槽之上横向延伸。
在另一总体方面，一种用于形成功率场效应晶体管的方法可包括：在衬底之上形成一个或多个第一导电型外延层；形成延伸穿过一个或多个所述外延层的多个下部沟槽；以及采用第二导电型半导体材料填充所述多个下部沟槽。所述方法还可包括：在所述一个或多个第一导电型外延层之上形成一个或多个第二导电型外延层；形成延伸穿过所述一个或多个第二导电型外延层的多个上部沟槽；以及采用所述第二导电型的半导体材料填充所述多个上部沟槽，其中，所述多个下部沟槽与所述多个上部沟槽沿着横向维度彼此偏移。
在一些实施方式中，在所述多个上部沟槽内的所述第二导电型半导体材料与所述一个或多个第二导电型外延层的底层部分一起形成第二导电型支柱，并且在所述多个下部沟槽内的第一导电型半导体材料与所述一个或多个第一导电型外延层的上覆部分一起形成第一导电型支柱，使得所述第一导电型支柱和所述第二导电型支柱形成交替的导电型支柱。在一些实施方式中，所述方法可包括：在形成所述一个或多个第一导电型外延层之前，在所述衬底之上形成所述第二导电型的第一外延层。
在一些实施方式中，所述方法可包括：沿着所述多个下部沟槽的底部形成第二导电型富集区域，其中，所述第二导电型富集区域延伸进入所述第二导电型半导体材料内并且进一步延伸进入所述第二导电型的所述第一外延层内。
在一些实施方式中，形成所述富集区域的步骤可包括：在形成所述一个或多个第一导电型外延层之前，注入第二导电型掺杂物，以在所述第二导电型的所述第一外延层的上部部分内形成所述第二导电型富集区域，其中，所述多个下部沟槽直接在所述第二导电型富集区域的相应区域之上被形成在所述一个或多个第一导电型外延层内，使得在一个或多个温度循环期间，所述第二导电型富集区域向上扩散到所述第二导电型半导体材料内并且向下扩散到所述第二导电型的所述第一外延层内。
在一些实施方式中，所述第二导电型富集区域沿着所述交替的导电型支柱的底部产生电荷失衡状态。在一些实施方式中，形成所述富集区域的步骤可包括：在填充所述多个下部沟槽之前，沿着所述多个下部沟槽的底部将第二导电型掺杂物注入所述第二导电型的所述第一外延层内。
在一些实施方式中，所述场效应晶体管包括有源区和包围所述有源区的终端区。每个所述有源区和所述终端区包括交替的第一导电型支柱和第二导电型支柱，其中，在所述有源区和所述终端区两者内沿着所述第二导电型支柱的底部形成所述富集区域。在一些实施方式中，所述场效应晶体管包括有源区和包围所述有源区的终端区。每个所述有源区和所述终端区包括多个交替的第一导电型支柱和第二导电型支柱，其中，仅在所述有源区内沿着所述第二导电型支柱的底部形成所述富集区域。
在一些实施方式中，所述多个下部沟槽和所述多个上部沟槽具有锥形侧壁，使得所述多个下部沟槽和所述多个上部沟槽中的每一个沿着其顶部比沿着其底部更宽。在一些实施方式中，所述方法还可包括：在所述一个或多个第一导电型外延层内形成所述第一导电型的体区；在所述体区内形成所述第二导电型的源极区；以及形成与所述体区相邻但隔离的栅电极，所述栅电极与所述源极区重叠。
在另一总体方面，一种功率场效应晶体管（FET）可包括：半导体区域，包括多个交替设置的第一导电型支柱和第二导电型支柱，其中，所述第一导电型支柱中的每个具有比其上部部分和下部部分更宽的中间部分，并且所述第二导电型支柱中的每个具有比其上部部分和下部部分更窄的中间部分。在一些实施方式中，所述第一导电型支柱中的每个包括被沟槽填充的下部部分，并且所述第二导电型支柱中的每个包括被沟槽填充的上部部分。
在一些实施方式中，所述功率FET可包括：N型外延层，位于衬底之上；一个或多个P型外延层，位于所述N型外延层之上；以及延伸穿过所述一个或多个P型外延层的多个沟槽，其中，采用N型半导体材料填充所述多个沟槽。功率FET可包括：一个或多个N型外延层，位于所述一个或多个P型外延层之上；以及延伸穿过所述一个或多个N型外延层的多个沟槽，其中，所述多个沟槽填充有P型半导体材料。所述P型半导体材料与所述一个或多个P型外延层的一部分一起形成所述第二导电型支柱，并且所述N型半导体材料与所述一个或多个N型外延层的一部分一起形成所述第一导电型支柱。
在一些实施方式中，所述功率FET可包括：P型体区，延伸进入所述P型半导体材料内；N型源极区，位于所述P型体区内；以及栅电极，与所述P型体区相邻但隔离，其中，所述栅电极与所述N型源极区重叠。
在一些实施方式中，进一步包括位于所述第一导电型支柱的底部的所述第一导电型的富集区域。在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的第一导电型支柱和第二导电型支柱，其中，在所述有源区和所述终端区两者内沿着所述第一导电型支柱的底部形成所述富集区域。在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区。每个所述有源区和所述终端区包括多个交替的第一导电型支柱和第二导电型支柱，其中，仅在所述有源区内沿着所述第一导电型支柱的底部形成所述富集区域。
在另一总体方面，一种用于在功率器件内形成超结结构的方法可包括：在衬底之上形成一个或多个第一导电型外延层；形成在一个或多个所述外延层内延伸的多个沟槽；以及用第二导电型外延层镶衬所述沟槽的侧壁与底部。所述方法包括：在所述第二导电型外延层之上的多个沟槽内形成电介质层；以及使用共形材料填充所述多个沟槽。
在一些实施方式中，所述电介质层与所述第二导电型外延层直接接触。在一些实施方式中，所述共形材料与所述电介质层直接接触。在一些实施方式中，所述共形材料包括多晶硅。在一些实施方式中，所述共形材料包括非晶硅。在一些实施方式中，所述电介质层包括氧化物。在一些实施方式中，所述方法可包括：在所述一个或多个外延层内形成第二导电型的体区；以及在所述体区内形成第一导电型的源极区。所述方法还可包括：形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠；以及形成与所述源极区直接接触的源极金属。在一些实施方式中，所述源极金属与所述共形材料直接接触。
在另一总体方面，一种用于在功率器件内形成超结结构的方法可包括：在衬底之上形成一个或多个第一导电型外延层；形成在所述一个或多个外延层内延伸的多个沟槽；以及采用第二导电型外延层填充每个沟槽，使得仅沿着所述沟槽的顶部的每个沟槽的中心部分保持未填充。所述方法还可包括：采用电介质材料沿着所述沟槽的顶部填充每个沟槽的中心部分。
在一些实施方式中，所述电介质材料包括热氧化物。在一些实施方式中，所述方法还可包括：在一个或多个所述外延层内形成第二导电型的体区；以及在所述体区内形成第一导电型的源极区。所述方法还可包括：形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠；以及形成与所述源极区直接接触的源极金属。
在另一总体方面，一种用于在功率器件内形成超结结构的方法可包括：在衬底之上形成一个或多个第一导电型外延层；以及形成在一个或多个所述外延层内延伸的多个沟槽。所述方法可包括：用第二导电型的第一外延层镶衬所述多个沟槽的侧壁与底部；采用所述第二导电型的第二外延层填充每个沟槽，使得仅沿着所述沟槽的顶部的每个沟槽的中心部分保持未填充；以及采用电介质材料沿着所述沟槽的顶部填充每个沟槽的中心部分。
在一些实施方式中，所述电介质材料包括热氧化物。在一些实施方式中，所述第二外延层具有比所述第一外延层更低的掺杂浓度。在一些实施方式中，所述方法可包括：在一个或多个所述外延层内形成第二导电型的体区；以及在所述体区内形成第一导电型的源极区。所述方法还可包括：形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及形成与所述源极区直接接触的源极金属。
在另一总体方面，一种功率器件可包括：多个沟槽，在一个或多个第一导电型外延层内延伸，所述多个沟槽可填充有第二导电型的第一外延层、第二导电型的第二外延层以及绝缘材料层，其中，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二外延层可在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述绝缘材料层可在所述第二外延层之上延伸并且与所述第二外延层直接接触，在每个沟槽内的所述第一外延层、所述第二外延层以及第三层绝缘材料可形成第二导电型支柱，并且所述一个或多个外延层的那些部分可分离所述第二导电型支柱，形成第一导电型支柱，使得所述第一导电型支柱和所述第二导电型支柱形成交替的导电型支柱。
在一些实施方式中，所述电介质材料层包括热氧化物。在一些实施方式中，所述第二外延层具有比所述第一外延层更低的掺杂浓度。在一些实施方式中，形成的功率器件可包括：在所述一个或多个外延层内形成第二导电型的体区；在所述体区内形成第一导电型的源极区。形成的功率器件还可包括：形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠；以及形成与所述源极区直接接触的源极金属。
在另一总体方面，一种功率器件可包括：在衬底之上延伸的至少第一N型外延层和第二N型外延层；以及多个沟槽，在所述第二N型外延层内延伸，所述多个沟槽可填充有第一外延层、第二P型外延层以及第三导电材料层，所述第一外延层可镶衬所述沟槽的侧壁与底部，所述第二P型外延层可在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述第三导电材料层可在所述第二P型外延层之上延伸并且与所述第二P型外延层直接接触，在每个沟槽内的所述第一外延层、所述第二P型外延层以及第三导电型层形成P支柱，并且所述至少第一N型外延层和第二N型外延层的那些部分可将所述P支柱分离，形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
在一些实施方式中，所述第二P型外延层具有比所述第一外延层更高的掺杂浓度，并且所述第三导电材料层具有比所述第二P型外延层更高的掺杂浓度。在一些实施方式中，所述第一外延层为N型，并且具有比所述第二P型外延层更低的掺杂浓度。在一些实施方式中，所述第一外延层包括本征硅。在一些实施方式中，所述第三导电材料层为N型，并且具有比所述第二P型外延层更低的掺杂。在一些实施方式中，所述第三导电材料层包括本征外延层。在一些实施方式中，所述第三导电材料层包括多晶硅。在一些实施方式中，所述功率器件可包括在每个P支柱底部的P富集区域。
在一些实施方式中，每个N支柱具有上部N区域、中间N区域以及下部N区域，所述上部N区域具有比所述中间N区域更低的掺杂浓度，并且所述中间N区域具有比所述下部N区域更低的掺杂浓度。在一些实施方式中，所述功率器件可包括：P型体区，位于所述第二N型外延层内；以及第一导电型的源极区，位于所述体区内。所述功率器件可包括：栅电极，与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及源极金属，与所述源极区直接接触。在一些实施方式中，所述源极金属与所述第三导电材料层直接接触。
在另一总体方面，一种用于在功率器件内形成交替的导电型支柱的方法可包括：在衬底之上形成至少第一N型外延层和第二N型外延层；以及形成在第二外延层内延伸的多个沟槽。所述方法还可包括：采用第一外延层、第二P型外延层以及第三导电材料层填充所述多个沟槽，所述第一外延层可镶衬所述沟槽的侧壁与底部，且所述第二P型外延层可在所述第一外延层之上延伸并且与所述第一外延层直接接触。所述第三导电材料层可在所述第二P型外延层之上延伸并且与所述第二P型外延层直接接触，在每个沟槽内的所述第一外延层、所述第二P型外延层以及所述第三导电材料层可形成P支柱，将所述P支柱分离的所述至少第一N型外延层和第二N型外延层的那些部分可形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
在一些实施方式中，所述第二P型外延层具有比所述第一外延层更高的掺杂浓度，并且所述第三导电材料层具有比所述第二P型外延层更高的掺杂浓度。在一些实施方式中，所述第二P型外延层具有比所述第一外延层和所述第三导电材料层更高的掺杂浓度。在一些实施方式中，所述第一外延层为N型，并且具有比所述第二P型外延层更低的掺杂浓度。在一些实施方式中，所述第一外延层包括本征硅。在一些实施方式中，所述第三导电材料层为N型掺杂的外延层，并具有比所述第二P型外延层更低的掺杂浓度。
在一些实施方式中，所述方法可包括：在填充所述多个沟槽之前，沿着所述多个沟槽的底部注入P型掺杂物。在一些实施方式中，所述方法可包括：在形成所述第二N型外延层之前，注入P型掺杂物，以在所述第一N型外延层的上部部分内形成P富集区域，其中，所述多个沟槽直接在所述P富集区域的相应区域之上被形成在所述第二N型外延层内，使得在一个或多个温度循环期间，所述P型富集区域向上扩散到相应P支柱内。在一些实施方式中，每个N支柱具有上部N区域、中间N区域以及下部N区域，所述上部N区域可具有比所述中间N区域更低的掺杂浓度，并且所述中间N区域可具有比所述下部N区域更低的掺杂浓度。
在一些实施方式中，所述方法还可包括：在所述第二N型外延层内形成P型体区；以及在所述P型体区内形成N型源极区。所述方法还可包括：形成栅电极，所述栅电极与所述P型体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠；以及形成与所述源极区直接接触的源极金属。在一些实施方式中，所述源极金属与所述第三导电材料层直接接触。
在又一总体方面，一种功率器件可包括：一个或多个N型外延层，在衬底之上延伸；以及多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽可填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，其中，所述一个或多个N型外延层的那些部分分离所述P支柱，形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱。所述功率器件还可包括：有源区和包围所述有源区的终端区，其中，所述交替的P-N支柱被设置在所述有源区和所述终端区两者内，所述终端区可包括预定数量的浮置P支柱，并且位于所述预定数量的浮置P支柱的两个相邻支柱之间的每个N支柱包括沿着其上表面的N型表面区域，所述N型表面区域可具有比其中形成所述N型表面区域的所述N支柱的剩余部分更低的掺杂浓度。
在一些实施方式中，所述功率器件可包括：P型体区，位于所述一个或多个N型外延层内；栅电极，与所述P型体区相邻但隔离；以及N型源极区，位于所述P型体区内。所述功率器件还可包括：源极金属，与所述源极区电接触；以及P隔离区域，沿着所述一个或多个N型外延层的表面延伸，其中，在所述终端区内的两个或多个所述P支柱通过所述P隔离区域与所述源极金属电连接。
在一些实施方式中，所述功率器件可包括：浅沟槽，延伸进入所述一个或多个N型外延层内；以及栅极电介质层，镶衬所述浅沟槽的侧壁，其中，所述栅电极被设置在每个浅沟槽内。在一些实施方式中，所述栅电极具有平面栅电极的形式，并在所述一个或多个N型外延层之上延伸但通过栅极电介质层与所述一个或多个N型外延层隔离，所述平面栅电极可彼此横向隔离，并且多个深沟槽可被设置在所述平面栅电极之间。在一些实施方式中，在所述终端区内的两个或多个所述P支柱中的每个包括沿着所述P支柱的上表面的P型富集区域，且所述P型富集区域可具有比其中形成所述P型富集区域的所述P支柱的剩余部分更高的掺杂浓度。
在一些实施方式中，所述功率器件可包括：P型体区，位于所述一个或多个N型外延层内；栅电极，与所述P型体区相邻但隔离；以及N型源极区，位于所述P型体区内。所述功率器件还可包括：源极金属，与所述源极区电接触；以及P隔离区域，沿着所述一个或多个N型外延层的表面延伸，其中，在所述终端区内的两个或多个所述P支柱通过所述P隔离区域与所述源极金属电连接。
在又一总体方面，一种功率器件可包括：一个或多个N型外延层，在衬底之上延伸；以及多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽可填充有P型硅材料，在所述多个沟槽内的所述P型硅材料可形成P支柱，其中，所述一个或多个N型外延层的那些部分分离所述P支柱，形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱。所述功率器件可包括：有源区和包围所述有源区的终端区，其中，所述交替的P-N支柱被设置在所述有源区和所述终端区两者内，在所述终端区内的所述交替的P-N支柱以同心的方式包围所述有源区并且包括预定数量的浮置P支柱，其中，每个浮置P支柱包括沿着其顶部的P型环。所述功率器件可包括：多个场板，在所述终端区内被设置在所述一个或多个N型外延层之上但与所述一个或多个N型外延层隔离，其中，所述多个场板以同心的方式包围所述有源区。所述功率器件还可包括：多个触点，被配置为使得所述多个触点中的每个在所述多个场板的一个与一个或多个所述P型环之间进行接触，所述多个触点直接被设置在所述预定数量的浮置P支柱的相应一个支柱之上。
在一些实施方式中，所述预定数量的浮置P支柱在所述预定数量的浮置P支柱进行急转弯的位置被接触。在一些实施方式中，所述P型环的宽度在远离所述有源区的方向上逐渐减小。在一些实施方式中，所述多个场板中的每个直接在所述预定数量的浮置P支柱的相应一个支柱之上以及直接在相邻的N支柱之上延伸。在一些实施方式中，通过在所述多个触点与所述一个或多个N型外延层之间延伸的一个或多个绝缘层，形成所述多个触点。
在一些实施方式中，在所述有源区和所述终端区内的所述P支柱均等地被隔开。在一些实施方式中，所述P型环以所述预定数量的浮置P支柱的相应一个支柱为中心。在一些实施方式中，每个P型环包括高度掺杂的P+区域，以用于在所述多个场板与相应的P型环之间形成稳健的接触。
在又一总体方面，一种功率器件可包括：有源区，由终端区包围；以及多个沟槽，延伸进入一个或多个第一导电型外延层内，所述多个沟槽可填充有第二导电型硅材料，其中，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的同心八边形支柱，所述同心八边形支柱延伸穿过所述有源区和所述终端区。所述多个同心八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度，并且沿着所述多个同心八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
在一些实施方式中，所述多个交替导电型的八边形支柱的角落边缘长度上在远离多个所述同心八边形支柱的中心的方向上逐渐增大。在一些实施方式中，所述功率器件可包括：第二导电型的体区，在所述一个或多个外延层内延伸；第一导电型的源极区，在所述体区内延伸；以及栅电极，与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠。
在又一总体方面，一种用于形成具有由终端区包围的有源区的功率器件的方法可包括：在一个或多个第一导电型外延层内形成多个沟槽；以及采用第二导电型硅材料填充所述多个沟槽，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的同心八边形支柱，所述同心八边形支柱延伸穿过所述有源区和所述终端区。所述多个同心八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度，并且沿着所述多个同心八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
在一些实施方式中，所述方法可包括：在填充所述沟槽之前，将容纳所述功率器件的晶片旋转22.5度。在一些实施方式中，所述多个交替导电型的八边形支柱的角落边缘长度上在远离多个所述同心八边形支柱的中心的方向上逐渐增大。
在一些实施方式中，所述方法还可包括：在所述一个或多个外延层内形成第二导电型的体区；形成在所述体区内延伸的第一导电型的源极区；以及形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠。
在又一总体方面，一种功率器件可包括：有源区，由终端区包围；多个交替导电型的条形支柱，延伸穿过所述有源区；以及多个交替导电型的八边形支柱，以同心的方式延伸穿过包围所述有源区的所述终端区。
在一些实施方式中，所述多个交替导电型的八边形支柱的角落边缘长度上在远离所述有源区的方向上逐渐增大。在一些实施方式中，所述多个条形支柱包括P支柱，并且所述多个八边形支柱包括P支柱，其中，多个条形P支柱的端部通过浮置的间隙区域与多个八边形P支柱隔开。
在一些实施方式中，所述多个八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度。在一些实施方式中，还包括多个沟槽，延伸进入一个或多个第一导电型外延层内，其中，所述多个沟槽可填充有第二导电型硅材料，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的八边形支柱，沿着所述多个八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
在一些实施方式中，所述功率器件可包括：第二导电型的体区，在所述一个或多个外延层内延伸；第一导电型的源极区，在所述体区内延伸；以及栅电极，与所述体区相邻但隔离地延伸，其中，所述栅电极与相应的源极区重叠。
在另一总体方面，一种功率器件可包括：有源区，由终端区包围；多个交替导电型支柱，以同心的方式被设置在所述有源区和所述终端区内；以及多个多晶硅栅极，以同心的方式被设置在所述有源区内。所述功率器件可包括：外部金属栅极滑槽，以同心的方式沿着所述终端区的外周长延伸，其中，所述外部金属栅极滑槽被连接至栅极衬垫。所述功率器件还可包括：多个补充型金属栅极滑槽，直接连接至所述外部金属栅极滑槽，并且从所述外部金属栅极滑槽朝着所述有源区的中心延伸，但在到达所述有源区的中心之前终止。第一组的所述多个多晶硅栅极直接连接至所有所述多个补充型金属栅极滑槽，并且第二组的所述多个多晶硅栅极与所述多个补充型金属栅极滑槽中的仅两个直接接触。
在一些实施方式中，第三组的所述多个多晶硅栅极不与所述多个补充型金属栅极滑槽中的任何一个直接接触。在一些实施方式中，还包括多晶硅馈线，延伸穿过所述有源区的中心部分并且在两端上直接连接至所述多个补充型金属栅极滑槽中的两个。在一些实施方式中，在所述多个补充型金属栅极滑槽中的两个之间延伸并且直接接触所述多个补充型金属栅极滑槽中的所述两个的所述多个多晶硅栅极的内部多晶硅栅极的一部分的长度基本上等于在所述多个补充型金属栅极滑槽中的两个之间延伸并且直接接触所述多个补充型金属栅极滑槽中的所述两个的所述多个多晶硅栅极的外部多晶硅栅极的一部分的长度。
在一些实施方式中，所述多个多晶硅栅极为平面栅极类型。在一些实施方式中，所述多个多晶硅栅极为沟槽栅极类型。
在另一总体方面，一种功率器件可包括：有源区和包围所述有源区的终端区；多个交替导电型支柱，以同心的方式被设置在所述有源区和所述终端区两者内；以及多个多晶硅栅极条带，延伸穿过所述有源区和所述终端区。所述功率器件可包括：栅极滑槽金属，沿着所述终端区的外周长延伸，多个多晶硅条带沿着其相反端连接至所述栅极滑槽金属。
在一些实施方式中，所述多个多晶硅栅极为平面栅极类型。在一些实施方式中，所述多个多晶硅栅极为沟槽栅极类型。
在又一总体方面，一种用于在功率器件内形成交替导电型支柱的方法可包括：在衬底之上形成一个或多个N型外延层；在所述一个或多个N型外延层内形成P型体区；以及形成栅电极，所述栅电极与所述一个或多个N型外延层相邻延伸，但通过栅极电介质与所述一个或多个N型外延层隔离。所述方法还可包括：在形成所述P型体区和所述栅电极之后，形成在所述一个或多个N型外延层内延伸的多个深沟槽；以及采用P型硅填充所述多个深沟槽以形成多个P支柱，分离所述多个P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
在一些实施方式中，氧化物-氮化物-氧化物（ONO）的复合层被用于在所述N型外延层内限定和蚀刻所述多个深沟槽。在一些实施方式中，所述方法还包括：在所述P型体区内形成N型源极区，其中，在形成所述源极区之后形成所述多个深沟槽。在一些实施方式中，所述方法还包括：在形成所述多个深沟槽之后，在每个栅电极之上形成电介质盖，所述电介质盖在相邻的沟槽之间限定接触开口。
在一些实施方式中，所述方法还包括：通过所述接触开口将P型掺杂物注入所述P型体区内，以在所述P型体区内形成P+重掺杂体区。在一些实施方式中，所述方法还包括：在形成所述电介质盖之前，形成与所述栅电极相邻延伸的共形层，使得所述共形层使注入所述P型体区内的所述P型掺杂物与所述栅电极的边缘隔开。在一些实施方式中，所述方法还包括：在每个P型体区内蚀刻浅凹；以及将P型掺杂物注入每个浅凹的底部内，以在所述P型体区内形成重掺杂体区。
在一些实施方式中，所述方法还包括：形成通过所述接触开口与所述N型源极区和P+重掺杂体区电接触的源极金属层。在一些实施方式中，所述功率器件包括有源区和包围所述有源区的终端区，所述有源区和所述终端区两者均包括多个P支柱，所述方法还可包括：在形成所述P型体区之前，在所述终端区内，在所述一个或多个N型外延层内形成P型隔离区域，使得在形成所述多个P支柱之后，所述P型隔离区域在所述终端区内将预定数量的所述P支柱连接在一起。
在一些实施方式中，所述方法还包括：形成与所述P型隔离区域电接触的源极金属层。在一些实施方式中，形成所述栅电极的步骤可包括：形成浅沟槽，所述浅沟槽延伸进入所述一个或多个N型外延层内；形成栅极电介质层，所述栅极电介质层镶衬所述浅沟槽的侧壁；以及在所述浅沟槽内形成嵌入的栅电极。在一些实施方式中，形成所述栅电极的步骤可包括：在所述一个或多个N型外延层之上形成栅极电介质层；以及在所述栅极电介质层之上形成平面栅电极，其中，所述平面栅电极可在横向上彼此隔开，并且在所述平面栅电极之间形成所述多个深沟槽。
在又一总体方面，一种高电压器件可包括：一个或多个N型外延层，在衬底之上延伸；以及多个沟槽，延伸进入所述一个或多个N型外延层内，其中，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料可形成P支柱，其中，所述一个或多个N型外延层的那些部分分离所述P支柱，形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱。所述高电压器件可包括：多个P井，每个所述P井在一个所述P支柱的上部部分内形成；以及阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N支柱的顶部表面直接接触，以在其间形成肖特基接触，所述肖特基势垒金属可进一步与所述P井直接接触。
在一些实施方式中，每个P井的宽度比所述P支柱的宽度更大。在一些实施方式中，每个P井的宽度与所述P支柱的宽度基本相等。在一些实施方式中，每个P井包括高度掺杂的P+区域，以及所述肖特基势垒金属方向可与所述P+区域的顶部表面接触，以在其间形成欧姆接触。在一些实施方式中，在所述高电压器件的肖特基区域内形成所述肖特基接触，以及所述高电压器件还包括被配置为包括MOSFET的MOSFET区域。
在又一总体方面，一种高电压器件可包括：一个或多个N型外延层，在衬底之上延伸；以及多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽可填充有P型硅材料，以及在所述多个沟槽内的所述P型硅材料可形成P支柱，其中，所述一个或多个N型外延层的那些部分分离所述P支柱，形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱。所述高电压器件可包括：N型外延层，在所述交替的P-N支柱之上延伸；以及阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N型外延层的顶部表面直接接触，以在其间形成肖特基接触，所述N型外延层可分离所述肖特基势垒金属与所述P支柱，使得所述P支柱浮置。在一些实施方式中，在所述高电压器件的肖特基区域内形成所述肖特基接触，所述高电压器件进一步包括被配置为包括MOSFET的MOSFET区域。
在又一总体方面，一种高电压器件可包括：一个或多个N型外延层，在衬底之上延伸；以及多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽可填充有P型硅材料，在所述多个沟槽内的所述P型硅材料可形成P支柱，其中，所述一个或多个N型外延层的那些部分分离所述P支柱，形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱。所述高电压器件可包括：N型注入区，延伸穿过所述交替的P-N支柱的上部部分；以及阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N型注入区的顶部表面直接接触，以在其间形成肖特基接触，所述N型注入区可分离所述肖特基势垒金属与所述P支柱，使得所述P支柱浮置。在一些实施方式中，在所述高电压器件的肖特基区域内形成所述肖特基接触，以及所述高电压器件还可包括被配置为包括MOSFET的MOSFET区域。
虽然上文完整地提供了对本发明的具体实施方式的描述，但也可具有各种修改、替换和等同。例如，虽然在平面栅极MOSFET的背景下阐述了本发明的一些实施方式，但仅通过从在图中所示的结构中，逆转衬底的极性，相同的技术可很容易地适用于其他平面栅极结构，例如平面栅极IGBT。同样，在N沟道FET的背景下描述一些结构和工艺步骤，然而，鉴于本公开，对于本领域技术人员而言，修改这些结构和工艺步骤以形成P沟道FET将是显而易见的。此外，在本文中所公开的各种技术不限于平面栅极结构，并且可在沟槽栅极MOSFET、沟槽栅极IGBT（其具有沟槽栅极）、屏蔽栅极MOSFET或IGBT（其具有带一个或多个底层保护电极的沟槽栅极）以及整流器（包括肖特基整流器、TMBS整流器等）内实现。
此外，虽然具体而言，并不对每个实施方式起作用，但可在图1A-1C中所示的三个布局配置的任何配置中，实现包括多个终端设计与电荷平衡技术的各种实施方式。同样，包括多个终端设计与电荷平衡技术的在本文中所公开的多个实施方式不限于沟槽epi填充电荷平衡工艺技术的实现方式，且也可在多epi层支柱工艺技术中实现。因此，由于这个以及其他的原因，因此不应将以上描述视为限制由所附权利要求限定的本发明的范围。

Claims (171)

1.一种功率器件，包括：
半导体区域，包括交替设置的多个第一导电型支柱和第二导电型支柱，所述多个第二导电型支柱中的每个包括：沿着第二导电型支柱的深度在彼此顶部上设置的多个第二导电型的注入区域，以及直接在所述多个第二导电型的注入区域之上的填充有第二导电型的半导体材料的沟槽部分。
2.根据权利要求1所述的功率器件，进一步包括：
多个第一导电型的外延层的堆叠，位于衬底之上，所述多个第二导电型的注入区域中的每个延伸到所述多个外延层中的两个相邻外延层内。
3.根据权利要求2所述的功率器件，其中，所述多个第二导电型支柱的所述沟槽部分延伸到所述多个外延层的最高外延层内并且在所述最高外延层内终止。
4.根据权利要求2所述的功率器件，其中：
所述多个第二导电型支柱在到达所述衬底之前终止，以及
所述多个外延层具有比所述衬底更低的掺杂浓度。
5.根据权利要求1所述的功率器件，其中，所述多个第二导电型的注入区域与填充所述多个第二导电型支柱的所述沟槽部分的所述半导体材料具有相同的掺杂浓度。
6.根据权利要求1所述的功率器件，其中，在所述多个第二导电型支柱中的所述多个第二导电型的注入区域中的至少一个注入区域具有与所述多个第二导电型的注入区域的剩余注入区域不同的掺杂浓度。
7.根据权利要求1所述的功率器件，其中，在所述多个第二导电型支柱中的所述多个第二导电型的注入区域中的至少一个注入区域具有与所述多个第二导电型的注入区域的剩余注入区域不同的形状。
8.根据权利要求1所述的功率器件，其中，在所述多个第二导电型支柱的每个支柱中的所述多个第二导电型的注入区域中的相邻注入区域彼此直接接触。
9.根据权利要求1所述的功率器件，其中，在所述多个第二导电型支柱的每个支柱中的所述多个第二导电型的注入区域彼此隔开。
10.根据权利要求1所述的功率器件，其中，所述多个第一导电型支柱包括沿着第一导电型支柱的深度在彼此顶部设置的多个第一导电型的注入区域。
11.根据权利要求10所述的功率器件，其中，在所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域具有与所述多个第一导电型的注入区域的剩余注入区域不同的形状。
12.根据权利要求1所述的功率器件，进一步包括：
第二导电型的体区，在所述半导体区域内延伸并且形成所述第二导电型支柱的一部分；
第一导电型的源极区，在所述体区内延伸；以及
栅电极，与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠。
13.一种功率器件，包括：
有源区和包围所述有源区的终端区；以及
多个第一导电型支柱和多个第二导电型支柱，交替地被设置在每个所述有源区和所述终端区内，在所述有源区和所述终端区内的所述多个第二导电型支柱中的每个支柱包括：沿着所述第二导电型支柱的深度在彼此顶部设置的多个第二导电型的注入区域；以及直接在所述多个第二导电型的注入区域之上的填充有第二导电型的半导体材料的沟槽部分。
14.根据权利要求13所述的功率器件，进一步包括：
多个第一导电型的外延层的堆叠，位于衬底之上，在所述有源区和所述终端区中的所述多个第二导电型的注入区域中的每个延伸到所述多个外延层的两个相邻外延层内。
15.根据权利要求14所述的功率器件，其中，在所述有源区和所述终端区中的所述多个第二导电型支柱的所述沟槽部分延伸到所述多个外延层的最高外延层内并且在所述最高外延层内终止。
16.根据权利要求13所述的功率器件，其中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域不同的形状。
17.根据权利要求13所述的功率器件，其中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域在横向上比在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域更宽。
18.根据权利要求17所述的功率器件，其中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。
19.根据权利要求13所述的功率器件，其中，在所述有源区和所述终端区内的所述多个第一导电型支柱包括沿着第一导电型支柱的深度在彼此顶部设置的多个第一导电型的注入区域。
20.根据权利要求19所述的功率器件，其中，在所述有源区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域不同的形状。
21.根据权利要求19所述的功率器件，其中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。
22.一种用于在功率器件内形成交替的导电型支柱的方法，所述方法包括：
在衬底之上形成多个第一导电型外延层；
在预定数量的所述多个外延层的每个内形成多个第二导电型的注入区域；
形成沟槽，所述沟槽延伸到所述多个外延层的最高外延层内；以及
采用第二导电型的半导体材料填充所述沟槽，
其中，在所述预定数量的所述多个外延层内的所述多个第二导电型的注入区域与所述沟槽的相应沟槽垂直对准，使得填充所述沟槽的所述半导体材料与在所述预定数量的所述多个外延层内的所述多个第二导电型的注入区域一起形成多个第二导电型支柱，并且将所述多个第二导电型支柱彼此分离的所述多个外延层的那些部分形成多个第一导电型支柱。
23.根据权利要求22所述的方法，其中，由于处理热循环，所述多个第二导电型的注入区域中的每个延伸到所述预定数量的所述多个外延层的两个相邻外延层内。
24.根据权利要求22所述的方法，其中，所述功率器件包括有源区和包围所述有源区的终端区，且在所述有源区和所述终端区两者内形成所述多个第一导电型支柱和所述多个第二导电型支柱，并且包含多个注入物的至少一个所述外延层为第二导电型。
25.根据权利要求24所述的方法，其中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域不同的形状。
26.根据权利要求24所述的方法，其中，在所述有源区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域在横向上比在所述终端区内的所述多个第二导电型支柱中的所述多个第二导电型的注入区域的至少一个注入区域更宽。
27.根据权利要求26所述的方法，其中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。
28.根据权利要求24所述的方法，其中，在所述有源区和所述终端区内的所述多个第一导电型支柱包括沿着第一导电型支柱的深度在彼此顶部设置的多个第一导电型的注入区域。
29.根据权利要求28所述的方法，其中，在所述有源区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域具有与在所述终端区内的所述多个第一导电型支柱中的所述多个第一导电型的注入区域的至少一个注入区域不同的形状。
30.根据权利要求28所述的方法，其中，与在所述终端区内的所述多个第一导电型支柱相比，在所述有源区内的所述多个第一导电型支柱具有数量更少的第一导电型的注入区域。
31.一种用于在功率器件内形成交替的导电型支柱的方法，所述方法包括：
在衬底之上形成第一导电型的第一外延层；
在所述第一外延层内形成多个深沟槽的下部部分；
采用第二导电型的半导体材料填充所述多个深沟槽的所述下部部分；
在所述第一外延层之上形成第一导电型的第二外延层；
直接在所述多个深沟槽的所述下部部分之上在所述第二外延层内形成所述多个深沟槽的上部部分，使得所述多个深沟槽的每个下部部分和相应的上部部分一起形成所述多个深沟槽中的一个；以及
采用第二导电型的半导体材料填充所述多个深沟槽的所述上部部分；
其中，填充所述多个深沟槽的所述下部部分和所述上部部分的所述半导体材料形成多个第二导电型支柱，并且将所述多个第二导电型支柱彼此分离的所述第一外延层和所述第二外延层的那些部分形成多个第一导电型支柱。
32.根据权利要求31所述的方法，其中，填充所述多个深沟槽的所述下部部分的所述半导体材料具有与填充所述多个深沟槽的所述上部部分的所述半导体材料不同的掺杂浓度。
33.根据权利要求31所述的方法，其中，填充所述多个深沟槽的所述下部部分的所述半导体材料具有与填充所述多个深沟槽的所述上部部分的所述半导体材料不同的掺杂分布。
34.根据权利要求31所述的方法，其中，所述第一外延层和所述第二外延层具有相同的掺杂分布。
35.根据权利要求31所述的方法，其中，所述第一外延层和所述第二外延层具有不同的掺杂分布。
36.根据权利要求31所述的方法，其中，所述第一外延层和所述第二外延层具有不同的厚度。
37.根据权利要求31所述的方法，进一步包括：
在形成所述第二外延层之前，将所述第一外延层的表面以及填充所述多个深沟槽的所述下部部分的所述半导体材料的表面平面化。
38.根据权利要求31所述的方法，进一步包括：
在形成所述第二外延层之后，将所述第二外延层的表面以及填充所述多个深沟槽的所述上部部分的所述半导体材料的表面平面化。
39.根据权利要求31所述的方法，其中，在到达所述衬底之前，所述多个深沟槽的所述下部部分在所述第一外延层内终止。
40.根据权利要求31所述的方法，进一步包括：
在所述第二外延层内形成第二导电型的体区，所述体区形成所述多个第二导电型支柱的一部分；
在所述体区内形成所述第一导电型的源极区；以及
形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠。
41.一种用于形成功率场效应晶体管的方法，所述方法包括：
在衬底之上形成N型外延层；
在所述N型外延层之上形成一个或多个P型外延层；
形成延伸穿过所述一个或多个P型外延层的多个沟槽；
采用N型半导体材料填充所述多个沟槽；
在所述一个或多个P型外延层内形成P型体区；
在所述P型体区内形成N型源极区；以及
形成与所述P型体区和所述N型半导体材料相邻但隔离的栅电极，所述栅电极与所述N型源极区重叠，
其中，填充有N型半导体材料的所述多个沟槽形成N支柱，并且分离所述N支柱的所述一个或多个P型外延层的那些部分形成P支柱。
42.根据权利要求41所述的方法，进一步包括：
在填充所述多个沟槽之前，沿着所述多个沟槽的底部注入N型掺杂物。
43.根据权利要求41所述的方法，进一步包括：
在形成所述P型外延层之前，注入N型掺杂物，以在所述N型外延层的上部部分内形成N富集区域，其中，所述多个沟槽直接在N富集区域的相应区域之上被形成在所述P型外延层内，使得在一个或多个温度循环期间，所述N型富集区域向上扩散到填充所述多个沟槽的所述N型半导体材料内并且向下扩散到所述N型外延层内。
44.根据权利要求43所述的方法，其中，所述N富集区域沿着所述N支柱和所述P支柱的底部产生富N失衡状态。
45.根据权利要求43所述的方法，其中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，在所述有源区和所述终端区两者内沿着所述N支柱的底部形成所述N富集区域。
46.根据权利要求43所述的方法，其中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，仅在所述有源区内沿着所述N支柱的底部形成所述N富集区域。
47.根据权利要求41所述的方法，其中，所述多个沟槽具有锥形侧壁，使得所述多个沟槽沿着所述多个沟槽的顶部比沿着其底部更宽。
48.根据权利要求41所述的方法，其中，所述栅电极直接在所述多个沟槽之上横向延伸。
49.一种功率场效应晶体管（FET），包括：
N型外延层，位于衬底之上；
一个或多个P型外延层，位于所述N型外延层之上；
多个沟槽，延伸穿过所述一个或多个P型外延层，采用N型半导体材料填充所述多个沟槽；
P型体区，位于所述一个或多个P型外延层内；
N型源极区，位于所述P型体区内；以及
栅电极，与所述P型体区和所述N型半导体材料相邻但隔离，所述栅电极与所述N型源极区重叠，
其中，填充有N型半导体材料的所述多个沟槽形成N支柱，并且分离所述N支柱的所述一个或多个P型外延层的那些部分形成P支柱。
50.根据权利要求49所述的功率FET，进一步包括：在所述N支柱的底部的N富集区域，所述N富集区域延伸进入填充所述多个沟槽的所述N型半导体材料内以及延伸进入所述N型外延层内。
51.根据权利要求50所述的功率FET，其中，所述N富集区域沿着所述N支柱和所述P支柱的底部产生富N失衡状态。
52.根据权利要求50所述的功率FET，其中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，在所述有源区和所述终端区两者内沿着所述N支柱的底部形成所述N富集区域。
53.根据权利要求50所述的功率FET，其中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的N支柱和P支柱，其中，仅在所述有源区内沿着所述N支柱的底部形成所述N富集区域。
54.根据权利要求49所述的功率FET，其中，所述多个沟槽具有锥形侧壁，使得所述多个沟槽沿着所述多个沟槽的顶部比沿着其底部更宽。
55.根据权利要求49所述的功率FET，其中，所述栅电极直接在所述多个沟槽之上横向延伸。
56.一种用于形成功率场效应晶体管的方法，所述方法包括：
在衬底之上形成一个或多个第一导电型外延层；
形成延伸穿过所述一个或多个外延层的多个下部沟槽；
采用第二导电型半导体材料填充所述多个下部沟槽；
在所述一个或多个第一导电型外延层之上形成一个或多个第二导电型外延层；
形成延伸穿过所述一个或多个第二导电型外延层的多个上部沟槽；
采用所述第二导电型的半导体材料填充所述多个上部沟槽，
其中，所述多个下部沟槽与所述多个上部沟槽沿着横向维度彼此偏移。
57.根据权利要求56所述的方法，其中，在所述多个上部沟槽内的所述第二导电型半导体材料与所述一个或多个第二导电型外延层的底层部分一起形成第二导电型支柱，并且在所述多个下部沟槽内的第一导电型半导体材料与所述一个或多个第一导电型外延层的上覆部分一起形成第一导电型支柱，使得所述第一导电型支柱和所述第二导电型支柱形成交替的导电型支柱。
58.根据权利要求57所述的方法，进一步包括：
在形成所述一个或多个第一导电型外延层之前，在所述衬底之上形成第二导电型的第一外延层。
59.根据权利要求58所述的方法，进一步包括：
沿着所述多个下部沟槽的底部形成第二导电型富集区域，所述第二导电型富集区域延伸进入所述第二导电型半导体材料内并且进一步延伸进入所述第二导电型的第一外延层内。
60.根据权利要求59所述的方法，其中，形成所述富集区域的步骤包括：
在形成所述一个或多个第一导电型外延层之前，注入第二导电型掺杂物，以在所述第二导电型的所述第一外延层的上部部分内形成所述第二导电型富集区域，其中，所述多个下部沟槽直接在所述第二导电型富集区域的相应区域之上被形成在所述一个或多个第一导电型外延层内，使得在一个或多个温度循环期间，所述第二导电型富集区域向上扩散到所述第二导电型半导体材料内并且向下扩散到所述第二导电型的所述第一外延层内。
61.根据权利要求60所述的方法，其中，所述第二导电型富集区域沿着所述交替的导电型支柱的底部产生电荷失衡状态。
62.根据权利要求59所述的方法，其中，形成所述富集区域的步骤包括：
在填充所述多个下部沟槽之前，沿着所述多个下部沟槽的底部将第二导电型掺杂物注入所述第二导电型的所述第一外延层内。
63.根据权利要求59所述的方法，其中，所述场效应晶体管包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括交替的第一导电型支柱和第二导电型支柱，其中，在所述有源区和所述终端区两者内沿着所述第二导电型支柱的底部形成所述富集区域。
64.根据权利要求59所述的方法，其中，所述场效应晶体管包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的第一导电型支柱和第二导电型支柱，其中，仅在所述有源区内沿着所述第二导电型支柱的底部形成所述富集区域。
65.根据权利要求56所述的方法，其中，所述多个下部沟槽和所述多个上部沟槽具有锥形侧壁，使得所述多个下部沟槽和所述多个上部沟槽中的每一个沿着其顶部比沿着其底部更宽。
66.根据权利要求56所述的方法，进一步包括：
在所述一个或多个第一导电型外延层内形成所述第一导电型的体区；
在所述体区内形成所述第二导电型的源极区；以及
形成与所述体区相邻但隔离的栅电极，所述栅电极与所述源极区重叠。
67.一种功率场效应晶体管（FET），包括：
半导体区域，包括多个交替设置的第一导电型支柱和第二导电型支柱，其中，所述第一导电型支柱中的每个具有比所述第一导电型支柱的上部部分和下部部分更宽的中间部分，并且所述第二导电型支柱中的每个具有比所述第二导电型支柱的上部部分和下部部分更窄的中间部分。
68.根据权利要求67所述的功率FET，其中，所述第一导电型支柱中的每个包括被沟槽填充的下部部分，并且所述第二导电型支柱中的每个包括被沟槽填充的上部部分。
69.根据权利要求67所述的功率FET，进一步包括：
N型外延层，位于衬底之上；
一个或多个P型外延层，位于所述N型外延层之上；
延伸穿过所述一个或多个P型外延层的多个沟槽，采用N型半导体材料填充所述多个沟槽；
一个或多个N型外延层，位于所述一个或多个P型外延层之上；
延伸穿过所述一个或多个N型外延层的多个沟槽，所述多个沟槽填充有P型半导体材料，其中，所述P型半导体材料与所述一个或多个P型外延层的一部分一起形成所述第二导电型支柱，并且所述N型半导体材料与所述一个或多个N型外延层的一部分一起形成所述第一导电型支柱。
70.根据权利要求69所述的功率FET，进一步包括：
P型体区，延伸进入所述P型半导体材料内；
N型源极区，位于所述P型体区内；以及
栅电极，与所述P型体区相邻但隔离，所述栅电极与所述N型源极区重叠。
71.根据权利要求67所述的功率FET，进一步包括位于所述第一导电型支柱的底部的所述第一导电型的富集区域。
72.根据权利要求71所述的功率FET，其中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的第一导电型支柱和第二导电型支柱，其中，在所述有源区和所述终端区两者内沿着所述第一导电型支柱的底部形成所述富集区域。
73.根据权利要求71所述的功率FET，其中，所述功率器件包括有源区和包围所述有源区的终端区，每个所述有源区和所述终端区包括多个交替的第一导电型支柱和第二导电型支柱，其中，仅在所述有源区内沿着所述第一导电型支柱的底部形成所述富集区域。
74.一种用于在功率器件内形成超结结构的方法，所述方法包括：
在衬底之上形成一个或多个第一导电型外延层；
形成在一个或多个所述外延层内延伸的多个沟槽；
用第二导电型外延层镶衬所述沟槽的侧壁与底部；
在所述第二导电型外延层之上的多个沟槽内形成电介质层；以及
使用共形材料填充所述多个沟槽。
75.根据权利要求74所述的方法，其中，所述电介质层与所述第二导电型外延层直接接触。
76.根据权利要求74所述的方法，其中，所述共形材料与所述电介质层直接接触。
77.根据权利要求74所述的方法，其中，所述共形材料包括多晶硅。
78.根据权利要求74所述的方法，其中，所述共形材料包括非晶硅。
79.根据权利要求74所述的方法，其中，所述电介质层包括氧化物。
80.根据权利要求74所述的方法，进一步包括：
在所述一个或多个外延层内形成第二导电型的体区；
在所述体区内形成第一导电型的源极区；
形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及
形成与所述源极区直接接触的源极金属。
81.根据权利要求80所述的方法，其中，所述源极金属与所述共形材料直接接触。
82.一种用于在功率器件内形成超结结构的方法，所述方法包括：
在衬底之上形成一个或多个第一导电型外延层；
形成在所述一个或多个外延层内延伸的多个沟槽；
采用第二导电型外延层填充每个沟槽，使得仅沿着所述沟槽的顶部的每个沟槽的中心部分保持未填充；以及
采用电介质材料沿着所述沟槽的顶部填充每个沟槽的中心部分。
83.根据权利要求82所述的方法，其中，所述电介质材料包括热氧化物。
84.根据权利要求82所述的方法，进一步包括：
在一个或多个所述外延层内形成第二导电型的体区；
在所述体区内形成第一导电型的源极区；
形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及
形成与所述源极区直接接触的源极金属。
85.一种用于在功率器件内形成超结结构的方法，所述方法包括：
在衬底之上形成一个或多个第一导电型外延层；
形成在一个或多个所述外延层内延伸的多个沟槽；
用第二导电型的第一外延层镶衬所述多个沟槽的侧壁与底部；
采用所述第二导电型的第二外延层填充每个沟槽，使得仅沿着所述沟槽的顶部的每个沟槽的中心部分保持未填充；以及
采用电介质材料沿着所述沟槽的顶部填充每个沟槽的中心部分。
86.根据权利要求85所述的方法，其中，所述电介质材料包括热氧化物。
87.根据权利要求85所述的方法，其中，所述第二外延层具有比所述第一外延层更低的掺杂浓度。
88.根据权利要求85所述的方法，进一步包括：
在一个或多个所述外延层内形成第二导电型的体区；
在所述体区内形成第一导电型的源极区；
形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及
形成与所述源极区直接接触的源极金属。
89.一种功率器件，包括：
多个沟槽，在一个或多个第一导电型外延层内延伸，所述多个沟槽填充有第二导电型的第一外延层、第二导电型的第二外延层以及绝缘材料层，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二外延层在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述绝缘材料层在所述第二外延层之上延伸并且与所述第二外延层直接接触，在每个沟槽内的所述第一外延层、所述第二外延层以及第三层绝缘材料形成第二导电型支柱，并且分离所述第二导电型支柱的所述一个或多个外延层的那些部分形成第一导电型支柱，使得所述第一导电型支柱和所述第二导电型支柱形成交替的导电型支柱。
90.根据权利要求89所述的功率器件，其中，所述电介质材料层包括热氧化物。
91.根据权利要求89所述的功率器件，其中，所述第二外延层具有比所述第一外延层更低的掺杂浓度。
92.根据权利要求89所述的功率器件，进一步包括：
在所述一个或多个外延层内形成第二导电型的体区；
在所述体区内形成第一导电型的源极区；
形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及
形成与所述源极区直接接触的源极金属。
93.一种功率器件，包括：
在衬底之上延伸的至少第一N型外延层和第二N型外延层；以及
多个沟槽，在所述第二N型外延层内延伸，所述多个沟槽填充有第一外延层、第二P型外延层以及第三导电材料层，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二P型外延层在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述第三导电材料层在所述第二P型外延层之上延伸并且与所述第二P型外延层直接接触，在每个沟槽内的所述第一外延层、所述第二P型外延层以及第三导电型层形成P支柱，并且将所述P支柱分离的所述至少第一N型外延层和第二N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
94.根据权利要求93所述的功率器件，其中，所述第二P型外延层具有比所述第一外延层更高的掺杂浓度，并且所述第三导电材料层具有比所述第二P型外延层更高的掺杂浓度。
95.根据权利要求93所述的功率器件，其中，所述第一外延层为N型，并且具有比所述第二P型外延层更低的掺杂浓度。
96.根据权利要求93所述的功率器件，其中，所述第一外延层包括本征硅。
97.根据权利要求93所述的功率器件，其中，所述第三导电材料层为N型，并且具有比所述第二P型外延层更低的掺杂。
98.根据权利要求93所述的功率器件，其中，所述第三导电材料层包括本征外延层。
99.根据权利要求93所述的功率器件，其中，所述第三导电材料层包括多晶硅。
100.根据权利要求93所述的功率器件，进一步包括在每个P支柱底部的P富集区域。
101.根据权利要求93所述的功率器件，其中，每个N支柱具有上部N区域、中间N区域以及下部N区域，所述上部N区域具有比所述中间N区域更低的掺杂浓度，并且所述中间N区域具有比所述下部N区域更低的掺杂浓度。
102.根据权利要求93所述的功率器件，进一步包括：
P型体区，位于所述第二N型外延层内；
第一导电型的源极区，位于所述体区内；
栅电极，与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及
源极金属，与所述源极区直接接触。
103.根据权利要求97所述的功率器件，其中，所述源极金属与所述第三导电材料层直接接触。
104.一种用于在功率器件内形成交替的导电型支柱的方法，所述方法包括：
在衬底之上形成至少第一N型外延层和第二N型外延层；
形成在第二外延层内延伸的多个沟槽；以及
采用第一外延层、第二P型外延层以及第三导电材料层填充所述多个沟槽，所述第一外延层镶衬所述沟槽的侧壁与底部，所述第二P型外延层在所述第一外延层之上延伸并且与所述第一外延层直接接触，并且所述第三导电材料层在所述第二P型外延层之上延伸并且与所述第二P型外延层直接接触，在每个沟槽内的所述第一外延层、所述第二P型外延层以及所述第三导电材料层形成P支柱，将所述P支柱分离的所述至少第一N型外延层和第二N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
105.根据权利要求104所述的方法，其中，所述第二P型外延层具有比所述第一外延层更高的掺杂浓度，并且所述第三导电材料层具有比所述第二P型外延层更高的掺杂浓度。
106.根据权利要求104所述的方法，其中，所述第二P型外延层具有比所述第一外延层和所述第三导电材料层更高的掺杂浓度。
107.根据权利要求104所述的方法，其中，所述第一外延层为N型，并且具有比所述第二P型外延层更低的掺杂浓度。
108.根据权利要求104所述的方法，其中，所述第一外延层包括本征硅。
109.根据权利要求104所述的方法，其中，所述第三导电材料层为N型掺杂的外延层，并具有比所述第二P型外延层更低的掺杂浓度。
110.根据权利要求104所述的方法，进一步包括：
在填充所述多个沟槽之前，沿着所述多个沟槽的底部注入P型掺杂物。
111.根据权利要求104所述的方法，进一步包括：
在形成所述第二N型外延层之前，注入P型掺杂物，以在所述第一N型外延层的上部部分内形成P富集区域，其中，所述多个沟槽直接在所述P富集区域的相应区域之上被形成在所述第二N型外延层内，使得在一个或多个温度循环期间，所述P型富集区域向上扩散到相应P支柱内。
112.根据权利要求104所述的方法，其中，每个N支柱具有上部N区域、中间N区域以及下部N区域，所述上部N区域具有比所述中间N区域更低的掺杂浓度，并且所述中间N区域具有比所述下部N区域更低的掺杂浓度。
113.根据权利要求104所述的方法，进一步包括：
在所述第二N型外延层内形成P型体区；
在所述P型体区内形成N型源极区；
形成栅电极，所述栅电极与所述P型体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠；以及
形成与所述源极区直接接触的源极金属。
114.根据权利要求113所述的方法，其中，所述源极金属与所述第三导电材料层直接接触。
115.一种功率器件，包括：
一个或多个N型外延层，在衬底之上延伸；
多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；以及
有源区和包围所述有源区的终端区，其中，所述交替的P-N支柱被设置在所述有源区和所述终端区两者内，所述终端区包括预定数量的浮置P支柱，并且位于所述预定数量的浮置P支柱的两个相邻支柱之间的每个N支柱包括沿着其上表面的N型表面区域，所述N型表面区域具有比其中形成所述N型表面区域的所述N支柱的剩余部分更低的掺杂浓度。
116.根据权利要求115所述的功率器件，进一步包括：
P型体区，位于所述一个或多个N型外延层内；
栅电极，与所述P型体区相邻但隔离；
N型源极区，位于所述P型体区内；
源极金属，与所述源极区电接触；以及
P隔离区域，沿着所述一个或多个N型外延层的表面延伸，其中，在所述终端区内的两个或多个所述P支柱通过所述P隔离区域与所述源极金属电连接。
117.根据权利要求116所述的功率器件，进一步包括：
浅沟槽，延伸进入所述一个或多个N型外延层内；
栅极电介质层，镶衬所述浅沟槽的侧壁，其中，所述栅电极被设置在每个浅沟槽内。
118.根据权利要求116所述的功率器件，其中，所述栅电极具有平面栅电极的形式，并在所述一个或多个N型外延层之上延伸但通过栅极电介质层与所述一个或多个N型外延层隔离，所述平面栅电极彼此横向隔离，并且多个深沟槽被设置在所述平面栅电极之间。
119.根据权利要求115所述的功率器件，其中，在所述终端区内的两个或多个所述P支柱中的每个包括沿着所述P支柱的上表面的P型富集区域，所述P型富集区域具有比其中形成所述P型富集区域的所述P支柱的剩余部分更高的掺杂浓度。
120.根据权利要求119所述的功率器件，进一步包括：
P型体区，位于所述一个或多个N型外延层内；
栅电极，与所述P型体区相邻但隔离；
N型源极区，位于所述P型体区内；
源极金属，与所述源极区电接触；以及
P隔离区域，沿着所述一个或多个N型外延层的表面延伸，其中，在所述终端区内的两个或多个所述P支柱通过所述P隔离区域与所述源极金属电连接。
121.一种功率器件，包括：
一个或多个N型外延层，在衬底之上延伸；
多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；
有源区和包围所述有源区的终端区，其中，所述交替的P-N支柱被设置在所述有源区和所述终端区两者内，在所述终端区内的所述交替的P-N支柱以同心的方式包围所述有源区并且包括预定数量的浮置P支柱，每个浮置P支柱包括沿着其顶部的P型环；
多个场板，在所述终端区内被设置在所述一个或多个N型外延层之上但与所述一个或多个N型外延层隔离，所述多个场板以同心的方式包围所述有源区；以及
多个触点，被配置为使得所述多个触点中的每个在所述多个场板的一个与一个或多个所述P型环之间进行接触，所述多个触点直接被设置在所述预定数量的浮置P支柱的相应一个支柱之上。
122.根据权利要求121所述的功率器件，其中，所述预定数量的浮置P支柱在所述预定数量的浮置P支柱进行急转弯的位置被接触。
123.根据权利要求121所述的功率器件，其中，所述P型环的宽度在远离所述有源区的方向上逐渐减小。
124.根据权利要求121所述的功率器件，其中，所述多个场板中的每个直接在所述预定数量的浮置P支柱的相应一个支柱之上以及直接在相邻的N支柱之上延伸。
125.根据权利要求121所述的功率器件，其中，通过在所述多个触点与所述一个或多个N型外延层之间延伸的一个或多个绝缘层，形成所述多个触点。
126.根据权利要求121所述的功率器件，其中，在所述有源区和所述终端区内的所述P支柱均等地被隔开。
127.根据权利要求121所述的功率器件，其中，所述P型环以所述预定数量的浮置P支柱的相应一个支柱为中心。
128.根据权利要求121所述的功率器件，其中，每个P型环包括高度掺杂的P+区域，以用于在所述多个场板与相应的P型环之间形成稳健的接触。
129.一种功率器件，包括：
有源区，由终端区包围；以及
多个沟槽，延伸进入一个或多个第一导电型外延层内，所述多个沟槽填充有第二导电型硅材料，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的同心八边形支柱，所述同心八边形支柱延伸穿过所述有源区和所述终端区，
其中，所述多个同心八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度，并且沿着所述多个同心八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
130.根据权利要求129所述的功率器件，其中，所述多个交替导电型的八边形支柱的角落边缘长度上在远离多个所述同心八边形支柱的中心的方向上逐渐增大。
131.根据权利要求129所述的功率器件，进一步包括：
第二导电型的体区，在所述一个或多个外延层内延伸；
第一导电型的源极区，在所述体区内延伸；以及
栅电极，与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠。
132.一种用于形成具有由终端区包围的有源区的功率器件的方法，所述方法包括：
在一个或多个第一导电型外延层内形成多个沟槽；以及
采用第二导电型硅材料填充所述多个沟槽，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的同心八边形支柱，所述同心八边形支柱延伸穿过所述有源区和所述终端区，
其中，所述多个同心八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度，并且沿着所述多个同心八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
133.根据权利要求132所述的方法，进一步包括：
在填充所述沟槽之前，将容纳所述功率器件的晶片旋转22.5度。
134.根据权利要求132所述的方法，其中，所述多个交替导电型的八边形支柱的角落边缘长度上在远离多个所述同心八边形支柱的中心的方向上逐渐增大。
135.根据权利要求132所述的方法，进一步包括：
在所述一个或多个外延层内形成第二导电型的体区；
形成在所述体区内延伸的第一导电型的源极区；以及
形成栅电极，所述栅电极与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠。
136.一种功率器件，包括：
有源区，由终端区包围；
多个交替导电型的条形支柱，延伸穿过所述有源区；以及
多个交替导电型的八边形支柱，以同心的方式延伸穿过包围所述有源区的所述终端区。
137.根据权利要求136所述的功率器件，其中，所述多个交替导电型的八边形支柱的角落边缘长度上在远离所述有源区的方向上逐渐增大。
138.根据权利要求136所述的功率器件，其中，所述多个条形支柱包括P支柱，并且所述多个八边形支柱包括P支柱，其中，多个条形P支柱的端部通过浮置的间隙区域与多个八边形P支柱隔开。
139.根据权利要求136所述的功率器件，其中，所述多个八边形支柱中的每个支柱的八个支腿中的四个支腿具有与另外四个支腿不同的长度。
140.根据权利要求136所述的功率器件，进一步包括多个沟槽，延伸进入一个或多个第一导电型外延层内，所述多个沟槽填充有第二导电型硅材料，在所述多个沟槽内的所述第二导电型硅材料与将所述多个沟槽彼此分离的所述一个或多个外延层的一部分一起形成多个交替导电型的八边形支柱，沿着所述多个八边形支柱的所有八个支腿的所述多个沟槽的侧壁具有相同的平面方向。
141.根据权利要求136所述的功率器件，进一步包括：
第二导电型的体区，在所述一个或多个外延层内延伸；
第一导电型的源极区，在所述体区内延伸；以及
栅电极，与所述体区相邻但隔离地延伸，所述栅电极与相应的源极区重叠。
142.一种功率器件，包括：
有源区，由终端区包围；
多个交替导电型支柱，以同心的方式被设置在所述有源区和所述终端区内；
多个多晶硅栅极，以同心的方式被设置在所述有源区内；
外部金属栅极滑槽，以同心的方式沿着所述终端区的外周长延伸，所述外部金属栅极滑槽被连接至栅极衬垫；以及
多个补充型金属栅极滑槽，直接连接至所述外部金属栅极滑槽，并且从所述外部金属栅极滑槽朝着所述有源区的中心延伸，但在到达所述有源区的中心之前终止，
其中，第一组的所述多个多晶硅栅极直接连接至所有所述多个补充型金属栅极滑槽，并且第二组的所述多个多晶硅栅极与所述多个补充型金属栅极滑槽中的仅两个直接接触。
143.根据权利要求142所述的功率器件，其中，第三组的所述多个多晶硅栅极不与所述多个补充型金属栅极滑槽中的任何一个直接接触。
144.根据权利要求142所述的功率器件，进一步包括多晶硅馈线，延伸穿过所述有源区的中心部分并且在两端上直接连接至所述多个补充型金属栅极滑槽中的两个。
145.根据权利要求142所述的功率器件，其中，在所述多个补充型金属栅极滑槽中的两个之间延伸并且直接接触所述多个补充型金属栅极滑槽中的所述两个的所述多个多晶硅栅极的内部多晶硅栅极的一部分的长度基本上等于在所述多个补充型金属栅极滑槽中的两个之间延伸并且直接接触所述多个补充型金属栅极滑槽中的所述两个的所述多个多晶硅栅极的外部多晶硅栅极的一部分的长度。
146.根据权利要求142所述的功率器件，其中，所述多个多晶硅栅极为平面栅极类型。
147.根据权利要求142所述的功率器件，其中，所述多个多晶硅栅极为沟槽栅极类型。
148.一种功率器件，包括：
有源区和包围所述有源区的终端区；
多个交替导电型支柱，以同心的方式被设置在所述有源区和所述终端区两者内；
多个多晶硅栅极条带，延伸穿过所述有源区和所述终端区；以及
栅极滑槽金属，沿着所述终端区的外周长延伸，多个多晶硅条带沿着其相反端连接至所述栅极滑槽金属。
149.根据权利要求148所述的功率器件，其中，所述多个多晶硅栅极为平面栅极类型。
150.根据权利要求148所述的功率器件，其中，所述多个多晶硅栅极为沟槽栅极类型。
151.一种用于在功率器件内形成交替导电型支柱的方法，所述方法包括：
在衬底之上形成一个或多个N型外延层；
在所述一个或多个N型外延层内形成P型体区；
形成栅电极，所述栅电极与所述一个或多个N型外延层相邻延伸，但通过栅极电介质与所述一个或多个N型外延层隔离；
在形成所述P型体区和所述栅电极之后，形成在所述一个或多个N型外延层内延伸的多个深沟槽；以及
采用P型硅填充所述多个深沟槽以形成多个P支柱，分离所述多个P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述P支柱和所述N支柱形成交替的导电型支柱。
152.根据权利要求151所述的方法，其中，氧化物-氮化物-氧化物（ONO）的复合层被用于在所述N型外延层内限定和蚀刻所述多个深沟槽。
153.根据权利要求151所述的方法，进一步包括：
在所述P型体区内形成N型源极区，其中，在形成所述源极区之后形成所述多个深沟槽。
154.根据权利要求153所述的方法，进一步包括：
在形成所述多个深沟槽之后，在每个栅电极之上形成电介质盖，所述电介质盖在相邻的沟槽之间限定接触开口。
155.根据权利要求154所述的方法，进一步包括：
通过所述接触开口将P型掺杂物注入所述P型体区内，以在所述P型体区内形成P+重掺杂体区。
156.根据权利要求155所述的方法，进一步包括：
在形成所述电介质盖之前，形成与所述栅电极相邻延伸的共形层，使得所述共形层使注入所述P型体区内的所述P型掺杂物与所述栅电极的边缘隔开。
157.根据权利要求154所述的方法，进一步包括：
在每个P型体区内蚀刻浅凹；以及
将P型掺杂物注入每个浅凹的底部内，以在所述P型体区内形成重掺杂体区。
158.根据权利要求154所述的方法，进一步包括：
形成通过所述接触开口与所述N型源极区和P+重掺杂体区电接触的源极金属层。
159.根据权利要求151所述的方法，其中，所述功率器件包括有源区和包围所述有源区的终端区，所述有源区和所述终端区两者均包括多个P支柱，所述方法进一步包括：
在形成所述P型体区之前，在所述终端区内，在所述一个或多个N型外延层内形成P型隔离区域，使得在形成所述多个P支柱之后，所述P型隔离区域在所述终端区内将预定数量的所述P支柱连接在一起。
160.根据权利要求159所述的方法，进一步包括：
形成与所述P型隔离区域电接触的源极金属层。
161.根据权利要求151所述的方法，其中，形成所述栅电极的步骤进一步包括：
形成浅沟槽，所述浅沟槽延伸进入所述一个或多个N型外延层内；
形成栅极电介质层，所述栅极电介质层镶衬所述浅沟槽的侧壁；以及
在所述浅沟槽内形成嵌入的栅电极。
162.根据权利要求151所述的方法，其中，形成所述栅电极的步骤进一步包括：
在所述一个或多个N型外延层之上形成栅极电介质层；以及
在所述栅极电介质层之上形成平面栅电极，所述平面栅电极在横向上彼此隔开，并且在所述平面栅电极之间形成所述多个深沟槽。
163.一种高电压器件，包括：
一个或多个N型外延层，在衬底之上延伸；
多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；
多个P井，每个所述P井在一个所述P支柱的上部部分内形成；以及
阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N支柱的顶部表面直接接触，以在其间形成肖特基接触，所述肖特基势垒金属进一步与所述P井直接接触。
164.根据权利要求163所述的高电压器件，其中，每个P井的宽度比所述P支柱的宽度更大。
165.根据权利要求163所述的高电压器件，其中，每个P井的宽度与所述P支柱的宽度基本相等。
166.根据权利要求163所述的高电压器件，其中，每个P井包括高度掺杂的P+区域，所述肖特基势垒金属方向与所述P+区域的顶部表面接触，以在其间形成欧姆接触。
167.根据权利要求163所述的高电压器件，其中，在所述高电压器件的肖特基区域内形成所述肖特基接触，所述高电压器件进一步包括被配置为包括MOSFET的MOSFET区域。
168.一种高电压器件，包括：
一个或多个N型外延层，在衬底之上延伸；
多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；
N型外延层，在所述交替的P-N支柱之上延伸；以及
阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N型外延层的顶部表面直接接触，以在其间形成肖特基接触，所述N型外延层分离所述肖特基势垒金属与所述P支柱，使得所述P支柱浮置。
169.根据权利要求168所述的高电压器件，其中，在所述高电压器件的肖特基区域内形成所述肖特基接触，所述高电压器件进一步包括被配置为包括MOSFET的MOSFET区域。
170.一种高电压器件，包括：
一个或多个N型外延层，在衬底之上延伸；
多个沟槽，延伸进入所述一个或多个N型外延层内，所述多个沟槽填充有P型硅材料，在所述多个沟槽内的所述P型硅材料形成P支柱，分离所述P支柱的所述一个或多个N型外延层的那些部分形成N支柱，使得所述N支柱和所述P支柱形成交替的P-N支柱；
N型注入区，延伸穿过所述交替的P-N支柱的上部部分；以及
阳极终端，包括肖特基势垒金属，所述肖特基势垒金属与所述N型注入区的顶部表面直接接触，以在其间形成肖特基接触，所述N型注入区分离所述肖特基势垒金属与所述P支柱，使得所述P支柱浮置。
171.根据权利要求170所述的高电压器件，其中，在所述高电压器件的肖特基区域内形成所述肖特基接触，所述高电压器件进一步包括被配置为包括MOSFET的MOSFET区域。
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