CN106463544A - 具有复合沟槽和植入柱的半导体器件 - Google Patents

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Abstract

一种金属绝缘体半导体场效应晶体管(MIS‑FET)，诸如具有高电压击穿的超结金属氧化物半导体FET，通过实质上在通过将掺杂剂植入下部层中形成的一个体积或若干体积的顶部上堆叠相对低纵横比柱(填充有掺杂剂(例如，p型掺杂剂)的沟槽)来实现。所述低纵横比柱和所述体积共同形成连续高纵横比柱。

Description

具有复合沟槽和植入柱的半导体器件
相关美国申请
本申请要求于2014年6月23日提出申请的题为“Semiconductor Device withComposite Trench and Implant Columns”的美国临时申请第62/015,962号的优先权，该美国临时申请借此以引用方式全文并入。
背景
击穿电压提供半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET)器件)在反向电压条件下经受击穿的能力的指示。器件(例如，超结(SJ)MOSFET)使用位于器件的有源区处的交替p型和n型区来增加击穿电压。当SJ MOSFET中的交替p型和n型区中的电荷平衡(p型区中的电荷Qp等于n型区中的电荷Qn)时，击穿电压处于其峰值，从而使得该器件能够更好地经受击穿。
N沟道SJ MOSFET在漂移区中采用掩埋p型柱区。击穿电压随柱长度增加；柱的纵横比越大，则击穿电压越高。例如，对于600V击穿电压，期望40微米的沟槽深度和4微米的沟槽直径(纵横比等于10)。形成p型柱区的一种方式是在n型外延层中蚀刻沟槽，并然后用p型掺杂硅填充该沟槽。然而，难以使用此类工艺实现高性能高压MOSFET所期望的高纵横比沟槽。例如，可期望几乎竖直柱壁，但当蚀刻高纵横比沟槽时难以实现几乎竖直壁。
即使形成高纵横比沟槽，其仍然可能有问题，因为还难以用p型掺杂硅填充此沟槽，因为当该沟槽被填充时，该沟槽的口部具有被堵塞的趋势，从而关闭或阻塞通向该沟槽的较深部分的入口。
因此，出于这些实际原因，期望限制沟槽的深度，以使纵横比可管理。例如，对于4微米的沟槽直径，沟槽深度可限制为20微米，从而导致仅为5的纵横比。然而，如上所述，这相对于具有较大纵横比的沟槽减小击穿电压。
概要
概括来说，根据本发明的实施方案通过实质上在通过将掺杂剂植入下部层中形成的一体积或若干体积的顶部上堆叠相对低纵横比柱(填充有掺杂剂(例如，p型掺杂剂)的沟槽)来实现具有高电压击穿的金属绝缘体半导体FET(MISFET)，诸如SJ MOSFET。低纵横比柱和体积共同形成连续高纵横比柱，其在本文中可称为复合沟槽和植入柱。
更具体来说，在一个实施方案中，在n沟道器件中，形成n型层(例如，在衬底层上方)，并且植入p型掺杂剂以在该层中形成第一p型区。可任选地重复此过程以形成与第一区竖直对准的一个或多个额外p型区。然后热驱动每一p型区以扩散p型掺杂剂，从而形成较大体积的p型掺杂剂；实质上，扩散每一区以形成与类似形成的任何相邻、对准体积接触的较大体积的p型掺杂剂。然后，在所述体积上方形成另一n型层(外延层)。穿过该层蚀刻沟槽，其中沟槽与体积对准并邻接最上层体积(与最上层体积接触)。用p型掺杂剂填充沟槽，因此形成由经填充沟槽和下伏体积组成的p型掺杂剂的连续复合沟槽和植入柱。复合沟槽和植入柱的纵横比大于仅沟槽部分的纵横比。
此类器件的击穿电压可通过改变体积的数目和/或通过改变沟槽部分的长度来扩展。而且，由于沟槽部分仍具有相对低纵横比，因此填充沟槽的掺杂剂将更均匀分布。此外，由于经填充沟槽中的固有空隙，器件的反向恢复电荷(Qrr)将有益地更低。此外，复合沟槽和植入柱的沟槽部分经历的热循环将减少，以使掺杂剂从沟槽部分到周围外延层的扩散较少。另外，形成复合沟槽和植入柱的成本低于用于形成高纵横比柱的常规方法。
一般来说，根据本发明的实施方案在器件(诸如SJ MOSFET)中实现高纵横比柱、并且因此高击穿电压，同时克服与常规工艺相关联的缺点。
在阅读在各个图式中示出的以下详细描述之后，所属领域的技术人员将认识到根据本发明的实施方案的这些和其它目标和优点。
附图简述
并入本说明书中并形成本说明书的一部分的附图示出本发明的实施方案，并且与本说明书一起用于解释本发明的原理。在所有图式和说明书通篇中，相同编号表示相同元件。
图1是在根据本发明的一实施方案中用于制造半导体器件(例如，超结功率MOSFET器件)的方法的流程图。
图2、图3、图4、图5、图6、图7、图8、图9和图10是示出在根据本发明的实施方案中处于各个制造阶段的半导体器件的元件的横截面视图。
图11是在根据本发明的一实施方案中的半导体器件(例如，SJ MOSFET器件)的一部分的横截面视图。
图12是在根据本发明的一实施方案中用于制造半导体器件的方法的流程图。
详细描述
在本发明的以下详细描述中，阐述众多具体细节以便提供对本发明的透彻理解。然而，所属领域的技术人员将认识到，本发明可在无这些具体细节或其等效物的情况下实践。在其它情况下，未详细描述众所周知的方法、程序、组件和电路，以免不必要地使本发明的方面难以理解。
这些图未按比例绘制，并且仅结构的若干部分以及形成那些结构的各种层可示出于这些图中。
如本文中所使用，字母“n”是指n型掺杂剂，并且字母“p”是指p型掺杂剂。正号“+”或负号“-”分别用于表示相对高或相对低掺杂剂浓度。例如，“n+”将指示比“n”高的n型掺杂剂浓度，“n”将指示比“n-”高的n型掺杂剂浓度。
术语“沟道”在本文中以接受的方式使用。即，电流在FET内在沟道中从源极连接移动到漏极连接。沟道可由n型或p型半导体材料制成；因此，FET指定为n沟道或p沟道器件。本公开内容在n沟道器件(特别是n沟道SJ MOSFET)的上下文中呈现；然而，根据本发明的实施方案并不限于此。即，本文中所述的特征可用于p沟道器件中。通过在论述中用对应p型掺杂剂和材料代替n型掺杂剂和材料，本公开内容可容易映射到p沟道器件，反之亦然。
图1是在根据本发明的一实施方案中用于制造器件(例如，图11的器件1100)的方法的流程图100。描述为单独框的操作可在相同工艺步骤中(即，按相同时间间隔，在前一工艺步骤之后并在下一工艺步骤之前)组合并实施。此外，制造工艺和步骤可连同本文中论述的工艺和步骤一起实施；即，在本文中示出并描述的步骤之前、中间和/或之后可存在多个工艺步骤。重要的是，根据本发明的实施方案可结合这些其它(可能常规)工艺和步骤实现，而不显著干扰它们。一般来说，根据本发明的实施方案可替换常规工艺的若干部分，而不显著影响外围工艺和步骤。
在图1的框1中，还参考图2，在‘n+’衬底层202上方形成‘n-’层204。一般来说，层202包含第一浓度的第一类型掺杂剂，并且层204包含第二浓度的第一类型掺杂剂。在一个实施方案中，两种浓度不同，并且在一个这样的实施方案中，第二浓度小于第一浓度。
在层204上方选择性地沉积光阻剂206，以便形成间隙207。层204的一部分通过该间隙暴露，而层204的其它部分由光阻剂206覆盖。可以此方式形成任何数目个此类间隙。
在形成间隙207之后，将‘p’掺杂剂植入到层204中以形成‘p’区208。一般来说，在第一类型掺杂剂的层204中形成第二类型掺杂剂的区。可形成任何数目个此类区(每一间隙一区)。然后去除光阻剂206。
在图1的框2中，还参考图3，在一个实施方案中，实质上重复刚刚描述的步骤。更具体来说，在层204上方形成‘n-’层304。沉积光阻剂306以形成暴露层304的一部分的间隙307。值得注意的是，间隙307与‘p’区208对准。在形成间隙307之后，将‘p’掺杂剂植入到层304中以形成‘p’区308。然后去除光阻剂306。
接下来参考图4，在一个实施方案中，实质上再次重复这些步骤。更具体来说，在层304上方形成‘n-’层404。沉积光阻剂406以形成暴露层404的一部分的间隙407。值得注意的是，间隙407与‘p’区308对准。在形成间隙407之后，将‘p’掺杂剂植入到层404中以形成‘p’区408。然后去除光阻剂406，从而产生图5的结构。
如将从以下论述可见，刚刚描述的步骤是可在MISFET器件(诸如SJ MOSFET)中实现高纵横比柱(在本文中可称为复合沟槽和植入柱)的制造工艺的一部分。可如刚才所述形成任何数目个对准的‘p’区(例如，区208、308或408)，这取决于所期望纵横比。如下文详细描述，热扩散这些区以形成彼此接触的较大体积，然后形成沟槽并用‘p’掺杂剂填充沟槽以形成与最上层体积接触的柱。因此，所形成的‘p’掺杂剂区的数目越大，则复合沟槽和植入柱的纵横比越高。本文中所述的实例使用三个此类区，但如刚才所述，本发明并不限于此。
图5示出‘p’掺杂剂的三个对准的区208、308和408。在图1的框3中，还参考图6，热扩散区208、308和408，从而形成体积601、602和603。值得注意的是，体积601、602和603彼此对准，并且还与其相邻体积接触(例如，体积602与体积601和603两者接触)，从而形成‘p’掺杂剂的连续复合柱。体积601、602和603具有在其最宽点处测量的大致相同宽度。即，其相应宽度可能存在一些偏差，但其宽度足够接近，以使其共同形成柱状区。
在图1的框4中，还参考图7，在图6中所示的结构上方形成(例如，沉积或生长)另一‘n+’层710。一般来说，在第一类型掺杂剂的层404上方形成第一类型掺杂剂的层710。层710包含第一浓度的第一类型掺杂剂，并且层404包含第二浓度的第一类型掺杂剂。在一个实施方案中，两种浓度不同，并且在一个这样的实施方案中，第二浓度小于第一浓度。
在图1的框5中，还参考图8，在层710中形成沟槽812。可(例如)使用已知技术蚀刻沟槽812。值得注意的是，沟槽812与体积601、602和603对准。此外，沟槽812延伸穿过层710以暴露最上层体积603；即，沟槽812形成与体积603接触的开口。在一个实施方案中，沟槽812具有与体积601、602和603大致相同的宽度。即，宽度可能存在一些偏差，但该偏差足够小，以使沟槽812(当填充时)以及体积601、602和603共同形成柱状区。
在图1的框6中，还参考图9，用“p”掺杂剂填充沟槽812以形成柱914。沟槽812的深度/长度和宽度使得填充该沟槽的‘p’掺杂剂均匀分布在沟槽内。换句话说，可通过设计选择沟槽812的纵横比，以使‘p’掺杂剂不被阻塞或以其它方式防止其到达沟槽的最深部分。
此时，掺杂剂可在沟槽812的顶部上方延伸。因此，在图1的框7中，抛光该结构的上表面，可剥离在该上表面上形成的氧化物，并再次抛光该表面(例如，使用化学机械平坦化(CMP)抛光)以跨越层710和柱914形成扁平表面1016，如图10中所示。
以此方式，形成复合沟槽和植入柱1006(其可简称为复合柱)。在图1-10的实例中，复合柱1006包含柱914以及体积601、602和603。复合柱1006的纵横比大于仅柱914的纵横比。
在图1的框8中，还参考图11，使用已知技术形成半导体器件1100(例如，MISFET，诸如SJ MOSFET)的其它元件。
在图11实施方案中，器件1100包含位于衬底202的底表面上的漏极电极1120。在图11实施方案中，在复合柱1006中的每一者的顶部处(在图11的取向上)存在‘p’基极区1122。在柱1006中的每一者处还可存在‘p+’触点区1124和‘n+’源极区1126，如图所示。
在图11实施方案中，源极金属层1126耦合至源极电极1128，并且栅极结构1130耦合至栅极电极1132。栅极结构1130通过隔离层1134与其相邻元件和结构分离。沟槽914(复合柱1006)的一端耦合至源极金属层1126的触点(触点区1124)，并且该沟槽/复合柱的另一端邻接最上层体积603。
器件1100的位于层204、304和404上方以及位于源极金属层1126下方的层可称为外延层1136。替代所示和所描述的那些元件和结构或者除所示和所描述的那些元件和结构以外，外延层1136可包含若干其它元件和结构。
层204、304、404和710可统称为‘n’区1138。p型复合柱1006和‘n’区1138形成所谓的超结。复合柱1006和区1138位于器件1100的有源区内。一终止区或若干终止区(未示出)沿着器件1100的边缘安置在有源区周围。
替代所示和所描述的那些元件和结构或者除所示和所描述的那些元件和结构以外，器件1100可包含若干其它元件和结构。
因此，在根据本发明的实施方案中，一种半导体器件包含：第一类型掺杂剂的衬底(例如，202)；相邻所述衬底的第一类型掺杂剂的第一区(例如，1138)；以及形成于第一区中的第二区(例如，1006)，其中第二区中的每一者包含用第二类型掺杂剂填充的沟槽(例如，812)(从而形成柱914)，并且沟槽中的每一者邻接在沟槽与衬底之间植入第一类型掺杂剂中的第二类型掺杂剂的相应第一体积(例如，603)。第一体积中的每一者可邻接在相应第一体积与衬底之间也植入第一类型掺杂剂中的第二类型掺杂剂的相应第二体积(例如，602)。第一区(例如，1138)包含相邻于第一类型掺杂剂的第二层(例如，404)的第一类型掺杂剂的第一层(例如，710)，其中每一沟槽(例如，812、914)由第二层界定，并且每一第一体积(例如，603)在第一层中。
而且，在根据本发明的实施方案中，一种半导体器件包含：第一浓度的第一类型掺杂剂的衬底(例如，202)；形成于衬底层上方的第二浓度的第一类型掺杂剂的第一层(例如，404)，其中第二浓度不同于第一浓度；形成于第一层中的第二类型掺杂剂的第一体积(例如，603)；以及与第一体积接触并从第一体积纵向延伸的第二类型掺杂剂的柱状区(例如，914)，其中第一体积位于柱状区与衬底层之间。柱状区在相邻于第一层的第一类型掺杂剂的第二层(例如，710)内。第一体积可邻接在第一体积与衬底层之间植入第一类型掺杂剂中(例如，层304中)的第二类型掺杂剂的第二体积(例如，602)。
图12是在根据本发明的一实施方案中用于制造半导体器件(例如，图11的器件1100)的方法的流程图1200。
在框1201中，还参考图2、图3和图4，在第二层上方形成第一类型掺杂剂的第一层(例如，在层304上方形成层404，或在层204上方形成层304，或在层202上方形成层204)。
在图12的框1202中，还参考图6，植入第二类型掺杂剂以在第一层中形成第一体积(例如，层404中的体积603)。
在图12的框1203中，还参考图9，形成与第一体积接触并从第一体积延伸的第二类型掺杂剂的柱状区(例如，柱914与体积603接触并从体积603延伸)。
在一个实施方案中，在框1202中在于第二层(例如，层304)上方形成第一层(例如，层404)之前，在第三层(例如，层204)上方形成第二层。在此类实施方案中，在于第二层(例如，层304)上方形成第一层(例如，层404)之前，植入第二类型掺杂剂以在第二层中形成第二体积(例如，体积602)，其中当随后形成时第一体积在第二体积与柱状区之间对准。
类似地，在一个实施方案中，在于第二层(例如，层304)上方形成第一层(例如，层404)之前，并且在于第三层(例如，层204)上方形成第二层(例如，层304)之前，在第四层((例如，层202)上方形成第三层。在此类实施方案中，在于第二层上方形成第一层之前，并且在于第三层上方形成第二层之前，植入第二类型掺杂剂以在第三层中形成第三体积(例如，体积601)，其中当随后形成时第一和第二体积在第三体积与柱状区之间对准。
总之，经掩蔽‘p’植入和‘n’层生长连同热驱动一起组合一次或多次以在‘n’层中形成‘p’体积。然后沉积(生长)外延层，并且然后蚀刻沟槽并用“p”掺杂剂填充沟槽。上部沟槽部分设计成与已经形成的下部体积连接，以便形成连续复合沟槽和植入‘p’柱。此将导致竖直‘p’区，其将是实质上一个堆叠在另一个上方的‘p’体积与‘p’填充沟槽的组合。
由于上部‘p’填充沟槽区实现的平滑结导致较高击穿，并且还导致经改善非箝位感应开关(UIS)耐用性。通过增加‘p’体积的数目和/或通过增加‘p’填充沟槽的深度，此结构的击穿电压可扩展到更高电压。在模拟中，将‘p’填充沟槽的深度/长度从18.5μm增加到24.5μm(具有三个‘p’体积)使击穿电压从约670伏增加到约750伏。模拟还示出，将‘p’体积的数目从3增加到6(沟槽深度为18.5μm)使击穿电压从约670伏增加到约982伏。增加沟槽深度将增加纵横比，但其具有如下优点：其将通过使碰撞电离推进到远离表面的块体中并提供空穴到达远离MISFET中固有的双极区的触点的直接路径来改善UIS耐用性。
由于经填充沟槽中的固有空隙，MISFET的反向恢复电荷(Qrr)将较低。而且，经填充沟槽经历的热循环可显著减少，以使掺杂剂从沟槽区到周围‘n’外延层中的热扩散较少。此将导致减小的比导通电阻。
上部平滑侧面‘p’区与相对不均匀(波纹)‘p’体积部分的组合提供额外自由度以便以高碰撞电离发生在复合沟槽和植入柱的底部部分处的方式成形电场。
因此描述了MISFET器件(包含SJ功率MOSFET器件)的实施方案。本文中所述的特征可用于低压器件以及高压器件中作为分裂栅、双沟槽和其它常规高压超结器件的替代物。
已出于说明和描述目的呈现本发明的具体实施方案的前述描述。其并不打算穷举或将本发明限于所公开的精确形式，并且鉴于以上教示，许多修改和变化可行。选择并描述实施方案以便最好地解释本发明的原理及其实际应用，从而使得所属领域的技术人员能够最好地利用本发明以及具有适于所预期特定用途的各种修改的各种实施方案。本发明的范围旨在由所附权利要求及其等效物限定。

Claims (20)

1.一种半导体器件，其包括：
包括第一类型掺杂剂的衬底；
相邻所述衬底并包括所述第一类型掺杂剂的第一区；以及
形成于所述第一区中的多个第二区，所述第二区中的每一者包括沟槽，所述沟槽用包括不同于所述第一类型掺杂剂的第二类型掺杂剂的材料填充，每一所述沟槽邻接在每一所述沟槽与所述衬底之间植入所述第一类型掺杂剂中的所述第二类型掺杂剂的相应第一体积。
2.根据权利要求1所述的半导体器件，其中每一所述第一体积邻接在每一所述第一体积与所述衬底之间植入所述第一类型掺杂剂中的所述第二类型掺杂剂的相应第二体积。
3.根据权利要求1所述的半导体器件，其中所述第一类型掺杂剂包括n型掺杂剂，并且所述第二类型掺杂剂包括p型掺杂剂。
4.根据权利要求1所述的半导体器件，其包括超结功率金属绝缘体半导体场效应晶体管。
5.根据权利要求1所述的半导体器件，其中所述第一区包括相邻于所述第一类型掺杂剂的第二层的所述第一类型掺杂剂的第一层，其中每一所述沟槽由所述第二层界定，并且每一所述第一体积在所述第一层中。
6.根据权利要求1所述的半导体器件，其中每一所述沟槽的一端耦合至源极金属层的触点，并且每一所述沟槽的另一端邻接所述相应第一体积。
7.根据权利要求1所述的半导体器件，其中每一所述第一体积和每一所述沟槽具有大致相同宽度。
8.一种半导体器件，其包括：
包括第一浓度的第一类型掺杂剂的衬底层；
形成于所述衬底层上方并包括第二浓度的所述第一类型掺杂剂的层，所述第二浓度不同于所述第一浓度；
形成于所述第一层中的第一体积，所述第一体积包括第二类型掺杂剂的植入；以及
与所述第一体积接触并从所述第一体积纵向延伸的包括所述第二类型掺杂剂的柱状区，其中所述第一体积位于所述柱状区与所述衬底层之间。
9.根据权利要求8所述的半导体器件，其中所述第一体积邻接在所述第一体积与所述衬底层之间植入所述第一类型掺杂剂中的所述第二类型掺杂剂的第二体积。
10.根据权利要求8所述的半导体器件，其中所述第一类型掺杂剂包括n型掺杂剂，并且所述第二类型掺杂剂包括p型掺杂剂。
11.根据权利要求8所述的半导体器件，其中所述第一层、所述第一体积和所述柱状区包括功率金属绝缘体半导体场效应晶体管中的超结。
12.根据权利要求8所述的半导体器件，其中所述柱状区在相邻于所述第一层的所述第一类型掺杂剂的第二层内。
13.根据权利要求8所述的半导体器件，其中每一所述柱状区的一端耦合至源极金属层的触点，并且每一所述柱状区的另一端邻接所述第一体积。
14.根据权利要求8所述的半导体器件，其中所述第一体积和所述柱状区具有在其最宽点处测量的大致相同宽度。
15.一种形成半导体器件的方法，所述方法包括：
在第二层上方形成第一层，所述第一层包括第一类型掺杂剂；
植入第二类型掺杂剂以在所述第一层中形成第一体积；以及
形成与所述第一体积接触并从所述第一体积延伸的包括所述第二类型掺杂剂的柱状区。
16.根据权利要求15所述的方法，其还包括在所述形成第一层之前：
在第三层上方形成所述第二层；以及
植入所述第二类型掺杂剂以在所述第二层中形成第二体积，其中当随后形成时所述第一体积在所述第二体积与所述柱状区之间对准。
17.根据权利要求15所述的方法，其中所述形成所述柱状区包括在所述形成第一层和形成所述第一体积之后：
在所述第一层上方形成包括所述第一类型掺杂剂的第三层；
穿过所述第三层形成沟槽，从而暴露所述第一体积；以及
用所述第二类型掺杂剂填充所述沟槽。
18.根据权利要求15所述的方法，其中所述第一类型掺杂剂包括n型掺杂剂，并且所述第二类型掺杂剂包括p型掺杂剂。
19.根据权利要求15所述的方法，其中所述第一体积和所述柱状区具有在其最宽点处测量的大致相同宽度。
20.一种通过权利要求15所述的方法制造的金属-绝缘体-半导体场效应晶体管(MISFET)。
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