CN115566038A - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，包括：依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层；在N型缓冲层之上形成有沟槽填充型超结结构；背面结构包括漏区和图形化的背面P型杂质区域；N型半导体衬底在背面减薄工艺中被去除，N型冗余外延层在背面减薄工艺中被完全或部分去除；N型半导体衬底的电阻率为顶层外延层的0.1～10倍，N型冗余外延层的电阻率为N型半导体衬底的0.1倍～10倍，N型冗余外延层的电阻率低于N型缓冲层的电阻率。本发明还公开了一种超结器件的制造方法。本发明能消除高浓度衬底的杂质外扩的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触，能改善器件的体二极管的特性。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结(super junction)结构就是交替排列的N型柱和P型柱即PN柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压(P N柱共同承受)，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN柱，是一种可以批量生产的超结的制造方法。
如果需要制造更高反偏击穿电压的器件或者更低比导通电阻的器件，都需要PN柱的步进(pitch)更小，或者器件的P-N深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，P型沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是P型沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次P型柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。
现有的技术方案中，都是采用高浓度(例如电阻率0.001-0.003欧.厘米，甚至为了减低Rdson采用更低电阻率的衬底)，比其上淀积的N外延层的电阻率0.5-5欧姆.厘米低了2个数量级，因此在工艺过程中会由于衬底杂质的外扩散影响器件性能的均匀性，为了减少这个外扩，需要将高浓度衬底利用氧化膜和多晶硅膜的背面保护，增加了成本。同时由于高浓度衬底的晶圆边缘部分(假设背面已经被保护好了)会在工艺过程中露出，在清洗等工艺中，都要进行特别管理，例如让高浓度衬底只是在清洗液的换液之前进行，降低了生产效率，或者高浓度衬底清洗后，要马上进行换液，用于其他工艺，这样增加了成本。
此外，沟槽填充型超结MOSFET，由于P-N接触面是完全平滑的，不象多次外延的超结MOSFET，PN柱之后部分是通过离子注入经过退火扩散后形成了，离子的浓度分布不能完全均匀，因此总能存在PN接触界面的部分局部的电荷不平衡。这些局部的电荷不平衡改善了体二极管的反向恢复特性的软度，因此现有沟槽填充型超结MOSFET的体二极管的软度不如多次外延的器件好。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能消除高浓度衬底的杂质外扩对超结结构的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触，还能改善器件的体二极管的特性。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件包括：
依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层。
在所述N型缓冲层之上形成有超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成。
超结器件的背面结构包括漏区和图形化的背面P型杂质区域。
所述漏区通过在所述背面减薄工艺后通过全面的背面N型离子注入形成。
所述背面P型杂质区域通过光刻工艺选定且所述背面P型杂质区域包括在选定区域中进行背面P型离子注入形成的P型杂质。
所述背面P型离子注入的注入峰值位置大于所述背面N型离子注入的注入峰值位置；所述背面P型杂质区域和所述P型柱的底部表面之间具有间隔。
所述N型半导体衬底在背面减薄工艺中被去除，所述N型冗余外延层在所述背面减薄工艺中被完全或部分去除，所述背面减薄工艺后所述N型缓冲层的厚度完整保留。
所述N型半导体衬底的电阻率为所述顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底的掺杂杂质外扩不会影响所述超结结构的性能。
所述N型冗余外延层的电阻率为所述N型半导体衬底的电阻率的0.1倍～10倍，所述N型冗余外延层的电阻率低于所述N型缓冲层的电阻率，所述N型冗余外延层用于保证所述背面减薄工艺能将所述N型半导体衬底完全去除并同时不影响所述N型缓冲层以及保证所述漏区能达到所需的掺杂浓度。
进一步的改进是，所述N型缓冲层的电阻率为所述顶层外延层的电阻率的0.5倍～2倍。
进一步的改进是，所述N型缓冲层的电阻率等于所述顶层外延层的电阻率。
进一步的改进是，所述N型冗余外延层的电阻率为所述顶层外延层的电阻率的0.2倍以下。
进一步的改进是，所述N型冗余外延层的电阻率为所述顶层外延层的电阻率的0.1倍。
进一步的改进是，所述背面N型离子注入的杂质包括磷或砷，注入剂量为5E12cm-2～1E15cm-2。
所述背面P型离子注入的杂质包括B或BF2，注入剂量为1E11cm-2～5E12cm-2，注入能量为50keV～400keV。
进一步的改进是，所述背面P型杂质区域的各选定区域的至少一个方向的尺寸大于等于5微米；光刻工艺的光刻胶的厚度大于等于4微米。
进一步的改进是，所述背面P型杂质区域具有P型净掺杂，所述背面P型杂质区域的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度。
进一步的改进是，所述背面P型杂质区域具有P型净掺杂，所述背面P型杂质区域的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度的1/2。
进一步的改进是，所述背面P型杂质区域具有N型净掺杂，所述背面P型杂质区域的N型净掺杂的浓度为未注入P型杂质时的N型杂质浓度的1/5～1/100。
进一步的改进是，所述漏区和所述背面P型杂质区域都经过激光退火，所述背面P型杂质区域的深度范围小于等于所述激光退火的深度。
进一步的改进是，所述背面P型杂质区域的面积在整个所述漏区的面积的5％～30％。
进一步的改进是，所述超结结构为由多层超结子结构叠加而成，各层所述超结子结构都由对应层的P型子柱和N型子柱交替排列而成，各层所述P型子柱纵向叠加形成所述P型柱，各层所述N型子柱纵向叠加形成所述N型柱。
所述超结结构中所包括的所述超结子结构的层数为2层或3层以上。
各所述P型子柱的开口宽度等于同一层的所述N型子柱的开口宽度。
或者，各所述P型子柱的开口宽度不等于同一层的所述N型子柱的开口宽度。
各层所述超结子结构中的电荷平衡结构设置为：所述P型子柱和所述N型子柱的杂质总量的偏差小于所述P型子柱和所述N型子柱中的任何一个杂质总量的5％。
第2层以上的各层所述N型子柱的厚度设置为保证所述N型子柱对应的N型顶层外延子层沉积后能识别底部的对准标记和套刻精度标记。
进一步的改进是，第一层超结子结构位于最底部，第二层超结子结构叠加在所述第一层超结子结构上。
所述第二层超结子结构中，第二层P型子柱的顶部开口宽度大于底部开口宽度，所述第二层P型子柱和所述第二层N型子柱之间在所述第二层P型子柱的底部达到最佳电荷平衡；所述第一层超结子结构中，第一层P型子柱的顶部开口宽度大于底部开口宽度，所述第一层P型子柱和所述第一层N型子柱之间在所述第一层P型子柱的顶部达到最佳电荷平衡。
或者，所述第一层超结子结构的第一层P型子柱的沟槽为倾斜沟槽，所述第二层超结子结构的第二层P型子柱的沟槽为垂直沟槽；所述第一层P型子柱的深度比所述第二层P型子柱的深度大10微米以上；所述第二层超结子结构中，所述第二层P型子柱和第二层N型子柱之间在各纵向位置都实现电荷平衡。
或者，所述第一层超结子结构的第一层P型子柱的沟槽为垂直沟槽，所述第二层超结子结构的第二层P型子柱的沟槽为倾斜沟槽；所述第一层P型子柱的深度比所述第二层P型子柱的深度大10微米以上；所述第一层超结子结构中，所述第一层P型子柱和第一层N型子柱之间在各纵向位置都实现电荷平衡。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、在N型半导体衬底上依次形成N型冗余外延层和N型缓冲层。
所述N型半导体衬底的电阻率为后续顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底的掺杂杂质外扩不会影响所述超结结构的性能。
所述N型冗余外延层的电阻率为所述N型半导体衬底的电阻率的0.1倍～10倍，所述N型冗余外延层的电阻率低于所述N型缓冲层的电阻率。
步骤二、通过沟槽填充工艺在所述N型缓冲层表面上超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成。
步骤三、完成正面工艺，之后进行如下背面工艺：
步骤31、进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底去除，所述N型冗余外延层在所述背面减薄工艺中被完全或部分去除，所述背面减薄工艺后所述N型缓冲层的厚度完整保留。
在所述背面减薄工艺中，所述N型冗余外延层用于保证所述背面减薄工艺能将所述N型半导体衬底完全去除并同时不影响所述N型缓冲层。
步骤32、采用光刻工艺形成背面光刻胶图形，所述背面光刻胶图形将背面P型杂质区域打开，之后进行背面P型离子注入在选定区域中注入P型杂质并组成所述背面P型杂质区域，所述背面P型离子注入的注入峰值位置大于后续背面N型离子注入的注入峰值位置；所述背面P型杂质区域和所述P型柱的底部表面之间具有间隔。
步骤33、进行背面N型离子注入形成漏区，所述N型冗余外延层还保证所述漏区能达到所需的掺杂浓度。
进一步的改进是，所述N型缓冲层的电阻率为所述顶层外延层的电阻率的0.5倍～2倍。
所述N型冗余外延层的电阻率为所述顶层外延层的电阻率的0.2倍以下。
进一步的改进是，所述背面P型杂质区域的各选定区域的至少一个方向的尺寸大于等于5微米；光刻工艺的光刻胶的厚度大于等于4微米。
进一步的改进是，所述背面P型杂质区域具有P型净掺杂，所述背面P型杂质区域的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度。
或者，所述背面P型杂质区域具有N型净掺杂，所述背面P型杂质区域的N型净掺杂的浓度为未注入P型杂质时的N型杂质浓度的1/5～1/100。
进一步的改进是，所述漏区和所述背面P型杂质区域都经过激光退火，所述背面P型杂质区域的深度范围小于等于所述激光退火的深度。
进一步的改进是，所述背面P型杂质区域的面积在整个所述漏区的面积的5％～30％。
本发明对N型半导体衬底和超结结构对应的顶层外延层的杂质浓度关系进行了特别设置，这种设置能保证N型半导体衬底不会形成会影响超结结构的掺杂分布的杂质外扩，所以本发明能消除高浓度衬底的杂质外扩对超结结构的不利影响，这使得超结结构能实现超低比导通电阻结构，如超结结构的PN柱的步进能更小以及深度能更深，从而能降低器件比导通电阻。
由于本发明并不是通过增加N型半导体衬底的掺杂浓度来降低器件的比导通电阻，N型半导体衬底会在背面减薄工艺中完全去除，以消除N型半导体衬底对器件的比导通电阻带来的不利影响。
为了实现对N型半导体衬底完全去除同时不影响N型缓冲层，本发明增加设置了N型冗余外延层，N型冗余外延层能增加背面减薄工艺的工艺窗口，使得N型半导体衬底能完全去除同时不影响N型缓冲层。
本发明还对N型冗余外延层和N型半导体衬底以及N型冗余外延层和N型缓冲层的掺杂浓度的关系进行了设置，即能防止N型冗余外延层的掺杂浓度过高带来的不利影响如使过渡区的外延层的电阻率产生波动，同时还能结合背面N型离子注入形成较高掺杂浓度的漏区并能和背面金属层形成良好的欧姆接触，能使背面接触电阻占整个导通电阻的比值降低到小于1％。
由于本发明不需要采用高浓度的N型半导体衬底，故能在背面进行光刻局部的P型杂质注入即形成背面P型杂质区域，从而能改变体二极管导通时器件的载流子分布，特别是增加了P-N柱即超结结构到漏区之间的载流子，这些载流子由于不是处于P-N柱中，在反向恢复过程中P-N柱发生和完成完全耗尽时没有被耗尽，还是随着Vds的进一步增加才被抽离走，最后能增加反向恢复的时间并从而能改善体二极管的反向恢复软度，所以本发明改善器件的体二极管的特性，包括反向恢复峰值电流(Irrm)和反向恢复的软度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例超结器件的结构示意图；
图2-图9是本发明实施例超结器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例超结器件的结构示意图；本发明实施例超结器件包括：
依次形成于N型半导体衬底1(请参考图2所示)上的N型冗余外延层201(请参考图2所示)和N型缓冲层202。
在所述N型缓冲层202之上形成有超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成。
超结器件的背面结构包括漏区211和和图形化的背面P型杂质区域212。
所述漏区211通过在所述背面减薄工艺后通过全面的背面N型离子注入形成。
所述背面P型杂质区域212通过光刻工艺形成的光刻胶213图形选定且所述背面P型杂质区域212包括在选定区域中进行背面P型离子注入形成的P型杂质。
所述背面P型离子注入的注入峰值位置大于所述背面N型离子注入的注入峰值位置；所述背面P型杂质区域212和所述P型柱的底部表面之间具有间隔。
所述N型半导体衬底1在背面减薄工艺中被去除。
所述N型冗余外延层201在所述背面减薄工艺中部分去除。在其他实施例中也能为：所述N型冗余外延层201在所述背面减薄工艺中被完全去除。
所述背面减薄工艺后所述N型缓冲层202的厚度完整保留。
所述N型半导体衬底1的电阻率为所述顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底1的掺杂杂质外扩不会影响所述超结结构的性能。
所述N型冗余外延层201的电阻率为所述N型半导体衬底1的电阻率的0.1倍～10倍，所述N型冗余外延层201的电阻率低于所述N型缓冲层202的电阻率，所述N型冗余外延层201用于保证所述背面减薄工艺能将所述N型半导体衬底1完全去除并同时不影响所述N型缓冲层202以及保证所述漏区211能达到所需的掺杂浓度。
所述N型缓冲层202的电阻率为所述顶层外延层的电阻率的0.5倍～2倍。较佳为，所述N型缓冲层202的电阻率等于所述顶层外延层的电阻率。
所述N型冗余外延层201的电阻率为所述顶层外延层的电阻率的0.2倍以下。较佳为，所述N型冗余外延层201的电阻率为所述顶层外延层的电阻率的0.1倍。
所述背面N型离子注入的杂质包括磷或砷，注入剂量为5E12cm-2～1E15cm-2。
所述背面P型离子注入的杂质包括B或BF2，注入剂量为1E11cm-2～5E12cm-2，注入能量为50keV～400keV。
所述背面P型杂质区域212的各选定区域的至少一个方向的尺寸大于等于5微米；光刻工艺的光刻胶213的厚度大于等于4微米。
所述背面P型杂质区域212具有P型净掺杂，所述背面P型杂质区域212的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度。更佳为，所述背面P型杂质区域212具有P型净掺杂，所述背面P型杂质区域212的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度的1/2。
或者，所述背面P型杂质区域212具有N型净掺杂，所述背面P型杂质区域212的N型净掺杂的浓度为未注入P型杂质时的N型杂质浓度的1/5～1/100。
所述漏区211和所述背面P型杂质区域212都经过激光退火，所述背面P型杂质区域212的深度范围小于等于所述激光退火的深度，例如，当所述激光退火的深度为4微米时，所述背面P型杂质区域212的深度小于4微米。
所述背面P型杂质区域212的面积在整个所述漏区211的面积的5％～30％。
所述超结结构为由多层超结子结构叠加而成，各层所述超结子结构都由对应层的P型子柱和N型子柱交替排列而成，各层所述P型子柱纵向叠加形成所述P型柱，各层所述N型子柱纵向叠加形成所述N型柱。
本发明实施例中，所述超结结构中所包括的所述超结子结构的层数为2层。在其他实施例中也能为：所述超结结构中所包括的所述超结子结构的层数为3层以上。
图1中，线A1A2到线B1B2之间的为第一层超结子结构，由第一层P型子柱301和第一层N型子柱203交替排列而成；线B1B2到线C1C2之间的为第二层超结子结构，由第二层P型子柱302和第二层N型子柱204交替排列而成。
各所述P型子柱的开口宽度大于同一层的所述N型子柱的开口宽度，例如：对于步长9微米的超结结构，可以设定各所述P型子柱的顶部宽度为5微米，各所述N型子柱的顶部宽度为4微米。步长为5微米的超结结构，可以设定各所述P型子柱的顶部宽度为3微米，各所述N型子柱的顶部宽度为2微米。
各层所述超结子结构中的电荷平衡结构设置为：所述P型子柱和所述N型子柱的杂质总量的偏差小于所述P型子柱和所述N型子柱中的任何一个杂质总量的5％。
第2层以上的各层所述N型子柱的厚度设置为保证所述N型子柱对应的N型顶层外延子层沉积后能识别底部的对准标记和套刻精度标记。例如：第2层以上的各层所述N型子柱的厚度设置为20微米～25微米。
第一层超结子结构位于最底部，第二层超结子结构叠加在所述第一层超结子结构上。
本发明实施例中，所述第二层超结子结构中，第二层P型子柱302的顶部开口宽度大于底部开口宽度，所述第二层P型子柱302和所述第二层N型子柱204之间在所述第二层P型子柱302的底部达到最佳电荷平衡。
所述第一层超结子结构中，第一层P型子柱301的顶部开口宽度大于底部开口宽度，所述第一层P型子柱301和所述第一层N型子柱203之间在所述第一层P型子柱301的顶部达到最佳电荷平衡。
这样，所述超结结构的最佳电荷平衡位于线B1B2处，这样设置的益处为：
所述第二层P型子柱302的上面部分的P型杂质多于N型杂质，所述第一层P型子柱301的下面部分的N型杂质多于P型杂质。器件工作时，当Vds加大，PN柱发生击穿时，击穿会发生在所述第一层P型子柱301的顶部也即第二层P型子柱302的底部的周围，使得器件的耐电流冲击能力，特别是抗电流冲击能力的一致性得到提高。
通过这样的设定，使得工艺过程造成的P型柱的杂质浓度发生偏离时，整个P型柱中电场强度的最高值位于所述第一层P型子柱301的中心周围的位置，具有一定的稳定性，在这一位置发生雪崩击穿时，产生的电子空穴对中的空穴(带正电荷)在垂直电场作用下往所述第一层P型子柱301的上部流动，更好的改善了该上部区域的电荷平衡(该区域P多于N，耗尽后P型柱中的负电荷多于N型柱中的正电荷；因此正电荷增加改善了电荷平衡)；产生的电子空穴对中的电子(带负电荷)在垂直电场作用下往所述第一层P型子柱301的底部流动，更好的改善了所述第一层P型子柱301中的电荷平衡(该区域P少于N，耗尽后P型柱中的负电荷少于N型柱中的正电荷；因此负电荷增加改善了电荷平衡)，这样使得器件的击穿电压得到提高，改善了器件的雪崩耐量。
在其他实施例中也能为：所述第一层超结子结构的第一层P型子柱301的沟槽为倾斜沟槽，所述第二层超结子结构的第二层P型子柱302的沟槽为垂直沟槽；所述第一层P型子柱301的深度比所述第二层P型子柱302的深度大10微米以上。所述第二层超结子结构中，所述第二层P型子柱302和第二层N型子柱204之间在各纵向位置都实现电荷平衡，电荷平衡为所述第二层P型子柱302和第二层N型子柱204的杂质总量的偏差小于所述第二层P型子柱302和第二层N型子柱204中的任何一个杂质总量的5％，这样能够得到更高的击穿电压。
或者，所述第一层超结子结构的第一层P型子柱301的沟槽为垂直沟槽，所述第一层P型子柱301的深度比所述第二层P型子柱302的深度大10微米以上。所述第一层超结子结构中，所述第一层P型子柱301和第一层N型子柱203之间在各纵向位置都实现电荷平衡，电荷平衡为所述第一层P型子柱301和第一层N型子柱203的杂质总量的偏差小于所述第一层P型子柱301和第一层N型子柱203中的任何一个杂质总量的5％。所述第二层超结子结构的第二层P型子柱302的沟槽为倾斜沟槽，这样增加了整体的PN柱深度，提高了器件的击穿电压。
在所述超结结构上还形成有超结器件的正面结构，超结器件为超结NMOS，正面结构包括了多个超结器件单元结构，超结器件单元结构包括：
形成于各所述P型柱顶部的P型阱6，所述P型阱6还延伸到两侧的所述N型柱中。
在所述P型阱6的顶部形成有由栅介质层如栅氧化层8和多晶硅栅9叠加而成的栅极结构。图1中，所述N型柱两侧的两个相邻的所述P型阱6顶部的栅氧化层8和多晶硅栅9连接在一起并形成一个整体结构。
在所述多晶硅栅9两侧的所述P型阱6的表面区域中形成有源区10。
层间膜11将所述多晶硅栅9的顶部和所述多晶硅栅9之间的区域覆盖。
接触孔12穿过层间膜11，图1中显示的接触孔12为位于所述源区10顶部的接触孔，在所述源区10顶部的接触孔12的底部还形成有接触孔P型注入接触区13。
正面金属层14图形化后形成源极和栅极，图1中显示了正面金属层14形成的源极。
通常，为了进一步降低导通电阻，在所述P型阱6之间的所述N型柱的表面区域中还形成有通过离子注入形成的JFET注入区7。
在所述漏区211还形成有由背面金属层15形成的漏极。
本发明实施例采用了特别设定浓度也即电阻率的衬底的堆叠电荷平衡层的P-N柱的P-N宽度和浓度搭配结构，其中，堆叠电荷平衡层的P-N柱即为由多层超结子结构叠加而成所述超结结构，P-N宽度即为相邻的P型柱和N型柱的宽度，解决了高浓度衬底杂质外扩散的问题，特别是当与超低比导通电阻的堆叠电荷平衡结构结合使用，这时在衬底和P-N柱的缓冲层202之间加入一层较高浓度的冗余外延层201，保障设定电阻率的衬底在最后的背面研磨中被全面去除，留下部分冗余外延层201作为器件最底部的部分，并进行背面N型离子注入保证器件背面N+区域和背面金属实现良好的欧姆接触；这样在解决了上面高浓度衬底带来的外扩散问题的同时，也实现了器件导通电阻基本不受背面研磨工艺的影响。
本发明实施例中，衬底1的电阻率的设定保持在其上淀积的P-N柱的N外延层203和204的电阻率的0.1～10倍之间；并且衬底1与在其上其他外延层如外延层201和202的电阻率的差异，不要超过1个数量级。这样保证了器件工作过程中不会出现高浓度衬底1杂质的外扩对器件性能带来影响，也不会因为其上外延层201或202的杂质浓度比衬底1浓度高出太多，导致外延层201或202淀积中过渡区域的电阻率波动工艺的难度加大。
本发明实施例中，所述N型半导体衬底1的衬底浓度理论上不受限制，也即不比采用现有技术中必须采用的高浓度衬底，如果将所述N型半导体衬底1的浓度设定为第一层N型子柱203对应的N型顶层外延子层203的浓度的1/10～10倍的关系，那么所述N型半导体衬底1对N型顶层外延子层203和204的外延相互间的互扩散效应可以忽略。生产上，将第一层N型子柱203浓度设定为N型顶层外延子层203的浓度的相同数量级，是完全可以实现而不增加额外成本的，能很好的解决发生现有高浓度衬底的下面问题：
高浓度衬底带来的外扩(outdiffusion)，外扩对晶圆的边缘(edge)/中心(center)区域的器件的影响不同；
高浓度衬底在生产过程中需要控制混合跑货(mix-run)；
高浓度衬底上沉积相对低浓度外延前需要背面包封。
同时带来下面的额外好处：
通过背面离子注入，形成薄的高浓度N+区域即漏区211，减少体二极管的背面N+的注入效应，减少Irrm，并改善软度
因为衬底N+浓度降低了，可以在背面区域注入适量的P型杂质，形成部分的P型区域，进一步改善体二极管的特性，包括Irrs，特别是反向恢复的软度。
现结合具体参数对本发明实施例器件结构做进一步详细说明：
本发明实施例中，栅氧化层8(Gox)采用
Figure BDA0003143072560000111
N型半导体衬底1的浓度即对应的N型电阻率为0.08欧姆·厘米～8欧姆·厘米；
外延层202、203和204的N型电阻率都为0.8欧.厘米；这里，各外延层不同直接以附图标记来区分。
两层的沟槽的顶部宽度为3μm,N型柱的顶部宽度为2μm；沟槽倾斜角88.8度。
第一层P型子柱301的深度为30μm，第二层P型子柱302的深度为20μm；
外延层202的厚度10μm；
外延层201厚度初始厚度20μm，电阻率0.08欧.厘米。
减薄后的进行磷离子注入和退火，注入剂量达到使背面表面磷浓度为1E19cm-3。
估算外延层203和204对导通电阻的影响为：0.8*L(50μm)/W(2μm)＝0.8*25；
外延层202部分对导通电阻的影响：0.8*L(10μm)/W(5μm)＝0.8*2；
上述两者之和约为0.8*27；
外延层201减薄后厚度10μm，其贡献0.08*2；为前者的1/135；
外延层201减薄后厚度5μm，其贡献0.08*1,为前者的1/270
上述两种情况下外延层201的贡献差异，可以忽略不计，所以，外延层201具有良好的冗余效果。
考虑到背面磷离子注入，会进一步缩小不同厚度的外延层201对导通电阻的贡献差异，因此实际差异更小。
本发明实施例对N型半导体衬底1和超结结构对应的顶层外延层的杂质浓度关系进行了特别设置，这种设置能保证N型半导体衬底1不会形成会影响超结结构的掺杂分布的杂质外扩，所以本发明能消除高浓度衬底的杂质外扩对超结结构的不利影响，这使得超结结构能实现超低比导通电阻结构，如超结结构的PN柱的步进能更小以及深度能更深，从而能降低器件比导通电阻。
由于本发明实施例并不是通过增加N型半导体衬底1的掺杂浓度来降低器件的比导通电阻，N型半导体衬底1会在背面减薄工艺中完全去除，以消除N型半导体衬底1对器件的比导通电阻带来的不利影响。
为了实现对N型半导体衬底1完全去除同时不影响N型缓冲层202，本发明实施例增加设置了N型冗余外延层201，N型冗余外延层201能增加背面减薄工艺的工艺窗口，使得N型半导体衬底1能完全去除同时不影响N型缓冲层202。
本发明实施例还对N型冗余外延层201和N型半导体衬底1以及N型冗余外延层201和N型缓冲层202的掺杂浓度的关系进行了设置，即能防止N型冗余外延层201的掺杂浓度过高带来的不利影响如使过渡区的外延层的电阻率产生波动，同时还能结合背面N型离子注入形成较高掺杂浓度的漏区211并能和背面金属层形成良好的欧姆接触，能使背面接触电阻占整个导通电阻的比值降低到小于1％。
如图1-图8所示，是本发明实施例超结器件的制造方法各步骤中的器件结构示意图；本发明实施例超结器件的制造方法包括如下步骤：
步骤一、如图2所示，在N型半导体衬底1上依次形成N型冗余外延层201和N型缓冲层202。
所述N型半导体衬底1的电阻率为后续顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底1的掺杂杂质外扩不会影响所述超结结构的性能。
所述N型冗余外延层201的电阻率为所述N型半导体衬底1的电阻率的0.1倍～10倍，所述N型冗余外延层201的电阻率低于所述N型缓冲层202的电阻率。
本发明实施例方法中，采用电阻率变化范围大的，相对高电阻率即低浓度的N型半导体衬底1，衬底电阻率即所述N型半导体衬底1的电阻率设定为P-N柱即超结结构的N型外延电阻率即后续顶层外延层中的外延层203和204的1/10-10倍，例如：P-N柱的N型外延层203和204采用0.8欧姆·厘米；N型半导体衬底1采用0.08欧姆·厘米～8欧姆·厘米，并且可以有较多的变化范围，也即半导体衬底1的不同厚度和不同区域的电阻率能不同，故易于生产。衬底电阻率的设定保持在直接在其上淀积的P-N柱的N型外延层203和204的电阻率的0.1～10倍之间；并且衬底电阻率与在衬底1上其他外延层201和202的电阻率的差异，不要超过1个数量级。这样保证了器件工作过程中不会出现高浓度衬底杂质的外扩对器件性能带来影响，也不会因为其上外延杂质浓度比衬底浓度高出太多，导致外延淀积中过渡区域的电阻率波动工艺的难度加大。
图1，在所述N型半导体衬底1上淀积N型冗余外延层201，N型冗余外延层201厚度可以为20um。
在N型冗余外延层201上淀积N型缓冲层202。
N型冗余外延层201的电阻率的选择，要和衬底电阻率的差异在0.1-10倍之间。与其上的外延层的电阻率相比，要低于其上的N型缓冲层202的电阻率，一般选取N型冗余外延层201的电阻率是N型缓冲层202的电阻率的1/10。这个N型冗余外延层201的厚度，按照后续减薄工艺的控制能力进行设定。保证减薄工艺完成后，N型冗余外延层201被完全除去或者还有部分保留，但是N型缓冲层202的完整的保持下来进行后续的工艺。
N型缓冲层202和后续的外延层203的电阻率可以相同，也可以不同，例如选择使得N型缓冲层202的电阻率是外延层203的电阻率的0.5倍～2倍。
N型缓冲层202的厚度，对体二极管的特性和器件的导通电阻有一定的影响，可以设定在0微米～20微米。在对器件的抗雪崩能力有一点要求时，一般可以设定为5微米～20微米。
所述N型冗余外延层201的电阻率为所述顶层外延层的电阻率的0.2倍以下，例如：所述N型冗余外延层201的电阻率为所述顶层外延层的电阻率的0.1倍。
步骤二、通过沟槽填充工艺在所述N型缓冲层202表面上超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成。
本发明实施例方法中，所述超结结构为由多层超结子结构叠加而成，各层所述超结子结构都由对应层的P型子柱和N型子柱交替排列而成，各层所述P型子柱纵向叠加形成所述P型柱，各层所述N型子柱纵向叠加形成所述N型柱。
下面以所述超结结构中所包括的所述超结子结构的层数为2层为例进行说明，在其他实施例中，所述超结子结构的层数也为3层或更多层，从而使得每一层的沟槽填充工艺难度降低，或者器件的BVdss提高，2层叠层结构的所述超结结构的形成工艺包括如下分步骤：
步骤21、进行外延生长，包括：如图1所示，在N型缓冲层202形成N型顶层外延子层203即简称为外延层203。
在外延层203的底部表面如线A1A2所示，顶部表面如线B1B2所示。
步骤22、进行沟槽刻蚀，包括：在外延层203的顶部表面淀积由底层氧化膜、中间氮化硅膜和顶层氧化膜叠加而成的硬质掩膜层。通过光刻和刻蚀，刻蚀掉光刻打开区域的硬质掩膜层之后，进行硅刻蚀，形成第一层超结子结构的沟槽即第一层沟槽，第一层沟槽底到达外延层203的底部。
步骤23、进行沟槽填充，包括：如图2所示，当刻蚀完成后，将硬质掩膜层中的顶层氧化膜和中间氮化膜通过干化或者湿法刻蚀掉，留下底层氧化膜作为沟槽填充硅的硬掩模。之后，如图3所示，在第一沟槽完全填充P型半导体层如P型硅外延层。利用化学机械研磨将表面的硅全部除掉，之后将底层氧化膜刻蚀掉；形成第一层P型子柱301和第一层N型子柱203，第一层P型子柱301和第一层N型子柱203毗邻，形成第一P-N型柱即第一层超结子结构，其电荷达到平衡或者电荷量的差距小于第一层P型子柱301电荷总量的5％，也小于第一层P型子柱301电荷总量的5％。
重复步骤21到步骤23，形成第二P-N型柱即第二层超结子结构，如图4，形成第二层P型子柱302和第二层N型子柱204。第二层P型子柱302的底部必须接触到第一层P型子柱301的顶部，可以有一定深度的穿透。第二层N型子柱204对应的外延层的电阻率设定为与外延层203的电阻率相同，也可以设定为不同。第二层P型子柱302和第二层N型子柱204毗邻，形成第二P-N型柱，其电荷达到平衡或者电荷量的差距小于第二层N型子柱204电荷总量的5％，也小于第二层P型子柱302电荷总量的5％。
步骤三、完成正面工艺，包括：
如图5所示，形成P型阱6，形成于各所述P型柱顶部的P型阱6，所述P型阱6还延伸到两侧的所述N型柱中。P型阱6的顶部表面如线D1D2所示，底部表面如线C1C2所示；形成所述P型阱6之后，所述第二层超结子结构的顶部表面降低到线C1C2所示位置。
如图6所示，形成介质层和多晶硅并进行图形化在所述P型阱6的顶部形成由栅介质层如栅氧化层8和多晶硅栅9叠加而成的栅极结构；图6中，所述N型柱两侧的两个相邻的所述P型阱6顶部的栅氧化层8和多晶硅栅9连接在一起并形成一个整体结构。
进行N型重掺杂离子注入在所述多晶硅栅9两侧的所述P型阱6的表面区域中形成源区10。
形成层间膜11，所述层间膜11将所述多晶硅栅9的顶部和所述多晶硅栅9之间的区域覆盖。
形成穿过层间膜11接触孔开口，在所述源区10顶部的接触孔开口的底部形成接触孔P型注入接触区13。
在接触孔开口中填充金属形成接触孔12。
形成正面金属层14并图形化形成源极和栅极，图6中显示了正面金属层14形成的源极。
通常，为了进一步降低导通电阻，在所述P型阱6之间的所述N型柱的表面区域中还通常会通过N型离子注入形成JFET注入区7。
之后进行如下背面工艺：
步骤31、如图7所示，进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底1去除。
所述N型冗余外延层201在所述背面减薄工艺部分去除，剩余的所述N型冗余外延层单独用标记211标出，后续形成于剩余的所述N型冗余外延层中的漏区也采用标记211标出；也能为将所述N型冗余外延层201全部取出。
所述背面减薄工艺后所述N型缓冲层202的厚度完整保留。
在所述背面减薄工艺中，所述N型冗余外延层201用于保证所述背面减薄工艺能将所述N型半导体衬底1完全去除并同时不影响所述N型缓冲层202。
步骤32、如图8所示，采用光刻工艺形成背面光刻胶213图形，所述背面光刻胶213图形将背面P型杂质区域212打开；
之后进行背面P型离子注入在选定区域中注入P型杂质并组成所述背面P型杂质区域212，所述背面P型离子注入的注入峰值位置大于后续背面N型离子注入的注入峰值位置；所述背面P型杂质区域212和所述P型柱的底部表面之间具有间隔。
所述背面P型离子注入的杂质包括B或BF2，注入剂量为1E11cm-2～5E12cm-2，注入能量为50keV～400keV。
所述背面P型杂质区域212的各选定区域的至少一个方向的尺寸大于等于5微米；光刻工艺的光刻胶213的厚度大于等于4微米。
所述背面P型杂质区域212具有P型净掺杂，所述背面P型杂质区域212的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度。较佳为，所述背面P型杂质区域212具有P型净掺杂，所述背面P型杂质区域212的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度的1/2。
或者，所述背面P型杂质区域212具有N型净掺杂，所述背面P型杂质区域212的N型净掺杂的浓度为未注入P型杂质时的N型杂质浓度的1/5～1/100。
步骤33、如图9所示，进行背面N型离子注入形成漏区211，所述N型冗余外延层201还保证所述漏区211能达到所需的掺杂浓度。
所述漏区211和所述背面P型杂质区域212都经过激光退火，所述背面P型杂质区域212的深度范围小于等于所述激光退火的深度。
所述背面P型杂质区域212的面积在整个所述漏区211的面积的5％～30％。
所述背面N型离子注入的杂质包括磷或砷，较佳的设定是使得背面N+的杂质浓度能和后续的背面金属层15形成很好的欧姆接触而且接触电阻在器件的导通电阻中的占比小于1％，可以忽略，同时N+的杂质浓度保持较低的水平。
所述背面N型离子注入的注入能量可以设定在20Kev到100Kev，较佳的设定在30-75Kev；注入剂量可以设定在5E12/cm2到5E15/cm2,较佳的设定在5E13/cm2到1e15/cm2。之后通过激光退火将背面区域的注入离子激活。
之后，在所述漏区211的背面淀积背面金属层15，背面金属层15可以是Ti层、Ni层或Ag层。厚度可以设定为Ti层为
Figure BDA0003143072560000171
Ni层
Figure BDA0003143072560000172
Ag层
Figure BDA0003143072560000173
本发明实施例中，在通常的背面N型离子注入的基础上增加了图形化的背面P型离子注入的步骤，如图7所示，通过背面光刻，在减薄后的所述半导体衬底如硅片的背面注入P型杂质，P型杂质可以是B或者BF2，能量设定在50Kev到4000Kev之间，能量设定要考虑到使得P型杂质峰值浓度的位置离开硅片背面的N+漏211区的高浓度区域一定的距离，例如大于0.5微米；能量的设定也需要考虑后续激光退火设备的有效退火深度，例如如果激光退火设备只能将距离背面表面4微米的深度内的离子有效激活，那么P型注入的注入峰值(peak)深度也不要大于4微米。当然，注入的P型杂质在退火后在背面应该与P-N柱即超结结构的底部有一点的距离。否则有成为了和P型柱相连了，就是用于增加BVdss，改善体二级管软度的作用就减小了或者消失了。
背面P型注入的区域，根据对导通电阻的影响大小来设定，一般建议设定在5％～30％的整个有源区面积。当P型离子注入的区域与背面的漏区的注入区域的峰值位置距离增大，其对导通电阻的影响比较小时，可以增加一些区域比率。
所述背面P型杂质区域212的注入剂量，要设定在平衡掉所注入区域原来的N型杂质之后，剩余的P型杂质浓度不要高于PN柱的P型杂质浓度，一般建议背面剩余P杂质浓度小于等于PN柱的最低P型杂质浓度的1/2.而且，即使P型离子注入后所注入区域未能把N型杂质完全平衡掉，只要把该区域N型杂质进行了有效的降低，例如降低的原来的N型杂质的1/5-1/100，那么也会有对体二极管软度的明显改善。一般的，例如B的注入剂量可以设定在1E11cm-2～-5E12cm-2的水平
P型离子注入的区域的设定，可以采用较大尺寸的图形，例如再用横向尺寸大于等于5微米的开口(注入区)，这个背面P型光刻可以采用厚度大于等于4微米的光刻胶，给离子注入能量的选取留下了空间。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (20)

1.一种超结器件，其特征在于，包括：
依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层；
在所述N型缓冲层之上形成有超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成；
超结器件的背面结构包括漏区和图形化的背面P型杂质区域；
所述漏区通过在所述背面减薄工艺后通过全面的背面N型离子注入形成；
所述背面P型杂质区域通过光刻工艺选定且所述背面P型杂质区域包括在选定区域中进行背面P型离子注入形成的P型杂质；
所述背面P型离子注入的注入峰值位置大于所述背面N型离子注入的注入峰值位置；所述背面P型杂质区域和所述P型柱的底部表面之间具有间隔；
所述N型半导体衬底在背面减薄工艺中被去除，所述N型冗余外延层在所述背面减薄工艺中被完全或部分去除，所述背面减薄工艺后所述N型缓冲层的厚度完整保留；
所述N型半导体衬底的电阻率为所述顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底的掺杂杂质外扩不会影响所述超结结构的性能；
所述N型冗余外延层的电阻率为所述N型半导体衬底的电阻率的0.1倍～10倍，所述N型冗余外延层的电阻率低于所述N型缓冲层的电阻率，所述N型冗余外延层用于保证所述背面减薄工艺能将所述N型半导体衬底完全去除并同时不影响所述N型缓冲层以及保证所述漏区能达到所需的掺杂浓度。
2.如权利要求1所述的超结器件，其特征在于：所述N型缓冲层的电阻率为所述顶层外延层的电阻率的0.5倍～2倍。
3.如权利要求2所述的超结器件，其特征在于：所述N型缓冲层的电阻率等于所述顶层外延层的电阻率。
4.如权利要求2或3所述的超结器件，其特征在于：所述N型冗余外延层的电阻率为所述顶层外延层的电阻率的0.2倍以下。
5.如权利要求4所述的超结器件，其特征在于：所述N型冗余外延层的电阻率为所述顶层外延层的电阻率的0.1倍。
6.如权利要求1所述的超结器件，其特征在于：所述背面N型离子注入的杂质包括磷或砷，注入剂量为5E12cm-2～1E15cm-2；
所述背面P型离子注入的杂质包括B或BF2，注入剂量为1E11cm-2～5E12cm-2，注入能量为50keV～400keV。
7.如权利要求1所述的超结器件，其特征在于：所述背面P型杂质区域的各选定区域的至少一个方向的尺寸大于等于5微米；光刻工艺的光刻胶的厚度大于等于4微米。
8.如权利要求1所述的超结器件，其特征在于：所述背面P型杂质区域具有P型净掺杂，所述背面P型杂质区域的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度。
9.如权利要求8所述的超结器件，其特征在于：所述背面P型杂质区域具有P型净掺杂，所述背面P型杂质区域的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度的1/2。
10.如权利要求1所述的超结器件，其特征在于：所述背面P型杂质区域具有N型净掺杂，所述背面P型杂质区域的N型净掺杂的浓度为未注入P型杂质时的N型杂质浓度的1/5～1/100。
11.如权利要求1所述的超结器件，其特征在于：所述漏区和所述背面P型杂质区域都经过激光退火，所述背面P型杂质区域的深度范围小于等于所述激光退火的深度。
12.如权利要求1所述的超结器件，其特征在于：所述背面P型杂质区域的面积在整个所述漏区的面积的5％～30％。
13.如权利要求1所述的超结器件，其特征在于：所述超结结构为由多层超结子结构叠加而成，各层所述超结子结构都由对应层的P型子柱和N型子柱交替排列而成，各层所述P型子柱纵向叠加形成所述P型柱，各层所述N型子柱纵向叠加形成所述N型柱；
所述超结结构中所包括的所述超结子结构的层数为2层或3层以上；
各所述P型子柱的开口宽度等于同一层的所述N型子柱的开口宽度；
或者，各所述P型子柱的开口宽度不等于同一层的所述N型子柱的开口宽度；
各层所述超结子结构中的电荷平衡结构设置为：所述P型子柱和所述N型子柱的杂质总量的偏差小于所述P型子柱和所述N型子柱中的任何一个杂质总量的5％；
第2层以上的各层所述N型子柱的厚度设置为保证所述N型子柱对应的N型顶层外延子层沉积后能识别底部的对准标记和套刻精度标记。
14.如权利要求13所述的超结器件，其特征在于：第一层超结子结构位于最底部，第二层超结子结构叠加在所述第一层超结子结构上；
所述第二层超结子结构中，第二层P型子柱的顶部开口宽度大于底部开口宽度，所述第二层P型子柱和所述第二层N型子柱之间在所述第二层P型子柱的底部达到最佳电荷平衡；所述第一层超结子结构中，第一层P型子柱的顶部开口宽度大于底部开口宽度，所述第一层P型子柱和所述第一层N型子柱之间在所述第一层P型子柱的顶部达到最佳电荷平衡；
或者，所述第一层超结子结构的第一层P型子柱的沟槽为倾斜沟槽，所述第二层超结子结构的第二层P型子柱的沟槽为垂直沟槽；所述第一层P型子柱的深度比所述第二层P型子柱的深度大10微米以上；所述第二层超结子结构中，所述第二层P型子柱和第二层N型子柱之间在各纵向位置都实现电荷平衡；
或者，所述第一层超结子结构的第一层P型子柱的沟槽为垂直沟槽，所述第二层超结子结构的第二层P型子柱的沟槽为倾斜沟槽；所述第一层P型子柱的深度比所述第二层P型子柱的深度大10微米以上；所述第一层超结子结构中，所述第一层P型子柱和第一层N型子柱之间在各纵向位置都实现电荷平衡。
15.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、在N型半导体衬底上依次形成N型冗余外延层和N型缓冲层；
所述N型半导体衬底的电阻率为后续顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底的掺杂杂质外扩不会影响所述超结结构的性能；
所述N型冗余外延层的电阻率为所述N型半导体衬底的电阻率的0.1倍～10倍，所述N型冗余外延层的电阻率低于所述N型缓冲层的电阻率；
步骤二、通过沟槽填充工艺在所述N型缓冲层表面上超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成；
步骤三、完成正面工艺，之后进行如下背面工艺：
步骤31、进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底去除，所述N型冗余外延层在所述背面减薄工艺中被完全或部分去除，所述背面减薄工艺后所述N型缓冲层的厚度完整保留；
在所述背面减薄工艺中，所述N型冗余外延层用于保证所述背面减薄工艺能将所述N型半导体衬底完全去除并同时不影响所述N型缓冲层；
步骤32、采用光刻工艺形成背面光刻胶图形，所述背面光刻胶图形将背面P型杂质区域打开，之后进行背面P型离子注入在选定区域中注入P型杂质并组成所述背面P型杂质区域，所述背面P型离子注入的注入峰值位置大于后续背面N型离子注入的注入峰值位置；所述背面P型杂质区域和所述P型柱的底部表面之间具有间隔；
步骤33、进行背面N型离子注入形成漏区，所述N型冗余外延层还保证所述漏区能达到所需的掺杂浓度。
16.如权利要求15所述的超结器件的制造方法，其特征在于：所述N型缓冲层的电阻率为所述顶层外延层的电阻率的0.5倍～2倍；
所述N型冗余外延层的电阻率为所述顶层外延层的电阻率的0.2倍以下。
17.如权利要求15所述的超结器件的制造方法，其特征在于：所述背面P型杂质区域的各选定区域的至少一个方向的尺寸大于等于5微米；光刻工艺的光刻胶的厚度大于等于4微米。
18.如权利要求15所述的超结器件的制造方法，其特征在于：所述背面P型杂质区域具有P型净掺杂，所述背面P型杂质区域的P型净掺杂的最高浓度小于等于所述P型柱的最低浓度；
或者，所述背面P型杂质区域具有N型净掺杂，所述背面P型杂质区域的N型净掺杂的浓度为未注入P型杂质时的N型杂质浓度的1/5～1/100。
19.如权利要求15所述的超结器件的制造方法，其特征在于：所述漏区和所述背面P型杂质区域都经过激光退火，所述背面P型杂质区域的深度范围小于等于所述激光退火的深度。
20.如权利要求15所述的超结器件的制造方法，其特征在于：所述背面P型杂质区域的面积在整个所述漏区的面积的5％～30％。
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