CN117612941A - 超结mosfet及其制备方法 - Google Patents
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Abstract
本申请公开了一种超结MOSFET及其制备方法，该制备方法包括：提供衬底；在所述衬底上方形成第一N型外延层；在所述第一N型外延层中形成P柱的第一部分；在所述第一N型外延层上方形成第二N型外延层；在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，其中，所述P柱的第二部分位于所述P柱的第一部分的上方且与所述P柱的第一部分连接；在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅介质层和栅极，在所述第一P型掺杂区上部形成源区。根据本申请的超结MOSFET及其制备方法，能够显著降低制备难度。
Description
技术领域
本申请涉及半导体技术领域，具体而言涉及一种超结MOSFET及其制备方法。
背景技术
超结MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)在传统平面VD-MOSFET结构基础上，增加了P柱(Pillar)，以改善纵向电场强度，降低导通电阻。
目前，常规的超结MOSFET在形成P柱时，通常采用的方案是先在外延层中形成沟槽，然后在沟槽中形成整个P柱。其存在沟槽深宽比大，沟槽和P柱形成困难等工艺问题。
因此需要进行改进，以至少部分地解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了至少部分地解决上述问题，根据本发明的第一方面，提供了一种超结MOSFET的制备方法，其包括：
提供衬底，在所述衬底上方形成第一N型外延层；
在所述第一N型外延层中形成P柱的第一部分；
在所述第一N型外延层上方形成第二N型外延层；
在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，其中，所述P柱的第二部分位于所述P柱的第一部分的上方且与所述P柱的第一部分连接；
在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅极结构，在所述第一P型掺杂区上部形成源区。
示例性地，所述在所述第一N型外延层中形成P柱的第一部分，包括：
在所述第一N型外延层中形成第一沟槽；
在所述第一沟槽中形成所述P柱的第一部分。
示例性地，所述在所述第一N型外延层中形成第一沟槽，包括：
在所述第一N型外延层上形成图案化的硬掩模层；
以所述硬掩模层为掩模刻蚀所述第一N型外延层，以形成所述第一沟槽。
示例性地，所述在所述第一沟槽中形成所述P柱的第一部分，包括：
通过CVD工艺在所述第一沟槽中沉积P柱材料；
通过CMP工艺和/或刻蚀工艺去除所述硬掩模层和所述第一沟槽外的P柱材料。
示例性地，所述在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，包括：
通过离子注入工艺和/或扩散工艺在所述第二N型外延层上部形成第一N型掺杂区；
在所述第二N型外延层中形成第二沟槽，其中，所述第二沟槽露出所述P柱的第一部分；
在所述第二沟槽中形成所述P柱的第二部分。
示例性地，所述在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，包括：
在所述第二N型外延层中形成第二沟槽，其中，所述第二沟槽露出所述P柱的第一部分；
在所述第二沟槽中形成所述P柱的第二部分；
通过离子注入工艺和/或扩散工艺在所述第二N型外延层上部形成第一N型掺杂区。
示例性地，所述在所述第二N型外延层中形成第二沟槽，包括：
在所述第二N型外延层上形成图案化的第二硬掩模层；
以所述第二硬掩模层为掩模刻蚀所述第二N型外延层，以形成所述第二沟槽。
示例性地，所述在所述第二沟槽中形成所述P柱的第二部分，包括：
通过CVD工艺在所述第二沟槽中沉积P柱材料；
通过CMP工艺和/或刻蚀工艺去除所述第二硬掩模层和所述第二沟槽外的P柱材料。
示例性地，所述在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅极结构，在所述第一P型掺杂区上部形成源区，包括：
通过离子注入工艺和/或扩散工艺在所述P柱的第二部分的上部形成第一P型掺杂区；
在所述第二N型外延层上方形成栅介质层；
在所述栅介质层上方形成栅极层；
在所述栅介质层和所述栅极层中形成第三沟槽，所述第三沟槽露出部分所述第一P型掺杂区；
通过离子注入工艺和/或扩散工艺在露出的所述第一P型掺杂区的上部形成第二N型掺杂区。
示例性地，所述在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅极结构，在所述第一P型掺杂区上部形成源区，包括：
在所述第二N型外延层上方形成栅介质层；
在所述栅介质层上方形成栅极层；
在所述栅介质层和所述栅极层中形成第三沟槽，所述第三沟槽露出所述P柱的第二部分；
通过离子注入工艺和/或扩散工艺在所述P柱的第二部分的上部形成第一P型掺杂区；
通过离子注入工艺和/或扩散工艺在所述第一P型掺杂区的上部形成第二N型掺杂区。
示例性地，所述第一N型外延层的掺杂浓度小于所述第二N型外延层的掺杂浓度；
所述P柱的第一部分的掺杂浓度小于或等于所述P柱的第二部分的掺杂浓度。
根据本发明的第二方面，提供了一种超结MOSFET，所述超结MOSFET通过如上所述的制备方法制备。
根据本发明的超结MOSFET及其制备方法，通过将P柱分成两部分，在两个外延层中分别形成，可以有效降低每次形成部分P柱的工艺难度，提升产品良率，且可以显著提高P柱整体的深宽比，进而可以显著降低超结MOSFET的比导通电阻。
附图说明
本申请的下列附图在此作为本申请的一部分用于理解本申请。附图中示出了本申请的实施例及其描述，用来解释本申请的装置及原理。在附图中，
图1为根据本申请一实施例的超结MOSFET的制备方法的流程示意图；
图2-16示出了根据本申请一实施例的超结MOSFET的制备过程的各步骤的横截面图。
附图标记说明：
100-衬底，200-第一N型外延层，210-第一沟槽，300-P柱，310-第一部分，320-第二部分，330-第一P型掺杂区，331-第二N型掺杂区，332-第二P型掺杂区，400-第二N型外延层，410-第一N型掺杂区，420-第二沟槽，500-栅介质层，600-栅极层，610-第三沟槽，700-层间介质层，710-第四沟槽，800-源极金属层，900-硬掩模层。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本申请能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本申请的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的特定形状，而是包括由于例如制造导致的形状偏差。因此，图中显示的实质上是示意性的，它们的形状并不意图显示器件的实际形状且并不意图限定本申请的范围。
参照附图1-16对根据本申请一实施例的超结MOSFET的制备方法进行示例性说明，该制备方法包括如下步骤：
S10：提供衬底100，在衬底100上方形成第一N型外延层200。
具体地，在本实施例中，衬底100为N型衬底，例如是掺杂了N型掺杂剂的硅衬底，N型掺杂剂例如可以为磷(P)、砷(As)、锑(Sb)等。在一些实施例中，衬底100也可以为未掺杂的硅衬底。在一些实施例中，衬底100可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体。参见附图2，在本步骤中，通过外延工艺在衬底100上方形成第一N型外延层200。第一N型外延层200例如可以为掺杂了N型掺杂剂的硅。该外延工艺例如可以为CVD(Chemical Vapor Deposition，化学气相沉积)工艺或MBE(Molecular Beam Epitaxy，分子束外延)工艺等。
S20：在第一N型外延层200中形成P柱300的第一部分310。
具体地，在本步骤中，首先，参见附图3，在第一N型外延层200上形成图案化的硬掩模层900。在一些实施例中，硬掩模层900可以为层叠设置的第一氧化物层(例如二氧化硅层)、氮化硅层和第二氧化物层(例如二氧化硅层)。在一些实施例中，硬掩模层900可以为单层的二氧化硅层。本领域技术人员可以根据需要进行对硬掩模层900进行设置。
然后，参见附图4，以硬掩模层900为掩模刻蚀第一N型外延层200，以形成第一沟槽210。第一沟槽210有多个，在第一N型外延层200中间隔排布(图4中仅示出一个第一沟槽210)。第一沟槽210的深度小于第一N型外延层200的厚度。在本实施例中，通过CVD工艺在第一沟槽210中沉积P柱材料，以填充第一沟槽210。在一些实施例中，可以通过除CVD外的其它工艺(例如MBE工艺)在第一沟槽210中沉积P柱材料。P柱材料例如可以为掺杂了P型掺杂剂的硅、碳化硅或氮化镓等，P型掺杂剂例如可以为硼(B)、镓(Ga)、铟(In)等。通过CMP(Chemical Mechanical Polishing，化学机械抛光)工艺和/或刻蚀工艺去除硬掩模层900和第一沟槽210外的P柱材料，以露出第一N型外延层200的上表面且使第一沟槽210中的P柱材料的上表面与第一N型外延层200的上表面平齐或近似平齐。第一沟槽210内的P柱材料也即后续将形成的P柱300的第一部分310。
在一些实施例中，在步骤S20中，可以通过诸如离子注入(例如注入硼离子等)的方式在第一N型外延层200中直接形成P柱300的第一部分310。
S30：在第一N型外延层200上方形成第二N型外延层400。
参见附图5，在本步骤中，通过外延工艺在第一N型外延层200上方(包括其中的P柱300的第一部分310的上方)形成第二N型外延层400。第二N型外延层400例如可以为掺杂了N型掺杂剂的硅。该外延工艺例如可以为CVD工艺或MBE工艺等。在本实施例中，第二N型外延层400的掺杂浓度高于第一N型外延层200的掺杂浓度，从而可以进一步降低比导通电阻Rsp。在一些实施例中，第二N型外延层400的掺杂浓度可以与第一N型外延层200的掺杂浓度相等。
S40：在第二N型外延层400中形成第一N型掺杂区410和P柱300的第二部分320。
具体地，在本步骤中，首先，参见附图6，通过离子注入工艺(例如注入磷离子等)和扩散工艺在第二N型外延层400上部形成第一N型掺杂区410。需要说明的是，本申请中所说的“上方”为物体外部的上侧，“上部”为物体内部的上侧。第一N型掺杂区410的掺杂浓度可以略高于第二N型外延层400的掺杂浓度。第一N型掺杂区410有多个，第一N型掺杂区410在第二N型外延层400中间隔排布，第一N型掺杂区410在第一N型外延层200上的投影可以覆盖相邻P柱300间的第一N型外延层200。第一N型掺杂区410的深度小于第二N型外延层400的厚度。在一些实施例中，也可以仅通过离子注入工艺或扩散工艺在第二N型外延层400上部形成第一N型掺杂区410。
然后，参见附图7，在第二N型外延层400上形成图案化的硬掩模层900。该硬掩模层900可以与附图3中的硬掩模层900相同。在一些实施例中，硬掩模层900可以为层叠设置的第一氧化物层(例如二氧化硅层)、氮化硅层和第二氧化物层(例如二氧化硅层)。在一些实施例中，硬掩模层900可以为单层的二氧化硅层。本领域技术人员可以根据需要进行对硬掩模层900进行设置。
之后，参见附图8，以硬掩模层900为掩模刻蚀第二N型外延层400，以形成第二沟槽420。第二沟槽420有多个，在第一N型外延层200中间隔排布(图8中仅示出一个第二沟槽420)。第二沟槽420的深度可以等于第二N型外延层400的厚度。第二沟槽420露出P柱300的第一部分310的上表面。在本实施例中，通过CVD工艺在第二沟槽420中沉积P柱材料，以填充第二沟槽420。在一些实施例中，可以通过除CVD外的其它工艺(例如MBE工艺)在第一沟槽210中沉积P柱材料。P柱材料例如可以为掺杂了P型掺杂剂的硅、碳化硅或氮化镓等，P型掺杂剂例如可以为硼(B)、镓(Ga)、铟(In)等。通过CMP工艺和/或刻蚀工艺去除硬掩模层900和第一沟槽210外的P柱材料，以露出第一N型外延层200的上表面且使第一沟槽210中的P柱材料的上表面与第一N型外延层200的上表面平齐或近似平齐。第二沟槽420内的P柱材料也即P柱300的第二部分320，P柱300的第二部分320位于P柱300的第一部分310的上方且与P柱300的第一部分310连接。P柱300的第一部分310和第二部分320共同构成P柱300。在本实施例中，P柱300的第二部分320的掺杂浓度高于P柱300的第一部分310的掺杂浓度，P柱300的第一部分310的掺杂浓度和第二部分320的掺杂浓度分别与第一N型外延层200的掺杂浓度和第二N型外延层400的掺杂浓度相匹配，从而可以有效降低比导通电阻Rsp。在其它一些实施例中，P柱300的第一部分310的掺杂浓度和第二部分320的掺杂浓度可以相同。
根据本实施例的制备方法，通过将P柱300分成两部分，在两个外延层中分别形成，可以有效降低每次形成部分P柱300的工艺难度，提升产品良率。在单次形成的P柱300的深宽比一定的情况下，分两次形成P柱300可以显著提高P柱300整体的深宽比，进而可以显著降低超结MOSFET的比导通电阻。而且，将P柱300分两部分形成便于调整第一部分310和第二部分320的掺杂浓度，增大工艺窗口。而且，根据本实施例的制备方法，是先通过离子注入工艺(例如注入磷离子等)和扩散工艺在第二N型外延层400上部形成第一N型掺杂区410，然后通过CVD工艺形成P柱300，从而，形成第一N型掺杂区410时的高温环境不会导致P柱300中的P型掺杂剂不可控制地向第一N型掺杂区410和第二N型外延层400扩散，从而可以有效保障产品良率。
在一些实施例中，在步骤S400中，可以先在第二N型外延层400中形成第二沟槽420，第二沟槽420露出P柱300的第一部分310。然后在第二沟槽420中形成P柱300的第二部分320。最后再通过离子注入工艺和/或扩散工艺在第二N型外延层400上部形成第一N型掺杂区410。
S50：在P柱300的第二部分320的上部形成第一P型掺杂区330,在第二N型外延层400上方形成栅极结构，在第一P型掺杂区330上部形成源区。
具体地，首先，参见附图9，通过离子注入工艺(例如注入硼离子等)和扩散工艺在P柱300的第二部分320的上部形成第一P型掺杂区330，第一P型掺杂区330也即P型体区。第一P型掺杂区330可以横向扩散到邻近P柱300的第二部分320的第一N型掺杂区410中，也即，第一P型掺杂区330的一部分位于P柱300的第二部分320的上部的部分区域，另一部分位于邻近P柱300的第二部分320的第一N型掺杂区410中。第一P型掺杂区330和第一N型掺杂区410在第二N型外延层400中交替排布。第一P型掺杂区330的掺杂浓度高于P柱300的第二部分320的掺杂浓度。第一P型掺杂区330的深度可以小于第一N型掺杂区410的深度。
然后，参见附图10，在第二N型外延层400上方(包括其中第一N型掺杂区410上方和第一P型掺杂区330上方)形成栅介质层500，在栅介质层500上方形成栅极层600。栅介质层500的材质可以为二氧化硅或高k电介质材料，高K电介质材料例如可以是诸如二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-A12O3)合金、氮化钛(TiN)。栅介质层500可以通过热氧化、CVD、PVD(Physical VaporDeposition，物理气相沉积)、旋涂、电介质上旋涂(SOD)工艺或其他合适的技术来形成。栅极层600可以为多晶硅层，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层600的材料。栅极层600可以通过诸如CVD工艺形成。
然后，参见附图11，在栅介质层500和栅极层600中形成第三沟槽610，第三沟槽610露出部分第一P型掺杂区330。第三沟槽610可以有多个。对于每个第一P型掺杂区330，其上方的栅介质层500和栅极层600中可以仅形成一个第三沟槽610以露出部分该第一P型掺杂区330，其上方的栅介质层500和栅极层600中也可以形成多个间隔设置的第三沟槽610，各第三沟槽610分别露出部分该第一P型掺杂区330。具体地，可以通过干法刻蚀和/或湿法刻蚀工艺刻蚀栅极层600和栅介质层500，以形成第三沟槽610。
之后，参见附图12，通过离子注入工艺(例如注入磷离子等)和/或扩散工艺在露出的第一P型掺杂区330的上部形成第二N型掺杂区331，第二N型掺杂区331可以横向扩散到栅介质层500下方。第二N型掺杂区331也即源区。剩余的栅介质层500和栅极层600共同构成栅极结构，栅极结构的两端(也即栅介质层500的两端)分别与两个相邻的第一P型掺杂区330接触，且栅极结构的两端分别与两个相邻的第二N型掺杂区331接触。
在本实施例中，在步骤S50中，先在P柱300的第二部分320的上部形成第一P型掺杂区330,然后在第二N型外延层400上方形成栅极结构(栅介质层500和栅极层600)，然后在栅介质层500和栅极层600中形成第三沟槽610，最后在第一P型掺杂区330上部形成源区。
在其它一些实施例中，在步骤S50中，可以先在第二N型外延层400上方形成栅介质层500和栅极层600，然后在栅介质层500和栅极层600中形成第三沟槽610，然后在P柱300的第二部分320的上部形成第一P型掺杂区330，最后在第一P型掺杂区330上部形成源区。具体地，可以通过热氧化、CVD、PVD旋涂、电介质上旋涂(SOD)工艺或其他合适的技术，在第二N型外延层400上方形成栅介质层500；然后，通过诸如CVD工艺在栅介质层500上方形成栅极层600；然后，通过干法刻蚀和/或湿法刻蚀工艺在栅介质层500和栅极层600中形成第三沟槽610，第三沟槽610露出P柱300的第二部分320，具体地，可以完全露出P柱300的第二部分320的上表面，刻蚀后的栅介质层500和栅极层600共同构成栅极结构；然后，通过离子注入工艺和/或扩散工艺在P柱300的第二部分320的上部形成第一P型掺杂区330，第一P型掺杂区330可以横向扩散到邻近P柱300的第二部分320的第一N型掺杂区410中；最后，通过离子注入工艺和/或扩散工艺在第一P型掺杂区330的上部形成第二N型掺杂区331，第二N型掺杂区331可以横向扩散到栅介质层500下方，第二N型掺杂区331也即源区。
在本实施例中，超结MOSFET的制备方法还包括：
S60：在栅极上方和第二N型掺杂区331上方形成层间介质层700。
具体地，参见附图13，通过热氧化工艺和/或CVD工艺在栅极上方和第二N型掺杂区331上方形成层间介质层700，层间介质层700填充第三沟槽610。层间介质层700可以为二氧化硅层。
S70:在层间介质层700、第二N型掺杂区331和第一P型掺杂区330中形成第四沟槽710，第四沟槽710露出部分第一P型掺杂区330和第二N型掺杂区331。
具体地，参见附图14，可以通过干法刻蚀和/或湿法刻蚀工艺刻蚀层间介质层700、第二N型掺杂区331和第一P型掺杂区330以形成第四沟槽710，第四沟槽710的槽底及靠近槽底的部分槽壁露出第一P型掺杂区330，第四沟槽710的部分槽壁露出部分第二N型掺杂区331。
S80:通过离子注入工艺和/或扩散工艺在露出的第一P型掺杂区330中形成第二P型掺杂区332。
具体地，参见附图15，通过离子注入工艺和/或扩散工艺在露出的第一P型掺杂区330中进行P型掺杂以形成第二P型掺杂区332，第二P型掺杂区332的掺杂浓度大于第一P型掺杂区330的掺杂浓度。第二P型掺杂区332也即P型深掺杂区，其可以用于降低导通电阻。
S90:在层间介质层700上方和第二沟槽420中形成源极金属层800。
具体地，参见附图16，通过CVD工艺在层间介质层700上方和第二沟槽420中形成源极金属层800，源极金属层800可以由金属材料Al、Cu、AlCu(铝铜合金)、AlSi(铝硅合金)、AlSiCu(铝硅铜合金)、Pt、Au、TiNiAg(钛镍银合金)中的任意一种形成或由任意几种组合而成。在一些实施例中，源极金属层800可以在上述材料的基础上进一步包含Ti、TiN和W的一种或多种。源极金属层800与第二N型掺杂区331(也即源区)和第二P型掺杂区332接触。该源极金属层800可以用作超结MOSFET的源极电极。
在本实施例中，超结MOSFET的制备方法还包括：
对衬底100背面(也即衬底100下表面)进行减薄，并在减薄后的衬底100背面进行形成漏极金属层(图中未示出),例如通过金属沉积形成。该漏极金属层覆盖整个衬底100背面。漏极金属层可以由金属材料Al、Cu、AlCu(铝铜合金)、AlSi(铝硅合金)、AlSiCu(铝硅铜合金)、Pt、Au、TiNiAg(钛镍银合金)中的任意一种形成或由任意几种组合而成。在一些实施例中，漏极金属层可以在上述材料的基础上进一步包含Ti、TiN和W的一种或多种。减薄后的衬底100可以用作超结MOSFET的漏区，漏极金属层可以用作超结MOSFET的漏极电极。
在本实施例中，超结MOSFET的制备方法还包括：
形成与栅极结构连接的栅极金属层(图中未示出)，用于引出栅极结构。栅极金属层可以由金属材料Al、Cu、AlCu(铝铜合金)、AlSi(铝硅合金)、AlSiCu(铝硅铜合金)、Pt、Au、TiNiAg(钛镍银合金)中的任意一种形成或由任意几种组合而成。在一些实施例中，栅极金属层可以在上述材料的基础上进一步包含Ti、TiN和W的一种或多种。栅极金属层可以用作超结MOSFET的栅极电极。
本申请还提供了一种超结MOSFET，该超结MOSFET可以通过如上所述的制备方法制备。该超结MOSFET的P柱300相较于常规的超结MOSFET可以具有更大的深宽比，从而可以有效降低比导通电阻。
尽管这里已经参考附图描述了示例实施例，应理解上述示例实施例仅仅是示例性的，并且不意图将本申请的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本申请的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本申请的范围之内。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个设备，或一些特征可以忽略，或不执行。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本申请并帮助理解各个发明方面中的一个或多个，在对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本申请的方法解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。
本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本申请的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
应该注意的是上述实施例对本申请进行说明而不是对本申请进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。
Claims (12)
1.一种超结MOSFET的制备方法，其特征在于，包括：
提供衬底，在所述衬底上方形成第一N型外延层；
在所述第一N型外延层中形成P柱的第一部分；
在所述第一N型外延层上方形成第二N型外延层；
在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，其中，所述P柱的第二部分位于所述P柱的第一部分的上方且与所述P柱的第一部分连接；
在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅极结构，在所述第一P型掺杂区上部形成源区。
2.根据权利要求1所述的制备方法，其特征在于，
所述在所述第一N型外延层中形成P柱的第一部分，包括：
在所述第一N型外延层中形成第一沟槽；
在所述第一沟槽中形成所述P柱的第一部分。
3.根据权利要求2所述的制备方法，其特征在于，
所述在所述第一N型外延层中形成第一沟槽，包括：
在所述第一N型外延层上形成图案化的硬掩模层；
以所述硬掩模层为掩模刻蚀所述第一N型外延层，以形成所述第一沟槽。
4.根据权利要求3所述的制备方法，其特征在于，
所述在所述第一沟槽中形成所述P柱的第一部分，包括：
通过CVD工艺在所述第一沟槽中沉积P柱材料；
通过CMP工艺和/或刻蚀工艺去除所述硬掩模层和所述第一沟槽外的P柱材料。
5.根据权利要求1所述的制备方法，其特征在于，
所述在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，包括：
通过离子注入工艺和/或扩散工艺在所述第二N型外延层上部形成第一N型掺杂区；
在所述第二N型外延层中形成第二沟槽，其中，所述第二沟槽露出所述P柱的第一部分；
在所述第二沟槽中形成所述P柱的第二部分。
6.根据权利要求1所述的制备方法，其特征在于，
所述在所述第二N型外延层中形成第一N型掺杂区和所述P柱的第二部分，包括：
在所述第二N型外延层中形成第二沟槽，其中，所述第二沟槽露出所述P柱的第一部分；
在所述第二沟槽中形成所述P柱的第二部分；
通过离子注入工艺和/或扩散工艺在所述第二N型外延层上部形成第一N型掺杂区。
7.根据权利要求5或6所述的制备方法，其特征在于，
所述在所述第二N型外延层中形成第二沟槽，包括：
在所述第二N型外延层上形成图案化的第二硬掩模层；
以所述第二硬掩模层为掩模刻蚀所述第二N型外延层，以形成所述第二沟槽。
8.根据权利要求7所述的制备方法，其特征在于，
所述在所述第二沟槽中形成所述P柱的第二部分，包括：
通过CVD工艺在所述第二沟槽中沉积P柱材料；
通过CMP工艺和/或刻蚀工艺去除所述第二硬掩模层和所述第二沟槽外的P柱材料。
9.根据权利要求1所述的制备方法，其特征在于，
所述在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅极结构，在所述第一P型掺杂区上部形成源区，包括：
通过离子注入工艺和/或扩散工艺在所述P柱的第二部分的上部形成第一P型掺杂区；
在所述第二N型外延层上方形成栅介质层；
在所述栅介质层上方形成栅极层；
在所述栅介质层和所述栅极层中形成第三沟槽，所述第三沟槽露出部分所述第一P型掺杂区；
通过离子注入工艺和/或扩散工艺在露出的所述第一P型掺杂区的上部形成第二N型掺杂区。
10.根据权利要求1所述的制备方法，其特征在于，
所述在所述P柱的第二部分的上部形成第一P型掺杂区，在所述第二N型外延层上方形成栅极结构，在所述第一P型掺杂区上部形成源区，包括：
在所述第二N型外延层上方形成栅介质层；
在所述栅介质层上方形成栅极层；
在所述栅介质层和所述栅极层中形成第三沟槽，所述第三沟槽露出所述P柱的第二部分；
通过离子注入工艺和/或扩散工艺在所述P柱的第二部分的上部形成第一P型掺杂区；
通过离子注入工艺和/或扩散工艺在所述第一P型掺杂区的上部形成第二N型掺杂区。
11.根据权利要求1所述的制备方法，其特征在于，
所述第一N型外延层的掺杂浓度小于所述第二N型外延层的掺杂浓度；
所述P柱的第一部分的掺杂浓度小于或等于所述P柱的第二部分的掺杂浓度。
12.一种超结MOSFET，其特征在于，所述超结MOSFET通过如权利要求1-11中任一项所述的制备方法制备。
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