CN111200008A - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，超结结构由两层以上的超结子层结构叠加而成，超结子层通过沟槽刻蚀和填充工艺形成，叠层结构采用较低的工艺难度得到较高的高宽比的P型柱；同时将N型半导体衬底的掺杂浓度设置为数量级低于等于最底层外延子层的掺杂浓度的数量级，这样能防止多次沟槽填充对应的热过程所产生的N型半导体衬底的杂质扩散到超结结构中。本发明还公开了一种超结器件的制造方法。本发明的超结结构由两次或两次以上的沟槽填充工艺形成，具有较厚的PN薄层厚度，同时能避免多次沟槽填充所带来的N型衬底向超结结构的外延层进行杂质扩散的问题，使得PN薄层的一致性得到提高。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结(super junction)结构就是交替排列的N型立柱和P型立柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路，这时只有N型立柱提供通路，P型立柱不提供；在截止状态下承受反偏电压，这时PN立柱共同承受；这样就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
一般的超结结构，都包含电荷流动区，电荷流动区由交替排列的P型柱和N型柱形成，如果需要制造更高反偏击穿电压的器件，不论是高电压的超结MOSFET，还是高电压的超结IGBT或超结二极管，都需要更厚的P-N薄层即PN薄层也即P型柱和N型柱的交替排列结构，更厚的P-N薄层导致沟槽填充不能一次完成，需要两次或多次的沟槽填充；或者为了在导通时得到更低的电阻值，都需要采用更高浓度的P-N柱结合更小的步进。但是在沟槽填充的P-N柱即P-N薄层中，更小的步进就需要减小沟槽的宽度，这样沟槽的深宽比变大，一次希望完成这个的沟槽填充难以实现，就需要进行一次以上的沟槽填充。
但在现有技术上，N型外延层是淀积在高浓度的N型半导体衬底如硅衬底上的，N型半导体衬底的杂质浓度高于1E19cm-3,以高于600V的器件为例，对应的N型外延层的浓度都是在1E15cm-3～1E16cm-3；而在外延工艺形成N型外延层的过程中会使用较长时间的高温，这样高浓度的N型半导体衬底中的杂质就会在高温的外延过程中扩散出来，从而影响N型外延层的浓度。这种高浓度的N型半导体衬底的杂质在外延工艺下外扩散到N型外延层中所带来的N型外延层的掺杂影响具有如下缺点：
第一方面是，这种影响在整个N型外延层的晶圆面内是不均匀的，晶圆边缘的区域易于受到扩散的影响，导致其杂质浓度增高。
第二方面是，这个高浓度N型半导体衬底的杂质外扩散给衬底即N型半导体衬底的背封带来了很大的问题，如果需要保证衬底杂质不扩散，就必须把高浓度衬底利用一定厚度的氧化膜，或者氧化膜和多晶硅的组合完成背封，但这样的背封即使可以很好的实现衬底从背面的扩散，而在硅片侧壁上就很难保证不发生扩散，因为这些介质膜在工艺过程中，都很难在硅片侧壁上进行均匀的，好控制的淀积；而在需要进行两次或多次填充的情况下，这个问题就更加复杂，因为衬底制造后完成的背封的膜层，在第一次P型柱的制造过程中，会因为工艺过程被干化刻蚀、湿化刻蚀、或者化学机械研磨所去掉，特别是在硅片侧壁上，由于硅片侧壁具有一定的粗糙度，容易造成被不均匀的刻蚀，或膜的损失，进一步的，这个区域的刻蚀量等，都是不在普通的制造工艺控制过程中的，因此很容易出现问题。
第三方面，在器件的P-N柱形成之后，还需要进行P型阱的高温退火，一般温度在1000℃～1100℃，还需要进行栅氧的氧化，温度也可以高到900℃～1050℃，在这些高温过程中都可能发生高浓度N型半导体衬底的杂质外扩散，不仅给表面N型外延的杂质浓度造成不均匀，影响器件性能的一致性，而且，这些扩散对进行相关高温工艺的高温设备的内部环境也会造成影响，造成生产线的控制难度提高。
发明内容
本发明所要解决的技术问题是提供一种超结器件，超结结构由两次或两次以上的沟槽填充工艺形成，具有较厚的P-N薄层厚度，同时能避免多次沟槽填充所带来的N型衬底向超结结构的外延层进行杂质扩散的问题，使得P-N薄层的一致性得到提高。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件的超结结构由两层以上的超结子层结构叠加而成。
各所述超结子层都形成于对应的外延子层中且包括对应的交替排列的P型子柱和N型子柱，在对应的所述外延子层中形成由对应的超结子沟槽，所述P型子柱由填充于所述超结子沟槽中的P型外延子层组成，所述N型子柱由各所述P型子柱之间的所述外延子层组成。
最底层的所述超结子层的外延子层为最底层外延子层，所述最底层外延子层形成N型半导体衬底上，所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级。
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构。
最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔，最底层之上的各所述超结子层的超结子沟槽将底部对应的所述P型子柱表面暴露。
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度。
结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响。
所述超结器件的正面结构形成于所述超结结构的正面，所述超结器件的背面结构形成于所述超结结构的所述最底层外延子层的背面且所述N型半导体衬底被完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被背面掺杂区覆盖。
进一步的改进是，各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
进一步的改进是，各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
进一步的改进是，所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。
进一步的改进是，所述超结器件为超结MOSFET时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。
进一步的改进是，所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
进一步的改进是，所述超结器件为超结IGBT时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区组成的集电区和由背面金属层组成的集电极，所述集电区的掺杂类型和所述沟道区的掺杂类型相同以及所述源区的掺杂类型相反。
进一步的改进是，所述超结IGBT为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述集电区的背面掺杂区为P+掺杂。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、提供N型半导体衬底，在所述N型半导体衬底上形成最底层外延子层，所述最底层外延子层为最底层的超结子层对应的外延子层。
所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级。
步骤二、在所述最底层外延子层形成最底层的超结子层；包括分步骤：
步骤21、采用光刻刻蚀工艺形成最底层的所述超结子层对应的超结子沟槽，最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔。
步骤22、在所述超结子沟槽中填充P型外延层形成P型子柱，由所述P型子柱之间的所述最底层外延子层形成N型子柱，由所述最底层外延子层中的所述N型子柱和所述P型子柱交替排列形成最底层的所述超结子层。
步骤三、在已形成的所述超结子层的表面上形成后续一层的超结子层；包括分步骤：
步骤31、形成后续一层的所述超结子层对应的外延子层。
步骤32、采用光刻刻蚀工艺形成后续一层的所述超结子层对应的超结子沟槽，后续一层的所述超结子层对应的超结子沟槽将底部对应的所述P型子柱表面暴露。
步骤33、在对应的所述超结子沟槽中填充P型外延层形成P型子柱，由所述P型子柱之间的后续一层的所述超结子层对应的外延子层形成N型子柱，由后续一层的所述超结子层对应的外延子层中的所述N型子柱和所述P型子柱交替排列形成后续一层的所述超结子层；后续一层的所述超结子层和已形成的各所述超结子层形成叠加结构。
步骤四、重复0次以上的步骤三，形成由两层以上的所述超结子层结构叠加而成的所述超结结构。
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构。
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度。
结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响。
步骤五、在所述超结结构的正面形成所述超结器件的正面结构。
步骤六、进行背面工艺形成所述超结器件的背面结构，包括如下分步骤：
步骤61、进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被后续形成的背面掺杂区覆盖。
步骤62、形成所述超结器件的背面掺杂区。
步骤63、形成所述超结器件的背面金属层，所述背面掺杂区和所述背面金属层在接触位置处形成欧姆接触。
进一步的改进是，步骤21和步骤32的光刻刻蚀工艺中都采用到硬质掩模层，包括先在对应的所述外延子层表面形成所述硬质掩模层，之后光刻定义出对应的所述超结子沟槽的形成区域，之后再依次刻蚀所述硬质掩模层和所述外延子层形成所述超结子沟槽。
进一步的改进是，各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
进一步的改进是，各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
进一步的改进是，所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。
进一步的改进是，所述超结器件为超结MOSFET时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。
进一步的改进是，所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
进一步的改进是，所述超结器件为超结IGBT时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区组成的集电区和由背面金属层组成的集电极，所述集电区的掺杂类型和所述沟道区的掺杂类型相同以及所述源区的掺杂类型相反。
进一步的改进是，所述超结IGBT为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述集电区的背面掺杂区为P+掺杂。
本发明中，超结结构由两次或两次以上的沟槽填充工艺形成，这样能采用难度较低的工艺提高P-N薄层厚度；同时，还结合了半导体衬底的掺杂浓度的设置，将N型半导体衬底的掺杂浓度的数量级设置为低于或等于最底层外延子层的掺杂浓度的数量级，这样能避免多次沟槽填充的高温过程中所带来的高浓度N型半导体衬底的杂质向超结结构的外延层进行杂质扩散的问题，从而能使得P-N薄层的一致性得到提高。
另外，由于本发明消除了半导体衬底对超结结构的杂质扩散的影响，故能够实现重复利用沟槽填充工艺来增加超结结构的厚度，采用较低难度的工艺实现更高高宽比的P型柱，由于P型柱的高宽比增加，故能实现器件的比导通电阻的降低；同时，由于增高超结结构的厚度的增加，故能提高器件的承受电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例超结器件的结构示意图；
图2A-图2I是本发明实施例超结器件的制造方法各步骤中器件的结构示意图。
具体实施方式
如图1所示，是本发明实施例超结器件的结构示意图；本发明实施例超结器件的超结结构由两层以上的超结子层结构叠加而成。
各所述超结子层都形成于对应的外延子层中且包括对应的交替排列的P型子柱和N型子柱，在对应的所述外延子层中形成由对应的超结子沟槽，所述P型子柱由填充于所述超结子沟槽中的P型外延子层组成，所述N型子柱由各所述P型子柱之间的所述外延子层组成。
最底层的所述超结子层的外延子层为最底层外延子层31，所述最底层外延子层31形成N型半导体衬底1上，所述N型半导体衬底1的掺杂浓度和所述最底层外延子层31的掺杂浓度的数量级相等或者所述N型半导体衬底1的掺杂浓度的数量级低于所述最底层外延子层31的掺杂浓度的数量级。图1中，所述N型半导体衬底1会在背面减薄工艺中被去除，所述N型半导体衬底1的结构请参考图2A所示。
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构。图1中对应的本发明实施例中显示了由两层所述超结子层结构叠加形成的所述超结结构，第一层所述超结子层即最底层的所述超结子层位于线B1B2到线A1A2之间，第二层所述超结子层位于线A1A2到线A3A4之间。最底层的所述超结子层的P型柱用标记41表示，N型柱由于是由所述最底层外延层31组成，故N型柱还是用标记31表示；第二层所述超结子层的外延子层和对应的形成的N型柱都用标记32表示，P型柱用标记42表示。
最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层31的底部表面之间具有间隔，最底层之上的各所述超结子层的超结子沟槽将底部对应的所述P型子柱表面暴露。
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度。
结合所述N型半导体衬底1的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底1向所述超结结构中扩散的不利影响。
所述超结器件的正面结构形成于所述超结结构的正面，所述超结器件的背面结构形成于所述超结结构的所述最底层外延子层31的背面且所述N型半导体衬底1被完全去除或者所述N型半导体衬底1部分保留且保留部分的厚度范围内都被背面掺杂区2覆盖，图1中，背面掺杂区为标记2所示区域，也即在线F1F2和线E1E2之间的区域中，可以保留所述N型半导体衬底1，也能将所述N型半导体衬底1完全去除。
各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
本发明实施例中，各所述外延子层的掺杂都为均匀掺杂。在其他实施例中也能为：当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。
图1中，所述超结器件为超结MOSFET，所述正面结构包括沟道区，栅极结构，源区8，层间膜10，接触孔11，正面金属层12组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区2组成的漏区2和由背面金属层13组成的漏极。
本发明实施例中，所述超结MOSFET为N型器件，所述沟道区由P型阱7组成，所述源区8由N+掺杂区组成，所述漏区2的背面掺杂区2为N+掺杂。
栅极结构为采用沟槽栅，包括形成于栅极沟槽的底部表面和侧面的栅介质层如栅氧化层5以及填充于所述栅极沟槽中的多晶硅栅6。
在其他实施例中，当所述超结器件为超结IGBT时，将所述超结MOSFET的所述漏区对应的掺杂类型进行相反的变换即可得到，对应N型超结IGBT，标记2对应的背面掺杂区2改为P+掺杂即可得到对应的所述超结IGBT的集电区，其他的结构和所述超结MOSFET的相同。
图1中，超结结构的厚度为T200，位于线A3A4和线B1B2之间；超结结构的底部和背面掺杂区2之间的具有间隔T300。
本发明实施例中，超结结构由两次或两次以上的沟槽填充工艺形成，这样能采用难度较低的工艺提高P-N薄层厚度；同时，还结合了半导体衬底1的掺杂浓度的设置，将N型半导体衬底1的掺杂浓度的数量级设置为低于或等于最底层外延子层31的掺杂浓度的数量级，这样能避免多次沟槽填充的高温过程中所带来的高浓度N型半导体衬底的杂质向超结结构的外延层进行杂质扩散的问题，从而能使得P-N薄层的一致性得到提高。
另外，由于本发明实施例消除了半导体衬底1对超结结构的杂质扩散的影响，故能够实现重复利用沟槽填充工艺来增加超结结构的厚度，采用较低难度的工艺实现更高高宽比的P型柱，由于P型柱的高宽比增加，故能实现器件的比导通电阻的降低；同时，由于增高超结结构的厚度的增加，故能提高器件的承受电压。
如图2A至图2I所示，是本发明实施例超结器件的制造方法各步骤中器件的结构示意图，本发明实施例超结器件的制造方法包括如下步骤：
步骤一、如图2A所示，提供N型半导体衬底1，在所述N型半导体衬底1上形成最底层外延子层31，所述最底层外延子层31为最底层的超结子层对应的外延子层。
所述N型半导体衬底1的掺杂浓度和所述最底层外延子层31的掺杂浓度的数量级相等或者所述N型半导体衬底1的掺杂浓度的数量级低于所述最底层外延子层31的掺杂浓度的数量级。
图2A中，线D1D2为所述N型半导体衬底1的底部表面位置，线E1E2为所述N型半导体衬底1的顶部表面位置。线A1A2表示所述最底层外延子层31的顶部表面的位置。T10表示所述最底层外延子层31的厚度。
步骤二、在所述最底层外延子层31形成最底层的超结子层；包括分步骤：
步骤21、采用光刻刻蚀工艺形成最底层的所述超结子层对应的超结子沟槽，最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层31的底部表面之间具有间隔。
本发明实施例方法中，步骤21的光刻刻蚀工艺中采用到硬质掩模层，包括分步骤：
如图2B所示，在对应的所述外延子层即所述最底层外延子层31表面形成所述硬质掩模层，所述硬质掩膜层由氧化硅膜51、氮化硅膜52和氧化硅膜53叠加而成。
如图2C所示，采用光刻工艺定义出对应的所述超结子沟槽的形成区域，之后再依次刻蚀所述硬质掩模层和所述最底层外延子层31形成所述超结子沟槽。
可以看出，线B1B2表示所述超结子沟槽的底部表面位置，T20表示图2B中所示的所述超结子沟槽的深度。
各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
更优选择为，在所述超结子沟槽刻蚀后，还包括进行热氧化形成牺牲氧化膜，之后通过湿法刻蚀掉所述牺牲氧化膜，这样能去除所述超结子沟槽表面在刻蚀过程中造成的损伤。
步骤22、如图2D所示，在所述超结子沟槽中填充P型外延层41形成P型子柱41，由所述P型子柱41之间的所述最底层外延子层31形成N型子柱31，由所述最底层外延子层31中的所述N型子柱31和所述P型子柱41交替排列形成最底层的所述超结子层。
各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
本发明实施例方法中，在超结子沟槽刻蚀完成之后以及所述P型外延层41填充之前还包括去除所述硬质掩模层中的氧化硅膜53和氮化硅膜52的步骤。
在所述P型外延层41填充完成之后，如图2E所示，还需要采用化学机械研磨(CMP)工艺将线A1A2表面上的所述P型外延层41都去除，之后再将氧化硅膜51去除。
步骤三、在已形成的所述超结子层的表面上形成后续一层的超结子层；包括分步骤：
步骤31、如图2F所示，形成后续一层的所述超结子层对应的外延子层32，线A3A4位所述外延子层32的顶部表面的位置。
步骤32、采用光刻刻蚀工艺形成后续一层的所述超结子层对应的超结子沟槽，后续一层的所述超结子层对应的超结子沟槽将底部对应的所述P型子柱表面暴露。
如图2G所示，步骤32的光刻刻蚀工艺中采用到硬质掩模层，包括先在对应的所述外延子层表面形成所述硬质掩模层，之后光刻定义出对应的所述超结子沟槽的形成区域，之后再依次刻蚀所述硬质掩模层和所述外延子层形成所述超结子沟槽。
步骤32中的硬质掩模层能为一层氧化硅膜；或者步骤32中的硬质掩模层由氧化硅膜、氮化硅膜和氧化硅膜叠加而成。
各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
更优选择为，在所述超结子沟槽刻蚀后，还包括进行热氧化形成牺牲氧化膜，之后通过湿法刻蚀掉所述牺牲氧化膜，这样能去除所述超结子沟槽表面在刻蚀过程中造成的损伤。
步骤33、如图2G所示，在对应的所述超结子沟槽中填充P型外延层42形成P型子柱42，由所述P型子柱42之间的后续一层的所述超结子层对应的外延子层32形成N型子柱32，由后续一层的所述超结子层对应的外延子层32中的所述N型子柱32和所述P型子柱42交替排列形成后续一层的所述超结子层；后续一层的所述超结子层和已形成的各所述超结子层形成叠加结构。
各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
较佳选择为，后续一层的所述超结子层的P型子柱的高宽比能设置的小于前一次的所述超结子层的P型子柱的高宽比，这样能使得器件沟槽的填充更加容易，工艺更简单。
步骤四、重复0次以上的步骤三，形成由两层以上的所述超结子层结构叠加而成的所述超结结构。
本发明实施例方法中，步骤四的重复次数为0，也即仅形成了两层所述超结子层结构。
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构。
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度。由于沟槽的刻蚀和填充工艺和沟槽的深宽比相关，故通过降低采用多次超结沟槽的刻蚀和填充工艺能够实现采用较低的工艺难度来得到具有较高高宽比的所述P型柱。
结合所述N型半导体衬底1的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底1向所述超结结构中扩散的不利影响。
步骤五、在所述超结结构的正面形成所述超结器件的正面结构。
所述超结器件的正面结构和器件的具体类型相关，本发明实施例方法中，所述超结器件为超结MOSFET。在其他实施例方法中，也能为：所述超结器件为超结IGBT或超结二极管。
如图2H所示，所述超结器件为超结MOSFET，所述正面结构包括沟道区，栅极结构，源区8，层间膜10，接触孔11，正面金属层12组成的源极和栅极。
所述超结器件的背面结构包括由所述背面掺杂区2组成的漏区2和由背面金属层13组成的漏极。
本发明实施例方法中，所述超结MOSFET为N型器件，所述沟道区由P型阱7组成，所述源区8由N+掺杂区组成，所述漏区2的背面掺杂区2为N+掺杂。
栅极结构为采用沟槽栅，包括形成于栅极沟槽的底部表面和侧面的栅介质层如栅氧化层5以及填充于所述栅极沟槽中的多晶硅栅6。
在其他实施例中，当所述超结器件为超结IGBT时，超结IGBT的正面结构和所述超结MOSFET的正面结构相同。
步骤六、进行背面工艺形成所述超结器件的背面结构，包括如下分步骤：
步骤61、如图2I所示，进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底1完全去除；或者，所述N型半导体衬底1部分保留且保留部分的厚度范围内都被后续形成的背面掺杂区2覆盖。图2I中，所述N型半导体衬底1被全部取出，线E1E2位于线C1C2的上面，也就线E1E2到线C1C2之间的所述最底层外延子层31也被去除。
如果需要保留部分厚度的所述N型半导体衬底1时，需要将所述N型半导体衬底1的底部表面减薄到距离线C1C2为2微米以内，这样通过后续背面离子注入形成的所述背面掺杂区2能覆盖所剩余的所述N型半导体衬底1。
步骤62、如图2I所示，进行背面离子注入，形成所述超结器件的背面掺杂区2。形成的所述背面掺杂区2请参考图1所示。
在本发明实施例方法中，由于所述超结器件为超结MOSFET，故所述背面掺杂区2组成漏区；对应N型超结MOSFET，所述漏区2为一N+区。
在其他实施例方法中，当超结器件为超结IGBT时，所述背面掺杂区2组成集电区，对应N型超结IGBT，所述集电区2为一P+区。
步骤63、形成所述超结器件的背面金属层13，所述背面掺杂区2和所述背面金属层13在接触位置处形成欧姆接触。
对于超结MOSFET，所述背面金属层13的材料为Ti-Ni-Ag即Ti、Ni和Ag的叠加层,或者为Ti-Ni-Au。
对于超结IGBT，所述背面金属层13的材料为Al-Ti-Ni-Ag。
下面结合一个900V NMOSFET为超结器件的工艺参数来更加具体的说明本发明实施例方法：
步骤一中，所述N型半导体衬底1为硅衬底且和电阻率对应的掺杂浓度为1E15cm-3；所述N型半导体衬底1的初始厚度约为725微米。在所述N型半导体衬底1上形成最底层外延子层31的掺杂浓度为4e15cm-3，厚度50微米～60微米。
步骤二中，在所述最底层外延子层31中形成的超结子沟槽的宽度为4微米，超结子沟槽的步进即沟槽的宽度和间距的和位8微米，超结子沟槽的深度为45微米。图2C中对应的线B1B2到C1C2之间的间距为5微米～15微米。
步骤21中，所述硬质掩膜层的氧化硅膜51为热氧化膜，厚度为500埃～1500埃；所述氮化硅膜52采用化学气相淀积(CVD)工艺形成，厚度为500埃～1500埃；所述氧化硅膜53采用CVD工艺形成，厚度为3000埃～5000埃。
步骤三中，外延子层32的掺杂浓度为4e15cm-3，厚度为25微米。
步骤32中的硬质掩模层能为一层厚度3000埃～5000埃的氧化硅膜；或者步骤32中的硬质掩模层由厚度为500埃～1500埃的氧化硅膜、厚度为500埃～1500埃的氮化硅膜和厚度为3000埃～5000埃的氧化硅膜叠加而成。
外延子层32中的超结子沟槽的宽度和步进和底部的超结子沟槽相同。
步骤五中，栅氧化层5的厚度为500埃～1200埃；P型阱7的掺杂浓度为e17cm-3的水平，所述源区8的掺杂浓度高于为e19cm-3；所述层间膜10的厚度为8000埃～12000埃。所述正面金属层12的厚度为2微米～5微米。
步骤62中，对于N型的超结MOSFET，所述背面离子注入的注入杂质为磷，注入剂量为1e15cm-2～5e15cm-2。所述背面掺杂区2在背面离子注入之后进行激光退火激活。
在变换的其他实施例中，超结器件为N型的超结IGBT时，所述背面离子注入的注入杂质为硼或氟化硼，注入剂量为1e15cm-2～5e15cm-2。所述背面掺杂区2在背面离子注入之后进行激光退火激活。
采用结合了上述工艺参数形成的本发明实施例方法能得到击穿电压超过1000V的超结MOSFET，产品的电荷流动区的比导通电阻低于2.5欧姆.平方毫米。
通过上面的制造工艺，可以得到P型柱的高宽比是70/4，这个如果通过一次填充，是基本不能实现的。通过本发明实施例方法，可以得到更高击穿电压的器件。
在本发明实施例方法中，如果采用倾斜的超结子沟槽，例如倾斜角为88.6度，能采用底部杂质浓度较低，顶部杂质浓度较高的不同杂质浓度的外延。例如对于外延子层31，用底部厚度为25微米的区域采用3.5E15cm-3，顶部厚度为40微米的区域采用4E15cm-3的杂质浓度；这样能进一步改善器件的P—N平衡，使得器件的反向击穿电压提高50伏以上。
本发明实施例方法中，每重复一次步骤三，就能增加一个厚度25微米的P-N柱，从而能提高器件的反向击穿电压达300伏以上。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结器件，其特征在于，超结器件的超结结构由两层以上的超结子层结构叠加而成；
各所述超结子层都形成于对应的外延子层中且包括对应的交替排列的P型子柱和N型子柱，在对应的所述外延子层中形成由对应的超结子沟槽，所述P型子柱由填充于所述超结子沟槽中的P型外延子层组成，所述N型子柱由各所述P型子柱之间的所述外延子层组成；
最底层的所述超结子层的外延子层为最底层外延子层，所述最底层外延子层形成N型半导体衬底上，所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级；
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构；
最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔，最底层之上的各所述超结子层的超结子沟槽将底部对应的所述P型子柱表面暴露；
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度；
结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响；
所述超结器件的正面结构形成于所述超结结构的正面，所述超结器件的背面结构形成于所述超结结构的所述最底层外延子层的背面且所述N型半导体衬底被完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被背面掺杂区覆盖。
2.如权利要求1所述的超结器件，其特征在于：各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
3.如权利要求2所述的超结器件，其特征在于：各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
4.如权利要求1所述的超结器件，其特征在于：所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。
5.如权利要求4所述的超结器件，其特征在于：所述超结器件为超结MOSFET时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。
6.如权利要求5所述的超结器件，其特征在于：所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
7.如权利要求1所述的超结器件，其特征在于：所述超结器件为超结IGBT时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的集电区和由背面金属层组成的集电极，所述集电区的掺杂类型和所述沟道区的掺杂类型相同以及所述源区的掺杂类型相反。
8.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供N型半导体衬底，在所述N型半导体衬底上形成最底层外延子层，所述最底层外延子层为最底层的超结子层对应的外延子层；
所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级；
步骤二、在所述最底层外延子层形成最底层的超结子层；包括分步骤：
步骤21、采用光刻刻蚀工艺形成最底层的所述超结子层对应的超结子沟槽，最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔；
步骤22、在所述超结子沟槽中填充P型外延层形成P型子柱，由所述P型子柱之间的所述最底层外延子层形成N型子柱，由所述最底层外延子层中的所述N型子柱和所述P型子柱交替排列形成最底层的所述超结子层；
步骤三、在已形成的所述超结子层的表面上形成后续一层的超结子层；包括分步骤：
步骤31、形成后续一层的所述超结子层对应的外延子层；
步骤32、采用光刻刻蚀工艺形成后续一层的所述超结子层对应的超结子沟槽，后续一层的所述超结子层对应的超结子沟槽将底部对应的所述P型子柱表面暴露；
步骤33、在对应的所述超结子沟槽中填充P型外延层形成P型子柱，由所述P型子柱之间的后续一层的所述超结子层对应的外延子层形成N型子柱，由后续一层的所述超结子层对应的外延子层中的所述N型子柱和所述P型子柱交替排列形成后续一层的所述超结子层；后续一层的所述超结子层和已形成的各所述超结子层形成叠加结构；
步骤四、重复0次以上的步骤三，形成由两层以上的所述超结子层结构叠加而成的所述超结结构；
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构；
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度；
结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响；
步骤五、在所述超结结构的正面形成所述超结器件的正面结构；
步骤六、进行背面工艺形成所述超结器件的背面结构，包括如下分步骤：
步骤61、进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被后续形成的背面掺杂区覆盖；
步骤62、形成所述超结器件的背面掺杂区；
步骤63、形成所述超结器件的背面金属层，所述背面掺杂区和所述背面金属层在接触位置处形成欧姆接触。
9.如权利要求8所述的超结器件的制造方法，其特征在于：步骤21和步骤32的光刻刻蚀工艺中都采用到硬质掩模层，包括先在对应的所述外延子层表面形成所述硬质掩模层，之后光刻定义出对应的所述超结子沟槽的形成区域，之后再依次刻蚀所述硬质掩模层和所述外延子层形成所述超结子沟槽。
10.如权利要求8所述的超结器件的制造方法，其特征在于：各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。
11.如权利要求10所述的超结器件的制造方法，其特征在于：各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。
12.如权利要求9所述的超结器件的制造方法，其特征在于：所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。
13.如权利要求12所述的超结器件的制造方法，其特征在于：所述超结器件为超结MOSFET时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。
14.如权利要求13所述的超结器件的制造方法，其特征在于：所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。
15.如权利要求9所述的超结器件的制造方法，其特征在于：所述超结器件为超结IGBT时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的集电区和由背面金属层组成的集电极，所述集电区的掺杂类型和所述沟道区的掺杂类型相同以及所述源区的掺杂类型相反。
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